特許第6644707号(P6644707)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6644707
(24)【登録日】2020年1月10日
(45)【発行日】2020年2月12日
(54)【発明の名称】高移動度トランジスタ
(51)【国際特許分類】
   H01L 21/8238 20060101AFI20200130BHJP
   H01L 27/092 20060101ALI20200130BHJP
   H01L 21/336 20060101ALI20200130BHJP
   H01L 29/78 20060101ALI20200130BHJP
【FI】
   H01L27/092 C
   H01L29/78 301X
【請求項の数】22
【全頁数】18
(21)【出願番号】特願2016-561991(P2016-561991)
(86)(22)【出願日】2014年12月29日
(65)【公表番号】特表2017-507498(P2017-507498A)
(43)【公表日】2017年3月16日
(86)【国際出願番号】US2014072585
(87)【国際公開番号】WO2015100456
(87)【国際公開日】20150702
【審査請求日】2017年12月13日
(31)【優先権主張番号】61/921,453
(32)【優先日】2013年12月28日
(33)【優先権主張国】US
(31)【優先権主張番号】14/573,021
(32)【優先日】2014年12月17日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ニイミ ヒロアキ
(72)【発明者】
【氏名】マノイ メホートラ
(72)【発明者】
【氏名】リック エル ワイズ
【審査官】 綿引 隆
(56)【参考文献】
【文献】 特開2007−258485(JP,A)
【文献】 特開2011−071520(JP,A)
【文献】 米国特許出願公開第2008/0073667(US,A1)
【文献】 米国特許出願公開第2013/0011984(US,A1)
【文献】 米国特許出願公開第2013/0099282(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336
H01L 21/8238
H01L 27/092
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
集積回路を形成する方法であって、
シリコンを含む基板を提供することであって、第1の極性のfinFETのためのエリアにおいて第1の導電型の第1の領域を有し、第2の反対の極性のfinFETのためのエリアにおいて第2の反対の導電型の第2の領域を有する、前記基板を提供することと、
前記基板の上に誘電体層を50ナノメートル〜100ナノメートルの厚みに形成することと、
前記第1の極性のfinFETのための前記エリアにおいて前記基板まで下方に前記誘電体層において第1のトレンチを形成することと、
前記第1のトレンチにおいて前記基板上に第1のシリコンゲルマニウムバッファを1ナノメートル〜5ナノメートルの厚みに形成することと、
第1の極性のfinが前記誘電体層の頂部表面より上に延在するように、前記第1のシリコンゲルマニウムバッファ上に前記第1の極性のfinFETの前記第1の極性のfinを形成することと、
前記第1の極性のfinを覆うように前記誘電体層の上にエピタキシャルブロック層を形成することと、
前記第2の極性のfinFETのための前記エリアにおいて前記基板まで下方に前記エピタキシャルブロック層と前記誘電体層とにおいて第2のトレンチを形成することと、
前記第2のトレンチにおいて前記基板上に第2のシリコンゲルマニウムバッファを1ナノメートル〜5ナノメートルの厚みに形成することと、
第2の極性のfinが前記誘電体層の頂部表面より上に延在するように、前記第2のシリコンゲルマニウムバッファ上に前記第2の極性のfinFETの前記第2の極性のfinを形成することと、
前記第2の極性のfinを覆うように前記エピタキシャルブロック層の上に誘電性材料のキャップ層を形成することと、
前記誘電体層まで前記第1の極性のfinと前記第2の極性のfinとを平坦化するように、化学機械研磨(CMP)プロセスにより前記キャップ層と前記エピタキシャルブロック層とを取り除くことと、
前記第1の極性のfinと前記第2の極性のfinとが前記誘電体層より上に少なくとも10ナノメートル延在するように、前記誘電体層を窪ませることと、
を含む、方法。
【請求項2】
請求項に記載の方法であって、
前記第1のシリコンゲルマニウムバッファが、前記基板における20パーセント未満のゲルマニウム原子分率と、前記第1のシリコンゲルマニウムバッファの頂部表面における80パーセントを超えるゲルマニウム原子分率とを有するように形成され、
前記第2のシリコンゲルマニウムバッファが、前記基板における20パーセント未満のゲルマニウム原子分率と、前記第2のシリコンゲルマニウムバッファの頂部表面における80パーセントを超えるゲルマニウム原子分率とを有するように形成される、方法。
【請求項3】
請求項に記載の方法であって、
前記第1の極性のfinがガリウムヒ化物を含む、方法。
【請求項4】
請求項に記載の方法であって、
前記第1の極性のfinがインジウムガリウムヒ化物を含む、方法。
【請求項5】
請求項に記載の方法であって、
前記第1の極性のfinが、50:50〜57:43のインジウム対ガリウム比を有する、方法。
【請求項6】
請求項に記載の方法であって、
前記第1の極性のfinがインジウムリン化物を含む、方法。
【請求項7】
請求項に記載の方法であって、
前記第1の極性のfinがゲルマニウムを含む、方法。
【請求項8】
請求項に記載の方法であって、
前記第2の極性のfinがゲルマニウムを含む、方法。
【請求項9】
集積回路を形成する方法であって、
シリコンを含む基板を提供することであって、第1の極性のfinFETのためのエリアにおいて第1の導電型の第1の領域を有し、第2の反対の極性のfinFETのためのエリアにおいて第2の反対の導電型の第2の領域を有する、前記基板を提供することと、
前記基板の上に誘電体層を形成することと、
前記第1の極性のfinFETのための前記エリアにおいて前記基板まで下方に前記誘電体層における第1のトレンチと、前記第2の極性のfinFETのための前記エリアにおいて前記基板まで下方に前記誘電体層における第2のトレンチとを同時に形成することと、
前記第1のトレンチにおける前記基板上の第1のシリコンゲルマニウムバッファと、前記第2のトレンチにおける前記基板上の第2のシリコンゲルマニウムバッファとを同時に形成することと、
第1の極性のfinと第2の極性のfinとが前記誘電体層の頂部表面より上に延在するように、前記第1のシリコンゲルマニウムバッファ上の前記第1の極性のfinFETの前記第1の極性のfinと、前記第2のシリコンゲルマニウムバッファ上の前記第2の極性のfinFETの前記第2の極性のfinとを順次に形成することと、
前記第1の極性のfinと前記第2の極性のfinとを覆うように前記誘電体層の上に誘電性材料のキャップ層を形成すること、
前記第1の極性のfinと前記第2の極性のfinとを前記誘電体層まで平坦化するように、CMPプロセスにより前記キャップ層を取り除くことと、
前記第1の極性のfinと前記第2の極性のfinとが前記誘電体層より上に少なくとも10ナノメートル延在するように、前記誘電体層を窪ませることと、
を含む、方法。
【請求項10】
請求項に記載の方法であって、
前記第1のシリコンゲルマニウムバッファと前記第2のシリコンゲルマニウムバッファとが、前記基板における20パーセント未満のゲルマニウム原子分率と、前記第1のシリコンゲルマニウムバッファと前記第2のシリコンゲルマニウムバッファとの頂部表面における80パーセントを超えるゲルマニウム原子分率とを有するように形成される、方法。
【請求項11】
請求項に記載の方法であって、
前記第1の極性のfinと前記第2の極性のfinとが、ゲルマニウムを含む、方法
【請求項12】
請求項9に記載の方法であって、
前記第1の極性のfinがガリウムヒ化物を含む、方法。
【請求項13】
請求項9に記載の方法であって、
前記第1の極性のfinがインジウムガリウムヒ化物を含む、方法。
【請求項14】
請求項13に記載の方法であって、
前記第1の極性のfinが50:50〜57:43のインジウム対ガリウム比を有する、方法。
【請求項15】
請求項9に記載の方法であって、
前記第1の極性のfinがインジウムリン化物を含む、方法。
【請求項16】
集積回路を形成する方法であって、
シリコンを含む基板を提供することであって、前記基板が、nチャネルfinFETのためのエリアにおいて第1の導電型の第1の領域を有し、pチャネルfinFETのためのエリアにおいて第2の反対の導電型の第2の領域を有する、前記基板を提供することと、
前記基板の上に誘電体層を形成することと、
前記nチャネルfinFETのための前記エリアにおいて前記基板まで下方に前記誘電体層における第1のトレンチと、前記pチャネルfinFETのための前記エリアにおいて前記基板まで下方に前記誘電体層における第2のトレンチとを同時に形成することと、
前記第1のトレンチにおける前記基板上の第1のシリコンゲルマニウムバッファと、前記第2のトレンチにおける前記基板上の第2のシリコンゲルマニウムバッファとを同時に形成することと、
nチャネルfinとpチャネルfinとが前記誘電体層の頂部表面より上に延在するように、前記第1のシリコンゲルマニウムバッファ上の前記nチャネルfinFETの前記nチャネルfinと、前記第2のシリコンゲルマニウムバッファ上の前記pチャネルfinFETの前記pチャネルfinとを順次に形成することと、
前記nチャネルfinと前記pチャネルfinとを覆うように前記誘電体層の上に誘電性材料のキャップ層を形成すること、
前記nチャネルfinと前記pチャネルfinとを前記誘電体層まで平坦化するように、CMPプロセスにより前記キャップ層を取り除くことと、
前記nチャネルfinと前記pチャネルfinとが前記誘電体層より上に少なくとも10ナノメートル延在するように、前記誘電体層を窪ませることと、
を含む、方法。
【請求項17】
請求項16に記載の方法であって、
前記第1のシリコンゲルマニウムバッファと前記第2のシリコンゲルマニウムバッファとが、前記基板における20パーセント未満のゲルマニウム原子分率と、前記第1のシリコンゲルマニウムバッファと前記第2のシリコンゲルマニウムバッファとの頂部表面における80パーセントを超えるゲルマニウム原子分率とを有する、方法。
【請求項18】
請求項16に記載の方法であって、
前記nチャネルfinと前記pチャネルfinとがゲルマニウムを含む、方法。
【請求項19】
請求項16に記載の方法であって、
前記nチャネルfinがガリウムヒ化物を含む、方法。
【請求項20】
請求項16に記載の方法であって、
前記nチャネルfinがインジウムガリウムヒ化物を含む、方法。
【請求項21】
請求項20に記載の方法であって、
前記nチャネルfinが50:50〜57:43のインジウム対ガリウム比を有する、方法。
【請求項22】
請求項16に記載の方法であって、
前記nチャネルfinがインジウムリン化物を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して集積回路に関し、特に、集積回路におけるMOSトランジスタに関連する。
【背景技術】
【0002】
fin電界効果トランジスタ(finFET)を有する集積回路は、高ゲート密度を達成するが、III−V材料又はゲルマニウムなどの高移動度材料を用いるプラナートランジスタにより提供されるトランジスタ性能が欠落している。高移動度材料を高密度集積回路に統合することは問題となってきている。
【発明の概要】
【0003】
nチャネルfinFET及びpチャネルfinFETを含む集積回路が、シリコン基板の上に誘電体層を形成することによって形成され得る。nチャネルfinFETのfinのための第1のトレンチが、誘電体層を介して形成される。第1のシリコンゲルマニウムバッファが、第1のトレンチにおいて基板上に形成され、nチャネルfinFETのnチャネルfinは、第1のシリコンゲルマニウムバッファ層上のエピタキシャル成長により形成される。pチャネルfinFETのpチャネルfinのための第2のトレンチが、誘電体層を介して形成される。第2のシリコンゲルマニウムバッファが、第2のトレンチにおいて基板上に形成され、pチャネルfinは、第2のシリコンゲルマニウムバッファ層上にエピタキシャル成長により形成される。続いて、誘電体層は、finを露出させるために窪ませられる。
【図面の簡単な説明】
【0004】
図1】nチャネルfinFET及びpチャネルfinFETを含む例示の集積回路の断面である。
【0005】
図2A】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2B】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2C】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2D】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2E】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2F】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2G】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2H】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2I】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2J】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2K】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2L】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図2M】例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
【0006】
図3A】別の例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図3B】別の例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図3C】別の例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図3D】別の例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図3E】別の例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図3F】別の例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
図3G】別の例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。
【発明を実施するための形態】
【0007】
nチャネルfinFET及びpチャネルfinFETを含む集積回路が、2つのプロセスシーケンスのいずれかにより形成され得る。第1のシーケンスにおいて、誘電体層がシリコン基板の上に形成される。nチャネルfinFETのnチャネルfinのための第1のトレンチが、基板を露出させるために誘電体層を介して形成される。第1のシリコンゲルマニウムバッファが、第1のトレンチにおいて基板上に形成され、nチャネルfinは、誘電体層より上に延在して、第1のシリコンゲルマニウムバッファ層上の高電子移動度材料のエピタキシャル成長により形成される。誘電体層及びnチャネルfinの上にエピタキシーブロック層が形成される。pチャネルfinFETのpチャネルfinのための第2のトレンチが、基板を露出させるようにキャップ層及び誘電体層を介して形成される。第2のシリコンゲルマニウムバッファが、第2のトレンチにおいて基板上に形成され、pチャネルfinは、誘電体層より上に延在して、第2のシリコンゲルマニウムバッファ層上の高正孔移動度材料のエピタキシャル成長により形成される。nチャネルfin及びpチャネルfinは各々、成長の間ドープされ得る。エピタキシーブロック層及びpチャネルfinの上にキャップ層が形成される。CMPプロセスが、キャップ層及びエピタキシーブロック層を取り除き、nチャネルfin及びpチャネルfinを誘電体層まで平坦化する。続いて、nチャネルfin及びpチャネルfinを露出させるために、誘電体層が窪ませられる。続いて、nチャネルfin及びpチャネルfinの上にゲート誘電体層が形成され、ゲート誘電体層上にゲートが形成される。
【0008】
第2のシーケンスにおいて、シリコン基板の上に誘電体層が形成され、nチャネルfinのための第1のトレンチ及びpチャネルfinのための第2のトレンチが、基板を露出させるように誘電体層を介して同時に形成される。第1のシリコンゲルマニウムバッファ及び第2のシリコンゲルマニウムバッファが、それぞれ、第1のトレンチにおいて及び第2のトレンチにおいて同時に基板上に形成される。nチャネルfin及びpチャネルfinは、誘電体層より上に延在して、それぞれ、第1のシリコンゲルマニウムバッファ上及び第2のシリコンゲルマニウムバッファ層上に高移動度材料のエピタキシャル成長によって同時に形成される。nチャネルfin及びpチャネルfinは場合によっては、形成の間ドープされ得、一つのfinがインサイチュ(in-situ)ドーパントを逆ドープするためにドーパントで注入される。代替として、nチャネルfin及びpチャネルfinは、所望のドーピング密度を提供するためにドーパントで注入され得る。キャップ層が、誘電体層及びnチャネルfin及びpチャネルfinの上に形成される。CMPプロセスが、キャップ層を取り除き、nチャネルfin及びpチャネルfinを誘電体層まで平坦化する。続いて、nチャネルfin及びpチャネルfinを露出させるために誘電体層が窪ませられる。続いて、nチャネルfin及びpチャネルfinの上にゲート誘電体層が形成され、ゲート誘電体層上にゲートが形成される。
【0009】
図1は、nチャネルfinFET及びpチャネルfinFETを含む例示の集積回路の断面である。集積回路100が、単結晶シリコン基板102上に形成され、単結晶シリコン基板102は、nチャネルfinFET106のためのエリアにおいてp型領域104を含み、pチャネルfinFET110のためのエリアにおいてn型領域108を含む。基板102は、バルクシリコンウエハであり得、又はシリコンウエハ上のエピタキシャル層であり得る。基板102の上に誘電体層112が配置される。誘電体層112は、二酸化シリコン、及び場合によっては、シリコンオキシナイトライド及び/又はボロンリン珪酸ガラス(BPSG)などの他の誘電性材料の一つ又は複数の層を含み得る。誘電体層112は、20ナノメートル〜40ナノメートルの厚みとし得る。第1のトレンチ114が、nチャネルfinFET106のためのエリアにおける誘電体層112を介して配置される。第2のトレンチ116が、pチャネルfinFET110のためのエリアにおける誘電体層112を介して配置される。
【0010】
nチャネルfinFET106は、第1のトレンチ114における基板102のp型領域104上に配置される第1のシリコンゲルマニウムバッファ118を含む。第1のシリコンゲルマニウムバッファ118は、1ナノメートル〜5ナノメートルの厚みとし得、第1のシリコンゲルマニウムバッファ118は、20パーセント未満の、基板102におけるゲルマニウム原子分率(atomic fraction)を有し、また、80パーセントを超える、第1のシリコンゲルマニウムバッファ118の頂部表面におけるゲルマニウム原子分率を有するように、勾配のある(graded)組成を有し得る。nチャネルfinFET106は、誘電体層112の頂部表面より上に少なくとも10ナノメートルの露出高さ124延在する、第1のシリコンゲルマニウムバッファ118上のnチャネルfin120を含む。露出高さ124は、20ナノメートル〜40ナノメートルであってもよい。nチャネルfin120の誘電体層112の頂部表面122より上の平均幅126は、10ナノメートル〜20ナノメートルなど、30ナノメートル未満とし得る。nチャネルfin120は、誘電体層112の頂部表面122において第1のトレンチ114を実質的に充填する。nチャネルfin120は、nチャネルfinFET106のための所望の閾値電圧を提供するためにp型ドープされる。nチャネルfin120は主として、シリコンとは異なる、場合によってはシリコンより高い電子移動度を有する、半導体材料である。例えば、この半導体材料は、ガリウムヒ化物、場合によっては50:50〜57:43のインジウム対ガリウム比の、インジウムガリウムヒ化物、又はインジウムリン化物など、III−V化合物半導体材料であり得る。代替として、半導体材料は、80パーセントより大きいゲルマニウム原子分率を有するゲルマニウム又はシリコンゲルマニウムとし得る。nチャネルfin120を、シリコンより高い電子移動度を有する半導体材料で形成することは、nチャネルfinFET106における所望のオン状態電流を有利に提供する。nチャネルfinFET106は、nチャネルfin120の上に配置され、nチャネルfin120の側部に沿って延在する、第1のゲート誘電体層128を含む。nチャネルfinFET106は、第1のゲート誘電体層128の上に配置され、誘電体層112の頂部表面122まで下方に少なくとも途中まで延在する、第1のゲート130を含む。第1のゲート130は、ポリシリコンと称される多結晶シリコンを含み得、金属シリサイドを含み得、又は金属ゲートとし得る。
【0011】
pチャネルfinFET110は、第2のトレンチ116における基板102のn型領域108上に配置される第2のシリコンゲルマニウムバッファ132を含む。第2のシリコンゲルマニウムバッファ132もまた、1ナノメートル〜5ナノメートルの厚みとし得、また、第1のシリコンゲルマニウムバッファ118に類似する勾配のある組成を有し得る。pチャネルfinFET110は、誘電体層112の頂部表面より上に少なくとも10ナノメートルの露出高さ136延在する、第2のシリコンゲルマニウムバッファ132上のpチャネルfin134を含む。pチャネルfin134の露出高さ136は、nチャネルfin120の露出高さ124に実質的に等しくし得る。誘電体層112の頂部表面122より上のpチャネルfin134の平均幅138もまた、10ナノメートル〜20ナノメートルなど、30ナノメートル未満とし得る。pチャネルfin134は、誘電体層112の頂部表面122において第2のトレンチ116を実質的に充填する。pチャネルfin134は、pチャネルfinFET110のための所望の閾値電圧を提供するためにn型ドープされる。pチャネルfin134は主として、シリコンとは異なる、場合によってはシリコンより高い正孔移動度を有する、半導体材料である。例えば、この半導体材料は、ガリウムヒ化物などのIII−V化合物半導体材料とし得、又は、80パーセントより大きいゲルマニウム原子分率を有するゲルマニウム又はシリコンゲルマニウムとし得る。本例の一つのバージョンにおいて、nチャネルfin120及びpチャネルfin134は、主として同じ半導体材料で形成され得る。pチャネルfin134を、シリコンより高い正孔移動度を有する半導体材料で形成することは、pチャネルfinFET110における所望のオン状態電流を有利に提供する。pチャネルfinFET110は、pチャネルfin134の上に配置され、pチャネルfin134の側部に沿って延在する、第2のゲート誘電体層140を含む。pチャネルfinFET110は、第2のゲート誘電体層140の上に配置され、誘電体層112の頂部表面122まで下方に少なくとも途中まで延在する、第2のゲート142を含む。第2のゲート142は、ポリシリコンを含み得、金属シリサイドを含み得、又は金属ゲートとし得る。
【0012】
図2A図2Mは、例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。図2Aを参照すると、集積回路100を形成するためにシリコン基板102が提供される。誘電体層112が、50ナノメートル〜100ナノメートルの初期厚みで、基板102の上に形成される。誘電体層112は、基板102におけるシリコンの熱酸化により形成され得、又は、オルトケイ酸テトラエチル(TEOS)としても知られている、オルトケイ酸テトラエチルを用いるプラズマエンハンスト化学気相成長(PECVD)プロセスなどの堆積プロセスにより形成され得る。誘電体層112は、シリコンオキシナイトライド又はBPSGなどの他の誘電性材料の一つ又は複数の層を含み得る。
【0013】
第1のトレンチマスク144が、図1の第1のトレンチ114のためのエリアを露出させるように及びpチャネルfinFET110のためのエリアを覆うように、誘電体層112の上に形成される。第1のトレンチマスク144は、反射防止層、及びフォトリソグラフィプロセスによって形成されるフォトレジストパターンを含み得る。
【0014】
図2Bを参照すると、第1のトレンチ114が、第1のトレンチマスク144により露出されたエリアにおけるエッチング誘電体層112によって基板102を露出させるように誘電体層112を介して形成される。誘電体層112は、反応性イオンエッチング(RIE)プロセスを用いてエッチングされ得る。第1のトレンチ114が形成された後、第1のトレンチマスク144がアッシングなどにより取り除かれ、その後ウェット洗浄プロセスが続く。
【0015】
図2Cを参照すると、第1のシリコンゲルマニウムバッファ118が、第1のトレンチ114において基板102上に形成される。第1のシリコンゲルマニウムバッファ118の形成は、750℃〜850℃の水素ベークにより先行され得る。第1のシリコンゲルマニウムバッファ118は、750℃〜850℃の温度でシラン又はジクロロシランと塩化水素を備えたゲルマンとを用いてエピタキシャルプロセスにより成長され得る。シラン又はジクロロシランのゲルマンに対する比は、基板102に対する及び形成されるべきnチャネルfin120に対する良好な格子整合を効果的に提供するように、基板102におけるゲルマニウムの原子分率が20パーセント未満であり、第1のシリコンゲルマニウムバッファ118の頂部のゲルマニウムの原子分率が80パーセントより大きくなるように変えられ得る。第1のシリコンゲルマニウムバッファ118を形成するために用いられるエピタキシープロセスは、第1のトレンチ114の幅を著しく低減するように第1のトレンチ114の側壁上にシリコンゲルマニウムを堆積しない。
【0016】
図2Dを参照すると、nチャネルfin120が、第1のシリコンゲルマニウムバッファ118上に気相エピタキシャルプロセスにより、誘電体層112の頂部表面122を超えて延在して形成され得る。第1のシリコンゲルマニウムバッファ118は、シリコン基板102の直上に成長させることが問題となり得るnチャネルfin120の半導体材料のエピタキシャル成長を有利に促進する。nチャネルfin120が主としてインジウムガリウムヒ化物である本例の一つのバージョンにおいて、エピタキシャルプロセスは、150torrの圧力及び750℃〜850℃の温度で、トリメチルインジウム、トリメチルガリウム又はトリエチルガリウム、及びアルシンを用い得る。トリメチルインジウム対トリメチルガリウムの比は、nチャネルfin120におけるインジウム対ガリウムの所望の比を得るように変えられ得る。nチャネルfin120が主としてガリウムヒ化物である本例の一つのバージョンにおいて、エピタキシャルプロセスは、トリメチルガリウム又はトリエチルガリウム、及びアルシンを用い得る。nチャネルfin120が主としてインジウムリン化物である本例の一つのバージョンにおいて、エピタキシャルプロセスは、トリメチルインジウム及びホスフィンを用い得る。nチャネルfin120が主としてゲルマニウムである本例の一つのバージョンにおいて、エピタキシャルプロセスはゲルマンを用い得る。nチャネルfin120が主としてシリコンゲルマニウムである本例の一つのバージョンにおいて、エピタキシャルプロセスは、シラン又はジクロロシラン、及びゲルマンを用い得る。代替として、nチャネルfin120は、分子線エピタキシー(MBE)プロセスにより形成され得る。
【0017】
図2Eを参照すると、エピタキシーブロック層146が、nチャネルfin120を覆って誘電体層112の上に形成される。エピタキシーブロック層146は、20ナノメートル〜30ナノメートルの厚みのシリコン窒化物又はシリコンオキシナイトライドを含み得る。エピタキシーブロック層146は、650℃〜750℃でジクロロシラン及びアンモニアを用いる、低圧化学気相成長(LPCVD)プロセスにより形成され得る。
【0018】
図2Fを参照すると、第2のトレンチマスク148が、図1の第2のトレンチ116のためのエリアを露出させるように及びnチャネルfinFET106のためのエリアを覆うように、エピタキシーブロック層146の上に形成される。第2のトレンチマスク148は、反射防止層、及びフォトリソグラフィプロセスによって形成されるフォトレジストパターンを含み得る。
【0019】
図2Gを参照すると、第2のトレンチマスク148により露出されたエリアにおけるエピタキシーブロック層146及び誘電体層112をエッチングすることによって基板102を露出させるように、第2のトレンチ116がエピタキシーブロック層146及び誘電体層112を介して形成される。エピタキシーブロック層146及び誘電体層112は、RIEプロセスを用いてエッチングされ得る。第2のトレンチ116が形成された後、第2のトレンチマスク148はアッシングなどにより取り除かれ、その後ウェット洗浄プロセスが続く。
【0020】
図2Hを参照すると、第2のシリコンゲルマニウムバッファ132が、第2のトレンチ116において基板102上に形成される。第2のシリコンゲルマニウムバッファ132の形成は、第1のシリコンゲルマニウムバッファ118を形成するために用いられるものと同じ又は同様のプロセスを用い得る。基板102に対する及び形成されるべきpチャネルfin134に対する良好な格子整合を効果的に提供するために、基板102におけるゲルマニウムの原子分率は20パーセント未満とし得、第2のシリコンゲルマニウムバッファ132の頂部におけるゲルマニウムの原子分率は80パーセントより大きくし得る。
【0021】
図2Iを参照すると、pチャネルfin134が、第2のシリコンゲルマニウムバッファ132上に、誘電体層112の頂部表面122を超えて及び場合によっては図2Iに示すようにエピタキシーブロック層146の頂部表面を超えて延在して、形成される。第2のシリコンゲルマニウムバッファ132は、シリコン基板102の直上に成長させることが問題となり得るpチャネルfin134の半導体材料のエピタキシャル成長を有利に促進する。pチャネルfin134は、主としてゲルマニウム、又は主としてシリコンゲルマニウムであり得、及び図2Dを参照して説明されるように気相エピタキシャルプロセスにより形成され得る。代替として、pチャネルfin134はMBEプロセスにより形成されてもよい。
【0022】
図2Jを参照すると、キャップ層150が、pチャネルfin134を覆って、エピタキシーブロック層146の上に形成される。キャップ層150は、20ナノメートル〜30ナノメートルの厚みの、二酸化シリコン、シリコン窒化物、及び/又はシリコンオキシナイトライドを含み得る。キャップ層150は、500℃〜600℃で、二酸化シリコンのためのTEOS及び/又はシリコン窒化物のためのビス(ターシャルブチルアミノ)シラン(BTBAS)を用いるPECVDプロセスによって形成され得る。
【0023】
図2Kを参照すると、概略でCMPパッド152として図示されるCMPプロセス152が、図2Jのキャップ層150及びエピタキシーブロック層146を取り除き、nチャネルfin120及びpチャネルfin134を誘電体層112まで平坦化する。CMPプロセス152の終点が、シリコン窒化物又はシリコンオキシナイトライドを含むエピタキシーブロック層146及び二酸化シリコンを含む誘電体層112に起因する、エピタキシーブロック層146と誘電体層112との間の研磨抵抗における変化によって提供され得る。
【0024】
図2Lは、図2KのCMPプロセス152が完了した後の集積回路100を示す。nチャネルfin120及びpチャネルfin134は、誘電体層112の頂部表面122と実質的に同一平面であり得る。
【0025】
図2Mを参照すると、nチャネルfin120及びpチャネルfin134から半導体材料を著しく取り除くことなく誘電体層112が窪ませられて、nチャネルfin120及びpチャネルfin134が、窪ませられた誘電体層112より上に少なくとも10ナノメートル延在するようにする。誘電体層112は、nチャネルfin120及びpチャネルfin134の半導体材料に関連して誘電体層112の二酸化シリコンなどの誘電性材料に対して選択的であるプラズマエッチングによって窪ませられ得る。代替として、誘電体層112は、nチャネルfin120及びpチャネルfin134の半導体材料に関連して誘電体層112の二酸化シリコンのなどの誘電性材料に対して選択的である、フッ化水素酸の希釈バッファ水溶液などのウェットエッチングによって窪ませられてもよい。誘電体層112を窪ませた後、図1の構造を提供するために、nチャネルfin120及びpチャネルfin134の上にゲート誘電体層及びゲートが形成される。図2Mの構造は、nチャネルfin120の前にpチャネルfin134が形成される、代替の例示の製造シーケンスによっても得られ得る。
【0026】
図3A図3Gは、別の例示の製造シーケンスの連続的段階で図示される、図1の集積回路の断面である。図3Aを参照すると、集積回路100を形成するためにシリコン基板102が提供される。誘電体層112が、50ナノメートル〜100ナノメートルの初期厚みを備えて基板102の上に形成される。図1の第1のトレンチ114及び第2のトレンチ116のためのエリアを露出させるように、誘電体層112の上にトレンチマスク154が形成される。第1のトレンチ114及び第2のトレンチ116は、トレンチマスク154により露出されたエリアにおける誘電体層112をエッチングすることによって基板102を露出させるように誘電体層112を介して形成される。第1のトレンチ114及び第2のトレンチ116が形成された後、トレンチマスク154が取り除かれる。
【0027】
図3Bを参照すると、第1のシリコンゲルマニウムバッファ118及び第2のシリコンゲルマニウムバッファ132が、図2C及び図2Hを参照して説明したように、それぞれ、第1のトレンチ114及び第2のトレンチ116における基板102上に同時に形成される。本例において、第1のシリコンゲルマニウムバッファ118及び第2のシリコンゲルマニウムバッファ132は、同じ組成及びゲルマニウム原子分率の同じプロファイルを有する。
【0028】
nチャネルfin120及びpチャネルfin134が、図2D及び図2Iを参照して説明したように、誘電体層112の頂部表面122を超えて延在して、それぞれ、第1のシリコンゲルマニウムバッファ118及び第2のシリコンゲルマニウムバッファ132上に同時に形成される。本例において、nチャネルfin120及びpチャネルfin134は同じ組成を有する。nチャネルfin120及びpチャネルfin134の半導体材料は、シリコンより高い電子移動度及びシリコンより高い正孔移動度を有する。nチャネルfin120及びpチャネルfin134の半導体材料は、実質的にドープされないか又は軽くドープされ得、エピタキシャル成長プロセスの間n型ドープされ得、又はエピタキシャル成長プロセスの間p型ドープされ得る。nチャネルfin120及びpチャネルfin134を同時に形成することは、集積回路100の製造コスト及び複雑性を有利に低減し得る。
【0029】
図3Cを参照すると、任意選択の第1の注入マスク156が、pチャネルfin134を露出させるように及びnチャネルfin120を覆うように、誘電体層112の上に形成され得る。リン及び場合によってはヒ素などのn型ドーパント158が、必要とされる場合、pチャネルfinFET110のための所望の閾値電圧を提供するドーズ量で、pチャネルfin134に注入され得る。ドーズ量は、所望の閾値電圧に及びpチャネルfin134の高さに依存し得る。n型ドーパント158が注入された後、第1の注入マスク156が取り除かれる。注入されたn型ドーパント158を活性化するためにアニールオペレーションが続いて実施される。
【0030】
図3Dを参照すると、任意選択の第2の注入マスク160が、nチャネルfin120を露出させるように及びpチャネルfin134を覆うように、誘電体層112の上に形成され得る。ボロンなどのp型ドーパント162が、必要とされる場合、nチャネルfinFET106のための所望の閾値電圧を提供するドーズ量で、nチャネルfin120に注入され得る。ドーズ量は、所望の閾値電圧に及びnチャネルfin120の高さに依存し得る。p型ドーパント162が注入された後、第2の注入マスク160が取り除かれる。注入されたp型ドーパント162を活性化するためにアニールオペレーションが続いて実施される。
【0031】
図3Eを参照すると、キャップ層150が、nチャネルfin120及びpチャネルfin134を覆って、誘電体層112の上に形成される。本例において、キャップ層150は、20ナノメートル〜30ナノメートル厚みの、シリコン窒化物及び/又はシリコンオキシナイトライドを含み得る。キャップ層150は、図2Jを参照して説明したように形成され得る。
【0032】
図3Fを参照すると、概略でCMPパッド152として図示されるCMPプロセス152が、キャップ層150を取り除き、nチャネルfin120及びpチャネルfin134を誘電体層112まで平坦化する。CMPプロセス152の終点が、シリコン窒化物又はシリコンオキシナイトライドを含むキャップ層150及び二酸化シリコンを含む誘電体層112に起因する、キャップ層150と誘電体層112との間の研磨抵抗における変化によって提供され得る。
【0033】
図3Gを参照すると、図2Mを参照して説明したように、nチャネルfin120及びpチャネルfin134から半導体材料を著しく取り除くことなく誘電体層112が窪ませられて、nチャネルfin120及びpチャネルfin134が、窪ませられた誘電体層112より上に少なくとも10ナノメートル延在するようにする。誘電体層112が窪ませられた後、図1の構造を提供するために、nチャネルfin120及びpチャネルfin134の上にゲート誘電体層及びゲートが形成される。
【0034】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
図1
図2A
図2B
図2C
図2D
図2E
図2F
図2G
図2H
図2I
図2J
図2K
図2L
図2M
図3A
図3B
図3C
図3D
図3E
図3F
図3G