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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6646329
(24)【登録日】2020年1月15日
(45)【発行日】2020年2月14日
(54)【発明の名称】低温ポリシリコンアレイ基板の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20200203BHJP
H01L 29/786 20060101ALI20200203BHJP
G02F 1/1368 20060101ALI20200203BHJP
【ＦＩ】
H01L29/78 612D
H01L29/78 616A
H01L29/78 627C
H01L29/78 627G
G02F1/1368
【請求項の数】16
【全頁数】19
(21)【出願番号】特願2018-538701(P2018-538701)
(86)(22)【出願日】2016年5月20日
(65)【公表番号】特表2019-505999(P2019-505999A)
(43)【公表日】2019年2月28日
(86)【国際出願番号】CN2016082717
(87)【国際公開番号】WO2017128565
(87)【国際公開日】20170803
【審査請求日】2018年7月24日
(31)【優先権主張番号】201610060851.4
(32)【優先日】2016年1月28日
(33)【優先権主張国】CN
(73)【特許権者】
【識別番号】517264292
【氏名又は名称】武漢華星光電技術有限公司
【氏名又は名称原語表記】ＷＵＨＡＮ ＣＨＩＮＡ ＳＴＡＲ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ
(74)【代理人】
【識別番号】100143720
【弁理士】
【氏名又は名称】米田 耕一郎
(74)【代理人】
【識別番号】100080252
【弁理士】
【氏名又は名称】鈴木 征四郎
(72)【発明者】
【氏名】▲とう▼思
(72)【発明者】
【氏名】郭遠
【審査官】
岩本 勉
(56)【参考文献】
【文献】
米国特許出願公開第２００７／００２６３４７（ＵＳ，Ａ１）
【文献】
特開２０１５−１２９９４１（ＪＰ，Ａ）
【文献】
国際公開第２００８／１４２８７３（ＷＯ，Ａ１）
【文献】
特開２００７−０５３３５６（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００７／００４０１７４（ＵＳ，Ａ１）
【文献】
中国特許出願公開第１９１７１５５（ＣＮ，Ａ）
【文献】
特開２００９−１７０８３２（ＪＰ，Ａ）
【文献】
特開２００８−０４７８９１（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１５／０１９４４４３（ＵＳ，Ａ１）
【文献】
特開２０００−３４９３００（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｇ０２Ｆ １／１３６８
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
低温ポリシリコンアレイ基板の製造方法であって、
その手順は、
基板を提供し、前記基板上にＮＭＯＳ領域とＰＭＯＳ領域を画定し、前記基板上に第１金属層を堆積し、前記第１金属層にパターニング処理を行い、ＮＭＯＳ領域に位置する第１遮光層及びＰＭＯＳ領域に位置する第２遮光層を取得する手順１と、
前記第１遮光層と、第２遮光層と、基板上にバッファ層を形成し、前記バッファ層上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層に転化させ、フォトマスクによってＮＭＯＳ領域のポリシリコン層にチャネルドープする手順２と、
前記ポリシリコン層上にフォトレジスト層を塗布し、１つのハーフトーンフォトマスクを採用して前記フォトレジスト層を露光し、現像した後、ＮＭＯＳ領域に位置する第１フォトレジスト層とＰＭＯＳ領域に位置する第２フォトレジスト層を取得し、前記第１フォトレジスト層は、真ん中の厚膜領域及び厚膜領域の両側に位置する薄膜領域を備え、前記第２フォトレジスト層の厚みは均等であるとともに、前記第１フォトレジスト層の厚膜領域と前記第２フォトレジスト層の厚みは同じである手順３と、
前記第１フォトレジスト層と第２フォトレジスト層を遮蔽物とし、前記ポリシリコン層にエッチングを行い、ＮＭＯＳ領域に位置する第１ポリシリコン部とＰＭＯＳ領域に位置する第２ポリシリコン部をそれぞれ取得する手順と、
ドライエッチング装置を採用して前記第１フォトレジスト層と第２フォトレジスト層にアッシング処理を行い、前記第１フォトレジスト層上の両側に位置する薄膜領域が完全に除去されるようにすると同時に、前記第１フォトレジスト層上の真ん中に位置する厚膜領域及び第２フォトレジスト層の厚みを薄くし、残りの第１フォトレジスト層上の厚膜領域と第２フォトレジスト層をマスクとし、前記第１ポリシリコン部の両側にＮ型重ドープすることで、２つのＮ型重ドープ領域を取得する手順と、からなり、
さらに、前記製造方法は、
前記第１ポリシリコン部と、第２ポリシリコン部と、バッファ層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に第２金属層を堆積し、前記第２金属層にパターニング処理を行うことで、第１ポリシリコン部と第２ポリシリコン部の上方にそれぞれ対応する第１ゲート電極と第２ゲート電極を取得する手順４と、
前記第１ゲート電極をフォトマスクとし、前記第１ポリシリコン部にＮ型軽ドープすることで、２つのＮ型重ドープ領域の内側にそれぞれ位置する２つのＮ型軽ドープ領域を取得し、前記第１ポリシリコン部上の２つのＮ型軽ドープ領域の間に位置する領域に第１チャネル領域を形成する手順と、
フォトマスクによって前記第２ポリシリコン部の両側にＰ型重ドープすることで、２つのＰ型重ドープ領域を取得し、前記第２ポリシリコン部上の２つのＰ型重ドープ領域の間に位置する領域に第２チャネル領域を形成する手順５と、
前記第１ゲート電極と、第２ゲート電極と、ゲート電極絶縁層上に層間絶縁層を堆積し、前記層間絶縁層及びゲート電極絶縁層にパターニング処理を行うことで、前記Ｎ型重ドープ領域の上方に位置する第１ビアホール及び前記Ｐ型重ドープ領域の上方に位置する第２ビアホールを取得した後、前記層間絶縁層に脱水素処理と活性化処理を行う手順６と、
前記層間絶縁層上に第３金属層を堆積し、前記第３金属層にパターニング処理を行うことで、第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極を取得し、前記第１ソース電極と、第１ドレイン電極は、第１ビアホールによってＮ型重ドープ領域とそれぞれ互いに接触し、前記第２ソース電極と、第２ドレイン電極は、第２ビアホールによってＰ型重ドープ領域とそれぞれ互いに接触する手順７と、
前記第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極と、層間絶縁層上に平坦層を形成し、前記平坦層にパターニング処理を行うことで、前記第
１ドレイン電極上方に位置する第３ビアホールを取得する手順８と、
前記平坦層上に第１透明導電酸化物層を堆積し、前記第１透明導電酸化物層にパターニング処理を行うことで、共通電極を取得する手順９と、
前記共通電極と、平坦層上に不動態化保護層を堆積し、前記不動態化保護層が前記平坦層上の第３ビアホールを覆った後、前記不動態化保護層にパターニング処理を行うことで、前記第３ビアホールの底部に位置する不動態化保護層上の第４ビアホールを取得する手順１０と、
前記不動態化保護層上に第２透明導電酸化物層を堆積し、前記第２透明導電酸化物層にパターニング処理を行うことで、画素電極を取得し、前記画素電極は、第４ビアホールによって第１ドレイン電極と互いに接触する手順１１と、からなり、
前記手順１において、ＮＭＯＳ領域に位置する前記第１遮光層のチャネル方向の幅と、ＰＭＯＳ領域に位置する前記第２遮光層のチャネル方向の幅と、は互い同じであり、
さらに、前記手順３において、前記第１フォトレジスト層の前記厚膜領域は前記第１遮光層の真上にあって、かつ、前記第１フォトレジスト層の前記厚膜領域のチャネル方向の幅は、前記第１遮光層のチャネル方向の幅と同じである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
その手順は、
基板を提供し、前記基板上にＮＭＯＳ領域とＰＭＯＳ領域を画定し、前記基板上に第１金属層を堆積し、前記第１金属層にパターニング処理を行い、ＮＭＯＳ領域に位置する第１遮光層及びＰＭＯＳ領域に位置する第２遮光層を取得する手順１と、
前記第１遮光層と、第２遮光層と、基板上にバッファ層を形成し、前記バッファ層上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層に転化させ、フォトマスクによってＮＭＯＳ領域のポリシリコン層にチャネルドープする手順２と、
前記ポリシリコン層上にフォトレジスト層を塗布し、１つのハーフトーンフォトマスクを採用して前記フォトレジスト層を露光し、現像した後、ＮＭＯＳ領域に位置する第１フォトレジスト層とＰＭＯＳ領域に位置する第２フォトレジスト層を取得し、前記第１フォトレジスト層は、真ん中の厚膜領域及び厚膜領域の両側に位置する薄膜領域を備え、前記第２フォトレジスト層の厚みは均等であるとともに、前記第１フォトレジスト層の厚膜領域と前記第２フォトレジスト層の厚みは同じである手順３と、
前記第１フォトレジスト層と第２フォトレジスト層を遮蔽物とし、前記ポリシリコン層にエッチングを行い、ＮＭＯＳ領域に位置する第１ポリシリコン部とＰＭＯＳ領域に位置する第２ポリシリコン部をそれぞれ取得する手順と、
ドライエッチング装置を採用して前記第１フォトレジスト層と第２フォトレジスト層にアッシング処理を行い、前記第１フォトレジスト層上の両側に位置する薄膜領域が完全に除去されるようにすると同時に、前記第１フォトレジスト層上の真ん中に位置する厚膜領域及び第２フォトレジスト層の厚みを薄くし、残りの第１フォトレジスト層上の厚膜領域と第２フォトレジスト層をマスクとし、前記第１ポリシリコン部の両側にＮ型重ドープすることで、２つのＮ型重ドープ領域を取得する手順と、からなり、
さらに、前記製造方法は、
前記第１ポリシリコン部と、第２ポリシリコン部と、バッファ層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に第２金属層を堆積し、前記第２金属層にパターニング処理を行うことで、第１ポリシリコン部と第２ポリシリコン部の上方にそれぞれ対応する第１ゲート電極と第２ゲート電極を取得する手順４と、
前記第１ゲート電極をフォトマスクとし、前記第１ポリシリコン部にＮ型軽ドープすることで、２つのＮ型重ドープ領域の内側にそれぞれ位置する２つのＮ型軽ドープ領域を取得し、前記第１ポリシリコン部上の２つのＮ型軽ドープ領域の間に位置する領域に第１チャネル領域を形成する手順と、
フォトマスクによって前記第２ポリシリコン部の両側にＰ型重ドープすることで、２つのＰ型重ドープ領域を取得し、前記第２ポリシリコン部上の２つのＰ型重ドープ領域の間に位置する領域に第２チャネル領域を形成する手順５と、
前記第１ゲート電極と、第２ゲート電極と、ゲート電極絶縁層上に層間絶縁層を堆積し、前記層間絶縁層及びゲート電極絶縁層にパターニング処理を行うことで、前記Ｎ型重ドープ領域の上方に位置する第１ビアホール及び前記Ｐ型重ドープ領域の上方に位置する第２ビアホールを取得した後、前記層間絶縁層に脱水素処理と活性化処理を行う手順６と、
前記層間絶縁層上に第３金属層を堆積し、前記第３金属層にパターニング処理を行うことで、第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極を取得し、前記第１ソース電極と、第１ドレイン電極は、第１ビアホールによってＮ型重ドープ領域とそれぞれ互いに接触し、前記第２ソース電極と、第２ドレイン電極は、第２ビアホールによってＰ型重ドープ領域とそれぞれ互いに接触する手順７と、
前記第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極と、層間絶縁層上に平坦層を形成し、前記平坦層にパターニング処理を行うことで、前記第
１ドレイン電極上方に位置する第３ビアホールを取得する手順８と、
前記平坦層上に第１透明導電酸化物層を堆積し、前記第１透明導電酸化物層にパターニング処理を行うことで、共通電極を取得する手順９と、
前記共通電極と、平坦層上に不動態化保護層を堆積し、前記不動態化保護層が前記平坦層上の第３ビアホールを覆った後、前記不動態化保護層にパターニング処理を行うことで、前記第３ビアホールの底部に位置する不動態化保護層上の第４ビアホールを取得する手順１０と、
前記不動態化保護層上に第２透明導電酸化物層を堆積し、前記第２透明導電酸化物層にパターニング処理を行うことで、画素電極を取得し、前記画素電極は、第４ビアホールによって第１ドレイン電極と互いに接触する手順１１と、からなり、
前記手順１において、ＮＭＯＳ領域に位置する前記第１遮光層のチャネル方向の幅と、ＰＭＯＳ領域に位置する前記第２遮光層のチャネル方向の幅と、は互い同じであり、
さらに、前記手順３において、前記第１フォトレジスト層の前記厚膜領域は前記第１遮光層の真上にあって、かつ、前記第１フォトレジスト層の前記厚膜領域のチャネル方向の幅は、前記第１遮光層のチャネル方向の幅と同じである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項2】
請求項１に記載の低温ポリシリコンアレイ基板の製造方法において、
前記手順２において、前記低温結晶化プロセスは、エキシマレーザアニールまたは金属誘起横方向結晶化である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記手順２において、前記低温結晶化プロセスは、エキシマレーザアニールまたは金属誘起横方向結晶化である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項3】
請求項１に記載の低温ポリシリコンアレイ基板の製造方法において、
前記手順２において、前記チャネルドープの具体的な操作は、前記ポリシリコン層上にフォトレジスト層を塗布し、フォトマスクによってフォトレジスト層を露光し、現像し、ＮＭＯＳ領域に位置するフォトレジスト層を除去した後、ＮＭＯＳ領域全体のポリシリコン層にＰ型軽ドープする
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記手順２において、前記チャネルドープの具体的な操作は、前記ポリシリコン層上にフォトレジスト層を塗布し、フォトマスクによってフォトレジスト層を露光し、現像し、ＮＭＯＳ領域に位置するフォトレジスト層を除去した後、ＮＭＯＳ領域全体のポリシリコン層にＰ型軽ドープする
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項4】
請求項１に記載の低温ポリシリコンアレイ基板の製造方法において、
前記手順６において、急速熱アニールプロセスを採用して前記層間絶縁層に脱水素処理と活性化処理を行う
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記手順６において、急速熱アニールプロセスを採用して前記層間絶縁層に脱水素処理と活性化処理を行う
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項5】
請求項１に記載の低温ポリシリコンアレイ基板の製造方法において、
前記基板は、ガラス基板であり、前記第１金属層、第２金属層、第３金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数のスタックの組み合わせであり、前記バッファ層、ゲート電極絶縁層、層間絶縁層、及び不動態化保護層は、酸化シリコン層、窒化シリコン層、または酸化シリコン層と窒化シリコン層が重なり合って構成された複合層であり、前記平坦層は、有機フォトレジスト材料である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記基板は、ガラス基板であり、前記第１金属層、第２金属層、第３金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数のスタックの組み合わせであり、前記バッファ層、ゲート電極絶縁層、層間絶縁層、及び不動態化保護層は、酸化シリコン層、窒化シリコン層、または酸化シリコン層と窒化シリコン層が重なり合って構成された複合層であり、前記平坦層は、有機フォトレジスト材料である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項6】
請求項１に記載の低温ポリシリコンアレイ基板の製造方法において、
前記第１透明導電酸化物層と、第２透明導電酸化物層の材料は、金属酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記第１透明導電酸化物層と、第２透明導電酸化物層の材料は、金属酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項7】
請求項６に記載の低温ポリシリコンアレイ基板の製造方法において、
前記金属酸化物は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、またはインジウムゲルマニウム亜鉛酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記金属酸化物は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、またはインジウムゲルマニウム亜鉛酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項8】
請求項１に記載の低温ポリシリコンアレイ基板の製造方法において、
前記Ｎ型重ドープ、Ｎ型軽ドープにおいてドープされたイオンは、リンイオンまたはヒ素イオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記Ｎ型重ドープ、Ｎ型軽ドープにおいてドープされたイオンは、リンイオンまたはヒ素イオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項9】
請求項３に記載の低温ポリシリコンアレイ基板の製造方法において、
前記Ｐ型重ドープ、Ｐ型軽ドープにおいてドープされたイオンは、ホウ素イオンまたはガリウムイオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記Ｐ型重ドープ、Ｐ型軽ドープにおいてドープされたイオンは、ホウ素イオンまたはガリウムイオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項10】
低温ポリシリコンアレイ基板の製造方法であって、
その手順は、
基板を提供し、前記基板上にＮＭＯＳ領域とＰＭＯＳ領域を画定し、前記基板上に第１金属層を堆積し、前記第１金属層にパターニング処理を行い、ＮＭＯＳ領域に位置する第１遮光層及びＰＭＯＳ領域に位置する第２遮光層を取得する手順１と、
前記第１遮光層と、第２遮光層と、基板上にバッファ層を形成し、前記バッファ層上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層に転化させ、フォトマスクによってＮＭＯＳ領域のポリシリコン層にチャネルドープする手順２と、
前記ポリシリコン層上にフォトレジスト層を塗布し、１つのハーフトーンフォトマスクを採用して前記フォトレジスト層を露光し、現像した後、ＮＭＯＳ領域に位置する第１フォトレジスト層とＰＭＯＳ領域に位置する第２フォトレジスト層を取得し、前記第１フォトレジスト層は、真ん中の厚膜領域及び厚膜領域の両側に位置する薄膜領域を備え、前記第２フォトレジスト層の厚みは均等であるとともに、前記第１フォトレジスト層の厚膜領域と前記第２フォトレジスト層の厚みは同じである手順３と、
前記第１フォトレジスト層と第２フォトレジスト層を遮蔽物とし、前記ポリシリコン層にエッチングを行い、ＮＭＯＳ領域に位置する第１ポリシリコン部とＰＭＯＳ領域に位置する第２ポリシリコン部をそれぞれ取得する手順と、
ドライエッチング装置を採用して前記第１フォトレジスト層と第２フォトレジスト層にアッシング処理を行い、前記第１フォトレジスト層上の両側に位置する薄膜領域が完全に除去されるようにすると同時に、前記第１フォトレジスト層上の真ん中に位置する厚膜領域及び第２フォトレジスト層の厚みを薄くし、残りの第１フォトレジスト層上の厚膜領域と第２フォトレジスト層をマスクとし、前記第１ポリシリコン部の両側にＮ型重ドープすることで、２つのＮ型重ドープ領域を取得する手順と、からなり、
さらに、前記製造方法は、
前記第１ポリシリコン部と、第２ポリシリコン部と、バッファ層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に第２金属層を堆積し、前記第２金属層にパターニング処理を行うことで、第１ポリシリコン部と第２ポリシリコン部の上方にそれぞれ対応する第１ゲート電極と第２ゲート電極を取得する手順４と、
前記第１ゲート電極をフォトマスクとし、前記第１ポリシリコン部にＮ型軽ドープすることで、２つのＮ型重ドープ領域の内側にそれぞれ位置する２つのＮ型軽ドープ領域を取得し、前記第１ポリシリコン部上の２つのＮ型軽ドープ領域の間に位置する領域に第１チャネル領域を形成する手順と、
フォトマスクによって前記第２ポリシリコン部の両側にＰ型重ドープすることで、２つのＰ型重ドープ領域を取得し、前記第２ポリシリコン部上の２つのＰ型重ドープ領域の間に位置する領域に第２チャネル領域を形成する手順５と、
前記第１ゲート電極と、第２ゲート電極と、ゲート電極絶縁層上に層間絶縁層を堆積し、前記層間絶縁層及びゲート電極絶縁層にパターニング処理を行うことで、前記Ｎ型重ドープ領域の上方に位置する第１ビアホール及び前記Ｐ型重ドープ領域の上方に位置する第２ビアホールを取得した後、前記層間絶縁層に脱水素処理と活性化処理を行う手順６と、
前記層間絶縁層上に第３金属層を堆積し、前記第３金属層にパターニング処理を行うことで、第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極を取得し、前記第１ソース電極と、第１ドレイン電極は、第１ビアホールによってＮ型重ドープ領域とそれぞれ互いに接触し、前記第２ソース電極と、第２ドレイン電極は、第２ビアホールによってＰ型重ドープ領域とそれぞれ互いに接触する手順７と、
前記第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極と、層間絶縁層上に平坦層を形成し、前記平坦層にパターニング処理を行うことで、前記第１ドレイン電極上方に位置する第３ビアホールを取得する手順８と、
前記平坦層上に第１透明導電酸化物層を堆積し、前記第１透明導電酸化物層にパターニング処理を行うことで、共通電極を取得する手順９と、
前記共通電極と、平坦層上に不動態化保護層を堆積し、前記不動態化保護層が前記平坦層上の第３ビアホールを覆った後、前記不動態化保護層にパターニング処理を行うことで、前記第３ビアホールの底部に位置する不動態化保護層上の第４ビアホールを取得する手
順１０と、
前記不動態化保護層上に第２透明導電酸化物層を堆積し、前記第２透明導電酸化物層にパターニング処理を行うことで、画素電極を取得し、前記画素電極は、第４ビアホールによって第１ドレイン電極と互いに接触する手順１１と、からなり、
そのうち、前記手順２において、前記低温結晶化プロセスは、エキシマレーザアニールまたは金属誘起横方向結晶化であり、
そのうち、前記手順２において、前記チャネルドープの具体的な操作は、前記ポリシリコン層上にフォトレジスト層を塗布し、フォトマスクによってフォトレジスト層を露光し、現像し、ＮＭＯＳ領域に位置するフォトレジスト層を除去した後、ＮＭＯＳ領域全体のポリシリコン層にＰ型軽ドープするものであり、
さらに、
前記手順１において、ＮＭＯＳ領域に位置する前記第１遮光層のチャネル方向の幅と、ＰＭＯＳ領域に位置する前記第２遮光層のチャネル方向の幅と、は互い同じであり、
さらに、前記手順３において、前記第１フォトレジスト層の前記厚膜領域は前記第１遮光層の真上にあって、かつ、前記第１フォトレジスト層の前記厚膜領域のチャネル方向の幅は、前記第１遮光層のチャネル方向の幅と同じである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
その手順は、
基板を提供し、前記基板上にＮＭＯＳ領域とＰＭＯＳ領域を画定し、前記基板上に第１金属層を堆積し、前記第１金属層にパターニング処理を行い、ＮＭＯＳ領域に位置する第１遮光層及びＰＭＯＳ領域に位置する第２遮光層を取得する手順１と、
前記第１遮光層と、第２遮光層と、基板上にバッファ層を形成し、前記バッファ層上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層に転化させ、フォトマスクによってＮＭＯＳ領域のポリシリコン層にチャネルドープする手順２と、
前記ポリシリコン層上にフォトレジスト層を塗布し、１つのハーフトーンフォトマスクを採用して前記フォトレジスト層を露光し、現像した後、ＮＭＯＳ領域に位置する第１フォトレジスト層とＰＭＯＳ領域に位置する第２フォトレジスト層を取得し、前記第１フォトレジスト層は、真ん中の厚膜領域及び厚膜領域の両側に位置する薄膜領域を備え、前記第２フォトレジスト層の厚みは均等であるとともに、前記第１フォトレジスト層の厚膜領域と前記第２フォトレジスト層の厚みは同じである手順３と、
前記第１フォトレジスト層と第２フォトレジスト層を遮蔽物とし、前記ポリシリコン層にエッチングを行い、ＮＭＯＳ領域に位置する第１ポリシリコン部とＰＭＯＳ領域に位置する第２ポリシリコン部をそれぞれ取得する手順と、
ドライエッチング装置を採用して前記第１フォトレジスト層と第２フォトレジスト層にアッシング処理を行い、前記第１フォトレジスト層上の両側に位置する薄膜領域が完全に除去されるようにすると同時に、前記第１フォトレジスト層上の真ん中に位置する厚膜領域及び第２フォトレジスト層の厚みを薄くし、残りの第１フォトレジスト層上の厚膜領域と第２フォトレジスト層をマスクとし、前記第１ポリシリコン部の両側にＮ型重ドープすることで、２つのＮ型重ドープ領域を取得する手順と、からなり、
さらに、前記製造方法は、
前記第１ポリシリコン部と、第２ポリシリコン部と、バッファ層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に第２金属層を堆積し、前記第２金属層にパターニング処理を行うことで、第１ポリシリコン部と第２ポリシリコン部の上方にそれぞれ対応する第１ゲート電極と第２ゲート電極を取得する手順４と、
前記第１ゲート電極をフォトマスクとし、前記第１ポリシリコン部にＮ型軽ドープすることで、２つのＮ型重ドープ領域の内側にそれぞれ位置する２つのＮ型軽ドープ領域を取得し、前記第１ポリシリコン部上の２つのＮ型軽ドープ領域の間に位置する領域に第１チャネル領域を形成する手順と、
フォトマスクによって前記第２ポリシリコン部の両側にＰ型重ドープすることで、２つのＰ型重ドープ領域を取得し、前記第２ポリシリコン部上の２つのＰ型重ドープ領域の間に位置する領域に第２チャネル領域を形成する手順５と、
前記第１ゲート電極と、第２ゲート電極と、ゲート電極絶縁層上に層間絶縁層を堆積し、前記層間絶縁層及びゲート電極絶縁層にパターニング処理を行うことで、前記Ｎ型重ドープ領域の上方に位置する第１ビアホール及び前記Ｐ型重ドープ領域の上方に位置する第２ビアホールを取得した後、前記層間絶縁層に脱水素処理と活性化処理を行う手順６と、
前記層間絶縁層上に第３金属層を堆積し、前記第３金属層にパターニング処理を行うことで、第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極を取得し、前記第１ソース電極と、第１ドレイン電極は、第１ビアホールによってＮ型重ドープ領域とそれぞれ互いに接触し、前記第２ソース電極と、第２ドレイン電極は、第２ビアホールによってＰ型重ドープ領域とそれぞれ互いに接触する手順７と、
前記第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極と、層間絶縁層上に平坦層を形成し、前記平坦層にパターニング処理を行うことで、前記第１ドレイン電極上方に位置する第３ビアホールを取得する手順８と、
前記平坦層上に第１透明導電酸化物層を堆積し、前記第１透明導電酸化物層にパターニング処理を行うことで、共通電極を取得する手順９と、
前記共通電極と、平坦層上に不動態化保護層を堆積し、前記不動態化保護層が前記平坦層上の第３ビアホールを覆った後、前記不動態化保護層にパターニング処理を行うことで、前記第３ビアホールの底部に位置する不動態化保護層上の第４ビアホールを取得する手
順１０と、
前記不動態化保護層上に第２透明導電酸化物層を堆積し、前記第２透明導電酸化物層にパターニング処理を行うことで、画素電極を取得し、前記画素電極は、第４ビアホールによって第１ドレイン電極と互いに接触する手順１１と、からなり、
そのうち、前記手順２において、前記低温結晶化プロセスは、エキシマレーザアニールまたは金属誘起横方向結晶化であり、
そのうち、前記手順２において、前記チャネルドープの具体的な操作は、前記ポリシリコン層上にフォトレジスト層を塗布し、フォトマスクによってフォトレジスト層を露光し、現像し、ＮＭＯＳ領域に位置するフォトレジスト層を除去した後、ＮＭＯＳ領域全体のポリシリコン層にＰ型軽ドープするものであり、
さらに、
前記手順１において、ＮＭＯＳ領域に位置する前記第１遮光層のチャネル方向の幅と、ＰＭＯＳ領域に位置する前記第２遮光層のチャネル方向の幅と、は互い同じであり、
さらに、前記手順３において、前記第１フォトレジスト層の前記厚膜領域は前記第１遮光層の真上にあって、かつ、前記第１フォトレジスト層の前記厚膜領域のチャネル方向の幅は、前記第１遮光層のチャネル方向の幅と同じである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項11】
請求項１０に記載の低温ポリシリコンアレイ基板の製造方法において、
前記手順６において、急速熱アニールプロセスを採用して前記層間絶縁層に脱水素処理と活性化処理を行う
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記手順６において、急速熱アニールプロセスを採用して前記層間絶縁層に脱水素処理と活性化処理を行う
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項12】
請求項１０に記載の低温ポリシリコンアレイ基板の製造方法において、
前記基板は、ガラス基板であり、前記第１金属層、第２金属層、第３金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数のスタックの組み合わせであり、前記バッファ層、ゲート電極絶縁層、層間絶縁層、及び不動態化保護層は、酸化シリコン層、窒化シリコン層、または酸化シリコン層と窒化シリコン層が重なり合って構成された複合層であり、前記平坦層は、有機フォトレジスト材料である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記基板は、ガラス基板であり、前記第１金属層、第２金属層、第３金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数のスタックの組み合わせであり、前記バッファ層、ゲート電極絶縁層、層間絶縁層、及び不動態化保護層は、酸化シリコン層、窒化シリコン層、または酸化シリコン層と窒化シリコン層が重なり合って構成された複合層であり、前記平坦層は、有機フォトレジスト材料である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項13】
請求項１０に記載の低温ポリシリコンアレイ基板の製造方法において、
前記第１透明導電酸化物層と、第２透明導電酸化物層の材料は、金属酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記第１透明導電酸化物層と、第２透明導電酸化物層の材料は、金属酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項14】
請求項１３に記載の低温ポリシリコンアレイ基板の製造方法において、
前記金属酸化物は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、またはインジウムゲルマニウム亜鉛酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記金属酸化物は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、またはインジウムゲルマニウム亜鉛酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項15】
請求項１０に記載の低温ポリシリコンアレイ基板の製造方法において、
前記Ｎ型重ドープ、Ｎ型軽ドープにおいてドープされたイオンは、リンイオンまたはヒ素イオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記Ｎ型重ドープ、Ｎ型軽ドープにおいてドープされたイオンは、リンイオンまたはヒ素イオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【請求項16】
請求項１０に記載の低温ポリシリコンアレイ基板の製造方法において、
前記Ｐ型重ドープ、Ｐ型軽ドープにおいてドープされたイオンは、ホウ素イオンまたはガリウムイオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
前記Ｐ型重ドープ、Ｐ型軽ドープにおいてドープされたイオンは、ホウ素イオンまたはガリウムイオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ディスプレイの技術分野に関し、特に、低温ポリシリコンアレイ基板の製造方法に関する。
【背景技術】
【0002】
表示技術の発展に伴い、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）等の平面表示装置は、高画質、省エネ、機体が薄い、応用範囲が広い等の長所があるため、携帯電話、テレビ、携帯情報端末、デジタルカメラ、ノートパソコン、デスクトップパソコン等の各種消費型電子製品に、幅広く適用されており、表示装置における主流となっている。
【0003】
従来市場における液晶表示装置のほとんどは、液晶表示パネル及びバックライトモジュール（ｂａｃｋｌｉｇｈｔ ｍｏｄｕｌｅ）を含むバックライト型液晶表示装置である。液晶表示パネルの動作原理は、２枚の平行したガラス基板の間に液晶分子を配置し、２枚のガラス基板の間には複数の垂直及び平行した微細な配線が多くあり、通電の有無によって液晶分子の変化する方向を制御し、バックライトモジュールの光線が屈折して出ることで画面が現れる。
【0004】
通常液晶表示パネルは、カラーフィルタ（ＣＦ、Ｃｏｌｏｒ Ｆｉｌｔｅｒ）基板と、薄膜トランジスタ（ＴＦＴ、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板と、カラーフィルタ基板と薄膜トランジスタ基板の間に挟まれた液晶（ＬＣ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）と、シール剤の枠（Ｓｅａｌａｎｔ）とからなり、一般にその成型プロセスは、初期段階であるアレイ（Ａｒｒａｙ）製造工程（薄膜、フォトリソグラフィ、エッチング及びフィルムの剥離）と、中盤段階であるセル（Ｃｅｌｌ）製造工程（ＴＦＴ基板とＣＦ基板を貼り合わせる）と、終盤段階であるモジュール組立製造工程（ＩＣ駆動とプリント基板の圧接）と、からなる。そのうち、初期段階であるＡｒｒａｙ製造工程では、主にＴＦＴ基板を形成することで、液晶分子の動きを制御しやすくする。中盤段階であるＣｅｌｌ製造工程は、主にＴＦＴ基板とＣＦ基板の間に液晶を添加する。終盤段階であるモジュール組立製造工程は、主にＩＣ圧接とプリント基板の整合を行い、さらに、液晶分子を動かして、画像を表示する。
【0005】
低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）は、中型小型の電子製品に幅広く使用されている液晶表示技術である。従来のアモルファスシリコン材料の電子移動度は、約０．５−１．０ｃｍ２／Ｖ．Ｓであるのに対し、低温ポリシリコンの電子移動度は、３０−３００ｃｍ２／Ｖ．Ｓに達する。従って、低温ポリシリコン液晶表示装置は、高い解析度、速い反応速度、高い開口率等の多くの長所を備える。
【0006】
しかしながら、一方で、ＬＴＰＳ半導体の部品は、体積が小さく、集積度が高いため、ＬＴＰＳアレイ基板全体の製造工程は複雑で、生産コストが比較的高い。
【0007】
現在のＬＴＰＳアレイ基板の製造プロセスにおいて、ポリシリコン（Ｐｏｌｙ−ｓｉ）層のパターニング、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、Ｎ型金属酸化物半導体）部品のチャネル（ｃｈａｎｎｅｌ）のドープ、ＮＭＯＳ部品のＮ型重ドープ（Ｎ＋ドープ）は、それぞれ１つのフォトマスクを必要とし、具体的な手順は以下の通りである。
【0008】
図１に示す通り、ポリシリコン層にフォトレジスト層２００を塗布し、第１フォトマスクによってフォトレジスト層２００を露光し、現像した後、残りのフォトレジスト層２００を遮蔽物とし、ポリシリコン層にエッチングを行うことにより、ＮＭＯＳ領域に位置する第１ポリシリコン部３００と、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、Ｐ型金属酸化物半導体）領域に位置する第２ポリシリコン部４００を取得する。
【0009】
図２に示す通り、前記第１ポリシリコン部３００と、第２ポリシリコン部４００上にフォトレジスト層５００を塗布し、第２フォトマスクによってフォトレジスト層５００を露光し、現像した後、ＰＭＯＳ領域の第２ポリシリコン部４００が残りのフォトレジスト層５００によって遮蔽されるようにし、ＮＭＯＳ領域の第１ポリシリコン部３００にチャネルドープする。
【0010】
図３に示す通り、前記第１ポリシリコン部３００と、第２ポリシリコン部４００上にフォトレジスト層６００を塗布し、第３フォトマスクによってフォトレジスト層６００を露光し、現像した後、ＰＭＯＳ領域の第２ポリシリコン部４００及びＮＭＯＳ領域の第１ポリシリコン部３００の間の領域が残りのフォトレジスト層６００によって遮蔽されるようにし、ＮＭＯＳ領域の第１ポリシリコン部３００の両端にＮ型重ドープする。
【0011】
上述の製造工程を完成させるには、合計３つのフォトマスクの製造工程が必要であり、製造工程は、面倒であり、生産コストが高い。従って、前記技術問題の解決のため、低温ポリシリコンアレイ基板の製造方法が必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【0012】
本発明は、１つのハーフトーンフォトマスクを採用することによって、従来技術と比較して、ポリシリコン層のパターニング処理及びＮＭＯＳ領域のポリシリコン部のＮ型重ドープ製造工程におけるフォトマスクを１つ減らすことにより、生産コストの低減を実現する低温ポリシリコンアレイ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
上述の目的を実現するため、本発明は、以下の手順からなる低温ポリシリコンアレイ基板の製造方法を提供する。
【0014】
手順１は、基板を提供し、前記基板上にＮＭＯＳ領域とＰＭＯＳ領域を画定し、前記基板上に第１金属層を堆積し、前記第１金属層にパターニング処理を行い、ＮＭＯＳ領域に位置する第１遮光層及びＰＭＯＳ領域に位置する第２遮光層を取得する。
【0015】
手順２は、前記第１遮光層と、第２遮光層と、基板上にバッファ層を形成し、前記バッファ層上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層に転化させ、フォトマスクによってＮＭＯＳ領域のポリシリコン層にチャネルドープする。
【0016】
手順３は、前記ポリシリコン層上にフォトレジスト層を塗布し、１つのハーフトーンフォトマスクを採用して前記フォトレジスト層を露光し、現像した後、ＮＭＯＳ領域に位置する第１フォトレジスト層とＰＭＯＳ領域に位置する第２フォトレジスト層を取得する。前記第１フォトレジスト層は、真ん中の厚膜領域及び厚膜領域の両側に位置する薄膜領域を備え、前記第２フォトレジスト層の厚みは均等であるとともに、前記第１フォトレジスト層の厚膜領域と前記第２フォトレジスト層の厚みは同じである。
【0017】
前記第１フォトレジスト層と第２フォトレジスト層を遮蔽物とし、前記ポリシリコン層にエッチングを行い、ＮＭＯＳ領域に位置する第１ポリシリコン部とＰＭＯＳ領域に位置する第２ポリシリコン部をそれぞれ取得する。
【0018】
ドライエッチング装置を採用して前記第１フォトレジスト層と第２フォトレジスト層にアッシング処理を行い、前記第１フォトレジスト層上の両側に位置する薄膜領域が完全に除去されるようにすると同時に、前記第１フォトレジスト層上の真ん中に位置する厚膜領域及び第２フォトレジスト層の厚みを薄くする。残りの第１フォトレジスト層上の厚膜領域と第２フォトレジスト層をマスクとし、前記第１ポリシリコン部の両側にＮ型重ドープすることで、２つのＮ型重ドープ領域を取得する。
【0019】
さらに、以下の手順を備える。
【0020】
手順４は、前記第１ポリシリコン部と、第２ポリシリコン部と、バッファ層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に第２金属層を堆積し、前記第２金属層にパターニング処理を行うことで、第１ポリシリコン部と第２ポリシリコン部の上方にそれぞれ対応する第１ゲート電極と第２ゲート電極を取得する。
【0021】
前記第１ゲート電極をフォトマスクとし、前記第１ポリシリコン部にＮ型軽ドープすることで、２つのＮ型重ドープ領域の内側にそれぞれ位置する２つのＮ型軽ドープ領域を取得し、前記第１ポリシリコン部上の２つのＮ型軽ドープ領域の間に位置する領域に第１チャネル領域を形成する。
【0022】
手順５は、フォトマスクによって前記第２ポリシリコン部の両側にＰ型重ドープすることで、２つのＰ型重ドープ領域を取得し、前記第２ポリシリコン部上の２つのＰ型重ドープ領域の間に位置する領域に第２チャネル領域を形成する。
【0023】
手順６は、前記第１ゲート電極と、第２ゲート電極と、ゲート電極絶縁層上に層間絶縁層を堆積し、前記層間絶縁層及びゲート電極絶縁層にパターニング処理を行うことで、前記Ｎ型重ドープ領域の上方に位置する第１ビアホール及び前記Ｐ型重ドープ領域の上方に位置する第２ビアホールを取得した後、前記層間絶縁層に脱水素処理と活性化処理を行う。
【0024】
手順７は、前記層間絶縁層上に第３金属層を堆積し、前記第３金属層にパターニング処理を行うことで、第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極を取得する。前記第１ソース電極と、第１ドレイン電極は、第１ビアホールによってＮ型重ドープ領域とそれぞれ互いに接触し、前記第２ソース電極と、第２ドレイン電極は、第２ビアホールによってＰ型重ドープ領域とそれぞれ互いに接触する。
【0025】
手順８は、前記第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極と、層間絶縁層上に平坦層を形成し、前記平坦層にパターニング処理を行うことで、前記第１ドレイン電極上方に位置する第３ビアホールを取得する。
【0026】
手順９は、前記平坦層上に第１透明導電酸化物層を堆積し、前記第１透明導電酸化物層にパターニング処理を行うことで、共通電極を取得する。
【0027】
手順１０は、前記共通電極と、平坦層上に不動態化保護層を堆積し、前記不動態化保護層が前記平坦層上の第３ビアホールを覆った後、前記不動態化保護層にパターニング処理を行うことで、前記第３ビアホールの底部に位置する不動態化保護層上の第４ビアホールを取得する。
【0028】
手順１１は、前記不動態化保護層上に第２透明導電酸化物層を堆積し、前記第２透明導電酸化物層にパターニング処理を行うことで、画素電極を取得する。前記画素電極は、第４ビアホールによって第１ドレイン電極と互いに接触する。
【0029】
前記手順２において、前記低温結晶化プロセスは、エキシマレーザアニールまたは金属誘起横方向結晶化である。
【0030】
前記手順２において、前記チャネルドープの具体的な操作は、前記ポリシリコン層上にフォトレジスト層を塗布し、フォトマスクによってフォトレジスト層を露光し、現像する。ＮＭＯＳ領域に位置するフォトレジスト層を除去した後、ＮＭＯＳ領域全体のポリシリコン層にＰ型軽ドープする。
【0031】
前記手順６において、急速熱アニールプロセスを採用して前記層間絶縁層に脱水素処理と活性化処理を行う。
【0032】
前記基板は、ガラス基板である。前記第１金属層、第２金属層、第３金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの１つまたは複数のスタックの組み合わせである。前記バッファ層、ゲート電極絶縁層、層間絶縁層、及び不動態化保護層は、酸化シリコン層、窒化シリコン層、または酸化シリコン層と窒化シリコン層が重なり合って構成された複合層である。前記平坦層は、有機フォトレジスト材料である。
【0033】
前記第１透明導電酸化物層と、第２透明導電酸化物層の材料は、金属酸化物である。
【0034】
前記金属酸化物は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、またはインジウムゲルマニウム亜鉛酸化物である。
【0035】
前記Ｎ型重ドープ、Ｎ型軽ドープにおいてドープされたイオンは、リンイオンまたはヒ素イオンである。
【0036】
前記Ｐ型重ドープ、Ｐ型軽ドープにおいてドープされたイオンは、ホウ素イオンまたはガリウムイオンである。
【0037】
本発明は、さらに、以下の手順からなる低温ポリシリコンアレイ基板の製造方法を提供する。
【0038】
手順１は、基板を提供し、前記基板上にＮＭＯＳ領域とＰＭＯＳ領域を画定し、前記基板上に第１金属層を堆積し、前記第１金属層にパターニング処理を行い、ＮＭＯＳ領域に位置する第１遮光層及びＰＭＯＳ領域に位置する第２遮光層を取得する。
【0039】
手順２は、前記第１遮光層と、第２遮光層と、基板上にバッファ層を形成し、前記バッファ層上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層に転化させ、フォトマスクによってＮＭＯＳ領域のポリシリコン層にチャネルドープする。
【0040】
手順３は、前記ポリシリコン層上にフォトレジスト層を塗布し、１つのハーフトーンフォトマスクを採用して前記フォトレジスト層を露光し、現像した後、ＮＭＯＳ領域に位置する第１フォトレジスト層とＰＭＯＳ領域に位置する第２フォトレジスト層を取得する、前記第１フォトレジスト層は、真ん中の厚膜領域及び厚膜領域の両側の薄膜領域を備え、前記第２フォトレジスト層の厚みは均等であるとともに、前記第１フォトレジスト層の厚膜領域と前記第２フォトレジスト層の厚みは同じである。
【0041】
前記第１フォトレジスト層と第２フォトレジスト層を遮蔽物とし、前記ポリシリコン層にエッチングを行い、ＮＭＯＳ領域に位置する第１ポリシリコン部とＰＭＯＳ領域に位置する第２ポリシリコン部をそれぞれ取得する。
【0042】
ドライエッチング装置を採用して前記第１フォトレジスト層と第２フォトレジスト層にアッシング処理を行い、前記第１フォトレジスト層上の両側に位置する薄膜領域が完全に除去されるようにすると同時に、前記第１フォトレジスト層上の真ん中に位置する厚膜領域及び第２フォトレジスト層の厚みを薄くする。残りの第１フォトレジスト層上の厚膜領域と第２フォトレジスト層をマスクとし、前記第１ポリシリコン部の両側にＮ型重ドープすることで、２つのＮ型重ドープ領域を取得する。
【0043】
さらに、以下の手順を備える。
【0044】
手順４は、前記第１ポリシリコン部と、第２ポリシリコン部と、バッファ層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に第２金属層を堆積し、前記第２金属層にパターニング処理を行うことで、第１ポリシリコン部と第２ポリシリコン部の上方にそれぞれ対応する第１ゲート電極と第２ゲート電極を取得する。
【0045】
前記第１ゲート電極をフォトマスクとし、前記第１ポリシリコン部にＮ型軽ドープすることで、２つのＮ型重ドープ領域の内側にそれぞれ位置する２つのＮ型軽ドープ領域を取得し、前記第１ポリシリコン部上の２つのＮ型軽ドープ領域の間に位置する領域に第１チャネル領域を形成する。
【0046】
手順５は、フォトマスクによって前記第２ポリシリコン部の両側にＰ型重ドープすることで、２つのＰ型重ドープ領域を取得し、前記第２ポリシリコン部上の２つのＰ型重ドープ領域の間に位置する領域に第２チャネル領域を形成する。
【0047】
手順６は、前記第１ゲート電極と、第２ゲート電極と、ゲート電極絶縁層上に層間絶縁層を堆積し、前記層間絶縁層及びゲート電極絶縁層にパターニング処理を行うことで、前記Ｎ型重ドープ領域の上方に位置する第１ビアホール及び前記Ｐ型重ドープ領域の上方に位置する第２ビアホールを取得した後、前記層間絶縁層に脱水素処理と活性化処理を行う。
【0048】
手順７は、前記層間絶縁層上に第３金属層を堆積し、前記第３金属層にパターニング処理を行うことで、第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極を取得する。前記第１ソース電極と、第１ドレイン電極は、第１ビアホールによってＮ型重ドープ領域とそれぞれ互いに接触し、前記第２ソース電極と、第２ドレイン電極は、第２ビアホールによってＰ型重ドープ領域とそれぞれ互いに接触する。
【0049】
手順８は、前記第１ソース電極と、第１ドレイン電極と、第２ソース電極と、第２ドレイン電極と、層間絶縁層上に平坦層を形成し、前記平坦層にパターニング処理を行うことで、前記第１ドレイン電極上方に位置する第３ビアホールを取得する。
【0050】
手順９は、前記平坦層上に第１透明導電酸化物層を堆積し、前記第１透明導電酸化物層にパターニング処理を行うことで、共通電極を取得する。
【0051】
手順１０は、前記共通電極と、平坦層上に不動態化保護層を堆積し、前記不動態化保護層が前記平坦層上の第３ビアホールを覆った後、前記不動態化保護層にパターニング処理を行うことで、前記第３ビアホールの底部に位置する不動態化保護層上の第４ビアホールを取得する。
【0052】
手順１１は、前記不動態化保護層上に第２透明導電酸化物層を堆積し、前記第２透明導電酸化物層にパターニング処理を行うことで、画素電極を取得する。前記画素電極は、第４ビアホールによって第１ドレイン電極と互いに接触する。
【0053】
そのうち、前記手順２において、前記低温結晶化プロセスは、エキシマレーザアニールまたは金属誘起横方向結晶化である。
【0054】
そのうち、前記手順２において、前記チャネルドープの具体的な操作は、前記ポリシリコン層上にフォトレジスト層を塗布し、フォトマスクによってフォトレジスト層を露光し、現像する。ＮＭＯＳ領域に位置するフォトレジスト層を除去した後、ＮＭＯＳ領域全体のポリシリコン層にＰ型軽ドープする。
【発明の効果】
【0055】
本発明が提供する低温ポリシリコンアレイ基板の製造方法は、１つのハーフトーンフォトマスクを採用することによって、従来技術と比較して、ポリシリコン層のパターニング処理及びＮＭＯＳ領域のポリシリコン部のＮ型重ドープ製造工程におけるフォトマスクを１つ減らすことにより、生産コストの低減を実現するとともに、製造された低温ポリシリコンアレイ基板は、優れた電気的性能を備える。
【0056】
本発明の特徴及び技術内容をさらに分かりやすくするため、以下に本発明に関する詳しい説明と図を参照する。しかしながら、図は参考と説明のためにのみ提供するものであって、本発明に制限を加えるためのものではない。
【図面の簡単な説明】
【0057】
以下に図と組み合わせて、本発明の具体的な実施方法を詳述することによって、本発明の技術案及びその他の有利な効果をさらに明らかにする。【図1】従来の低温ポリシリコンアレイ基板の製造工程においてポリシリコン層に行うパターニング処理を示した図である。
【図2】従来の低温ポリシリコンアレイ基板の製造工程においてＮＭＯＳ領域のポリシリコン層に行うチャネルドープを示した図である。
【図3】従来の低温ポリシリコンアレイ基板の製造工程においてＮＭＯＳ領域のポリシリコン層に行うＮ型重ドープを示した図である。
【図4】本発明の低温ポリシリコンアレイ基板の製造方法における手順１を示した図である。
【図5】本発明の低温ポリシリコンアレイ基板の製造方法における手順２を示した図である。
【図6A】本発明の低温ポリシリコンアレイ基板の製造方法における手順３を示した図である。
【図6B】本発明の低温ポリシリコンアレイ基板の製造方法における手順３を示した図である。
【図6C】本発明の低温ポリシリコンアレイ基板の製造方法における手順３を示した図である。
【図7】本発明の低温ポリシリコンアレイ基板の製造方法における手順４を示した図である。
【図8】本発明の低温ポリシリコンアレイ基板の製造方法における手順５を示した図である。
【図9】本発明の低温ポリシリコンアレイ基板の製造方法における手順６を示した図である。
【図10】本発明の低温ポリシリコンアレイ基板の製造方法における手順７を示した図である。
【図11】本発明の低温ポリシリコンアレイ基板の製造方法における手順８を示した図である。
【図12】本発明の低温ポリシリコンアレイ基板の製造方法における手順９を示した図である。
【図13】本発明の低温ポリシリコンアレイ基板の製造方法における手順１０を示した図である。
【図14】本発明の低温ポリシリコンアレイ基板の製造方法における手順１１を示した図である。
【発明を実施するための形態】
【0058】
本発明が採用した技術手段及びその効果をさらに詳しく説明するため、以下に本発明の好ましい実施例及び図を添えて詳述する。
【0060】
図４に示す通り、手順１は、基板１０を提供し、前記基板１０上にＮＭＯＳ領域とＰＭＯＳ領域を画定し、前記基板１０上に第１金属層を堆積し、前記第１金属層にパターニング処理を行うことで、ＮＭＯＳ領域に位置する第１遮光層２１及びＰＭＯＳ領域に位置する第２遮光層２２を取得する。
【0061】
図５に示す通り、手順２は、前記第１遮光層２１と、第２遮光層２２と、基板１０上にバッファ層３０を形成し、前記バッファ層３０上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層３１に転化させ、フォトマスクによってＮＭＯＳ領域のポリシリコン層３１にチャネルドープする。
【0062】
具体的には、前記低温結晶化プロセスは、エキシマレーザアニール（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ、ＥＬＡ）または金属誘起横方向結晶化（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ、 ＭＩＬＣ）等であることができる。
【0063】
具体的には、前記チャネルドープの具体的な操作は、前記ポリシリコン層３１上にフォトレジスト層３２を塗布し、フォトマスクによってフォトレジスト層３２を露光し、現像する。ＮＭＯＳ領域に位置するフォトレジスト層３２を除去した後、ＮＭＯＳ領域全体のポリシリコン層３１にＰ型軽ドープする。
【0064】
図６Ａに示す通り、手順３は、前記ポリシリコン層３１上にフォトレジスト層を塗布し、１つのハーフトーン（Ｈａｌｆ−Ｔｏｎｅ）フォトマスクを採用して前記フォトレジスト層を露光し、現像した後、ＮＭＯＳ領域に位置する第１フォトレジスト層３３とＰＭＯＳ領域に位置する第２フォトレジスト層３４を取得する。前記第１フォトレジスト層３３は、真ん中の厚膜領域３３１及び厚膜領域３３１の両側に位置する薄膜領域３３２を備え、前記第２フォトレジスト層３４の厚みは均等であるとともに、前記第１フォトレジスト層３３の厚膜領域３３１と前記第２フォトレジスト層３４の厚みは同じである。
【0065】
図６Ｂに示す通り、前記第１フォトレジスト層３３と第２フォトレジスト層３４を遮蔽物とし、前記ポリシリコン層３１にエッチングを行い、ＮＭＯＳ領域に位置する第１ポリシリコン部４０とＰＭＯＳ領域に位置する第２ポリシリコン部９０をそれぞれ取得する。
【0066】
図６Ｃに示す通り、ドライエッチング装置を採用して前記第１フォトレジスト層３３と第２フォトレジスト層３４にアッシング（ａｓｈｉｎｇ）処理を行い、前記第１フォトレジスト層３３上の両側に位置する薄膜領域３３２が完全に除去されるようにすると同時に、前記第１フォトレジスト層３３上の真ん中に位置する厚膜領域３３１及び第２フォトレジスト層３４の厚みを薄くする。残りの第１フォトレジスト層３３上の厚膜領域３３１と第２フォトレジスト層３４をマスクとし、前記第１ポリシリコン部４０の両側にＮ型重ドープすることで、２つのＮ型重ドープ領域４１を取得する。
【0067】
具体的には、前記手順３は、１つのハーフトーンフォトマスクを採用してポリシリコン層３１のパターニング及び第１ポリシリコン部４０のＮ型重ドープを実現し、従来技術と比較してフォトマスクを１つ減らすことによって、生産コストを低減する。
【0068】
図７に示す通り、手順４は、前記第１ポリシリコン部４０と、第２ポリシリコン部９０と、バッファ層３０上にゲート電極絶縁層５１を堆積し、前記ゲート電極絶縁層５１上に第２金属層を堆積し、前記第２金属層にパターニング処理を行うことで、第１ポリシリコン部４０と第２ポリシリコン部９０の上方にそれぞれ対応する第１ゲート電極５２と第２ゲート電極９３を取得する。
【0069】
前記第１ゲート電極５２をフォトマスクとし、前記第１ポリシリコン部４０にＮ型軽ドープすることで、２つのＮ型重ドープ領域４１の内側にそれぞれに位置する２つのＮ型軽ドープ領域４３を取得し、前記第１ポリシリコン部４０上の２つのＮ型軽ドープ領域４３の間に位置する領域に第１チャネル領域４２を形成する。
【0070】
図８に示す通り、手順５は、フォトマスクによって前記第２ポリシリコン部９０の両側にＰ型重ドープすることで、２つのＰ型重ドープ領域９１を取得し、前記第２ポリシリコン部９０上の２つのＰ型重ドープ領域９１の間に位置する領域に第２チャネル領域９２を形成する。
【0071】
図９に示す通り、手順６は、前記第１ゲート電極５２と、第２ゲート電極９３と、ゲート電極絶縁層５１上に層間絶縁層５３を堆積し、前記層間絶縁層５３及びゲート電極絶縁層５１にパターニング処理を行うことで、前記Ｎ型重ドープ領域４１の上方に位置する第１ビアホール５５及び前記Ｐ型重ドープ領域９１の上方に位置する第２ビアホール９５を取得した後、前記層間絶縁層５３に脱水素処理と活性化処理を行う。
【0072】
具体的には、急速熱アニールプロセス（ＲＴＡ、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を採用して前記層間絶縁層５３に脱水素処理と活性化処理を行う。
【0073】
図１０に示す通り、手順７は、前記層間絶縁層５３上に第３金属層を堆積し、前記第３金属層にパターニング処理を行うことで、第１ソース電極６１と、第１ドレイン電極６２と、第２ソース電極９６と、第２ドレイン電極９７を取得する。前記第１ソース電極６１と、第１ドレイン電極６２は、第１ビアホール５５によってＮ型重ドープ領域４１とそれぞれ互いに接触し、前記第２ソース電極９６と、第２ドレイン電極９７は、第２ビアホール９５によってＰ型重ドープ領域９１とそれぞれ互いに接触する。
【0074】
図１１に示す通り、手順８は、前記第１ソース電極６１と、第１ドレイン電極６２と、第２ソース電極９６と、第２ドレイン電極９７と、層間絶縁層５３上に平坦層７０を形成し、前記平坦層７０にパターニング処理を行うことで、前記第１ドレイン電極６２の上方に位置する第３ビアホール７１を取得する。
【0075】
図１２に示す通り、手順９は、前記平坦層７０上に第１透明導電酸化物層を堆積し、前記第１透明導電酸化物層にパターニング処理を行うことで、共通電極８０を取得する。
【0076】
図１３に示す通り、手順１０は、前記共通電極８０と、平坦層７０上に不動態化保護層８１を堆積し、前記不動態化保護層８１が前記平坦層７０上の第３ビアホール７１を覆った後、前記不動態化保護層８１にパターニング処理を行うことで、前記第３ビアホール７１の底部に位置する不動態化保護層８１上の第４ビアホール８５を取得する。
【0077】
図１４に示す通り、手順１１は、前記不動態化保護層８１上に第２透明導電酸化物層を堆積し、前記第２透明導電酸化物層にパターニング処理を行うことで、画素電極８２を取得する。前記画素電極８２は、第４ビアホール８５によって第１ドレイン電極６２と互いに接触する。
【0078】
具体的には、前記基板１０は透明基板であり、ガラス基板であることが好ましい。
【0079】
具体的には、前記第１金属層、第２金属層、第３金属層の材料は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）のうちの１つまたは複数のスタックの組み合わせである。
【0080】
具体的には、前記バッファ層３０、ゲート電極絶縁層５１、層間絶縁層５３、及び不動態化保護層８１は、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層、または酸化シリコン層と窒化シリコン層が重なり合って構成された複合層である。
【0081】
具体的には、前記平坦層７０は有機フォトレジスト材料である。
【0082】
具体的には、前記第１透明導電酸化物層と、第２透明導電酸化物層の材料は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、インジウムゲルマニウム亜鉛酸化物、またはその他の適当な酸化物といった金属酸化物である。
【0083】
具体的には、前記Ｐ型重ドープ、Ｐ型軽ドープにおいてドープされたイオンは、ホウ素イオンまたはガリウムイオンである。
【0084】
具体的には、前記Ｎ型重ドープ、Ｎ型軽ドープにおいてドープされたイオンは、リンイオンまたはヒ素イオンである。
【0085】
要約すると、本発明が提供する低温ポリシリコンアレイ基板の製造方法は、１つのハーフトーンフォトマスクを採用することによって、従来技術と比較して、ポリシリコン層のパターニング処理及びＮＭＯＳ領域のポリシリコン部のＮ型重ドープ製造工程におけるフォトマスクを１つ減らすことにより、生産コストの低減を実現するとともに、製造された低温ポリシリコンアレイ基板は、優れた電気的性能を備える。
【0086】
上述は、本分野の一般の技術者からすると、本発明の技術案と技術構想に基づいてその他の各種対応する変化や変形を作り出すことができるため、これら全ての変化や変形は全て本発明の特許請求範囲に属するものとする。
【符号の説明】
【0087】
２００、５００、６００ フォトレジスト層３００ 第１ポリシリコン部
４００ 第２ポリシリコン部
１０ 基板
２１ 第１遮光層
２２ 第２遮光層
３０ バッファ層
３１ ポリシリコン層
３２ フォトレジスト層
３３ 第１フォトレジスト層
３４ 第２フォトレジスト層
３３１ 厚膜領域
３３２ 薄膜領域
４０ 第１ポリシリコン部
４１ Ｎ型重ドープ領域
４２ 第１チャネル領域
４３ Ｎ型軽ドープ領域
５１ ゲート電極絶縁層
５２ 第１ゲート電極
５３ 層間絶縁層
５５ 第１ビアホール
６１ 第１ソース電極
６２ 第１ドレイン電極
７０ 平坦層
７１ 第３ビアホール
８０ 共通電極
８１ 不動態化保護層
８２ 画素電極
８５ 第４ビアホール
９０ 第２ポリシリコン部
９１ Ｐ型重ドープ領域
９２ 第２チャネル領域
９３ 第２ゲート電極
９５ 第２ビアホール
９６ 第２ソース電極
９７ 第２ドレイン電極