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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6656412
(24)【登録日】2020年2月6日
(45)【発行日】2020年3月4日
(54)【発明の名称】スプリットゲート、ツインビット不揮発性メモリセル
(51)【国際特許分類】
H01L 27/11524 20170101AFI20200220BHJP
H01L 21/336 20060101ALI20200220BHJP
H01L 29/788 20060101ALI20200220BHJP
H01L 29/792 20060101ALI20200220BHJP
G11C 11/56 20060101ALI20200220BHJP
G11C 16/04 20060101ALI20200220BHJP
【ＦＩ】
H01L27/11524
H01L29/78 371
G11C11/56 200
G11C11/56 210
G11C11/56 215
G11C11/56 220
G11C16/04 140
【請求項の数】18
【全頁数】21
(21)【出願番号】特願2018-555757(P2018-555757)
(86)(22)【出願日】2017年4月3日
(65)【公表番号】特表2019-515495(P2019-515495A)
(43)【公表日】2019年6月6日
(86)【国際出願番号】US2017025683
(87)【国際公開番号】WO2017189179
(87)【国際公開日】20171102
【審査請求日】2018年11月8日
(31)【優先権主張番号】201610285454.7
(32)【優先日】2016年4月29日
(33)【優先権主張国】CN
(31)【優先権主張番号】15/476,663
(32)【優先日】2017年3月31日
(33)【優先権主張国】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100088694
【弁理士】
【氏名又は名称】弟子丸 健
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(72)【発明者】
【氏名】ワン チュンミン
(72)【発明者】
【氏名】ドー ニャン
【審査官】
小山 満
(56)【参考文献】
【文献】
米国特許出願公開第２００９／０１０８３２８（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２００７／０００７５７５（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１５／００３５０４０（ＵＳ，Ａ１）
【文献】
特表２０１４−５２４６７０（ＪＰ，Ａ）
【文献】
特表２０１６−５３１４３４（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１４／０２１７４８９（ＵＳ，Ａ１）
【文献】
国際公開第２０１３／０２８３５８（ＷＯ，Ａ１）
【文献】
特開２００９−０４４１６４（ＪＰ，Ａ）
【文献】
特開２０００−２８６３４８（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２７／１１５２４
Ｇ１１Ｃ １１／５６
Ｇ１１Ｃ １６／０４
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
第１の導電型の半導体材料の基板と、
前記基板内で離間し、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、前記基板内の連続チャネル領域が、前記第１の領域と前記第２の領域との間に延在する、第１の領域及び第２の領域と、
前記第１の領域に隣接した前記チャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、
前記第２の領域に隣接した前記チャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、
前記チャネル領域の前記第１の部分と前記チャネル領域の前記第２の部分との間の前記チャネル領域の第３の部分の上方に配設され、かつそれから絶縁されるワード線ゲートと、
前記第１の領域の上方に配設され、かつそれから絶縁される第１の消去ゲートと、
前記第２の領域の上方に配設され、かつそれから絶縁される第２の消去ゲートと、
及び、
制御回路であって、
正電圧を前記第１の消去ゲートに印加し、ゼロ電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第１の領域に印加し、電流を前記第２の領域に印加することで、前記第１の浮遊ゲートをプログラミングし、
ゼロ電圧を前記第１の消去ゲート及び第１の領域に印加し、正電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第２の領域に印加することで、前記第１の浮遊ゲートの読み取りを実施し、
正電圧を前記第１の消去ゲートに印加することで、前記第１の浮遊ゲートの消去を実施するように構成された、制御回路を更に備える、メモリデバイス。
前記基板内で離間し、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、前記基板内の連続チャネル領域が、前記第１の領域と前記第２の領域との間に延在する、第１の領域及び第２の領域と、
前記第１の領域に隣接した前記チャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、
前記第２の領域に隣接した前記チャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、
前記チャネル領域の前記第１の部分と前記チャネル領域の前記第２の部分との間の前記チャネル領域の第３の部分の上方に配設され、かつそれから絶縁されるワード線ゲートと、
前記第１の領域の上方に配設され、かつそれから絶縁される第１の消去ゲートと、
前記第２の領域の上方に配設され、かつそれから絶縁される第２の消去ゲートと、
及び、
制御回路であって、
正電圧を前記第１の消去ゲートに印加し、ゼロ電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第１の領域に印加し、電流を前記第２の領域に印加することで、前記第１の浮遊ゲートをプログラミングし、
ゼロ電圧を前記第１の消去ゲート及び第１の領域に印加し、正電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第２の領域に印加することで、前記第１の浮遊ゲートの読み取りを実施し、
正電圧を前記第１の消去ゲートに印加することで、前記第１の浮遊ゲートの消去を実施するように構成された、制御回路を更に備える、メモリデバイス。
【請求項2】
前記第１の浮遊ゲートは、部分的に前記第１の領域の上方に配設され、かつそれから絶縁され、前記第２の浮遊ゲートは、部分的に前記第２の領域の上方に配設され、かつそれから絶縁される、請求項１に記載のメモリデバイス。
【請求項3】
前記第１の消去ゲートは、前記第１の浮遊ゲートの縁に対向する切り欠きを有し、前記第２の消去ゲートは、前記第２の浮遊ゲートの縁に対向する切り欠きを有する、請求項１に記載のメモリデバイス。
【請求項4】
前記ワード線ゲートは、前記第１の浮遊ゲートから、第１の絶縁により絶縁されており、前記第１の浮遊ゲートは、前記第１の消去ゲートから、第２の絶縁により絶縁されており、前記第１の絶縁は、前記第２の絶縁よりも厚く、前記ワード線ゲートは、前記第２の浮遊ゲートから、第３の絶縁により絶縁されており、前記第２の浮遊ゲートは、前記第２の消去ゲートから、第４の絶縁により絶縁されており、前記第３の絶縁は、前記第４の絶縁よりも厚い、請求項１に記載のメモリデバイス。
【請求項5】
前記第１の浮遊ゲートは、前記第１の消去ゲートから離れるにしたがって、より下方に傾斜する第１の上面を有し、前記第２の浮遊ゲートは、前記第２の消去ゲートから離れるにしたがって、より下方に傾斜する第２の上面を有する、請求項１に記載のメモリデバイス。
【請求項6】
前記第１の浮遊ゲートの上方に配設され、かつそれから絶縁される第１の結合ゲートと、前記第２の浮遊ゲートの上方に配設され、かつそれから絶縁される第２の結合ゲートと、を更に備える、請求項１に記載のメモリデバイス。
【請求項7】
前記制御回路が、さらに、
正電圧を前記第１の結合ゲートに印加し、そして正電圧を前記第２の結合ゲートに付加的に印加することで、前記第１の浮遊ゲートをプログラミングし、
負電圧を前記第１の結合ゲートに付加的に印加することで、前記第１の浮遊ゲートの消去を実施するように構成された、制御回路を更に備える、請求項６に記載のメモリデバイス。
正電圧を前記第１の結合ゲートに印加し、そして正電圧を前記第２の結合ゲートに付加的に印加することで、前記第１の浮遊ゲートをプログラミングし、
負電圧を前記第１の結合ゲートに付加的に印加することで、前記第１の浮遊ゲートの消去を実施するように構成された、制御回路を更に備える、請求項６に記載のメモリデバイス。
【請求項8】
一対の不揮発性メモリセルを形成する方法であって、
半導体基板上に第１の絶縁層を形成することと、
前記第１の絶縁層上に、第１のポリシリコン蒸着プロセスで第１のポリシリコン層を形成することと、
前記第１のポリシリコン層上に、互いに離間した第１の絶縁ブロック及び第２の絶縁ブロックを形成することであって、前記第１の絶縁ブロックは、前記第２の絶縁ブロックに対向する第１の側と、前記第２の絶縁ブロックの反対側を向いた第２の側と、を有し、前記第２の絶縁ブロックは、前記第１の絶縁ブロックに対向する第１の側と、前記第１の絶縁ブロックの反対側を向いた第２の側と、を有することと、
前記第１のポリシリコン層の一部を、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの下方かつ前記第１の絶縁ブロック及び前記第２の絶縁ブロックの前記第２の側に隣接した状態を維持した上で、前記第１のポリシリコン層の前記第１の絶縁ブロックと第２の絶縁ブロックとの間に配設された部分を除去することと、
前記第１のポリシリコン層の、一対のポリシリコンブロックをそれぞれ前記第１の絶縁ブロック及び前記第２の絶縁ブロックの一方の下方に配設された状態を維持した上で、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの前記第２の側に隣接した、前記第１のポリシリコン層の前記部分を除去することと、
前記基板内で、前記第１の絶縁ブロックの前記第２の側に隣接するように第１のドレイン領域を形成することと、
前記基板内で、前記第２の絶縁ブロックの前記第２の側に隣接するように第２のドレイン領域を形成することと、
前記基板と、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの上方に、第２のポリシリコン蒸着プロセスで、第２のポリシリコン層を形成することと、
前記第２のポリシリコン層の、第１のポリシリコンブロック、第２のポリシリコンブロック、第３のポリシリコンブロックを維持しながら、前記第２のポリシリコン層の一部を除去することと、を含む方法であって、
前記第１のポリシリコンブロックは、前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に配設され、
前記第２のポリシリコンブロックは、前記第１のドレイン領域の上方に配設され、
前記第３のポリシリコンブロックは、前記第２のドレイン領域の上方に配設され、
前記基板は、前記第１のドレイン領域と前記第２のドレイン領域との間に延在する連続チャネル領域を有する、方法。
半導体基板上に第１の絶縁層を形成することと、
前記第１の絶縁層上に、第１のポリシリコン蒸着プロセスで第１のポリシリコン層を形成することと、
前記第１のポリシリコン層上に、互いに離間した第１の絶縁ブロック及び第２の絶縁ブロックを形成することであって、前記第１の絶縁ブロックは、前記第２の絶縁ブロックに対向する第１の側と、前記第２の絶縁ブロックの反対側を向いた第２の側と、を有し、前記第２の絶縁ブロックは、前記第１の絶縁ブロックに対向する第１の側と、前記第１の絶縁ブロックの反対側を向いた第２の側と、を有することと、
前記第１のポリシリコン層の一部を、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの下方かつ前記第１の絶縁ブロック及び前記第２の絶縁ブロックの前記第２の側に隣接した状態を維持した上で、前記第１のポリシリコン層の前記第１の絶縁ブロックと第２の絶縁ブロックとの間に配設された部分を除去することと、
前記第１のポリシリコン層の、一対のポリシリコンブロックをそれぞれ前記第１の絶縁ブロック及び前記第２の絶縁ブロックの一方の下方に配設された状態を維持した上で、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの前記第２の側に隣接した、前記第１のポリシリコン層の前記部分を除去することと、
前記基板内で、前記第１の絶縁ブロックの前記第２の側に隣接するように第１のドレイン領域を形成することと、
前記基板内で、前記第２の絶縁ブロックの前記第２の側に隣接するように第２のドレイン領域を形成することと、
前記基板と、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの上方に、第２のポリシリコン蒸着プロセスで、第２のポリシリコン層を形成することと、
前記第２のポリシリコン層の、第１のポリシリコンブロック、第２のポリシリコンブロック、第３のポリシリコンブロックを維持しながら、前記第２のポリシリコン層の一部を除去することと、を含む方法であって、
前記第１のポリシリコンブロックは、前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に配設され、
前記第２のポリシリコンブロックは、前記第１のドレイン領域の上方に配設され、
前記第３のポリシリコンブロックは、前記第２のドレイン領域の上方に配設され、
前記基板は、前記第１のドレイン領域と前記第２のドレイン領域との間に延在する連続チャネル領域を有する、方法。
【請求項9】
前記一対のポリシリコンブロックの一方は、部分的に前記第１のドレイン領域の上方に配設され、かつそれから絶縁され、前記一対のポリシリコンブロックの他方は、部分的に前記第２のドレイン領域の上方に配設され、かつそれから絶縁される、請求項８に記載の方法。
【請求項10】
前記第２のポリシリコンブロックは、前記一対のポリシリコンブロックの一方の縁に対向する切り欠きを有し、前記第３のポリシリコンブロックは、前記一対のポリシリコンブロックの他方の縁に対向する切り欠きを有する、請求項８に記載の方法。
【請求項11】
前記一対のポリシリコンブロックの一方の上方に配設され、かつそれから絶縁され、前記第１の絶縁ブロックの下方に配設される第４のポリシリコンブロックを形成することと、
前記一対のポリシリコンブロックの他方の上方に配設され、かつそれから絶縁され、前記第２の絶縁ブロックの下方に配設される第５のポリシリコンブロックを形成することと、を更に含む、請求項８に記載の方法。
前記一対のポリシリコンブロックの他方の上方に配設され、かつそれから絶縁され、前記第２の絶縁ブロックの下方に配設される第５のポリシリコンブロックを形成することと、を更に含む、請求項８に記載の方法。
【請求項12】
前記第１のポリシリコンブロックを除去することと、
前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に金属ブロックを形成することと、
前記金属ブロックと前記基板の間、及び前記金属ブロックと前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に、高Ｋ絶縁材料層を形成することと、を更に含む、請求項８に記載の方法。
前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に金属ブロックを形成することと、
前記金属ブロックと前記基板の間、及び前記金属ブロックと前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に、高Ｋ絶縁材料層を形成することと、を更に含む、請求項８に記載の方法。
【請求項13】
前記第１の絶縁ブロック及び前記第２の絶縁ブロックはスペーサである、請求項８に記載の方法。
【請求項14】
前記第１の絶縁ブロック及び前記第２の絶縁ブロックを形成する前に、
前記第１のポリシリコン層の上面をポリ傾斜エッチングすることで前記上面に下方傾斜部を有するようにすることを更に含み、前記第１の絶縁ブロック及び前記第２の絶縁ブロックは、前記傾斜部上に形成される、請求項８に記載の方法。
前記第１のポリシリコン層の上面をポリ傾斜エッチングすることで前記上面に下方傾斜部を有するようにすることを更に含み、前記第１の絶縁ブロック及び前記第２の絶縁ブロックは、前記傾斜部上に形成される、請求項８に記載の方法。
【請求項15】
一対の不揮発性メモリセルを形成する方法であって、
半導体基板上に第１の絶縁層を形成することと、
前記第１の絶縁層上に、第１のポリシリコン蒸着プロセスで第１のポリシリコン層を形成することと、
前記第１のポリシリコン層上に、絶縁層スタックを形成することと、
前記絶縁層スタック上に、第２のポリシリコン層を形成することと、
前記第２のポリシリコン層上に、互いに離間した第１の絶縁ブロック及び第２の絶縁ブロックを形成することであって、前記第１の絶縁ブロックは、前記第２の絶縁ブロックに対向する第１の側と、前記第２の絶縁ブロックの反対側を向いた第２の側と、を有し、前記第２の絶縁ブロックは、前記第１の絶縁ブロックに対向する第１の側と、前記第１の絶縁ブロックの反対側を向いた第２の側と、を有することと、
前記第１の絶縁ブロック及び前記第２の絶縁ブロックの一方の下方に配設された前記第１のポリシリコン層の一対のポリシリコンブロックをそれぞれ維持した上で、前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に配設され、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの前記第２の側に隣接した、前記第２のポリシリコン層、前記絶縁層スタック、及び前記第１のポリシリコン層の部分を除去することと、
前記基板内で、前記第１の絶縁ブロックの前記第２の側に隣接するように第１のドレイン領域を形成することと、
前記基板内で、前記第２の絶縁ブロックの前記第２の側に隣接するように第２のドレイン領域を形成することと、
前記基板と、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの上方に、第２のポリシリコン蒸着プロセスで、第３のポリシリコン層を形成することと、
前記第３のポリシリコン層の、第１のポリシリコンブロック、第２のポリシリコンブロック、第３のポリシリコンブロックを維持しながら、前記第３のポリシリコン層の一部を除去することと、を含む方法であって、
前記第１のポリシリコンブロックは、前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に配設され、
前記第２のポリシリコンブロックは、前記第１のドレイン領域の上方に配設され、
前記第３のポリシリコンブロックは、前記第２のドレイン領域の上方に配設され、
前記基板は、前記第１のドレイン領域と前記第２のドレイン領域との間に延在する連続チャネル領域を有する、方法。
半導体基板上に第１の絶縁層を形成することと、
前記第１の絶縁層上に、第１のポリシリコン蒸着プロセスで第１のポリシリコン層を形成することと、
前記第１のポリシリコン層上に、絶縁層スタックを形成することと、
前記絶縁層スタック上に、第２のポリシリコン層を形成することと、
前記第２のポリシリコン層上に、互いに離間した第１の絶縁ブロック及び第２の絶縁ブロックを形成することであって、前記第１の絶縁ブロックは、前記第２の絶縁ブロックに対向する第１の側と、前記第２の絶縁ブロックの反対側を向いた第２の側と、を有し、前記第２の絶縁ブロックは、前記第１の絶縁ブロックに対向する第１の側と、前記第１の絶縁ブロックの反対側を向いた第２の側と、を有することと、
前記第１の絶縁ブロック及び前記第２の絶縁ブロックの一方の下方に配設された前記第１のポリシリコン層の一対のポリシリコンブロックをそれぞれ維持した上で、前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に配設され、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの前記第２の側に隣接した、前記第２のポリシリコン層、前記絶縁層スタック、及び前記第１のポリシリコン層の部分を除去することと、
前記基板内で、前記第１の絶縁ブロックの前記第２の側に隣接するように第１のドレイン領域を形成することと、
前記基板内で、前記第２の絶縁ブロックの前記第２の側に隣接するように第２のドレイン領域を形成することと、
前記基板と、前記第１の絶縁ブロック及び前記第２の絶縁ブロックの上方に、第２のポリシリコン蒸着プロセスで、第３のポリシリコン層を形成することと、
前記第３のポリシリコン層の、第１のポリシリコンブロック、第２のポリシリコンブロック、第３のポリシリコンブロックを維持しながら、前記第３のポリシリコン層の一部を除去することと、を含む方法であって、
前記第１のポリシリコンブロックは、前記第１の絶縁ブロックと前記第２の絶縁ブロックとの間に配設され、
前記第２のポリシリコンブロックは、前記第１のドレイン領域の上方に配設され、
前記第３のポリシリコンブロックは、前記第２のドレイン領域の上方に配設され、
前記基板は、前記第１のドレイン領域と前記第２のドレイン領域との間に延在する連続チャネル領域を有する、方法。
【請求項16】
第１の絶縁を前記第１のポリシリコンブロックと、前記一対のポリシリコンブロックとの間に形成することと、
第２の絶縁を前記第２のポリシリコンブロックと、前記一対のポリシリコンブロックの内の一方との間に形成することと、
第３の絶縁を前記第３のポリシリコンブロックと、前記一対のポリシリコンブロックの内の他方との間に形成することと、を更に含み、
前記第１の絶縁は、前記第２の絶縁及び前記第３の絶縁よりも厚い、請求項１５に記載の方法。
第２の絶縁を前記第２のポリシリコンブロックと、前記一対のポリシリコンブロックの内の一方との間に形成することと、
第３の絶縁を前記第３のポリシリコンブロックと、前記一対のポリシリコンブロックの内の他方との間に形成することと、を更に含み、
前記第１の絶縁は、前記第２の絶縁及び前記第３の絶縁よりも厚い、請求項１５に記載の方法。
【請求項17】
第１の導電型の半導体材料の基板と、前記基板内で離間し、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、前記基板内の連続チャネル領域が、前記第１の領域と前記第２の領域との間に延在する、第１の領域及び第２の領域と、前記第１の領域に隣接した前記チャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、前記第２の領域に隣接した前記チャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、前記チャネル領域の前記第１の部分と前記チャネル領域の前記第２の部分との間の前記チャネル領域の第３の部分の上方に配設され、かつそれから絶縁されるワード線ゲートと、前記第１の領域の上方に配設され、かつそれから絶縁される第１の消去ゲートと、前記第２の領域の上方に配設され、かつそれから絶縁される第２の消去ゲートと、前記第１の浮遊ゲートの上方に配設され、かつそれから絶縁される第１の結合ゲートと、前記第２の浮遊ゲートの上方に配設され、かつそれから絶縁される第２の結合ゲートと、を備えるメモリデバイスを動作させる方法であって、
正電圧を前記第１の消去ゲートに印加し、ゼロ電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第１の結合ゲートに印加し、正電圧を前記第２の結合ゲートに印加し、正電圧を前記第１の領域に印加し、電流を前記第２の領域に印加することで、前記第１の浮遊ゲートをプログラミングすることと、
ゼロ電圧を前記第１の消去ゲート及び前記第２の消去ゲート、並びに前記第１の結合ゲート及び前記第１の領域に印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第２の結合ゲートに印加し、正電圧を前記第２の領域に印加することで、前記第１の浮遊ゲートの読み取りを実施することと、
正電圧を前記第１の消去ゲートに印加し、負電圧を前記第１の結合ゲートに印加することで、前記第１の浮遊ゲートの消去を実施することと、を含む、方法。
正電圧を前記第１の消去ゲートに印加し、ゼロ電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第１の結合ゲートに印加し、正電圧を前記第２の結合ゲートに印加し、正電圧を前記第１の領域に印加し、電流を前記第２の領域に印加することで、前記第１の浮遊ゲートをプログラミングすることと、
ゼロ電圧を前記第１の消去ゲート及び前記第２の消去ゲート、並びに前記第１の結合ゲート及び前記第１の領域に印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第２の結合ゲートに印加し、正電圧を前記第２の領域に印加することで、前記第１の浮遊ゲートの読み取りを実施することと、
正電圧を前記第１の消去ゲートに印加し、負電圧を前記第１の結合ゲートに印加することで、前記第１の浮遊ゲートの消去を実施することと、を含む、方法。
【請求項18】
第１の導電型の半導体材料の基板と、前記基板内で離間し、前記第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、前記基板内の連続チャネル領域が、前記第１の領域と前記第２の領域との間に延在する、第１の領域及び第２の領域と、前記第１の領域に隣接した前記チャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、前記第２の領域に隣接した前記チャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、前記チャネル領域の前記第１部分と前記チャネル領域の前記第２部分との間の前記チャネル領域の第３の部分の上方に配設され、かつそれから絶縁されるワード線ゲートと、前記第１の領域の上方に配設され、かつそれから絶縁される第１の消去ゲートと、前記第２の領域の上方に配設され、かつそれから絶縁される第２の消去ゲートと、を備えるメモリデバイスを動作させる方法であって、
正電圧を前記第１の消去ゲートに印加し、ゼロ電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第１の領域に印加し、電流を前記第２の領域に印加することで、前記第１の浮遊ゲートをプログラミングすることと、
ゼロ電圧を前記第１の消去ゲート、並びに前記第１の領域に印加し、正電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第２の領域に印加することで、前記第１の浮遊ゲートの読み取りを実施することと、
正電圧を前記第１の消去ゲートに印加することで、前記第１の浮遊ゲートの消去を実施することと、を含む、方法。
正電圧を前記第１の消去ゲートに印加し、ゼロ電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第１の領域に印加し、電流を前記第２の領域に印加することで、前記第１の浮遊ゲートをプログラミングすることと、
ゼロ電圧を前記第１の消去ゲート、並びに前記第１の領域に印加し、正電圧を前記第２の消去ゲートに印加し、正電圧を前記ワード線ゲートに印加し、正電圧を前記第２の領域に印加することで、前記第１の浮遊ゲートの読み取りを実施することと、
正電圧を前記第１の消去ゲートに印加することで、前記第１の浮遊ゲートの消去を実施することと、を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
〔関連出願〕本出願は、２０１６年４月２９日に出願された中国特許出願第２０１６１０２８５４５４．７号の利益を主張する。
【0002】
本発明は、不揮発性メモリアレイに関する。
【背景技術】
【0003】
分割ゲート型不揮発性フラッシュメモリセルは周知である。例えば、米国特許第６，７４７，３１０号は、間にチャネル領域を画定するソース領域及びドレイン領域と、チャネル領域の一部の上方にある選択ゲートと、チャネル領域の他の一部の上方にある浮遊ゲートと、ソース領域の上方にある消去ゲートと、を有する、かかるメモリセルを開示する。これらのメモリセルは、共通ソース領域及び共通消去ゲートを共有する対で形成され、各メモリセルは、ソース領域とドレイン領域との間に延在する基板内に独自のチャネル領域を有する（すなわち、各メモリセル対には、２つの別個のチャネル領域が存在する）。所定列内のメモリセル用のすべての制御ゲートを接続する線は、垂直方向に走る。消去ゲートと選択ゲートとを接続する線、及びソース線も同様である。メモリセルの各行のドレイン領域を接続するビット線は、水平方向に走る。
【0004】
各メモリセルは、単一ビットの情報（フローティングゲートのプログラム状態に基づく）を記憶する。各セル（ソース、ドレイン、選択ゲート、制御ゲート、及び消去ゲート）の電極数及び各メモリセル（memory calls）対の２つの別個のチャネル領域を前提とすると、各種の線がすべてこれらの電極に接続されているアーキテクチャ及びアレイレイアウトを構成し、形成することは、特に、臨界寸法が縮小し続けるため、実現が過度に複雑かつ困難である。
【0005】
１つの手段として、ソース領域をなくして、両方のメモリセルが１つの連続したチャネル領域と、共通ワード線ゲートを共有することが考えられる。このことは米国特許第８，７８０，６２５号に開示されている。しかし、この構成では、消去ゲートの不在等により、性能が制限される。
【発明の概要】
【課題を解決するための手段】
【0006】
上述の問題及び要求は、メモリデバイスによって解決及び満たされ、このメモリデバイスは、第１の導電型の半導体材料の基板と、基板内で離間し、第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、基板内の連続チャネル領域が、第１の領域と第２の領域との間に延在する、第１の領域及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつそれから絶縁されるワード線ゲートと、第１の領域の上方に配設され、かつそれから絶縁される第１の消去ゲートと、第２の領域の上方に配設され、かつそれから絶縁される第２の消去ゲートと、を備える。
【0007】
一対の不揮発性メモリセルを形成する方法であって、半導体基板上に第１の絶縁層を形成することと、第１の絶縁層上に、第１のポリシリコン蒸着プロセスで第１のポリシリコン層を形成することと、第１のポリシリコン層上に、互いに離間した第１の絶縁ブロック及び第２の絶縁ブロックを形成することであって、第１の絶縁ブロックは、第２の絶縁ブロックに対向する第１の側と、第２の絶縁ブロックの反対側を向いた第２の側と、を有し、第２の絶縁ブロックは、第１の絶縁ブロックに対向する第１の側と、第１の絶縁ブロックの反対側を向いた第２の側と、を有することと、第１のポリシリコン層の一部を、第１の絶縁ブロック及び第２の絶縁ブロックの一方の下方かつ第１の絶縁ブロック及び第２の絶縁ブロックに隣接してそれぞれ配設された状態を維持した上で、第１のポリシリコン層の第１の絶縁ブロックと第２の絶縁ブロックとの間に配設された部分を除去することと、基板内で第１の絶縁ブロックの第２の側に隣接して第１のドレイン領域を形成することと、基板内で第２の絶縁ブロックの第２の側に隣接して第２のドレイン領域を形成することと、第２のポリシリコン層を第２のポリシリコン蒸着プロセスにより基板及び第１の絶縁ブロック及び第２の絶縁ブロックの上方に形成することと、第２のポリシリコン層の、第１のポリシリコンブロック、第２のポリシリコンブロック、及び第３のポリシリコンブロックを維持した上で、第２のポリシリコン層の一部を除去することと、を含む。第１のポリシリコンブロックは、第１の絶縁ブロックと第２の絶縁ブロックとの間に配設され、第２のポリシリコンブロックは、第１のドレイン領域の上方に配設され、第３のポリシリコンブロックは、第２のドレイン領域の上方に配設される。基板は、第１のドレイン領域と第２のドレイン領域との間に延在する連続チャネル領域を有する。
【0008】
一対の不揮発性メモリセルを形成する方法であって、半導体基板上に第１の絶縁層を形成することと、第１の絶縁層上に、第１のポリシリコン蒸着プロセスで第１のポリシリコン層を形成することと、第１のポリシリコン層上に、絶縁層スタックを形成することと、絶縁層スタック上に、第２のポリシリコン層を形成することと、第２のポリシリコン層上に、互いに離間した第１の絶縁ブロック及び第２の絶縁ブロックを形成することであって、第１の絶縁ブロックは、第２の絶縁ブロックに対向する第１の側と、第１の絶縁ブロックの反対側を向いた第２の側と、を有し、第２の絶縁ブロックは、第１の絶縁ブロックに対向する第１の側と、第１の絶縁ブロックの反対側を向いた第２の側と、を有することと、第１の絶縁ブロック及び第２の絶縁ブロックの一方の下方にそれぞれ配設された第１のポリシリコン層の一対のポリシリコンブロックを維持した上で、第１の絶縁ブロックと第２の絶縁ブロックとの間に配設され、第１の絶縁ブロック及び第２の絶縁ブロックの第２の側に隣接した、第２のポリシリコン層、絶縁層スタック、及び第１のポリシリコン層の部分を除去することと、基板内で、第１の絶縁ブロックの第２の側に隣接するように第１のドレイン領域を形成することと、を含む。第１のポリシリコンブロックは、第１の絶縁ブロックと第２の絶縁ブロックとの間に配設され、第２のポリシリコンブロックは、第１のドレイン領域の上方に配設され、第３のポリシリコンブロックは、第２のドレイン領域の上方に配設される。基板は、第１のドレイン領域と第２のドレイン領域との間に延在する連続チャネル領域を有する。
【0009】
第１の導電型の半導体材料の基板と、基板内で離間され、第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、基板内の連続チャネル領域がこれらの間に延在する、第１の領域及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、第１のチャネル領域部分と第２のチャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつそれから絶縁されるワード線ゲートと、第１の領域の上方に配設され、かつそれから絶縁される第１の消去ゲートと、第２の領域の上方に配設され、かつそれから絶縁される第２の消去ゲートと、第１の浮遊ゲートの上方に配設され、かつそれから絶縁される第１の結合ゲートと、第２の浮遊ゲートの上方に配設され、かつそれから絶縁される第２の結合ゲートと、を含むメモリデバイスを動作させる方法が提供される。方法は、正電圧を第１の消去ゲートに印加し、ゼロ電圧を第２の消去ゲートに印加し、正電圧をワード線ゲートに印加し、正電圧を第１の結合ゲートに印加し、正電圧を第２の結合ゲートに印加し、正電圧を第１の領域に印加し、電流を第２の領域に印加することで、第１の浮遊ゲートをプログラミングすることと、ゼロ電圧を第１の消去ゲート及び第２の消去ゲート、並びに第１結合ゲート及び第１の領域に印加し、正電圧をワード線ゲートに印加し、正電圧を第２の結合ゲートに印加し、正電圧を第２の領域に印加することで、第１の浮遊ゲートの読み取りを実施することと、正電圧を第１の消去ゲートに印加し、負電圧を第１の結合ゲートに印加することで、第１の浮遊ゲートの消去を実施することと、を含む。
【0010】
第１の導電型の半導体材料の基板と、基板内で離間し、第１の導電型とは異なる第２の導電型を有する第１の領域及び第２の領域であって、基板内の連続チャネル領域が、第１の領域と第２の領域との間に延在する、第１の領域及び第２の領域と、第１の領域に隣接したチャネル領域の第１の部分の上方に配設され、かつそれから絶縁される第１の浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分の上方に配設され、かつそれから絶縁される第２の浮遊ゲートと、第１チャネル領域部分と第２チャネル領域部分との間のチャネル領域の第３の部分の上方に配設され、かつそれから絶縁されるワード線ゲートと、第１の領域の上方に配設され、かつそれから絶縁される第１の消去ゲートと、第２の領域の上方に配設され、かつそれから絶縁される第２の消去ゲートと、を備えるメモリデバイスを動作させる方法が提供される。方法は、正電圧を第１の消去ゲートに印加し、ゼロ電圧を第２の消去ゲートに印加し、正電圧をワード線ゲートに印加し、正電圧を第１の領域に印加し、電流を第２の領域に印加することで、第１の浮遊ゲートをプログラミングすることと、ゼロ電圧を第１の消去ゲート及び第１の領域に印加し、正電圧を第２の消去ゲートに印加し、正電圧をワード線ゲートに印加し、正電圧を第２の領域に印加することで、第１の浮遊ゲートの読み取りを実施することと、正電圧を第１の消去ゲートに印加することで、第１の浮遊ゲートの消去を実施することと、を含む。
【0011】
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
【図面の簡単な説明】
【0012】
【図1A】本発明の２ビットメモリセルを形成する工程を示す側断面図である。
【図1B】本発明の２ビットメモリセルを形成する工程を示す側断面図である。
【図1C】本発明の２ビットメモリセルを形成する工程を示す側断面図である。
【図1D】本発明の２ビットメモリセルを形成する工程を示す側断面図である。
【図1E】本発明の２ビットメモリセルを形成する工程を示す側断面図である。
【図1F】本発明の２ビットメモリセルを形成する工程を示す側断面図である。
【図1G】本発明の２ビットメモリセルを形成する工程を示す側断面図である。
【図1H】本発明の２ビットメモリセルを形成する工程を示す側断面図である。
【図2】本発明の２ビットメモリセルの別実施形態を示す側断面図である。
【図3A】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図3B】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図3C】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図4A】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図4B】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図4C】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図4D】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図5A】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図5B】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図5C】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図5D】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図6A】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図6B】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図6C】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図6D】本発明の２ビットメモリセルの別実施形態を形成する工程を示す側断面図である。
【図7】本発明の２ビットメモリセルの別実施形態を示す側断面図である。
【図8】本発明の２ビットメモリセルアレイを動作させるために使用される制御回路を示す。
【発明を実施するための最良の形態】
【0013】
本発明は、メモリセル設計、構造、及びスプリットゲートの製造方法、２ビットメモリセル設計に関する。図１Ａ〜１Ｈは、２ビットメモリセルを作成するプロセスにおけるステップを示す断面図である（なお、単一の２ビットメモリセルの形成のみが示されているが、当該メモリセルのアレイが同時に形成できることが理解できよう）。本プロセスは、Ｐ型単結晶シリコンの基板１０の上に、二酸化（酸化）シリコン１２の層を形成することから始まる。その後、ポリシリコン（又はアモルファスシリコン）層１４が二酸化シリコン層１２上に形成される。次に、絶縁スタック１１（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ（ＯＮＯ））が層１４上に形成され、ポリシリコン（又はアモルファスシリコン）層１３が層１１上に形成される。図１Ａに示すように、別の絶縁層１６（例えば、窒化シリコン（窒化物））がポリ層１３上に形成される。
【0014】
フォトレジスト材料（図示せず）が構造体上にコーティングされ、フォトレジスト材料の選択された部分を露出させるフォトリソグラフィマスキング工程が行われる。フォトレジストがその一部が除去されるように、現像される。残ったフォトレジストをマスクとして、構造体をエッチングする。具体的には、図１Ｂ（フォトレジスト除去後）に示すように、窒化層１６、ポリ層１３及び絶縁層スタック１１を異方性エッチングし（ポリ層１４をエッチングストップとする）、窒化物ブロック１６及びポリブロック１３の対を残す。ここで、窒化物ブロック１６と、ポリブロック１３の間の空間は「内側領域」と称し、一対の窒化物ブロック１６とポリブロック１３の外側の空間は、「外側領域」と称する。フォトレジスト材料１８が構造体にコーティングされ、マスキング及び現像ステップによりパターニングされて、外側領域が被覆され、内側領域が露出される。その後、異方性ポリエッチングにより、ポリ層１４の、内側領域内の部分を除去する。図１Ｃに示すように、ＷＬＶＴ注入により、基板を内側領域に注入する。
【0015】
フォトレジスト１８を除去した後、構造体の側面にスペーサ２０を形成する。スペーサの形成は、当該技術分野において既知である。当該形成においては、構造体の輪郭上に材料を堆積した後、異方性エッチング処理が行われる。その結果、当該材料は、構造体の水平面からは除去され、構造体の垂直配向面上においては（上面が丸みを帯びた状態で）大部分がそのまま残存する。スペーサ２０は、酸化物又は酸窒化物であってもよい。この結果得られた構造体を図１Ｄに示す。フォトレジスト材料２２は、構造体上にコーティングされ、マスキング及び現像ステップによりパターニングされて、内側領域が覆われて、外側領域が露出する。その後、ポリエッチングにより、外側領域おけるポリ層１４の露出された部分を除去する。次に、図１Ｅに示すように、注入工程（例えば、注入、アニーリング）を行い、外側領域の基板にドレイン領域（ビット線−ＢＬ）２４を形成する。
【0016】
フォトレジスト２２を除去した後、構造体上方に酸化物層が形成される。酸化物層は、構造体の側面及び上面に沿って酸化物層２６を含む。フォトレジストコーティング及びフォトリソグラフィマスキングステップにより、内側領域を除いて、構造体をフォトレジストで覆う。その後、酸化物異方性エッチング（例えばドライ異方性エッチング）により、基板１０上の酸化物を除去する。図１Ｆに示すように、フォトレジストを除去した後、酸化物層１５が、内側領域において、構造体上方に成長する。これにより、外側領域において、基板１０上方で酸化物層１２が厚くなる。ポリシリコン蒸着及びエッチバックにより、内側領域及び外側領域にポリシリコン層を形成する。フォトレジストコーティング及びフォトリソグラフィマスキング、及びポリシリコンエッチングにより、外側領域においてポリシリコン層の外縁を画定する。図１Ｇは、この結果得られた構造体を示す（フォトレジストの除去後）。内側領域にポリブロック２８が存在し、外側領域にポリブロック３０が存在している。
【0017】
任意でポリブロック２８を、以下のように金属ブロックと入れ替えて、導電性向上を図ってもよい。フォトレジストコーティング及びマスキングプロセスにより、内側領域以外では、構造体をフォトレジストで被覆する。ポリエッチング及び酸化物エッチングにより、ポリブロック２８と、酸化物層１５及び２６を内側領域から除去する。絶縁層３２を基板上及び、内側領域における露出した構造体側壁上に形成する。層３２は、高Ｋ材料（即ち、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2等の、酸化物よりも誘電率Ｋが大きい材料）であることが好ましい。次に、金属蒸着及びエッチバックにより、内側領域に（即ち、高Ｋ絶縁層３２の上面、側面に沿って）、金属材料のブロック３４を形成する。好ましくは、ＣＭＰにより、上面を平坦化する。図１Ｈは、このようにして得られた構造体を示す（フォトレジスト除去後）。本明細書の全実施形態において、フローティングゲート１４（ワード線ゲートである）の間のポリブロックは、ポリブロックのままでもよいし、上記のように高Ｋ材料で絶縁された金属ブロックに代えてもよい。
【0018】
図２に、最終的な２ビットメモリセル構造を示す。ここで、連続チャネル領域３６が、２つのビット線（ドレイン）領域２４Ａ及び２４Ｂの間の基板内に画定されている。第１の浮遊ゲート１４Ａが、チャネル領域３６の第１部分上方に配設されてそこから絶縁される（これにより、当該領域の導電率が制御される）。第１カップリングゲート１３Ａが、第１の浮遊ゲート１４Ａ上方に配設されてそこから絶縁される（これにより、浮遊ゲート１４Ａ上の電圧が結合される）。ワード線ゲート３４が、チャネル領域３６の第２部分上方に配設されてそこから絶縁される（これにより、当該領域の導電率が制御される）。第２の浮遊ゲート１４Ｂが、チャネル領域３６の第３部分上方に配設されてそこから絶縁される（これにより、当該領域の導電率が制御される）。第２のカップリングゲート１３Ｂが、第２のフローティングゲート１４Ｂ上方に配設されてそこから絶縁される（これにより、フローティングゲート１４Ｂ上の電圧が結合される）。第１の消去ゲート３０Ａが、第１のドレイン領域２４Ａ上方に配設されてそこから絶縁され、第１の浮遊ゲート１４Ａに隣接して配設されてそこから絶縁される。第２の消去ゲート３０Ｂが、第２のドレイン領域２４Ｂ上方に配設されてそこから絶縁され、第２の浮遊ゲート１４Ｂに隣接して配設されそこから絶縁される。電子付きプログラミング浮遊ゲート１４Ａは、第１のビット（即ちビット１）を格納し、電子付きプログラミング浮遊ゲート１４Ｂは、第２のビット（即ちビット２）を格納する。
【0019】
以下の表１は、２ビットメモリセルのプログラミング、読み出し、消去動作用の、例示的な動作電圧を示す。【表1】
【0020】
フローティングゲート１４Ａ、１４Ｂの消去のために、消去ゲート３０Ａ、３０Ｂには８．５Ｖの電圧が印加され、結合ゲート１３Ａ、１３Ｂには−７Ｖの負電圧が印加され、フローティングゲート１４から消去ゲート３０へ、絶縁を通じて電子がトンネリングされる。
【0021】
浮遊ゲート１４Ａの読み出しのために、Ｖｃｃがワード線３４に印加され、これにより下部チャネル部がＯＮになる。ビット線２４Ｂには１Ｖの電圧が印加され、ビット線２４Ａには０Ｖが印加される。フローティングゲート１４Ｂに容量結合されたカップリングゲート１３Ｂ（下部チャネル領域部分をＯＮにする）には、４．５Ｖの電圧が印加される。浮遊ゲート１４Ａの消去が実現されると（即ち、消去状態では、浮遊ゲート１４Ａは正電圧を有し、下部チャネル領域部分がＯＮとなる）電流が流れ、浮遊ゲート１４Ａがプログラミングされていると（即ち、下部チャネル領域部分をＯＮにしないのに十分な電子でプログラミングされていると）電流が流れない。同様にして、フローティングゲート１４Ｂの読み出しが行われる。
【0022】
図３Ａ〜３Ｃは、２ビットのメモリセルを形成する別の実施形態を示し、図１Ｄの構造体から始まる。犠牲酸化物スペーサ２５が形成される。フォトレジストコーティング及びフォトリソグラフィマスキングステップにより、内側領域をフォトレジスト２２で被覆する。その後、ポリエッチングにより、外側領域おけるポリ層１４の露出された部分を除去する。次に、注入工程（例えば、注入、アニーリング）を行い、外側領域の基板にドレイン領域（ビット線−ＢＬ）２４を形成する。その後、図３Ａに示すように、酸化物ウェットエッチングを行って、外側領域のスペーサ２５を除去する。フォトレジスト２２を除去した後、酸化物層２６が階段状の輪郭２６ａを含むように酸化物２６を形成する。フォトレジストコーティング及びフォトリソグラフィマスキングステップにより、内側領域を除いて、構造体をフォトレジストで覆う。次に、酸化物異方性エッチングにより、基板１０上方の酸化物を除去する。図３Ｂに示すように、フォトレジストを除去した後、酸化物層１５が、内側領域において、構造体上方に成長する。これにより、外側領域において、基板１０上方で酸化物層１２が厚くなる。次に、図１Ｇ及び１Ｈに関して上述したように残りの処理工程が実行され、結果として図３Ｃに示す最終構造体となる。消去ゲート３０は、フローティングゲート１４の角部に対向して消去動作性能を向上させるための切り欠き３１を有する。
【0023】
図４Ａ〜４Ｄは、２ビットメモリセルを形成する別の実施形態を示し、図４Ａに示すように、図１Ｂの構造体から始まる。ポリエッチングにより、内側領域だけではなく、内側及び外側領域において露出したポリ層１４の部分が除去され、ポリブロック１４が残る。構造体の側面に沿ってスペーサ４２（例えば、酸化物又は酸化物窒化物）を形成し、図４Ｂに示すように、ＷＬＶＴ注入を用いて基板を内側領域に注入する。内側領域を被覆するようにフォトレジスト４４を形成し、外側領域と対向するスペーサ４２を除去する。次に、図４Ｃに示すように、注入により、ドレイン領域４６を形成する。
【0024】
フォトレジスト４４を除去した後、構造体上に酸化物４８が形成されることにより、基板上の酸化物層１２の露出部分が除去される。フォトレジストコーティング及びフォトリソグラフィマスキングプロセスにより、外側領域をフォトレジストにより覆われたままにして、内側領域を開放する。次に、酸化物異方性エッチングにより、内側領域の基板１０上方の酸化物１２を除去する。フォトレジストを除去した後、酸化物層５０が内側領域で成長し（例えば熱酸化による）、外側領域において、基板１０上方の酸化物層１２が厚くなる。ポリシリコン蒸着及びエッチバック又はＣＭＰにより、内側領域及び外側領域にポリシリコンの層を形成する。フォトレジストコーティング及びフォトリソグラフィマスキング、及びポリシリコンエッチングにより、外側領域においてポリシリコン層の外縁を画定する。得られた構造体を図４Ｄに示す（フォトレジストの除去後）。ここで、内側領域にポリブロック５２が存在し、外側領域にポリブロック５４が存在している。任意に、内側領域におけるポリブロック５２及び酸化物４８及び５０を、上述のように高Ｋ絶縁体及び金属ブロックと入れ替えることが可能である。この実施形態の利点として、単一のポリエッチングにより浮遊ゲートポリブロック１４が画定され、浮遊ゲート及び一方側のワード線ゲート５２と、他方側の消去ゲート５４の絶縁状態が、それぞれ独立して変更できることが挙げられる（即ち、フローティングゲートの一方側のみにスペーサ４２を設けることによる）。
【0025】
図５Ａ〜５Ｄは、２ビットメモリセルを形成するための別の実施形態を示し、これは図１Ａの構造体から始まる。フォトリソグラフィ及び窒化物エッチングプロセスにより、窒化物層１６にトレンチ７６を形成する。図５Ａに示すように、酸化物蒸着及びエッチングにより、酸化物スペーサ７８がトレンチの側壁上に形成される。ポリエッチングにより、ポリ層１４の、トレンチ７６内で露出した部分を除去する。ＷＬＶＴ注入により、基板をトレンチ７６下に注入する。図５Ｂに示すように、酸化物蒸着及びエッチングにより、ポリ層１４の露出側面に沿ってスペーサ８０が形成される。窒化物エッチングにより、窒化物層１６を除去する。ポリエッチングにより、ポリ層１４の露出された部分を除去する。図５Ｃに示すように（フォトレジストの除去後）、フォトレジストを構造体にコーティングし、トレンチ７６を除いて選択的に除去し、注入プロセスによりドレイン領域８２を形成する。ポリ層１４の露出端と、トレンチ７６内の露出した基板の上に、酸化物層８４（例えば熱酸化物）を形成する。図５Ｄに示すように、ポリ蒸着及びエッチングにより、トレンチ７６内にポリブロック（ワード線ゲート）８６を形成し、浮遊ゲートブロック１４の外面に沿って、ポリブロック（消去ゲート）８８を形成する。
【0026】
図６Ａ〜６Ｄは、図５Ａ〜５Ｄのプロセスの別の実施形態を示す。ここで、図６Ａに示すように、スペーサ７８の形成前に、ポリ斜面エッチングを実施して、ポリ層１４の上面が、窒化層１６から離れるほど、下方に傾斜するようにする。図６Ｂに示すように、ＯＮＯ層１１が構造体上方に形成され、ポリ蒸着とエッチバックにより、ポリ層１３がＯＮＯ層上に形成される。次に、図６Ｃに示すように、スペーサ７８がポリ層１３上に形成される。次に、図５Ｂ〜５Ｄについて上述した残りの処理工程を実施する。その結果、図６Ｄに示すように、各浮遊ゲートが、消去ゲートの切り欠きに対向するより鋭い縁となる上方傾斜面を有するようになる。
【0027】
図７は、図１Ｈの２ビットメモリセルの別の実施形態を示す。この例では、メモリセルは結合ゲートを含まない。図７のメモリセルは、図１Ａ〜１Ｈを参照に開示した方法と同様にして形成されるが、窒化物層１６を形成する前の、ＯＮＯ層１１と、第２のポリ層１３の形成が省略される（図１Ａ参照）。図７の２ビットメモリセルの動作電圧を、以下の表２に示す。【表2】
【0028】
制御回路９６は、好ましくは同一基板１０上（図８に示す）に形成され（ただしこれに限定されない）、表１又は表２に示すような電圧を印加することで、２ビットメモリセルアレイ９８に対してプログラミング、読み出し、消去を実行するように構成される。
【0029】
本発明は、図示した上記実施形態（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆるすべての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求及び明細書を見てわかるように、すべての方法の工程を例示又は請求した正確な順序で実施する必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【0030】
本明細書で使用される、用語「〜の上方に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。