特許 6657035 昇圧回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6657035

(24)【登録日】2020年2月7日

(45)【発行日】2020年3月4日

(54)【発明の名称】昇圧回路

(51)【国際特許分類】

   H02M 3/07 20060101AFI20200220BHJP

【ＦＩ】

   H02M3/07

【請求項の数】3

【全頁数】6

(21)【出願番号】特願2016-127622(P2016-127622)

(22)【出願日】2016年6月28日

(65)【公開番号】特開2018-7333(P2018-7333A)

(43)【公開日】2018年1月11日

【審査請求日】2019年3月19日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】今井 靖

【審査官】 佐藤 匡

(56)【参考文献】

【文献】 特開２０１０−１８３７１０（ＪＰ，Ａ）

【文献】 特開２００８−２７５０９（ＪＰ，Ａ）

【文献】 特開平１０−２４１３８８（ＪＰ，Ａ）

【文献】 特開２０１５−８４２０１（ＪＰ，Ａ）

【文献】 特開平８−１５３３９０（ＪＰ，Ａ）

【文献】 特開２０１３−１１４５４６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／０７

Ｇ１１Ｃ １６／３０，２９／０６

Ｈ０１Ｌ ２１／８２２，２７／０４

(57)【特許請求の範囲】

【請求項1】

入力電圧を昇圧して昇圧電圧を出力する昇圧回路であって、
入力される信号に応じて間欠動作する発振回路と、
前記発振回路のパルス信号を受けて前記入力電圧を昇圧する昇圧部と、
前記昇圧電圧を分圧して分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧を比較し、比較結果の前記信号を出力する比較回路と、
前記昇圧電圧をクランプするリミット回路と、
テスト信号を入力するテスト端子と、を備え、
前記分圧回路は、前記テスト信号に応じて分圧比が変更可能であり、
前記テスト信号がテスト状態を示す時に、前記比較回路の出力する前記信号が前記昇圧部を連続動作させる
ことを特徴とする昇圧回路。

【請求項2】

前記分圧回路は、前記テスト信号がテスト状態を示す時に、前記分圧電圧が低くなるように分圧比が変更される
ことを特徴とする請求項１記載の昇圧回路。

【請求項3】

前記リミット回路は、前記昇圧電圧を、通常動作時の昇圧電圧より高く、テスト状態時の昇圧電圧より低い電圧にクランプする
ことを特徴とする請求項１または請求項２記載の昇圧回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、昇圧回路に関し、より詳しくは昇圧部が間欠動作する昇圧回路であって、昇圧電圧が印加される回路のテストをする時の回路に関する。

【背景技術】

【0002】

電気的にデータを消去・書き込み・読み出しできるＥＥＰＲＯＭ等の不揮発性メモリでは、消去・書き込み動作時において、選択されたメモリセルに電源電圧以上の高電圧を印加する必要がある。従って、不揮発性メモリは、昇圧回路を内蔵して所望の高電圧を発生させている。

【0003】

図２は、従来の不揮発性メモリに用いられる昇圧回路２０を示す回路図である。従来の昇圧回路２０は、ＰＭＯＳトランジスタ２１と、分圧回路２２と、比較回路２３と、発振回路２４と、昇圧部２５と、を備えている。昇圧部２５は、発振回路２４の出力するパルス信号によって電源電圧ＶＣＣを昇圧して、昇圧電圧ＶＰＰを出力する。分圧回路２２は、昇圧電圧ＶＰＰを分圧し、分圧電圧ＶＦＢを出力する。比較回路は２３は、基準電圧ＶＲＥＦと分圧電圧ＶＦＢを比較し、比較結果の信号を出力する。分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高ければ、比較回路２３がローレベルを出力して発振回路２４がオフし、昇圧部２５は停止する。また、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低くければ、比較回路２３がハイレベルを出力して発振回路がオンし、昇圧部２５は動作する。

【0004】

以上の動作を繰り返すことによって、昇圧回路２０は出力端子に所望の昇圧電圧ＶＰＰを出力する（例えば、特許文献１参照）。
なお、ＰＭＯＳトランジスタ２１は、起動時など昇圧電圧ＶＰＰが低い時はオフして、分圧電圧ＶＦＢが接地電圧ＶＳＳになるように、即ち昇圧部２５が動作するように機能する。また、発振回路２４や昇圧部２５は、イネイブル端子の信号ＥＮによって動作が制御される。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１０−１２４５９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、上述のような従来の昇圧回路２０の昇圧電圧が印加されるメモリ素子等の回路部分の初期不良を検査をする場合、昇圧部２５が間欠動作をしているので、ストレス試験の効率が悪いという課題があった。即ち、ストレス試験を実施する時間が長くなるため、製造コストが増加する、という課題があった。

【0007】

本発明は、上記課題に鑑みてなされ、昇圧電圧が印加される回路のストレス試験の効率を向上することが可能な昇圧回路を提供するものである。

【課題を解決するための手段】

【0008】

本発明の昇圧回路は、入力電圧を昇圧して昇圧電圧を出力する昇圧回路であって、入力される信号に応じて間欠動作する発振回路と、前記発振回路のパルス信号を受けて前記入力電圧を昇圧する昇圧部と、前記昇圧電圧を分圧して分圧電圧を出力する分圧回路と、前記分圧電圧と基準電圧を比較し、比較結果の前記信号を出力する比較回路と、前記昇圧電圧をクランプするリミット回路と、
テスト信号を入力するテスト端子と、を備え、前記分圧回路は、前記テスト信号に応じて分圧比が変更可能であり、前記テスト信号がテスト状態を示す時に、前記比較回路の出力する前記信号が前記昇圧部を連続動作させることを特徴とする。

【発明の効果】

【0009】

本発明の昇圧回路によれば、分圧回路の分圧比が可変できる構成とし、出力端子にリミット回路を設けので、テスト状態の時に昇圧部を連続動作させることが出来るようになり、昇圧電圧が印加される回路のストレス試験の効率を向上することが可能になった。

【図面の簡単な説明】

【0010】

【図1】本発明の実施形態の昇圧回路を示す回路図である。

【図2】従来の昇圧回路を示す回路図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施形態を、図面を参照して説明する。
図１は、本発明の実施形態の昇圧回路１０を示す回路図である。
本実施形態の昇圧回路１０は、ＰＭＯＳトランジスタ１１と、分圧回路１２と、比較回路１３と、発振回路１４と、昇圧部１５と、リミット回路１６とを備える。分圧回路１２は、直列に接続された抵抗１〜３と、ソースとドレインが抵抗３の両端に接続され、ゲートがテスト端子に接続されたＮＭＯＳトランジスタ４を備えている。テスト端子は、テスト信号である信号ＴＥＳＴが入力される。リミット回路１６は、ソースとゲートを接地端子に接続したＮＭＯＳトランジスタ５で構成される。

【0012】

発振回路１４は、制御端子がイネイブル端子に接続され、出力端子は昇圧部１５の入力端子に接続される。昇圧部１５は、制御端子がイネイブル端子に接続され、出力端子は昇圧電圧出力端子に接続される。ＰＭＯＳトランジスタ１１は、ソースが昇圧部１５の出力端子に接続され、ドレインが分圧回路１２に接続され、ゲートに電源電圧ＶＣＣが入力される。分圧回路１２は、ＰＭＯＳトランジスタ１１のドレインと接地端子の間に接続され、抵抗１と抵抗２の接続点が比較回路１３の反転入力端子に接続される。比較回路１３は、制御端子がイネイブル端子に接続され、非反転入力端子に基準電圧ＶＲＥＦが入力され、出力端子は発振回路１４の入力端子に接続される。

【0013】

発振回路１４は、例えば、リングオシレータ回路などであって、比較回路１３の出力信号によって発振の動作が制御される。昇圧部１５は、例えば、チャージポンプ回路などであって、発振回路１４の出力するパルス信号によって、電源電圧ＶＣＣを昇圧電圧ＶＰＰに昇圧して出力する。分圧回路１２は、昇圧電圧ＶＰＰを分圧し、分圧電圧ＶＦＢを出力する。比較回路１３は、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較し、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも低いとハイレベルの出力信号を出力し、分圧電圧ＶＦＢが基準電圧ＶＲＥＦよりも高いとローレベルの出力信号を出力する。リミット回路１６は、所望の昇圧電圧ＶＰＰより高い電圧で昇圧電圧出力端子の電圧をクランプするように構成されている。

【0014】

次に、上記のように構成された昇圧回路１０の動作について説明する。
通常動作時は、テスト端子にローレベルの信号ＴＥＳＴが入力され、分圧回路１２のＮＭＯＳトランジスタ４はオフする。即ち、分圧電圧ＶＦＢは、抵抗１と抵抗２及び３で昇圧電圧ＶＰＰを分圧した電圧である。

【0015】

イネイブル端子の信号ＥＮがハイレベルになると、比較回路１３と発振回路１４と昇圧部１５は動作を開始する。初期状態では、ＰＭＯＳトランジスタ１１は、昇圧電圧ＶＰＰ、即ちソースの電圧が電源電圧ＶＣＣとＰＭＯＳトランジスタ１１の閾値電圧の絶対値とを加算した電圧よりも低いのでオフして、分圧回路１２の分圧電圧ＶＦＢは接地端子の電圧ＶＳＳに近い電圧になる。従って、基準電圧ＶＲＥＦが分圧電圧ＶＦＢより高いので、比較回路１３はハイレベルの出力信号を出力する。発振回路１４は、比較回路１３からハイレベルの出力信号を受けて発振動作を開始する。昇圧部１５は、発振回路１４からパルス信号を受けて昇圧動作を開始する。

【0016】

昇圧部１５が昇圧動作を開始すると、昇圧電圧出力端子の昇圧電圧ＶＰＰが次第に高くなるので、ＰＭＯＳトランジスタ１１がオンして、分圧回路１２は昇圧電圧出力端子に接続され、分圧電圧ＶＦＢは昇圧電圧ＶＰＰに応じた電圧になる。

【0017】

昇圧電圧ＶＰＰが上昇して、分圧電圧ＶＦＢが基準電圧ＶＲＥＦを超えると、比較回路１３はローレベルの出力信号を出力する。比較回路１３からローレベルの出力信号を受けて、発振回路１４は発振動作を停止し、従って昇圧部１５の昇圧動作は停止する。昇圧部１５の昇圧動作が停止すると、昇圧電圧出力端子の昇圧電圧ＶＰＰは次第に低くなり、分圧電圧ＶＦＢが基準電圧ＶＲＥＦより低くなると、比較回路１３のはハイレベルの出力信号を出力する。

【0018】

以上の動作を繰り返すことによって、昇圧回路１０は、出力端子から所望の昇圧電圧ＶＰＰを出力する。このとき、リミット回路１６は、所望の昇圧電圧ＶＰＰより高い電圧にクランプするように設定されているので、昇圧電圧出力端子の電圧には関与しない。

【0019】

テストモード時、テスト端子にハイレベルの信号ＴＥＳＴが入力され、分圧回路１２のＮＭＯＳトランジスタ４はオンする。即ち、分圧電圧ＶＦＢは、抵抗１と抵抗２で昇圧電圧ＶＰＰを分圧した電圧になるので、同じ昇圧電圧ＶＰＰの場合、通常動作時よりも低い電圧になる。
イネイブル端子の信号ＥＮがハイレベルになると、比較回路１３と発振回路１４と昇圧部１５は動作を開始する。

【0020】

テストモード時、昇圧部１５は、ＮＭＯＳトランジスタ４がオンしているので、出力端子から通常動作時より高いテストモード用の昇圧電圧ＶＰＰを出力しようとする。ところが、リミット回路１６は、ＮＭＯＳトランジスタ５のブレークダウン電圧によって、テストモード用の昇圧電圧ＶＰＰより低い昇圧電圧ＶＰＰにクランプする。従って、テストモード時の分圧電圧ＶＦＢは、常に基準電圧ＶＲＥＦよりも低い電圧に固定される。即ち、比較回路１３は、ハイレベルのの出力信号を出力し続けて、昇圧部１５を連続動作させることが可能になる。

【0021】

以上説明したように、テストモード時、昇圧回路１０は、リミット回路１６により決まる通常動作時より高いテストモード用の昇圧電圧ＶＰＰを出力し、且つ昇圧部１５は連続動作している。従って、昇圧回路１０は、出力端子に接続されている昇圧電圧ＶＰＰが印加されるメモリ素子等の回路部分のストレス試験の効率を向上することが出来る。

【0022】

以上、本発明の実施形態について説明したが、本発明の昇圧回路１０は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、リミット回路１６は、ＮＭＯＳトランジスタのブレークダウン電圧を用いたが、ダイオードを用いても良い。

【0023】

また、分圧回路１２は、テスト端子に入力されるハイレベルの信号ＴＥＳＴによってＮＭＯＳトランジスタ４がオンするように説明したが、分圧比が可変できれば良く、この回路に限定されない。
また、昇圧回路１０は、電源電圧ＶＣＣを昇圧するように説明したが、電源電圧ＶＣＣに限らず入力される電圧を昇圧すれば良い。
また、昇圧回路１０は、イネイブル端子の信号ＥＮによって起動停止するように説明したが、イネイブル端子は備えなくても良い。

【符号の説明】

【0024】

１２ 分圧回路
１３ 比較回路
１４ 発振回路
１５ 昇圧部
１６ リミット回路

【図1】

【図2】