特許第6657183号(P6657183)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 日本テキサス・インスツルメンツ合同会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6657183
(24)【登録日】2020年2月7日
(45)【発行日】2020年3月4日
(54)【発明の名称】高ブレークダウンn型埋め込み層
(51)【国際特許分類】
   H01L 21/76 20060101AFI20200220BHJP
【FI】
   H01L21/76 L
【請求項の数】23
【全頁数】14
(21)【出願番号】特願2017-507937(P2017-507937)
(86)(22)【出願日】2015年4月27日
(65)【公表番号】特表2017-514319(P2017-514319A)
(43)【公表日】2017年6月1日
(86)【国際出願番号】US2015027699
(87)【国際公開番号】WO2015164853
(87)【国際公開日】20151029
【審査請求日】2018年4月18日
(31)【優先権主張番号】61/984,205
(32)【優先日】2014年4月25日
(33)【優先権主張国】US
(31)【優先権主張番号】14/555,330
(32)【優先日】2014年11月26日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】サミール ピー ペンハルカル
(72)【発明者】
【氏名】ビンホワ フー
(72)【発明者】
【氏名】ヘンリー リッツマン エドワーズ
【審査官】 鈴木 聡一郎
(56)【参考文献】
【文献】 特開平04−258134(JP,A)
【文献】 特開平05−036823(JP,A)
【文献】 特開平11−251447(JP,A)
【文献】 特開2006−140496(JP,A)
【文献】 特開2007−013185(JP,A)
【文献】 特開2013−074288(JP,A)
【文献】 特開平02−071526(JP,A)
【文献】 特開平04−042959(JP,A)
【文献】 特開平09−213895(JP,A)
【文献】 特開平07−074264(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/76
H01L 27/08
(57)【特許請求の範囲】
【請求項1】
半導体デバイスであって、
p型半導体材料を含む基板と、
前記基板に配置されるn型埋め込み層であって、
アンチモンとヒ素とそれらの組み合わせとから成るグループから選択されるドーパントでの第1のドーピング濃度を有し、前記基板の頂部表面より下に埋め込み頂部表面を有する、メイン層と、
前記メイン層の下に位置し、前記第1のドーピング濃度よりも低い第2のドーピング濃度を有する、軽くドープされた層と、
を含む、前記n型埋め込み層と、
前記基板を介して貫通することなく前記基板の下部層に達するように前記n型埋め込み層を介して延在するディープトレンチ構造であって、前記ディープトレンチ構造の底部部分を覆って前記基板に接する誘電体ライナーを含む、前記ディープトレンチ構造と、
前記基板の前記頂部表面から延在して前記ディープトレンチ構造と前記n型埋め込み層の前記埋め込み頂部表面とに隣接する、n型の自己整合されたシンカーと、
を含む、半導体デバイス。
【請求項2】
請求項1に記載の半導体デバイスであって、
前記p型半導体材料が、5Ωcm〜10Ωcmの抵抗率を有する、半導体デバイス。
【請求項3】
請求項1に記載の半導体デバイスであって、
前記メイン層におけるn型ドーパントの少なくとも50パーセントがアンチモンである、半導体デバイス。
【請求項4】
請求項に記載の半導体デバイスであって、
前記ディープトレンチ構造が、前記基板の前記頂部表面に定義される閉ループ構成を含む、半導体デバイス。
【請求項5】
請求項1に記載の半導体デバイスであって、
前記n型の自己整合されたシンカー、前記n型埋め込み層の前記埋め込み頂部表面まで延在し、閉ループ構成を有する、半導体デバイス。
【請求項6】
請求項1に記載の半導体デバイスであって、
前記第1のドーピング濃度が5×1018cm−3よりも大きく、前記第2のドーピング濃度が1×1016cm−3から10×1017cm−3までの範囲である、半導体デバイス。
【請求項7】
請求項1に記載の半導体デバイスであって、
前記第1のドーピング濃度が前記第2のドーピング濃度よりも少なくとも50倍大きい、半導体デバイス。
【請求項8】
請求項1に記載の半導体デバイスであって、
前記n型埋め込み層に結合される電極であって、前記n型埋め込み層を80ボルトと110ボルトの間にバイアスするように構成される、前記電極を更に含む、半導体デバイス。
【請求項9】
半導体デバイスであって、
第1の導電型の第1のドーパントを含む第1の半導体層と、
前記第1の半導体層上に位置する第2の半導体層であって、前記第1の導電型の第2のドーパントを含み、前記第1の半導体層から離れて面する頂部表面を有する、前記第2の半導体層と、
前記第1の半導体層と前記第2の半導体層との間に位置する埋め込み層であって、
前記第1の半導体層内の第1の埋め込み層であって、前記第1の半導体層に隣接し、前記第1の導電型と反対の第2の導電型の第3のドーパントを含み、第1のドーピング濃度を有する、前記第1の埋め込み層と、
前記第1の埋め込み層上に位置する第2の埋め込み層であって、前記第2の半導体層に隣接し、前記第1のドーピング濃度よりも高い第2のドーピング濃度で前記第2の導電型の第4のドーパントを含む、前記第2の埋め込み層と、
を有する、前記埋め込み層と、
を含む、半導体デバイス。
【請求項10】
請求項9に記載の半導体デバイスであって、
前記第2の埋め込み層が、前記第1の半導体層と前記第2の半導体層とに延在する、半導体デバイス。
【請求項11】
請求項に記載の半導体デバイスであって、
前記第2の埋め込み層が、前記第2の半導体層内に位置する頂部層と、前記第1の半導体層内に位置して前記頂部層に隣接する底部層とを含む、半導体デバイス。
【請求項12】
請求項に記載の半導体デバイスであって、
前記第1の半導体層を介して貫通することなしに前記第1の半導体層に達するように前記第2の半導体層の前記頂部表面から前記埋め込み層を介して延在するディープトレンチ構造であって、前記ディープトレンチ構造の底部部分を覆って前記第1の半導体層に接する誘電体ライナーを含む、前記ディープトレンチ構造を更に含む、半導体デバイス。
【請求項13】
請求項に記載の半導体デバイスであって、
前記第2の半導体層から前記埋め込み層に延在し、閉ループ構造を有するシンカーを更に含む、半導体デバイス。
【請求項14】
半導体デバイスを形成する方法であって、
p型半導体材料を含む基板の第1のエピタキシャル層を提供することと、
第1の注入層を形成するために、第1のn型ドーパントを第1のドーズ量で前記基板に注入することと、
第2の注入層を形成するために、第2のn型ドーパントを前記第1のドーズ量よりも少ない第2のドーズ量で100keVを上回るエネルギーで前記基板に注入することと、
前記基板にp型エピタキシャル層を定義し、前記p型エピタキシャル層の上に位置するn型埋め込み層を形成するために、少なくとも30分間の1150℃〜1225℃の温度での第1の熱駆動プロセスにおいて、前記基板を加熱することと、
を含み、
前記n型埋め込み層が、
第1のドーピング濃度と前記基板の頂部表面より下の埋め込み頂部表面とを有するメイン層と、
前記p型エピタキシャル層より上で前記メイン層より下に位置し、前記第1のドーピング濃度よりも低い第2のドーピング濃度を有する、軽くドープされた層と、
を含む、方法。
【請求項15】
請求項14に記載の方法であって、
前記p型エピタキシャル層における前記p型半導体材料が、5Ωcm〜10Ωcmの抵抗率を有する、方法。
【請求項16】
請求項14に記載の方法であって、
前記第1のn型ドーパントが、アンチモンを含み、5×1014cm−2より大きい前記第1のドーズ量で注入される、方法。
【請求項17】
請求項14に記載の方法であって、
前記第のn型ドーパントが、リンを含み、前記基板にわたって注入される、方法。
【請求項18】
請求項14に記載の方法であって、
前記n型埋め込み層が局地化されたn型埋め込み層を含むように、前記第のn型ドーパントが、リンを含み、注入マスクにより露出されたエリアを介して前記基板に注入される、方法。
【請求項19】
請求項14に記載の方法であって、
前記p型エピタキシャル層が形成された後に、少なくとも120分間の1125℃〜1200℃の温度での第2の熱駆動プロセスにおいて、前記基板を加熱することを更に含む、方法。
【請求項20】
請求項14に記載の方法であって、
前記基板を介して貫通することなしに前記p型エピタキシャル層に達するように、前記n型埋め込み層を介して前記基板の前記頂部表面から延在する、前記基板におけるディープトレンチを形成することと、
前記ディープトレンチの底部部分を覆い、前記基板に接する誘電体ライナーを形成することと、
を更に含む、方法。
【請求項21】
請求項20に記載の方法であって、
前記ディープトレンチが、前記基板の前記頂部表面に定義される閉ループ構成を含む、方法。
【請求項22】
請求項20に記載の方法であって、
前記n型埋め込み層の前記埋め込み頂部表面に隣接する、前記基板におけるn型の自己整合されたシンカーを形成するように、前記ディープトレンチが形成された後に、前記ディープトレンチに近接する前記基板に第3のn型ドーパントを注入することを更に含む、方法。
【請求項23】
請求項14に記載の方法であって、
前記n型埋め込み層の前記埋め込み頂部表面まで延在し、閉ループ構成を有する、前記基板におけるn型シンカーを形成することを更に含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して半導体デバイスに関し、更に特定して言えば、半導体デバイスにおける埋め込み層に関連する。
【背景技術】
【0002】
例示の半導体デバイスは、p型基板におけるn型埋め込み層を含む。埋め込み層は、埋め込み層の上の基板における構成要素のための高電圧での隔離されたオペレーションを提供するために、80ボルトを超える高電圧にバイアスされる。埋め込み層の底部表面において、pn接合が、好ましくない漏れ電流及び低ブレークダウンを示す。
【発明の概要】
【0003】
記載される例において、半導体デバイスが、p型の第1のエピタキシャル層の上であり、p型の第2のエピタキシャル層の下の、n型埋め込み層を有する。n型埋め込み層は、重いn型ドーパントであるアンチモン及び/又はヒ素を、p型の第1のエピタキシャル層に高ドーズ量及び低エネルギーで注入すること、及びより軽いn型ドーパントであるリンを、低ドーズ量及び高エネルギーで注入することにより形成される。熱駆動プロセスが、重いドーパント及びリン両方を拡散及び活性化する。重いドーパントは著しく拡散せず、埋め込み層のメイン層のための狭いプロファイルを有利に維持する。リンは、軽くドープされた層を、メイン層より下に数ミクロンの厚みに効果的に提供するように拡散する。
【図面の簡単な説明】
【0004】
図1】高電圧n型埋め込み層を含む例示の半導体デバイスの断面である。
【0005】
図2A】製造の連続的段階で示される、図1の半導体デバイスに類似する半導体デバイスの断面図である。
図2B】製造の連続的段階で示される、図1の半導体デバイスに類似する半導体デバイスの断面図である。
図2C】製造の連続的段階で示される、図1の半導体デバイスに類似する半導体デバイスの断面図である。
図2D】製造の連続的段階で示される、図1の半導体デバイスに類似する半導体デバイスの断面図である。
図2E】製造の連続的段階で示される、図1の半導体デバイスに類似する半導体デバイスの断面図である。
図2F】製造の連続的段階で示される、図1の半導体デバイスに類似する半導体デバイスの断面図である。
【0006】
図3A】製造の連続的段階で示される、高電圧局地化n型埋め込み層を含む別の例示の半導体デバイスの断面図である。
図3B】製造の連続的段階で示される、高電圧局地化n型埋め込み層を含む別の例示の半導体デバイスの断面図である。
図3C】製造の連続的段階で示される、高電圧局地化n型埋め込み層を含む別の例示の半導体デバイスの断面図である。
図3D】製造の連続的段階で示される、高電圧局地化n型埋め込み層を含む別の例示の半導体デバイスの断面図である。
図3E】製造の連続的段階で示される、高電圧局地化n型埋め込み層を含む別の例示の半導体デバイスの断面図である。
図3F】製造の連続的段階で示される、高電圧局地化n型埋め込み層を含む別の例示の半導体デバイスの断面図である。
【0007】
図4】高電圧n型埋め込み層を含む代替の例示の半導体デバイスの断面である。
【発明を実施するための形態】
【0008】
下記の同時継続中の特許出願は、参照により本願に組み込まれる。
【特許文献1】米国特許出願番号US14/555,209
【特許文献2】米国特許出願番号US14/555,300
【特許文献3】米国特許出願番号US14/555,359
【0009】
図1は、高電圧n型埋め込み層を含む例示の半導体デバイスの断面である。半導体デバイス100が基板102を有し、基板102は、単結晶シリコンなどの半導体材料の第1のエピタキシャル層104を含む。基板102はまた、第1のエピタキシャル層104上に配置される第2のエピタキシャル層106を含む。第2のエピタキシャル層106は、第1のエピタキシャル層104と同じ組成を有し得る半導体材料を含む。n型埋め込み層108が、第1のエピタキシャル層104及び第2のエピタキシャル層106内へ延在して、第1のエピタキシャル層104と第2のエピタキシャル層106との間の境界において基板102内に配置される。n型埋め込み層108のすぐ下の第1のエピタキシャル層104は、下部層110と称される。下部層110は、p型であり、5Ωcm〜10Ωcmの抵抗率を有する。n型埋め込み層108の上の第2のエピタキシャル層106は、上部層112と称される。上部層112は、p型であり、5Ωcm〜10Ωcmの抵抗率を有する。
【0010】
n型埋め込み層108はメイン層114を含み、メイン層114は、第1のエピタキシャル層104内へ少なくとも1ミクロン及び第2のエピタキシャル層106内へ少なくとも1ミクロン延在して、第1のエピタキシャル層104と第2のエピタキシャル層106との間の境界に跨る。メイン層114は、5×1018cm−3より大きい平均ドーピング密度を有する。メイン層114におけるn型ドーパントの少なくとも50パーセントがヒ素及び/又はアンチモンである。メイン層114の頂部表面116が、基板102の頂部表面118より少なくとも5ミクロン下である。メイン層114の頂部表面116は、基板102の頂部表面118より8ミクロン〜12ミクロン下であってもよい。
【0011】
n型埋め込み層108は、メイン層114より下に少なくとも2ミクロン延在する軽くドープされた層120を含む。軽くドープされた層120は、下部層110の上の第1のエピタキシャル層104に配置される。軽くドープされた層120は、1×1016cm−3〜1×1017cm−3の平均ドーピング密度を有する。軽くドープされた層120におけるn型ドーパントの少なくとも90パーセントがリンである。n型埋め込み層108は、図1に示すように実質的に半導体デバイス100全体に延在し得る。
【0012】
半導体デバイス100のオペレーションの間、n型埋め込み層108は、下部層110より80ボルト〜110ボルト高くバイアスされ得る。軽くドープされた層120を備えたn型埋め込み層108の構造は、n型埋め込み層108と下部層110との間のpn接合のブレークダウンを有利に避け得、所望の低レベルの漏れ電流を有利に提供し得る。また、メイン層114を備えたn型埋め込み層108の構造は、n型埋め込み層108の上の上部層112における構成要素のための均一なバイアスを維持するために低シート抵抗を有利に提供する。
【0013】
半導体デバイス100はディープトレンチ構造122を含み得、ディープトレンチ構造122は、上部層112を介し、n型埋め込み層108を介し、下部層110内へ延在する。ディープトレンチ構造122は、基板102の半導体材料に接する二酸化シリコンを含む誘電体ライナー124を含む。ディープトレンチ構造122はまた、誘電体ライナー124上の多結晶シリコン(ポリシリコンと称される)などの導電性充填材料126を含み得る。軽くドープされた層120を備えたn型埋め込み層108の構造は、誘電体ライナー124におけるn型埋め込み層108と下部層110との間のpn接合のブレークダウンを避けるために特に有利である。ディープトレンチ構造122は、上部層112の部分128が、残りの上部層112からディープトレンチ構造122により電気的に隔離され、下部層110からn型埋め込み層108により電気的に隔離されるように、図1に示したような閉ループ構成を有し得る。上部層112の部分128における構成要素は、ディープトレンチ構造122の外側の残りの上部層112における構成要素に関連して有利に85ボルト〜110ボルトで動作され得る。
【0014】
図2A図2Fは、製造の連続的段階で示される、図1の半導体デバイスに類似する半導体デバイスの断面図である。図2Aを参照すると、半導体デバイス100の製造が、第1のエピタキシャル層104で開始する。例えば、第1のエピタキシャル層104は、重くドープされた単結晶シリコンウエハ上のエピタキシャル層のスタックの頂部であり得る。第1のエピタキシャル層104は、5Ωcm〜10Ωcmの抵抗率を有するp型である。パッド酸化物130の層が、熱酸化などにより第1のエピタキシャル層104の上に形成される。
【0015】
n型ドーパント132が、第1の注入された層134を形成するために第1のエピタキシャル層104に注入される。n型ドーパントは、ヒ素及び/又はアンチモンを少なくとも50パーセント含む。この例の一つのバージョンにおいて、n型ドーパント132は、図2Aに示すように実質的に全てアンチモンであり得る。n型ドーパント132は、1×1015cm−2〜5×1015cm−2など、5×1014cm−2より大きいドーズ量で注入される。n型ドーパント132におけるアンチモンは、50keV未満のエネルギーで注入され得る。n型ドーパント132におけるヒ素は、40keV未満のエネルギーで注入され得る。
【0016】
図2Bを参照すると、第1の注入された層134の下の第2の注入された層138を形成するために、リン136が第1のエピタキシャル層104に注入される。リン136は、1×1013cm−2〜1×1014cm−2のドーズ量で及び100keVを超えるエネルギーで注入される。
【0017】
図2Cを参照すると、第1の熱駆動プロセス140が、第1のエピタキシャル層104を少なくとも30分間1150℃〜1225℃の温度まで加熱する。第1の熱駆動プロセス140は、酸化雰囲気を備えたファーネスにおいて実施され得、これによりパッド酸化物130の層の厚みが増大される。第1の熱駆動プロセス140は、第1の注入された層134における注入されたn型ドーパント及び第2の注入された層138における注入されたリンを、第1のエピタキシャル層104内へ一層深く拡散させる。第2の注入された層138におけるリンは、第1の注入された層134におけるヒ素及びアンチモンより遠くまで第1のエピタキシャル層104内に拡散する。パッド酸化物130の層はその後、緩衝フッ化水素酸の希釈水溶液を用いるウェットエッチングになどにより取り除かれる。
【0018】
図2Dを参照すると、エピタキシャルプロセスが、第1のエピタキシャル層104上に第2のエピタキシャル層106を成長させる。エピタキシャルプロセスは、シラン、ジクロロシラン、又はその他のシリコン含有反応物を用い得る。エピタキシャルプロセスの間、図2Cの第1の注入された層134におけるn型ドーパントは、第2のエピタキシャル層106に拡散して、n型埋め込み層108のメイン層114を形成する。メイン層114は、第1のエピタキシャル層104と第2のエピタキシャル層106との間の境界に跨る。図2Cの第2の注入された層138におけるリンは、n型埋め込み層108の軽くドープされた層120を形成する。エピタキシャルプロセスは、第2のエピタキシャル層106におけるp型ドーピングを提供するために、ボロン含有反応物(ジボランなど)を用い得る。代替として、エピタキシャルプロセスが完了した後、p型ドーパント(ボロンなど)が、第2のエピタキシャル層106内に注入されてもよい。第1のエピタキシャル層104及び第2のエピタキシャル層106は、基板102の頂部を提供する。
【0019】
図2Eを参照すると、第2の熱駆動プロセス142が、基板102を少なくとも120分間1125℃〜1200℃の温度まで加熱する。第2の熱駆動プロセス142は、僅かな酸化雰囲気を備えたファーネスにおいて実施され得る。第2の熱駆動が完了すると、n型埋め込み層108のメイン層114は、第1のエピタキシャル層104内へ少なくとも1ミクロン及び第2のエピタキシャル層106内へ少なくとも1ミクロン延在し、軽くドープされた層120は、メイン層114より下に少なくとも2ミクロン延在する。メイン層114における平均ドーピングは5×1018cm−3より大きい。軽くドープされた層120における平均ドーピングは、1×1016cm−3〜1×1017cm−3である。
【0020】
図2Fを参照すると、図2Eの第2の熱駆動プロセス142の後、基板102においてディープトレンチをエッチングすることによりディープトレンチ構造122が形成され得る。誘電体ライナー124が、熱酸化、及びその後続く準大気圧(sub-atmospheric)化学気相成長(SACVD)プロセスによる二酸化シリコンの堆積により形成され得る。導電性充填材料126が、ポリシリコンのコンフォーマル層を堆積すること、及びその後、化学機械研磨(CMP)プロセスなどによって基板の頂部表面の上からポリシリコンを取り除くことによって形成され得る。任意選択のn型の自己整合されたシンカー144が、ディープトレンチが部分的にエッチングされた後、第2のエピタキシャル層106にn型ドーパントを注入することにより、ディープトレンチ構造に隣接する第2のエピタキシャル層106において形成され得る。n型の自己整合されたシンカー144は、n型埋め込み層108への電気的接続を提供する。
【0021】
図3A図3Fは、製造の連続的段階で示される、高電圧局地化n型埋め込み層を含む別の例示の半導体デバイスの断面図である。局地化n型埋め込み層が、半導体デバイスの一部のみにわたって延在する。図3Aを参照すると、半導体デバイス300が、単結晶シリコンなどの半導体材料を含む第1のエピタキシャル層304上に形成される。第1のエピタキシャル層304は、5Ωcm〜10Ωcmの抵抗率を有するp型である。パッド酸化物330の層が、第1のエピタキシャル層304の上に形成される。この例では、局地化n型埋め込み層308のためのエリアを露出させるために、パッド酸化物330の層の上に注入マスク346が形成される。注入マスク346は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得、又は、熱酸化又はプラズマエンハンスト化学気相成長(PECVD)プロセスによって形成される二酸化シリコンなどのハードマスク材料を含み得る。注入マスク346におけるハードマスク材料は、高エネルギーでリンを注入した後の後続の注入マスク346の除去を有利に促進し得る。
【0022】
第1の注入された層334を形成するために、注入マスク346により露出されたエリアを介して第1のエピタキシャル層304にn型ドーパント332が注入される。n型ドーパントは、ヒ素及び/又はアンチモンを少なくとも50パーセント含む。n型ドーパント332は、1×1015cm−2〜5×1015cm−2など、5×1014cm−2より大きいドーズ量で注入される。
【0023】
図3Bを参照すると、第1の注入された層334の下に第2の注入された層338を形成するために、注入マスク346により露出されたエリアを介してリン336が第1のエピタキシャル層304に注入される。リン336は、1×1013cm−2〜1×1014cm−2のドーズ量で及び100keVを超えるエネルギーで注入される。フォトレジストなどの、注入マスク346における有機材料は、後続の第1の熱駆動プロセスの前に取り除かれる。
【0024】
図3Cを参照すると、第1の熱駆動プロセス340が、図2Cを参照して説明したように、第1のエピタキシャル層304を少なくとも30分間1150℃〜1225℃の温度まで加熱する。第1の熱駆動プロセス340は、第1の注入された層334における注入されたn型ドーパント及び第2の注入された層338における注入されたリンを、第1のエピタキシャル層304内へ一層深く拡散させる。第2の注入された層338におけるリンは、第1の注入された層334におけるヒ素及びアンチモンよりも第1のエピタキシャル層304内へ一層拡散する。注入マスク346(ある場合)及びパッド酸化物330の層は、その後取り除かれる。
【0025】
図3Dを参照すると、半導体デバイス300の基板302を提供するために、エピタキシャルプロセスが、第1のエピタキシャル層304上に第2のエピタキシャル層306を成長させる。エピタキシャルプロセスの間、図3Cの第1の注入された層334におけるn型ドーパントは、第2のエピタキシャル層306に拡散して、局地化n型埋め込み層308のメイン層314を形成する。メイン層314は、第1のエピタキシャル層304と第2のエピタキシャル層306との間の境界に跨る。図3Cの第2の注入された層338におけるリンは、メイン層314の下に局地化n型埋め込み層308の軽くドープされた層320を形成する。第2のエピタキシャル層306は、5Ωcm〜10Ωcmの抵抗率を有するp型である。n型埋め込み層308のすぐ下の第1のエピタキシャル層304は、下部層310と称される。同様に、n型埋め込み層308の上の第2のエピタキシャル層306は上部層312と称される。
【0026】
図3Eを参照すると、第2の熱駆動プロセス342が、基板302を少なくとも120分間1125℃〜1200℃の温度まで加熱する。第2の熱駆動が完了すると、局地化n型埋め込み層308のメイン層314は、第1のエピタキシャル層304内に少なくとも1ミクロン及び第2のエピタキシャル層306内に少なくとも1ミクロン延在し、軽くドープされた層320は、メイン層314より下に少なくとも2ミクロン延在する。メイン層314の頂部表面316が、基板302の頂部表面318より少なくとも5ミクロン下にある。メイン層314の頂部表面316は、基板302の頂部表面318より8ミクロン〜12ミクロン下とし得る。メイン層314における平均ドーピングは、5×1018cm−3より大きい。メイン層314におけるn型ドーパントの少なくとも50パーセントが、ヒ素及び/又はアンチモンである。
【0027】
軽くドープされた層320は、メイン層314より下に少なくとも2ミクロン延在する。軽くドープされた層320における平均ドーピングは、1×1016cm−3〜1×1017cm−3である。軽くドープされた層320におけるn型ドーパントの少なくとも90パーセントがリンである。
【0028】
図3Fを参照すると、n型シンカー348が、局地化n型埋め込み層308まで下に延在して、第2のエピタキシャル層306に形成される。n型シンカー348は、残りの上部層312から上部層312の部分328を隔離するように、閉ループ構成を有し得る。局地化n型埋め込み層308は、上部層312の部分328を下部層310から隔離する。メイン層314及び軽くドープされた層320を備えた局地化n型埋め込み層308の構造は、局地化n型埋め込み層308における低シート抵抗を有利に提供し得、一方、漏れ電流を低減し、局地化n型埋め込み層308と下部層310との間のpn接合のブレークダウンを防止する。
【0029】
図4は、高電圧n型埋め込み層を含む代替の例示の半導体デバイスの断面である。半導体デバイス400が基板402を有し、基板402は、単結晶シリコンなどのp型半導体材料の第1のエピタキシャル層404を含む。基板402はまた、第1のエピタキシャル層404上に配置される第2のエピタキシャル層406を含む。第2のエピタキシャル層406は、第1のエピタキシャル層404と同じ組成を有し得るp型半導体材料を含む。n型埋め込み層408が、第1のエピタキシャル層404及び第2のエピタキシャル層406内へ延在して、第1のエピタキシャル層404と第2のエピタキシャル層406との間の境界において基板402内に配置される。n型埋め込み層408のすぐ下の第1のエピタキシャル層404は、下部層410と称される。下部層410は、p型であり、5Ωcm〜10Ωcmの抵抗率を有する。n型埋め込み層408の上の第2のエピタキシャル層406は、上部層412と称される。上部層412は、p型であり、5Ωcm〜10Ωcmの抵抗率を有する。
【0030】
n型埋め込み層408は、第1のエピタキシャル層404内へ少なくとも1ミクロン及び第2のエピタキシャル層406内へ少なくとも1ミクロン延在して、第1のエピタキシャル層404と第2のエピタキシャル層406との間の境界に跨るメイン層414を含む。メイン層414は、5×1018cm−3より大きい平均ドーピング密度を有する。メイン層414の頂部表面416が、基板402の頂部表面418より少なくとも5ミクロン下にある。メイン層414の頂部表面416は、基板402の頂部表面418より8ミクロン〜12ミクロン下とし得る。n型埋め込み層408は、メイン層414より少なくとも2ミクロン下に延在する軽くドープされた層420を含む。軽くドープされた層420は、下部層410の上の第1のエピタキシャル層404に配置される。軽くドープされた層420は、1×1016cm−3〜1×1017cm−3の平均ドーピング密度を有する。n型埋め込み層408は、本明細書における例の任意のものに記載されるように形成され得る。
【0031】
一つ又は複数のディープトレンチ構造422が、埋め込み層408より下に下部層410内に延在して、基板402内に配置される。ディープトレンチ構造422は、基板402に接する誘電体ライナー424を含む。ディープトレンチ構造422は、誘電体ライナー424上の導電性トレンチ充填材料426を含む。この例では、誘電体ライナー424は、ディープトレンチ構造422の底部450において取り除かれ、トレンチ充填材料426は基板402まで延在して、p型コンタクト領域452を介する基板402への電気的接続を成す。コンタクト領域452、及び、各ディープトレンチ構造422の底部450における誘電体ライナー424を取り除く方法は、出願番号US14/555,359に記載されるように成され得、この出願は参照により本願に組み込まれる。
【0032】
この例では、トレンチ充填材料426は、ディープトレンチ構造422の底部450まで延在する、誘電体ライナー424上に配置されるポリシリコン454の第1の層を含む。ポリシリコン456の第2の層が、ポリシリコン454の第1の層上に配置される。ドーパントが、少なくとも1×1018cm−3の平均ドーピング密度で、ポリシリコン454の第1の層及びポリシリコン456の第2の層に分布される。トレンチ充填材料426は出願番号US14/555,300に記載されるように形成され得、この出願は参照により本願に組み込まれる。
【0033】
n型の自己整合されたシンカー444が、ディープトレンチ構造422に隣接し、埋め込み層408まで延在して、上部層412内に配置される。自己整合されたシンカー444は、埋め込み層408への電気的接続を提供する。自己整合されたシンカー444は、参照により本願に組み込まれる出願番号US14/555,209に記載されるように形成され得る。
【0034】
図面は一定の縮尺で描いてはいない。
【0035】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
図1
図2A
図2B
図2C
図2D
図2E
図2F
図3A
図3B
図3C
図3D
図3E
図3F
図4