特許 6658560 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6658560

(24)【登録日】2020年2月10日

(45)【発行日】2020年3月4日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/74 20060101AFI20200220BHJP

   H01L 21/822 20060101ALI20200220BHJP

   H01L 27/04 20060101ALI20200220BHJP

【ＦＩ】

   H01L29/74 G

   H01L27/04 H

【請求項の数】3

【全頁数】9

(21)【出願番号】特願2017-4644(P2017-4644)

(22)【出願日】2017年1月13日

(65)【公開番号】特開2018-113419(P2018-113419A)

(43)【公開日】2018年7月19日

【審査請求日】2018年9月26日

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110000110

【氏名又は名称】特許業務法人快友国際特許事務所

(72)【発明者】

【氏名】鈴木 隆司

(72)【発明者】

【氏名】山田 明

(72)【発明者】

【氏名】中山 喜明

(72)【発明者】

【氏名】櫻井 晋也

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 米国特許第０７０２７２７７（ＵＳ，Ｂ１）

【文献】 特表２００２−５２４８７９（ＪＰ，Ａ）

【文献】 特開２０１４−１６５２４５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７４

Ｈ０１Ｌ ２９／７３２

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

一対の主電極が半導体層の表面に設けられている半導体装置であり、
前記半導体層は、
前記半導体層の表面に露出する第１導電型の第１ウェル領域と、
前記第１ウェル領域に囲まれているとともに前記一対の主電極の一方に接続している第２導電型のカソード領域と、
前記半導体層の表面に露出しているとともに前記第１ウェル領域に隣接している第２導電型の第２ウェル領域と、
前記第２ウェル領域に囲まれているとともに前記一対の主電極の他方に接続している第１導電型のアノード領域と、
を備えており、
前記半導体層の表面と裏面を結ぶ方向において、前記第１ウェル領域と前記第２ウェル領域が重複している重複部が設けられており、
前記重複部において、前記第１ウェル領域と前記第２ウェル領域がスーパージャンクション構造を構成しているとともに、前記半導体層の表面に前記第１ウェル領域が設けられており、
前記半導体層の表面と裏面を結ぶ方向において、前記第１ウェル領域が複数回出現しており、
複数の前記第１ウェル領域のうち、前記半導体層の表面に位置する前記第１ウェル領域が、最も前記アノード領域側まで伸びている半導体装置。

【請求項2】

前記重複部における前記第１ウェル領域の不純物濃度が、前記第１ウェル領域の他の部分の不純物濃度より濃い請求項１に記載の半導体装置。

【請求項3】

前記重複部における前記第２ウェル領域の不純物濃度が、前記第２ウェル領域の他の部分の不純物濃度より濃い請求項１または２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は、半導体装置に関する。特に、本明細書は、サイリスタ構造を備える横型の半導体装置に関する。

【背景技術】

【0002】

特許文献１に、サイリスタ構造を備える横型の半導体装置が開示されている。特許文献１の半導体装置では、半導体層は、ｎ⁻型半導体層の表面に露出するｐ型ウェル領域と、ｐ型ウェル領域に囲まれているｎ^＋型のカソード領域と、ｎ⁻型半導体層の表面に露出しているとともにｐ型ウェル領域に隣接しているｎ型ウェル領域と、ｎ型ウェル領域に囲まれているｐ^＋型のアノード領域を備えている。特許文献１の半導体装置では、ｎ型ウェル領域とｐ型ウェル領域が、アノード領域とカソード領域の中間部分で接触している。すなわち、ｎ型ウェル領域のアノード領域側端面とｐ型ウェル領域のカソード領域側端面が面接触している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４−１６５２４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の半導体装置では、アノード領域とカソード領域の間に存在する領域（ｎ型ウェル領域とｐ型ウェル領域）が、サイリスタのドリフト領域として機能する。そのため、特許文献１の半導体装置で高耐圧を実現するためには、ドリフト領域のサイズ（アノード領域とカソード領域の距離）を増大し、半導体装置を大型化することが必要である。本明細書は、サイリスタ構造を備える横型半導体装置において、装置サイズを増大させることなく高耐圧化を実現する技術を開示する。

【課題を解決するための手段】

【0005】

本明細書で開示する半導体装置は、横型であり、一対の主電極が半導体層の表面に設けられている。半導体層は、半導体層の表面に露出する第１導電型の第１ウェル領域と、第１ウェル領域に囲まれているとともに一対の主電極の一方に接続している第２導電型のカソード領域と、半導体層の表面に露出しているとともに第１ウェル領域に隣接している第２導電型の第２ウェル領域と、第２ウェル領域に囲まれているとともに一対の主電極の他方に接続している第１導電型のアノード領域を備えていてよい。この半導体装置では、半導体層の表面と裏面を結ぶ方向において、第１ウェル領域と第２ウェル領域が重複している重複部が設けられてよい。また、重複部において、第１ウェル領域と第２ウェル領域がスーパージャンクション構造を構成していてよい。

【0006】

上記半導体装置では、ドリフト領域（アノード領域とカソード領域の間の領域）に、第１ウェル領域と第２ウェル領域が深さ方向（半導体層の表裏面を結ぶ方向）で重複する重複部が設けられている。重複部では、第１ウェル領域と第２ウェル領域がスーパージャンクション構造を構成しており、逆バイアス条件において、アバランシェ現象によって半導体層の深部にも多くのキャリアが生成される。そのため、半導体装置がオンしたときに、半導体層の表面だけでなく、半導体層の深部にも電流が流れる。すなわち、半導体層の表層に電流が集中して流れることを抑制することができる。半導体層の局所（表層）に電流が集中すると、半導体装置が電流の増加に伴って電圧が上昇しない状態（負特性）になりやすくなる。半導体装置が負特性になると、サージ等に対する耐圧が低下する。上記半導体装置は、半導体層の表層に電流が集中することが抑制されるので、ドリフト領域のサイズ（半導体装置のサイズ）を増大させることなく、耐圧を向上させることができる。

【0007】

重複部における第１ウェル領域の不純物濃度が、第１ウェル領域の他の部分の不純物濃度より濃くてよい。また、重複部における第２ウェル領域の不純物濃度が、第２ウェル領域の他の部分の不純物濃度より濃くてもよい。逆バイアス条件において、重複部でさらに多くのキャリアを生成することができる。ドリフト領域の表層の電流集中をさらに緩和することができる。

【0008】

重複部において、半導体層の表面に第１ウェル領域が設けられていてよい。すなわち、重複部において、第２ウェル領域は、半導体層の表層に露出しておらず、１ウェル領域の下方（裏面側）に設けられていてよい。半導体層の表面に設けられているカソード領域から第２ウェル領域までの距離を長くすることができ、カソード領域と第２ウェル領域の間の電流集中を緩和することができる。

【0009】

重複部において半導体層の表面に第１ウェル領域が設けられている場合、半導体層の表面と裏面を結ぶ方向において、第１ウェル領域が複数回出現していてよい。この場合、複数の第１ウェル領域のうち、半導体層の表面に位置する第１ウェル領域が、最もアノード領域側まで伸びていてよい。電流が最も流れやすい半導体層の表層において、カソード領域と第２ウェル領域の距離を長くすることができる。

【図面の簡単な説明】

【0010】

【図1】第１実施例の半導体装置の断面図を示す。

【図2】第２実施例の半導体装置の断面図を示す。

【図3】実施例の半導体装置における電流−電圧特性を示す。

【図4】従来の半導体装置における電流―電圧特性を示す。

【発明を実施するための形態】

【0011】

（第１実施例）
図１を参照し、半導体装置１００について説明する。半導体装置１００では、ＳＯＩ基板８の半導体活性層６を用いてサイリスタ構造を形成している。ＳＯＩ基板８は、ｐ型の半導体支持層２と埋込み絶縁層４とｎ⁻型の半導体活性層６を備えている。半導体活性層６は、半導体層の一例である。半導体支持層２の材料は単結晶シリコンであり、不純物としてホウ素（Ｂ）を含んでいる。半導体支持層２は接地されている。埋込み絶縁層４の材料は酸化シリコンである。半導体活性層６の材料は単結晶シリコンであり、不純物としてリン（Ｐ）を含んでいる。半導体活性層６の不純物濃度は、およそ１×１０^１５ｃｍ^−３に調整されている。

【0012】

半導体活性層６は、ｐ型ウェル領域１４とｎ型ウェル領域４０を備えている。ｐ型ウェル領域１４は第１ウェル領域の一例であり、ｎ型ウェル領域４０は第２ウェル領域の一例である。ｐ型ウェル領域１４は、半導体活性層６の表層部分に設けられており、半導体活性層６の表面に露出している。ｐ型ウェル領域１４は、半導体活性層６の表面にホウ素をイオン注入することによって形成された領域である。ｐ型ウェル領域１４と埋込み絶縁層４の間には、半導体活性層６の一部が残存している。ｐ型ウェル領域１４の不純物濃度は、およそ１×１０^１７ｃｍ^−３に調整されている。

【0013】

カソード領域２０が、ｐ型ウェル領域１４に囲まれた位置に設けられている。カソード領域２０は、ｐ型ウェル領域１４によって、ｎ型ウェル領域４０から分離されている。カソード領域２０は、半導体活性層６の表面にリンをイオン注入することによって形成された領域である。カソード領域２０は、半導体活性層６の表層部分に形成されており、半導体活性層６の表面に露出している。カソード領域２０に、カソード電極１８が接続されている。カソード電極１８は、絶縁膜１２上に設けられており、絶縁膜１２に設けられている貫通孔を通じてカソード領域２０と接続している。カソード電極１８は、カソード領域２０にオーミック接続している。カソード領域２０の不純物濃度は、１×１０^１９ｃｍ^−３以上に調整されている。

【0014】

ｐ型コンタクト領域１６が、ｐ型ウェル領域１４に囲まれた位置に設けられている。ｐ型コンタクト領域１６とカソード領域２０の間には隙間が設けられている。ｐ型コンタクト領域１６は、半導体活性層６の表面にホウ素をイオン注入することによって形成された領域である。ｐ型コンタクト領域１６は、半導体活性層６の表層部分に形成されており、半導体活性層６の表面に露出している。ｐ型コンタクト領域１６に、カソード電極１８が接続されている。カソード電極１８は、絶縁膜１２に設けられている貫通孔を通じてｐ型コンタクト領域１６と接続している。カソード電極１８は、ｐ型コンタクト領域１６にオーミック接触している。すなわち、カソード電極１８は、カソード領域２０とｐ型コンタクト領域１６の双方にオーミック接触している。ｐ型コンタクト領域１６の不純物濃度は、およそ１×１０^１８ｃｍ^−３に調整されている。なお、カソード領域２０，ｐ型コンタクト領域１６及びｐ型ウェル領域１４を形成する順番は任意である。

【0015】

ｎ型ウェル領域４０は、半導体活性層６の表層部分に形成されており、半導体活性層６の表面に露出している。ｎ型ウェル領域４０は、半導体活性層６の表面にリンをイオン注入することによって形成された領域である。ｎ型ウェル領域４０は、ｐ型ウェル領域１４に隣接している。ｎ型ウェル領域４０と埋込み絶縁層４の間には、半導体活性層６の一部が残存している。ｎ型ウェル領域４０の不純物濃度は、およそ１．５×１０^１７ｃｍ^−３に調整されている。なお、ｐ型ウェル領域１４とｎ型ウェル領域４０の境界部分に重複部３０が設けられている。重複部３０については後述する。

【0016】

アノード領域４２が、ｎ型ウェル領域４０に囲まれた位置に設けられている。アノード領域４２は、ｎ型ウェル領域４０によって、ｐ型ウェル領域１４から分離されている。アノード領域４２は、半導体活性層６の表面にホウ素をイオン注入することによって形成された領域である。アノード領域４２は、半導体活性層６の表層部分に形成されており、半導体活性層６の表面に露出している。アノード領域４２に、アノード電極４４が接続されている。アノード電極４４は、絶縁膜１２上に設けられており、絶縁膜１２に設けられている貫通孔を通じてアノード領域４２と接続している。アノード電極４４は、アノード領域４２にオーミック接続している。アノード領域４２の不純物濃度は、５×１０^１８ｃｍ^−３以上に調整されている。

【0017】

ｎ型コンタクト領域４６が、ｎ型ウェル領域４０に囲まれた位置に設けられている。ｎ型コンタクト領域４６とアノード領域４２の間には隙間が設けられている。ｎ型コンタクト領域４６は、半導体活性層６の表面にリンをイオン注入することによって形成された領域である。ｎ型コンタクト領域４６は、半導体活性層６の表層部分に形成されており、半導体活性層６の表面に露出している。ｎ型コンタクト領域４６に、アノード電極４４が接続されている。アノード電極４４は、絶縁膜１２に設けられている貫通孔を通じてｐ型コンタクト領域１６と接続している。アノード電極４４は、ｎ型コンタクト領域４６にオーミック接触している。すなわち、アノード電極４４は、アノード領域４２とｎ型コンタクト領域４６の双方にオーミック接触している。ｎ型コンタクト領域４６の不純物濃度は、１×１０^１９ｃｍ^−３以上に調整されている。アノード領域４２，ｎ型コンタクト領域４６及びｎ型ウェル領域４０を形成する順番は任意である。

【0018】

上記したように、ｐ型ウェル領域１４とｎ型ウェル領域４０の境界部分に重複部３０が設けられている。重複部３０は、ｐ型ウェル領域１４の一部がｎ型ウェル領域４０に向けて突出した複数のｐ型突出部１４ａと、ｎ型ウェル領域４０の一部がｐ型ウェル領域１４に向けて突出した複数のｎ型突出部４０ａによって構成されている。重複部３０では、半導体活性層６の厚み方向（半導体活性層６の表面と裏面を結ぶ方向）において、ｐ型突出部１４ａとｎ型突出部４０ａが交互に出現している。そのため、重複部３０では、厚み方向においてｐ型ウェル領域１４とｎ型ウェル領域４０が重複している。重複部３０では、ｐ型ウェル領域１４とｎ型ウェル領域４０によって、スーパージャンクション構造が構成されている。

【0019】

重複部３０では、ｐ型突出部１４ａ（ｐ型ウェル領域１４）が、半導体活性層６の表面に設けられている。換言すると、半導体活性層６の表面では、ｐ型ウェル領域１４がｎ型ウェル領域４０に向けて突出している。ｐ型突出部１４ａの不純物濃度は、５×１０^１６ｃｍ^−３以上１×１０^１７ｃｍ^−３以下に調整されている。ｐ型突出部１４ａの不純物濃度は、ｐ型突出部１４ａ以外のｐ型ウェル領域１４の不純物濃度より濃い。また、ｎ型ウェル領域４０の深さ方向（厚み方向）において、ｎ型突出部４０ａが設けられている深さ範囲（範囲４１）の不純物濃度は、ｎ型ウェル領域４０の他の深さ範囲の不純物濃度より濃い。ｎ型ウェル領域４０において、深さ範囲４１の不純物濃度は、１×１０^１７ｃｍ^−３以上１×１０^１８ｃｍ^−３以下に調整されている。ｎ型ウェル領域４０は、ｎ型不純物の濃度が異なる複数のｎ型不純物層で構成されており、複数のｎ型不純物層のうちのｎ型不純物濃度が濃いｎ型不純物層が突出部４０ａを構成していると捉えることもできる。

【0020】

半導体装置１００では、カソード領域２０とｐ型ウェル領域１４とｎ型ウェル領域４０によってｎｐｎトランジスタが構成される。また、アノード領域４２とｎ型ウェル領域４０とｐ型ウェル領域１４によってｐｎｐトランジスタが構成される。ｎｐｎトランジスタとｎｐｎトランジスタによって、サイリスタが構成されている。

【0021】

半導体装置１００では、アノード電極４４の配線にサージ等の高電圧が印加されると、ｐ型ウェル領域１４とｎ型ウェル領域４０のｐｎ接合面の高電界領域がアバランシェによってブレークダウンし、高電界領域でキャリアが生成され、ｐ型ウェル領域１４とｎ型ウェル領域４０に電流が流れる。これにより、ｎｐｎトランジスタのベース電位、及び、ｐｎｐトランジスタのベース電位が上昇し、サイリスタがオンする。

【0022】

半導体装置１００では、重複部３０において、ｐ型ウェル領域１４（ｐ型突出部１４ａ）とｎ型ウェル領域４０（ｎ型突出部４０ａ）によってスーパージャンクション構造が構成されている。そのため、半導体活性層６の深部にも多くのキャリアが生成される。そのため、サイリスタがオンしたときに、半導体活性層６の表層だけでなく、半導体活性層６の深部にも電流が流れやすくなる。半導体活性層６の表層の電流集中が抑制されることによりサイリスタが負特性になりにくくなり（すなわち、正特性が実現され）、ドリフト領域（アノード領域４２とカソード領域２０の間）の距離を増大することなく、高耐圧（高サージ耐圧）を実現することができる。

【0023】

また、半導体装置１００では、重複部３０においてスーパージャンクション構造が構成されているので、ｐ型突出部１４ａの不純物濃度を重複部３０以外のｐ型ウェル領域１４より濃くすることができ、ｎ型突出部４０ａの不純物濃度を重複部３０以外のｎ型ウェル領域４０より濃くすることがで、ドリフト領域内に多くのキャリアを生成することができる。

【0024】

さらに、半導体装置１００では、重複部３０においてスーパージャンクション構造が構成されているので、半導体装置１００がオフしているときに、ｐ型突出部１４ａとｎ型突出部４０ａの接合界面から空乏層が伸び、重複部３０を完全に空乏化することができる。ドリフト領域の広い範囲を空乏化することができ、素子耐圧が向上する。

【0025】

図３及び図４を参照し、半導体装置１００の利点をさらに説明する。図３は半導体装置１００の電流―電圧特性を示し、図４は従来の半導体装置の電流−電圧特性を示している。従来の半導体装置は、ドリフト領域の距離を短くすると、図４の曲線６０のように、電流の増加に伴い電圧が低下する（破線６０で囲った領域）負特性現象が起こる。負特性現象が生じると、半導体装置が正常動作できなくなることがある。そのため、従来の半導体装置は、負特性現象が起こらないように、ドリフト領域の距離を長く設計する必要がある。半導体装置１００は、半導体活性層６の表層に電流が集中することが抑制されているので、ドリフト領域の長さが従来の半導体装置では負特性現象が生じる長さと同一であっても、図３の曲線５０に示すように、電流の増加に伴い電圧が単調増加する正特性現象が得られる。そのため、半導体装置１００は、従来よりも素子サイズを小型化することができる。

【0026】

（第２実施例）
図２を参照し、半導体装置２００について説明する。半導体装置２００は、半導体装置１００の変形例であり、ｐ型ウェル領域２１４の構造が半導体装置１００のｐ型ウェル領域１４と異なる。半導体装置２００について、半導体装置１００と同じ特徴については、同じ参照番号を付すことにより、説明を省略することがある。

【0027】

半導体装置２００では、半導体活性層６の表面に露出するｐ型突出部２１４ａが、半導体活性層６の内部に設けられているｐ型突出部２１４ｂよりも、アノード領域４２側に突出している。すわなち、複数のｐ型突出部（ｐ型突出部２１４ａ，２１４ｂ）のうち、半導体活性層６の表面に位置するｐ型突出部２１４ａが、最もアノード領域４２側まで伸びている。半導体装置２００は、半導体装置１００と比較して、半導体活性層６の表面において、ｎ型ウェル領域４０とカソード領域２０の距離を長くすることができる。その結果、半導体装置２００は、半導体装置１００よりも耐圧が向上する。

【0028】

また、半導体装置２００では、ｐ型突出部２１４ａの不純物濃度がおよそ８×１０^１６ｃｍ^−３に調整されており、ｐ型突出部２１４ｂの不純物濃度がおよそ１．１×１０^１７ｃｍ^−３に調整されており、ｐ型突出部２１４ａ，２１４ｂ以外のｐ型ウェル領域２１４の不純物濃度がおよそ１×１０^１７ｃｍ^−３に調整されている。すなわち、半導体活性層６の表面に位置するｐ型突出部２１４ａより、半導体活性層６の深部に位置するｐ型突出部２１４ｂの方が不純物濃度が濃い。半導体活性層６の深部でより多くのキャリアが生成され、半導体活性層６の深部により多くの電流が流れる。半導体活性層６の表層を流れる電流が相対的に減少し、さらに負特性が起こり難い半導体装置が実現される。

【0029】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0030】

６：半導体活性層（半導体層）
８：ＳＯＩ基板
１４：ｐ型ウェル領域（第１ウェル領域）
２０：カソード領域
３０：重複部
４０：ｎ型ウェル領域（第２ウェル領域）
４２：アノード領域
１００：半導体装置

【図1】

【図2】

【図3】

【図4】