特許 6660611 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6660611

(24)【登録日】2020年2月13日

(45)【発行日】2020年3月11日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/739 20060101AFI20200227BHJP

   H01L 29/78 20060101ALI20200227BHJP

   H01L 21/336 20060101ALI20200227BHJP

   H01L 21/265 20060101ALI20200227BHJP

   H01L 21/322 20060101ALI20200227BHJP

【ＦＩ】

   H01L29/78 655B

   H01L29/78 652H

   H01L29/78 658H

   H01L29/78 653A

   H01L29/78 652M

   H01L29/78 658A

   H01L21/265 F

   H01L21/265 602C

   H01L21/322 L

【請求項の数】15

【全頁数】16

(21)【出願番号】特願2016-6575(P2016-6575)

(22)【出願日】2016年1月15日

(65)【公開番号】特開2017-126724(P2017-126724A)

(43)【公開日】2017年7月20日

【審査請求日】2018年12月6日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100087701

【弁理士】

【氏名又は名称】稲岡 耕作

(74)【代理人】

【識別番号】100101328

【弁理士】

【氏名又は名称】川崎 実夫

(74)【代理人】

【識別番号】100149766

【弁理士】

【氏名又は名称】京村 順二

(72)【発明者】

【氏名】榎本 遊

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２００４−１０３９８２（ＪＰ，Ａ）

【文献】 特開２０１０−０６７９０１（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０８０４１７（ＷＯ，Ａ１）

【文献】 特開２０１５−０５０４２４（ＪＰ，Ａ）

【文献】 国際公開第２００９／１２２４８６（ＷＯ，Ａ１）

【文献】 中国実用新案第２０５２８２４８０（ＣＮ，Ｕ）

【文献】 特開２００５−０５６９１２（ＪＰ，Ａ）

【文献】 特開２０１３−０７４１８１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１導電型のドリフト層を挟んで表面側に第１導電型のエミッタ層が形成され、裏面側に第２導電型のコレクタ層が形成された半導体基板と、
前記ドリフト層と前記エミッタ層との間の第２導電型のベース層と、
前記コレクタ層と前記ドリフト層との間の第１導電型のバッファ層であって、前記ドリフト層よりも高い不純物濃度を有し、かつ前記半導体基板の裏面からの深さ方向に関して２つのピークを持つ不純物濃度のプロファイルを有するバッファ層と、
前記ドリフト層に形成され、前記半導体基板の裏面からの深さ方向に関して半値幅が２μｍ以下の不純物濃度のプロファイルを有する欠陥層と、
前記半導体基板の表面から前記エミッタ層および前記ベース層を貫通して前記ドリフト層に達するゲートトレンチと、
前記ゲートトレンチの内面に形成されたゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、
前記ドリフト層は、前記ベース層の直下に形成され、前記ドリフト層の他領域よりも相対的に高い不純物濃度を有するエンハンス層を含み、
前記エンハンス層は、前記ベース層に接するように形成されており、前記ゲートトレンチの下部底面を形成している、半導体装置。

【請求項2】

前記欠陥層は、^４Ｈｅ、^３Ｈｅ、Ｈ、Ｐ、Ｆ、Ａｒ、Ａｓ、ＳｂおよびＳｉの少なくとも一種を含む、請求項１に記載の半導体装置。

【請求項3】

前記欠陥層は、前記半導体基板の裏面から１μｍ〜３μｍの間に形成されている、請求項１または２に記載の半導体装置。

【請求項4】

前記バッファ層の前記不純物濃度のプロファイルは、前記半導体基板の前記裏面から相対的に浅い領域に第１ピークを有し、前記第１ピークよりも相対的に深い領域に前記第１ピークよりも低い不純物濃度の第２ピークを有している、請求項１〜３のいずれか一項に記載の半導体装置。

【請求項5】

前記第１ピークの不純物濃度は、２×１０^１６ｃｍ^−３〜２×１０^１８ｃｍ^−３であり、前記第２ピークの不純物濃度は、６×１０^１５ｃｍ^−３〜６×１０^１７ｃｍ^−３である、請求項４に記載の半導体装置。

【請求項6】

前記半導体基板は、４０μｍ〜２００μｍの厚さを有している、請求項１〜５のいずれか一項に記載の半導体装置。

【請求項7】

前記ゲートトレンチは、２μｍ〜７μｍのピッチで形成されている、請求項１〜６のいずれか一項に記載の半導体装置。

【請求項8】

前記ゲートトレンチは、２μｍ〜６μｍの深さを有している、請求項１〜７のいずれか一項に記載の半導体装置。

【請求項9】

前記欠陥層は、前記バッファ層の直上に前記バッファ層から離れて形成されている、請求項１〜８のいずれか一項に記載の半導体装置。

【請求項10】

前記半導体基板は、シリコン基板を含む、請求項１〜９のいずれか一項に記載の半導体装置。

【請求項11】

ドリフト層を有する第１導電型の半導体基板の表面部に第２導電型のベース層を形成し、当該ベース層の表面部に第１導電型のエミッタ層を形成する工程と、
前記半導体基板の裏面から、第１エネルギで第１導電型不純物を注入し、次に、前記第１エネルギとは異なる第２エネルギで第１導電型不純物を注入することによって、前記ドリフト層よりも高い不純物濃度を有し、かつ前記半導体基板の裏面からの深さ方向に関して２つのピークを持つ不純物濃度のプロファイルを有するバッファ層を形成する工程と、
前記半導体基板の裏面から第２導電型不純物を注入することによって、前記バッファ層に対して前記半導体基板の裏面側にコレクタ層を形成する工程と、
前記コレクタ層の形成後、前記バッファ層および前記コレクタ層内の不純物を活性化させる第１アニール処理工程と、
前記半導体基板の裏面に対して^４Ｈｅ、^３Ｈｅ、Ｈ、Ｐ、Ｆ、Ａｒ、Ａｓ、ＳｂおよびＳｉの少なくとも一種の粒子を照射し、前記半導体基板をアニール処理することによって、前記半導体基板の裏面からの深さ方向に関して半値幅が２μｍ以下の不純物濃度のプロファイルを有する欠陥層を前記ドリフト層に形成する工程とを含み、
前記欠陥層を形成するときのアニール処理は、前記第１アニール処理工程時よりも低温で前記半導体基板をアニール処理する第２アニール処理工程を含む、半導体装置の製造方法。

【請求項12】

前記第１エネルギは、前記第２エネルギよりも高い、請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記第１アニール処理工程は、第１エネルギ密度を有するレーザ照射による第１レーザアニール工程を含み、
前記第２アニール処理工程は、前記第１エネルギ密度よりも低い第２エネルギ密度を有するレーザ照射による第２レーザアニール工程を含む、請求項１１または１２に記載の半導体装置の製造方法。

【請求項14】

前記第１エネルギ密度は１Ｊ／ｃｍ^２〜３Ｊ／ｃｍ^２であり、前記第２エネルギ密度は０．１Ｊ／ｃｍ^２〜０．５Ｊ／ｃｍ^２である、請求項１３に記載の半導体装置の製造方法。

【請求項15】

前記粒子は、イオン注入装置、サイクロトロンまたはバンデグラフによって照射される、請求項１１〜１４のいずれか一項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備える半導体装置およびその製造方法に関する。

【背景技術】

【0002】

コンバータやインバータ等の電力変換装置に使用される半導体装置として、ＩＧＢＴが知られている（たとえば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３−１４５９０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＩＧＢＴの特性として、ＶＣＥ（ｓａｔ）（コレクタ−エミッタ間飽和電圧）やスイッチング時の電力損失がある。これらは、いずれも低いほど好ましいが、現状、まだまだ改善の余地が残っている。
本発明の目的は、従来に比べてＶＣＥ（ｓａｔ）および電力損失を低減することができる半導体装置およびその製造方法を提供することである。

【課題を解決するための手段】

【0005】

本発明の一実施形態に係る半導体装置は、第１導電型のドリフト層を挟んで表面側に第１導電型のエミッタ層が形成され、裏面側に第２導電型のコレクタ層が形成された半導体基板と、前記ドリフト層と前記エミッタ層との間の第２導電型のベース層と、前記コレクタ層と前記ドリフト層との間の第１導電型のバッファ層であって、前記ドリフト層よりも高い不純物濃度を有し、かつ前記半導体基板の裏面からの深さ方向に関して２つのピークを持つ不純物濃度のプロファイルを有するバッファ層と、前記ドリフト層に形成され、前記半導体基板の裏面からの深さ方向に関して半値幅が２μｍ以下の不純物濃度のプロファイルを有する欠陥層とを含む。

【0006】

上記の構成を有する半導体装置によって、従来にはない低ＶＣＥ（ｓａｔ）および低電力損失の半導体装置を提供することができる。
前記欠陥層は、^４Ｈｅ、^３Ｈｅ、Ｈ、Ｐ、Ｆ、Ａｒ、Ａｓ、ＳｂおよびＳｉの少なくとも一種を含んでいてもよい。この場合、前記半導体装置は、たとえば、ドリフト層を有する第１導電型の半導体基板の表面部に第２導電型のベース層を形成し、当該ベース層の表面部に第１導電型のエミッタ層を形成する工程と、前記半導体基板の裏面から、第１エネルギで第１導電型不純物を注入し、次に、前記第１エネルギとは異なる第２エネルギで第１導電型不純物を注入することによって、前記ドリフト層よりも高い不純物濃度を有し、かつ前記半導体基板の裏面からの深さ方向に関して２つのピークを持つ不純物濃度のプロファイルを有するバッファ層を形成する工程と、前記半導体基板の裏面から第２導電型不純物を注入することによって、前記バッファ層に対して前記半導体基板の裏面側にコレクタ層を形成する工程と、前記半導体基板の裏面に対して^４Ｈｅ、^３Ｈｅ、Ｈ、Ｐ、Ｆ、Ａｒ、Ａｓ、ＳｂおよびＳｉの少なくとも一種の粒子を照射し、前記半導体基板をアニール処理することによって、前記半導体基板の裏面からの深さ方向に関して半値幅が２μｍ以下の不純物濃度のプロファイルを有する欠陥層を前記ドリフト層に形成する工程とを含む、半導体装置の製造方法によって製造することができる。

【0007】

前記半導体装置の製造方法において、前記第１エネルギは、前記第２エネルギよりも高くてもよい。つまり、相対的に深いピークが先に形成され、その後、当該ピークよりも相対的に浅いピークが形成されてもよい。
また、前記半導体装置の製造方法は、前記コレクタ層の形成後、前記バッファ層および前記コレクタ層内の不純物を活性化させる第１アニール処理工程を含み、前記欠陥層を形成するときのアニール処理は、前記第１アニール処理工程時よりも低温で前記半導体基板をアニール処理する第２アニール処理工程を含むことが好ましい。この場合、前記第１アニール処理工程は、第１エネルギ密度を有するレーザ照射による第１レーザアニール工程を含み、前記第２アニール処理工程は、前記第１エネルギ密度よりも低い第２エネルギ密度を有するレーザ照射による第２レーザアニール工程を含んでいてもよい。より具体的には、前記第１エネルギ密度が１Ｊ／ｃｍ^２〜３Ｊ／ｃｍ^２であり、前記第２エネルギ密度が０．１Ｊ／ｃｍ^２〜０．５Ｊ／ｃｍ^２であってもよい。

【0008】

第２アニール処理工程を第１アニール処理工程よりも低温で行うことによって、欠陥層を良好に形成することができる。
また、前記半導体装置の製造方法において、前記粒子は、イオン注入装置、サイクロトロンまたはバンデグラフによって照射されてもよい。
また、本発明の一実施形態に係る半導体装置は、次に示す特徴を備えていてもよい。

【0009】

具体的には、前記欠陥層は、前記半導体基板の裏面から１μｍ〜３μｍの間に形成されていてもよい。
前記バッファ層の前記不純物濃度のプロファイルは、前記半導体基板の前記裏面から相対的に浅い領域に第１ピークを有し、前記第１ピークよりも相対的に深い領域に前記第１ピークよりも低い不純物濃度の第２ピークを有していてもよい。

【0010】

前記第１ピークの不純物濃度は、２×１０^１６ｃｍ^−３〜２×１０^１８ｃｍ^−３であり、前記第２ピークの不純物濃度は、６×１０^１５ｃｍ^−３〜６×１０^１７ｃｍ^−３であってもよい。
前記半導体基板は、４０μｍ〜２００μｍの厚さを有していてもよい。
前記半導体装置は、前記半導体基板の表面から前記エミッタ層および前記ベース層を貫通して前記ドリフト層に達するゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含んでいてもよい。つまり、トレンチゲート型のＩＧＢＴを備えていてもよい。むろん、前記半導体装置は、プレーナゲート型のＩＧＢＴを備えていてもよい。

【0011】

前記ゲートトレンチは、２μｍ〜７μｍのピッチで形成されていてもよいし、２μｍ〜６μｍの深さを有していてもよい。
前記ドリフト層は、前記ベース層の直下に形成され、前記ドリフト層の他領域よりも相対的に高い不純物濃度を有するエンハンス層を含んでいてもよい。
前記半導体基板は、シリコン基板を含んでいてもよい。

【0012】

なお、上記のドリフト層、エミッタ層、コレクタ層、ベース層、バッファ層、欠陥層およびエンハンス層は、その周囲と明確な境界を有する層状に形成されているものに限定されるものではなく、半導体基板の一部を占める一定の領域であってもよい。

【図面の簡単な説明】

【0013】

【図1】図１Ａは、本発明の一実施形態に係る半導体装置の模式的な外観図であり、図１Ｂは、前記半導体装置の内部構造を示す図である。

【図2】図２Ａは、図１Ａおよび図１Ｂのスイッチング素子チップの模式的な平面図であり、図２Ｂは、前記スイッチング素子チップの内部構造を示す図である。

【図3】図３Ａは、図２Ａのスイッチング素子チップの要部をより詳細に説明するための平面図であり、図３Ｂは、図３ＡのIIIＢ−IIIＢ線に沿う断面図である。

【図4】図４は、バッファ層および欠陥層の不純物濃度を説明するための図である。

【図5】図５は、前記スイッチング素子チップの製造フローを示す図である。

【図6】図６は、参考例２の耐圧評価結果を示す図である。

【図7】図７は、実施例１の耐圧評価結果を示す図である。

【図8】図８は、実施例１および参考例１，３のＶＣＥ（ｓａｔ）特性を示す図である。

【図9】図９は、実施例１のスイッチング特性を示す図である。

【図10】図１０は、参考例３のスイッチング特性を示す図である。

【図11】図１１は、参考例１のスイッチング特性を示す図である。

【図12】図１２は、実施例１および参考例１，３の効率特性を示す図である。

【図13】図１３は、効率特性の評価に使用したコンバータ回路を示す図である。

【発明を実施するための形態】

【0014】

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１Ａは、本発明の一実施形態に係る半導体装置１の模式的な外観図であり、図１Ｂは、半導体装置１の内部構造を示す図である。
図１Ａおよび図１Ｂに示すように、半導体装置１は、スイッチング素子チップ２（ＩＧＢＴ）およびダイオードチップ３を備え、これらが樹脂パッケージ４で封止された構造を有している。半導体装置１は、さらに、両方のチップ２，３に電気的に接続された３つの端子５〜７を備えている。

【0015】

３つの端子５〜７は、ゲート端子５、コレクタ端子６およびエミッタ端子７を含む。
ゲート端子５は、スイッチング素子チップ２のゲートパッド８に、ボンディングワイヤ９を介して接続されている。
コレクタ端子６は、スイッチング素子チップ２およびダイオードチップ３の各裏面に接合されたアイランド１０を有し、スイッチング素子チップ２のコレクタ（後述するコレクタメタル４２）およびダイオードチップ３のカソード（図示せず）に直接接続されている。

【0016】

エミッタ端子７は、スイッチング素子チップ２のエミッタパッド１１およびダイオードチップ３のアノードパッド１２に、ボンディングワイヤ１３を介して接続されている。
コレクタ端子６およびエミッタ端子７は、それぞれ、ダイオードチップ３のカソードおよびアノード用の端子を兼ねており、これにより、スイッチング素子チップ２とダイオードチップ３とが互いに並列に接続されている。

【0017】

３つの端子５〜７は、略直方体形に形成された樹脂パッケージ４の一側面から互いに平行に延びて配列されている。
図２Ａは、図１Ａおよび図１Ｂのスイッチング素子チップ２の模式的な平面図であり、主に、スイッチング素子チップ２のパッドレイアウトを示すものである。
まず、図２Ａに示すように、スイッチング素子チップ２の最表面には、たとえばアルミニウム（ＡｌＳｉＣｕ、ＡｌＣｕ等）からなる、ゲートメタル１４およびエミッタメタル１５が形成されている。ゲートメタル１４およびエミッタメタル１５はパッシベーション膜１６で選択的に覆われている。

【0018】

ゲートメタル１４のパッシベーション膜１６から露出している部分は、ゲートパッド８と、ゲートフィンガー１７とを含む。ゲートフィンガー１７は、ゲートパッド８からスイッチング素子チップ２の周縁に沿って、当該周縁のほぼ全周に渡って延びている。この実施形態では、一対のゲートフィンガー１７がゲートパッド８に対して対称な形状で形成されている。

【0019】

一方、エミッタメタル１５のパッシベーション膜１６から露出している部分は、エミッタパッド１１と、エミッタ外周部１８とを含む。エミッタパッド１１は、ゲートパッド８およびゲートフィンガー１７の一体環状部に囲まれたスイッチング素子チップ２の中央領域１９に配置されている。エミッタ外周部１８は、中央領域１９から、一対のゲートフィンガー１７の先端間のスペース２０を介してスイッチング素子チップ２の周縁に延出し、当該周縁から一対のゲートフィンガー１７のそれぞれに沿うように二方向に分岐している。このエミッタ外周部１８は、ゲートパッド８およびゲートフィンガー１７の全周を取り囲んでいる。

【0020】

図２Ｂは、スイッチング素子チップ２の内部構造を示す図であり、主に、スイッチング素子チップ２のゲート電極２５のレイアウトを示すものである。図２Ｂにおいて、破線で示した部分は、前述の図２Ａで示したゲートパッド８およびゲートフィンガー１７の一体環状部である。
図２Ｂに示すように、スイッチング素子チップ２の内部には、ゲートパッド８およびゲートフィンガー１７の直下に、たとえばポリシリコンからなるゲート埋め込み部２１が形成されている。

【0021】

ゲート埋め込み部２１は、中央領域１９の直下の領域２２を二分する主線部２３と、領域２２を取り囲む周囲線部２４と、主線部２３と周囲線部２４とを接続するゲート電極２５とを含む。具体的には、主線部２３は、平面視四角形状の周囲線部２４の対辺同士を接続するように形成されている。
ゲート電極２５は、当該対辺に平行なストライプ状に多数形成されている（図２Ｂでは一部のみを図示）。各ゲート電極２５の一端部が主線部２３に接続され、他端部が周囲線部２４に接続されている。このようなストライプ状のゲート電極２５が、主線部２３を挟んで両側の領域２２に形成されており、隣り合うゲート電極２５と、それらの端部同士を接続する主線部２３および周囲線部２４とで取り囲まれた部分に単位セル２６が区画されている（図２Ｂの斜線部）。

【0022】

ゲートパッド８に入力された電圧は、ゲートフィンガー１７およびその直下の周囲線部２４、ならびに主線部２３を介して、ゲート電極２５に印加される。なお、この実施形態では、単位セル２６の両側に形成された部分のみをゲート電極２５としているが、ゲート埋め込み部２１の全体、もしくはゲート埋め込み部２１およびゲートメタル１４を合わせてゲート電極と称してもよい。

【0023】

図３Ａは、図２Ａのスイッチング素子チップ２の要部をより詳細に説明するための平面図であり、図３Ｂは、図３ＡのIIIＢ−IIIＢ線に沿う断面図である。
スイッチング素子チップ２は、ｎチャンネル型ＩＧＢＴであって、半導体基板２７を含む。半導体基板２７は、たとえば、４０μｍ〜２００μｍの厚さ（一例として６０μｍ）を有している。

【0024】

半導体基板２７は、ｐ⁻型コレクタ層２８と、ｎ^＋型バッファ層２９と、ｎ⁻型ドリフト層３０と、ｎ型エンハンス層３１と、ｐ⁻型ベース層３２と、ｎ^＋型エミッタ層３３と、ｐ^＋型ベースコンタクト層３４と、欠陥層３５とを含む。
ｐ⁻型コレクタ層２８、ｐ⁻型ベース層３２およびｐ^＋型ベースコンタクト層３４は、ｐ型不純物がドープされた半導体層である。より具体的には、ｎ⁻型の半導体基板２７に対してｐ型不純物をイオン注入することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用することができる。

【0025】

ｐ⁻型コレクタ層２８の不純物濃度は、たとえば、１×１０^１６ｃｍ^−３〜１×１０^２０ｃｍ^−３であってもよい。ｐ⁻型ベース層３２の不純物濃度は、たとえば、２×１０^１６ｃｍ^−３〜２×１０^１８ｃｍ^−３であってもよい。ｐ^＋型ベースコンタクト層３４の不純物濃度は、たとえば、３×１０^１８ｃｍ^−３〜３×１０^２０ｃｍ^−３であってもよい。
一方、ｎ^＋型バッファ層２９、ｎ⁻型ドリフト層３０、ｎ型エンハンス層３１およびｎ^＋型エミッタ層３３は、ｎ型不純物がドープされた半導体層である。より具体的には、ｎ⁻型ドリフト層３０はｎ⁻型の半導体基板２７の不純物濃度が維持された半導体層であってよく、ｎ^＋型バッファ層２９、ｎ型エンハンス層３１およびｎ^＋型エミッタ層３３は、ｎ⁻型の半導体基板２７に対してさらにｎ型不純物をイオン注入することによって形成された半導体層であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）などを用いることができる。

【0026】

ｎ⁻型ドリフト層３０の不純物濃度は、たとえば、２×１０^１３ｃｍ^−３〜２×１０^１５ｃｍ^−３であってもよい。ｎ型エンハンス層３１の不純物濃度は、たとえば、５×１０^１４ｃｍ^−３〜５×１０^１６ｃｍ^−３であってもよい。ｎ^＋型エミッタ層３３の不純物濃度は、たとえば、２×１０^１９ｃｍ^−３〜２×１０^２１ｃｍ^−３であってもよい。なお、ｎ^＋型バッファ層２９の不純物濃度については、図４を用いて後で詳述する。

【0027】

次に、各不純物層の配置形態を説明する。半導体基板２７は、その大部分がｎ⁻型ドリフト層３０である。たとえば、６０μｍ厚さの半導体基板２７において、その表面部および裏面部を除く、厚さ５５μｍ程度の中央部がｎ⁻型ドリフト層３０となっている。
このｎ⁻型ドリフト層３０に対して半導体基板２７の表面側には、ｐ⁻型ベース層３２が配置され、そのｐ⁻型ベース層３２の表面部にさらに、ｎ^＋型エミッタ層３３が配置されている。ｎ^＋型エミッタ層３３は、半導体基板２７の表面を形成している。そして、半導体基板２７の表面からｎ^＋型エミッタ層３３およびｐ⁻型ベース層３２を貫通してｎ⁻型ドリフト層３０に達するようにゲートトレンチ３６が形成されている。ｎ⁻型ドリフト層３０のうち当該ゲートトレンチ３６の下部を覆う部分が、ｎ⁻型ドリフト層３０の他領域（ｎ⁻型領域）よりも相対的に高い不純物濃度を有するｎ型エンハンス層３１となっている。つまり、ｎ型エンハンス層３１は、ｐ⁻型ベース層３２の直下全体にｐ⁻型ベース層３２に接するように形成されており、ゲートトレンチ３６の下部内面を形成している。

【0028】

一方、ｎ⁻型ドリフト層３０に対して半導体基板２７の裏面部に、ｐ⁻型コレクタ層２８が配置されている。ｐ⁻型コレクタ層２８は、半導体基板２７の裏面を形成している。さらに、ｐ⁻型コレクタ層２８とｎ⁻型ドリフト層３０との間には、ｎ^＋型バッファ層２９が配置されている。
図３Ａに示すように、ゲートトレンチ３６は、平面視ストライプ状に形成されている。ストライプ状のゲートトレンチ３６のピッチＰ_１は、たとえば、２μｍ〜７μｍである。また、各ゲートトレンチ３６は、２μｍ〜６μｍの深さＤ_１を有している。ゲートトレンチ３６には、たとえば酸化シリコン等からなるゲート絶縁膜３７を介して、ゲート電極２５が埋め込まれている。このゲートトレンチ３６およびゲート電極２５は、図２Ｂでも示したが、半導体基板２７においてストライプ状の単位セル２６を区画する。なお、ゲートトレンチ３６は、この実施形態で図示したストライプ状に限らず、たとえば、格子状（四角格子、六角格子等）、千鳥格子状に形成されていてもよい。

【0029】

各単位セル２６には、その幅方向略中央に、コンタクトトレンチ３８が形成されている。コンタクトトレンチ３８は、ゲートトレンチ３６よりも浅いものであって、半導体基板２７の表面からｎ^＋型エミッタ層３３を貫通し、その底部がｐ⁻型ベース層３２に位置している。そして、コンタクトトレンチ３８の底部にｐ^＋型ベースコンタクト層３４が形成されている。

【0030】

半導体基板２７の表面には、たとえば酸化シリコン（ＳｉＯ_２）からなる、層間絶縁膜３９が形成されている。層間絶縁膜３９は、コンタクトトレンチ３８に連通するコンタクトホール４０を有している。
層間絶縁膜３９上には、たとえばＴｉ／ＴｉＮからなるバリアメタル４１を介して、エミッタメタル１５が形成されている。エミッタメタル１５は、コンタクトホール４０およびコンタクトトレンチ３８を介して、ｐ^＋型ベースコンタクト層３４に接続されている。

【0031】

半導体基板２７の裏面には、たとえばアルミニウム（ＡｌＳｉＣｕ、ＡｌＣｕ等）からなる、コレクタメタル４２が形成されている。コレクタメタル４２は、ｐ⁻型コレクタ層２８に接続されている。
図４は、ｎ^＋型バッファ層２９および欠陥層３５の不純物濃度を説明するための図である。図４では、比較のため、ピークが一つしかないｎ^＋型バッファ層２９の不純物濃度のプロファイルも示している。次に、図３Ｂに図４を加えて、ｎ^＋型バッファ層２９および欠陥層３５の形成位置、不純物濃度等について説明する。

【0032】

まず、ｎ^＋型バッファ層２９は、図３Ｂに示すようにｐ⁻型コレクタ層２８に接するように形成されており、全体に亘ってｎ⁻型ドリフト層３０よりも高い不純物濃度を有している。図４によれば、ｎ⁻型ドリフト層３０の不純物濃度が２×１０^１４ｃｍ^−３程度でほぼ一定であるのに対し、ｎ^＋型バッファ層２９の不純物濃度はそれよりも高くなっている。より具体的には、ｎ^＋型バッファ層２９は、半導体基板２７の裏面からの深さ方向（図４の左から右の方向）に関して、２つのピークを持つ不純物濃度のプロファイル４３を有している。当該プロファイル４３は、半導体基板２７の裏面から相対的に浅い領域（図４では、０．５μｍ〜１μｍの領域）に第１ピーク４４を有し、第１ピーク４４よりも相対的に深い領域（図４では、１μｍ〜１．５μｍ）に第１ピーク４４よりも低い不純物濃度の第２ピーク４５を有している。たとえば、第１ピーク４４の不純物濃度は、２×１０^１６ｃｍ^−３〜２×１０^１８ｃｍ^−３であり、第２ピーク４５の不純物濃度は、６×１０^１５ｃｍ^−３〜６×１０^１７ｃｍ^−３である。これにより、たとえば第１ピーク４４とほぼ同じ深さにピークを一つ持つだけの比較プロファイル４６を有するバッファ層が形成されている場合に比べて、大きな耐圧を保持することができる。したがって、６０μｍ程度の厚さの半導体基板２７に十分な耐圧を付与することができる。

【0033】

次に、欠陥層３５は、図３Ｂに示すようにｎ⁻型ドリフト層３０内において、半導体基板２７の裏面から予め設定された深さ位置に広がるように局所的に形成されている。欠陥層３５は、図３Ｂに参照符号３５Ａで示すように、ｎ^＋型バッファ層２９の直上に離れて形成されていてもよいし、参照符号３５Ｂで示すように、ｎ^＋型バッファ層２９と部分的に重なって形成されていてもよい。この実施形態では、半導体基板２７の裏面から１μｍ〜３μｍの間に、ｎ^＋型バッファ層２９から離れて形成されている。

【0034】

欠陥層３５は、^４Ｈｅ、^３Ｈｅ、Ｈ、Ｐ、Ｆ、Ａｒ、Ａｓ、ＳｂおよびＳｉの少なくとも一種の粒子を照射し、さらに熱処理によってその粒子を活性化して形成された領域であるとともに、粒子の照射によって一部に結晶欠陥が発生している領域である。上記の粒子のうち、^４Ｈｅ、^３Ｈｅは、熱耐性が高く温度による変化が小さいので、半導体装置１をパッケージに組み込んで組み立てるときの熱ストレスによって欠陥層３５が変化することを抑制することができる。

【0035】

そして、この欠陥層３５は、図４に示すように、半導体基板２７の裏面からの深さ方向に関して半値幅（半値全幅）Ｗ_１が２μｍ以下の不純物濃度のプロファイル４７を有している。この実施形態では、プロファイル４７は、１．８μｍ〜２．３μｍの領域に一つのピーク４８を有していてもよい。なお、プロファイル４７は、ｎ^＋型バッファ層２９のプロファイル４３と同様に、少なくとも２つのピークを有していてもよい。

【0036】

図５は、スイッチング素子チップ２の製造フローを示す図である。次に、図３Ｂおよび図５を参照して、スイッチング素子チップ２の製造工程の概略を説明する。
スイッチング素子チップ２を製造するには、まず、半導体基板２７のもとになる半導体ウエハが準備される（ステップＳ１）。使用される半導体ウエハ（シリコンウエハ）は、エピタキシャルウエハおよびＦＺウエハのいずれであってもよいが、低ＶＣＥ（ｓａｔ）および高速スイッチングを実現する観点から、ＦＺウエハである方が好ましい。ＦＺウエハであれば、キャリア濃度の勾配が小さく移動度の大きい電子電流成分が増加するので、少ないキャリアで多くの電流を流すことができる。

【0037】

次に、半導体基板２７の表面全体にｎ型不純物（たとえばＰ（リン））が注入され、その後のアニール処理で拡散させることによって、半導体基板２７にｎ型エンハンス層３１が形成される（ステップＳ２）。
次に、半導体基板２７（半導体ウエハ）が選択的にエッチングされることによって、ゲートトレンチ３６が形成される（ステップＳ３）。これにより、半導体基板２７のアクティブ領域に多数の単位セル２６が区画される。

【0038】

次に、たとえば熱酸化法によって、ゲートトレンチ３６の内面にゲート絶縁膜３７が形成される（ステップＳ４）。
次に、ゲートトレンチ３６にポリシリコン等の電極材料が埋め込まれることによって、ゲートトレンチ３６内にゲート電極２５が形成される（ステップＳ５）。
次に、半導体基板２７の表面にｐ型不純物（たとえばＢ（ホウ素））が選択的に注入され、その後のアニール処理で拡散させることによって、半導体基板２７の表面部にｐ⁻型ベース層３２が形成される（ステップＳ６）。

【0039】

次に、半導体基板２７の表面にｎ型不純物（たとえばＰ（リン））が選択的に注入され、その後のアニール処理で拡散させることによって、ｐ⁻型ベース層３２の表面部にｎ^＋型エミッタ層３３が形成される（ステップＳ７）。
次に、半導体基板２７が選択的にエッチングされることによって、各単位セル２６にコンタクトトレンチ３８が形成される（ステップＳ８）。

【0040】

次に、コンタクトトレンチ３８の底部にｐ型不純物（たとえばＢ（ホウ素））が選択的に注入され、その後のアニール処理で拡散させることによって、ｐ^＋型ベースコンタクト層３４が形成される（ステップＳ９）。
次に、たとえばスパッタ法によってバリアメタル４１が形成され（ステップＳ１０）、さらにスパッタ法によって、エミッタメタル１５が形成される（ステップＳ１１）。

【0041】

次に、半導体基板２７を、裏面側が上になるように接着剤等で支持ガラスにマウントし（ステップＳ１２）、当該裏面側から半導体基板２７が薄くされる（ステップＳ１３）。半導体基板２７の薄化は、たとえば、一定の厚さまで研削（バックグラインド）し、その後は鏡面仕上げを兼ねて、エッチングによって最終の厚さまで薄くしてもよい。
次の工程は、ｎ^＋型バッファ層２９およびｐ⁻型コレクタ層２８のインプラ工程である。この工程では、まず、半導体基板２７の裏面側から、第１エネルギ（たとえば、１２００ｋｅＶ程度）でｎ型不純物（たとえばＰ（リン））が注入され（ステップＳ１４）、続けて第１エネルギよりも低い第２エネルギ（たとえば、６００ｋｅＶ程度）でｎ型不純物が注入される（ステップＳ１５）。さらに、半導体基板２７の裏面側から、ｎ^＋型バッファ層２９のときによりも低いエネルギでｐ型不純物（たとえばＢ（ホウ素））が注入される（ステップＳ１６）。

【0042】

不純物の注入後、ｎ^＋型バッファ層２９およびｐ⁻型コレクタ層２８内の不純物を活性化させるアニール工程（第１アニール処理工程）が行われる（ステップＳ１７）。このアニール処理は、たとえば、照射エネルギ密度（第１エネルギ密度）が１Ｊ／ｃｍ^２〜３Ｊ／ｃｍ^２のレーザアニール（第１レーザアニール工程）によって行われてもよい。
次に、半導体基板２７の裏面側から、欠陥層３５の形成のための粒子照射が行われる。この実施形態では、^４Ｈｅが照射される（ステップＳ１８）。なお、このときに照射される粒子としては、前述したように、^４Ｈｅの他、^３Ｈｅ、Ｈ、Ｐ、Ｆ、Ａｒ、Ａｓ、ＳｂおよびＳｉの少なくとも一種の粒子であってもよい。また、照射装置としては、たとえば、イオン注入装置、サイクロトロンまたはバンデグラフを使用できる。

【0043】

次に、ヘリウムを活性化させるアニール工程（第２アニール処理工程）が行われる（ステップＳ１９）。このアニール処理は、ｎ^＋型バッファ層２９およびｐ⁻型コレクタ層２８のアニール処理よりも低温で行われる。より具体的には、ｎ^＋型バッファ層２９およびｐ⁻型コレクタ層２８のレーザアニールのときの照射エネルギ密度よりも低い照射エネルギ密度（第２エネルギ密度）でレーザアニール（第２レーザアニール工程）を行えばよい。このときの照射エネルギ密度は、たとえば、０．１Ｊ／ｃｍ^２〜０．５Ｊ／ｃｍ^２であってもよい。これにより、ｎ⁻型ドリフト層３０内に欠陥層３５が形成される。

【0044】

その後、たとえばスパッタ法によって半導体基板２７の裏面にコレクタメタル４２が形成され（ステップＳ２０）、半導体基板２７が個片化されることによって、スイッチング素子チップ２が得られる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。

【0045】

たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、スイッチング素子チップ２は、前述のトレンチゲート型ＩＧＢＴではなく、プレーナゲート型ＩＧＢＴを備えていてもよい。

【0046】

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

【実施例】

【0047】

次に、本発明を実施例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
＜試作品の作製＞
まず、以下で説明する特性比較に使用する試作品として、実施例１および参考例１，２に係る半導体装置を作製した。
（１）実施例１
実施例１の半導体装置は、図３Ａおよび図３Ｂの構造（基板厚さ＝６０μｍ、ゲートトレンチピッチＰ_１＝３．４μｍ、ゲートトレンチ深さＤ_１＝２．３μｍ）を有し、さらに、ｎ^＋型バッファ層２９の不純物濃度プロファイルが図４のプロファイル４３（ダブルピーク）である半導体装置とした。
（２）参考例１
参考例１の半導体装置は、基板厚さ＝７０μｍ、ゲートトレンチピッチＰ_１＝７．０μｍ、ゲートトレンチ深さＤ_１＝５．０μｍ、ｎ^＋型バッファ層２９の不純物濃度プロファイルが図４のプロファイル４６（シングルピーク）であり、ｎ型エンハンス層３１および欠陥層３５を備えていない点において、実施例１の半導体装置と異なる半導体装置とした。
（３）参考例２
参考例２の半導体装置は、ｎ型エンハンス層３１および欠陥層３５を備えていない点において、実施例１の半導体装置と異なる半導体装置とした。
（４）参考例３
参考例３の半導体装置は、欠陥層３５を備えていない点において、実施例１の半導体装置と異なる半導体装置とした。
＜特性評価＞
実施例１および参考例１，２，３の半導体装置の（１）耐圧、（２）ＶＣＥ（ｓａｔ）特性、（３）スイッチング特性および（４）効率特性を、それぞれ評価した。結果を、図６〜図１２に示す。

【0048】

図６は、参考例２に係る耐圧評価結果を示す図であり、同一のデバイスを経時間的に観察したものである。参考例２では、ゲートトレンチピッチＰ_１＝３．４μｍ、ゲートトレンチ深さＤ_１＝２．３μｍとし、基板厚さ＝６０μｍとしている一方、ｎ型エンハンス層３１および欠陥層３５を備えていない点において、実施例１の半導体装置と異なる半導体装置である。参考例２では、ブレイクダウン時の波形は図６の実線（ａ）のように発振が観察され、当該発振後、さらに図６の実線（ｂ）の波形が観察されることから、ブレイクダウン時に素子破壊が起きていることが確認された。このことから、単純に基板厚さを７０μｍから６０μｍへと約１５％削減するのみでは、ブレイクダウン時に十分な破壊耐量が得られていないことが明らかとなった。

【0049】

一方、図７は、実施例１の耐圧評価結果を示す図である。図７によれば、実施例１では、保障耐圧である６５０Ｖ以上の電圧で正常にブレイクダウンが観察されている。すなわち、ｎ^＋型バッファ層２９の不純物濃度プロファイルを図４のプロファイル４３のようにダブルピークとすることで、耐圧を保持し、ブレイクダウン時の破壊耐量を向上できていることが分かる。

【0050】

図８は、実施例１および参考例１，３のＶＣＥ（ｓａｔ）特性を示す図である。図８に示すように、実施例１および参考例３では、参考例１に比べて低ＶＣＥ（ｓａｔ）を達成できていることが分かる。これは、主に、基板厚さを約１５％削減し、ｎ型エンハンス層３１を備えた結果によるものと考えられる。一方、実施例１では参考例３とは異なりｎ⁻型ドリフト層３０に欠陥層３５が形成されているが、それにも関らず、参考例３とほぼ同等の低ＶＣＥ（ｓａｔ）を実現できた。これは、欠陥層３５が、電子線照射のようにウエハ全体に欠陥が生成して不要な欠陥が多い構造とは異なり、上記の実施形態に基づいてｎ⁻型ドリフト層３０に局所的に形成されているためであると考えられる。

【0051】

次の評価は、実施例１および参考例１，３のスイッチング特性である。図９〜図１１は、それぞれ、実施例１、参考例３および参考例１のスイッチング特性を示す図である。まず図１０と図１１とを比較して、図１０の参考例３では、図１１の参考例１よりも約４３％の電力損失を低減できることが分かる。そして、図９の実施例１では、その参考例３よりもさらに約２４％の電力損失を低減できており、参考例１からは約５７％も電力損失を低減できた。これは、欠陥層３５により、ｎ⁻型ドリフト層３０内において良好にキャリアライフタイム制御が行われているためであると考えられる。

【0052】

図１２は、実施例１および参考例１，３の効率特性を示す図である。この効率特性は、図１３に示すコンバータ回路のＩＧＢＴとして実施例１および参考例１，３の半導体装置を採用し、それぞれのＰＦＣ（Power Factor Correction）効率を求めた。図１２に示すように、参考例３では参考例１よりも約０．８％の効率を改善でき、実施例１では、その参考例３よりもさらに約０．３５％の効率を改善できており、参考例１からは約１．１５％も効率を改善できた。

【符号の説明】

【0053】

１ 半導体装置
２ スイッチング素子チップ
２５ ゲート電極
２７ 半導体基板
２８ ｐ⁻型コレクタ層
２９ ｎ^＋型バッファ層
３０ ｎ⁻型ドリフト層
３１ ｎ型エンハンス層
３２ ｐ⁻型ベース層
３３ ｎ^＋型エミッタ層
３５ 欠陥層
３６ ゲートトレンチ
３７ ゲート絶縁膜
４３ プロファイル
４４ 第１ピーク
４５ 第２ピーク
４７ プロファイル
４８ ピーク

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】