特許 6664811 ΔΣ変調器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6664811

(24)【登録日】2020年2月21日

(45)【発行日】2020年3月13日

(54)【発明の名称】ΔΣ変調器

(51)【国際特許分類】

   H03M 3/02 20060101AFI20200302BHJP

【ＦＩ】

   H03M3/02

【請求項の数】6

【全頁数】11

(21)【出願番号】特願2016-93948(P2016-93948)

(22)【出願日】2016年5月9日

(65)【公開番号】特開2017-204671(P2017-204671A)

(43)【公開日】2017年11月16日

【審査請求日】2019年1月17日

(73)【特許権者】

【識別番号】502350504

【氏名又は名称】学校法人上智学院

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100179062

【弁理士】

【氏名又は名称】井上 正

(74)【代理人】

【識別番号】100189913

【弁理士】

【氏名又は名称】鵜飼 健

(74)【代理人】

【識別番号】100199565

【弁理士】

【氏名又は名称】飯野 茂

(72)【発明者】

【氏名】和保 孝夫

【審査官】 太田 龍一

(56)【参考文献】

【文献】 米国特許出願公開第２０１３／０３１１４１２（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／００５５１３３（ＵＳ，Ａ１）

【文献】 特開平０５−３３５９４８（ＪＰ，Ａ）

【文献】 特開平０９−２８９４５１（ＪＰ，Ａ）

【文献】 特開平０７−０１３９４９（ＪＰ，Ａ）

【文献】 中国特許出願公開第１０４０２１４２０（ＣＮ，Ａ）

【文献】 Takao Waho，Analog-to-Digital Converters using not Multi-Level but Multi-Bit Feedback Paths，2017 IEEE 47th International Symposium on Multiple-Valued Logic，２０１７年 ５月２２日

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ ３／０２

(57)【特許請求の範囲】

【請求項1】

アナログ入力電圧および参照電圧を含む複数の信号の重み付き和をフィルタ処理し、フィルタ処理済信号を量子化することによって、第１のデジタル信号を生成する第１の要素ΔΣ変調器と、
前記アナログ入力電圧と、前記参照電圧と、前記第１のデジタル信号をデジタル／アナログ変換したアナログ帰還信号とを含む複数の信号の重み付き和をフィルタ処理し、フィルタ処理済信号を量子化することによって、第２のデジタル信号を生成する第２の要素ΔΣ変調器と
を具備する、ΔΣ変調器。

【請求項2】

前記第１の要素ΔΣ変調器および前記第２の要素ΔΣ変調器の入出力間を結ぶ１つ以上のフィードバック経路が、ホップフィールド型人工ニューラルネットワークのフィードバック経路と一致する、請求項１記載のΔΣ変調器。

【請求項3】

前記第１の要素ΔΣ変調器および前記第２の要素ΔΣ変調器の入出力間を結ぶ１つ以上のフィードバック経路が、非対称型人工ニューラルネットワークのフィードバック経路と一致する、請求項１記載のΔΣ変調器。

【請求項4】

前記第１の要素ΔΣ変調器および前記第２の要素ΔΣ変調器の入力信号は、２より小さい基数の冪乗で重み付けられ、
前記第１のデジタル信号および前記第２のデジタル信号は冗長数系である、
請求項１記載のΔΣ変調器。

【請求項5】

前記第１のデジタル信号および前記第２のデジタル信号のビット数は、それぞれ１ビットである、請求項１乃至請求項４のいずれか１項記載のΔΣ変調器。

【請求項6】

前記アナログ入力電圧および前記参照電圧を含む複数の信号の重み付き和をフィルタ処理し、フィルタ処理済信号を量子化することによって、第３のデジタル信号を生成する第３の要素ΔΣ変調器と、
前記アナログ入力電圧と、前記参照電圧と、前記第３のデジタル信号をデジタル／アナログ変換したアナログ帰還信号とを含む複数の信号の重み付き和をフィルタ処理し、フィルタ処理済信号を量子化することによって、第４のデジタル信号を生成する第４の要素ΔΣ変調器と
をさらに具備する、請求項１乃至請求項４のいずれか１項記載のΔΣ変調器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ΔΣ変調技術に関する。

【背景技術】

【0002】

デジタル集積回路技術の進展に伴い、現在では情報処理の大部分がデジタル領域で行われている。しかしながら、例えば、温度、光、音などの物理量はアナログ領域で表現される。故に、このようなアナログ量をデジタル領域で処理可能とするためのアナログ／デジタル変換技術が、特に情報処理分野ならびに通信分野において重要性を増している。一般的には、図１に例示されるように、アナログ入力をアナログ／デジタル変換器１０によってデジタル化し、得られたデジタル信号に対して所望の信号処理をデジタル信号処理部２０によって施し、処理済のデジタル信号を必要に応じてデジタル／アナログ変換器３０によってアナログ化することでアナログ出力が得られる。

【0003】

アナログ／デジタル変換器は、例えばフラッシュ型、パイプライン型、逐次比較型、ΔΣ型などの様々な方式で実現されている。このうち、ΔΣ型アナログ／デジタル変換器は、他の方式のアナログ／デジタル変換器に比べて、高分解能動作が可能である、ならびに、アナログ素子のばらつきに起因するアナログ／デジタル変換性能の劣化をデジタル信号処理技術を用いて低減可能である、などの利点がある。このため、ΔΣ型アナログ／デジタル変換器の研究開発は近年盛んであり、その用途は機器制御、デジタルオーディオ、センサネットワークなど多岐に亘っている。

【0004】

図２に例示されるように、ΔΣ型アナログ／デジタル変換器１００はＮビットΔΣ変調器１１０およびデジタルフィルタ１２０を含み、このうちＮビットΔΣ変調器１１０がΔΣ型アナログ／デジタル変換器の性能を大きく左右する。ＮビットΔΣ変調器１１０は、アナログ入力信号を高サンプリングレートのＮビット（典型的には、１ビットまたは少数ビット）デジタル信号へと変換する。デジタルフィルタ１２０は、このＮビットデジタル信号列のダウンサンプリング（間引き）を行うことで、ナイキストレートのデジタル信号を生成する。

【0005】

ΔΣ型アナログ／デジタル変換器の分解能を向上させるためには、（１）ΔΣ変調器に含まれるループフィルタの次数を高める、（２）ΔΣ変調器における（オーバー）サンプリング周波数を高める、（３）ΔΣ変調器の出力デジタル信号のビット数を増やす、などが有効であることが知られている。

【0006】

しかしながら、上記（１）に関して、ループフィルタの次数を高くすると、回路動作を安定化させることが困難になるという問題が生じる。上記（２）に関して、半導体部品の動作周波数には上限があり、利用可能なサンプリング周波数もこれによって制約される。上記（３）に関して、ΔΣ変調器の出力デジタル信号のビット数をＮにするためには、ΔΣ変調器に含まれる量子化器を構成するために２^Ｎ個の比較器が必要となる。

【0007】

例えば図３に示されるように、２ビットデジタル信号を出力できるΔΣ変調器に含まれる２ビット量子化器は、４個の比較器を必要とする。現実には、許容される回路規模および消費電力は有限であるから、ΔΣ変調器の出力デジタル信号のビット数にも事実上の上限がある。

【先行技術文献】

【非特許文献】

【0008】

【非特許文献1】Ｄ． Ｔａｎｋ， Ｊ． Ｊ． Ｈｏｐｆｉｅｌｄ， “Ｓｉｍｐｌｅ ‘ｎｅｕｒａｌ’ ｏｐｔｉｍｉｚａｔｉｏｎ ｎｅｔｗｏｒｋｓ： Ａｎ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ， ｓｉｇｎａｌ ｄｅｃｉｓｉｏｎ ｃｉｒｃｕｉｔ， ａｎｄ ａ ｌｉｎｅａｒ ｐｒｏｇｒａｍｍｉｎｇ ｃｉｒｃｕｉｔ，” ＩＥＥＥ Ｔｒａｎｓ． Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， ｖｏｌ．３３， ｎｏ．５， ｐｐ．５３３−５４１， Ｍａｙ １９８６．

【非特許文献2】Ｒｉｃｈａｒｄ Ｓｃｈｒｅｉｅｒ， Ｇａｂｏｒ Ｃ．Ｔｅｍｅｓ， “Ｕｎｄｅｒｓｔａｎｄｉｎｇ Ｄｅｌｔａ−Ｓｉｇｍａ Ｄａｔａ Ｃｏｎｖｅｒｔｅｒｓ，” Ｗｉｌｅｙ−ＩＥＥＥ Ｐｒｅｓｓ， ２００４ （日本語訳「ΔΣ型アナログ／デジタル変換器入門」 和保 孝夫・安田 彰 監訳丸善 ２００８年）

【非特許文献3】Ｇ． Ａｖｉｔａｂｉｌｅ， Ｍ． Ｆｏｒｔｉ， Ｓ． Ｍａｎｅｔｔｉ， Ｍ． Ｍａｒｉｎｉ， “Ｏｎ ａ ｃｌａｓｓ ｏｆ ｎｏｎｓｙｍｍｅｔｒｉｃａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ ｗｉｔｈ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＡＤＣ，” ＩＥＥＥ Ｔｒａｎｓ． Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， ｖｏｌ． ３８， ｎｏ． ２， ｐｐ． ２０２−２０９， Ｆｅｂ １９９１．

【非特許文献4】Ｕ． Ｉｓｈｉｄａ， Ｙ． Ｙａｍａｚａｋｉ ａｎｄ Ｔ． Ｗａｈｏ， “Ｎｏｎ−Ｂｉｎａｒｙ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ Ｂａｓｅｄ ｏｎ Ａｍｏｅｂａ−Ｉｎｓｐｉｒｅｄ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ，” Ｐｒｏｃ． ４５ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｍｕｌｔｉｐｌｅ−Ｖａｌｕｅｄ Ｌｏｇｉｃ， ｐｐ． １０３ − １０８， Ｍａｙ ２０１５．

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明は、ΔΣ変調器の出力デジタル信号のビット数の向上に伴う回路規模および消費電力の増分を抑制することを目的とする。

【課題を解決するための手段】

【0010】

本発明の一態様に係るΔΣ変調器は、第１の要素ΔΣ変調器と、第２の要素ΔΣ変調器とを含む。第１の要素ΔΣ変調器は、アナログ入力電圧および参照電圧を含む複数の信号の重み付き和をフィルタ処理し、フィルタ処理済信号を量子化することによって、第１のデジタル信号を生成する。第２の要素ΔΣ変調器は、アナログ入力電圧と、参照電圧と、第１のデジタル信号をデジタル／アナログ変換したアナログ帰還信号とを含む複数の信号の重み付き和をフィルタ処理し、フィルタ処理済信号を量子化することによって、第２のデジタル信号を生成する。

【図面の簡単な説明】

【0011】

【図1】アナログ／デジタル変換器の使用例を概念的に示す図。

【図2】ΔΣ型アナログ／デジタル変換器の典型例を示すブロック図。

【図3】２ビットデジタル信号を出力するΔΣ変調器を例示するブロック図。

【図4】第１の実施形態に係るΔΣ変調器を例示するブロック図。

【図5】図４の要素ΔΣ変調器を例示するブロック図。

【図6】第１の実施形態に係るΔΣ変調器を例示するブロック図。

【図7】第２の実施形態に係るΔΣ変調器を例示するブロック図。

【図8】第１の実施形態に係るΔΣ変調器において使用される重みを例示する図。

【図9】第２の実施形態に係るΔΣ変調器において使用される重みを例示する図。

【図10】ホップフィールド型人工ニューラルネットワーク（Ｈ−ＡＮＮ；Ｈｏｐｆｉｅｌｄ−Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）を用いたアナログ／デジタル変換器の入出力特性を例示するグラフ。

【図11】図６のΔΣ変調器を含んだアナログ／デジタル変換器の入出力特性を例示するグラフ。

【図12】第３の実施形態に係るΔΣ変調器において使用される重みを例示する図。

【発明を実施するための形態】

【0012】

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。例えば、複数の同一または類似の要素が存在する場合に、各要素を区別せずに説明するために共通の符号を用いることがあるし、各要素を区別して説明するために当該共通の符号に加えて枝番号を用いることもある。

【0013】

（第１の実施形態）
第１の実施形態に係るΔΣ変調器の一例が図４に示される。図４のΔΣ変調器は、４ビットのデジタル信号を出力することができる。図４のΔΣ変調器は、それぞれ１ビットのデジタル信号を出力できる４つの要素ΔΣ変調器３１０−１，３１０−２，３１０−３，３１０−４を含む。

【0014】

各要素ΔΣ変調器３１０は、アナログ入力電圧（Ｖ_ｉｎ）と、参照電圧（Ｖ_ｒｅｆ）と、他の３つの要素ΔΣ変調器３１０からフィードバックされるデジタル信号をデジタル／アナログ変換したアナログ帰還信号との重み付き和を入力する。

【0015】

なお、アナログ帰還信号を生成するためのデジタル／アナログ変換は、例えばフィードバック経路上に配置される図示されないデジタル／アナログ変換器によって行われてもよいし、要素ΔΣ変調器３１０に内蔵される自己帰還用のデジタル／アナログ変換器（例えば、図５のデジタル／アナログ変換器３１３）によって行われてもよい。後者の場合には、内蔵のデジタル／アナログ変換器は、アナログ帰還信号を、自己だけでなく他のΔΣ変調器３１０へも出力することになる。

【0016】

なお、図４またはその他の図面において、各要素ΔΣ変調器３１０（または他の符号）の入力経路上に設けられた黒丸は、当該黒丸にて交差する信号線に対応する信号が重み付き和の対象であることを示している。重み付き加算は、例えばスイッチトキャパシタ回路を用いて実現されてよい。

【0017】

本実施形態に係るΔΣ変調器において、相異なる要素ΔΣ変調器の入出力間を結ぶフィードバック経路は、Ｈ−ＡＮＮのフィードバック経路に一致する。但し、Ｈ−ＡＮＮ以外の任意の他のＡＮＮのフィードバック経路を参考に、ΔΣ変調器のフィードバック経路が設計されてもよい。

【0018】

各信号に与えられる重みは、例えば、非特許文献１、非特許文献３および非特許文献４などを参考に定めることができる。図８は、本実施形態に係るΔΣ変調器において使用可能な重みを例示しており、これらはＨ−ＡＮＮにおいて用いられる重みと一致する。

【0019】

図８および後述される図９および図１２において、Ｖ’_ｙ５はＭＳＢに対応する要素ΔΣ変調器の入力信号を表し、Ｖ’_ｙ４は第２位ビットに対応する要素ΔΣ変調器の入力信号を表し、Ｖ’_ｙ３は第３位ビットに対応する要素ΔΣ変調器の入力信号を表し、Ｖ’_ｙ２は第４位ビットに対応する要素ΔΣ変調器の入力信号を表し、Ｖ’_ｙ１は第５位ビットに対応する要素ΔΣ変調器の入力信号を表し、Ｖ’_ｙ０はＬＳＢ（第６位ビット）に対応する要素ΔΣ変調器の入力信号を表す。

【0020】

また、Ｖ_ｘ５はＭＳＢに対応する要素ΔΣ変調器からのアナログ帰還信号を表し、Ｖ_ｘ４は第２位ビットに対応する要素ΔΣ変調器からのアナログ帰還信号を表し、Ｖ_ｘ３は第３位ビットに対応する要素ΔΣ変調器からのアナログ帰還信号を表し、Ｖ_ｘ２は第４位ビットに対応する要素ΔΣ変調器からのアナログ帰還信号を表し、Ｖ_ｘ１は第５位ビットに対応する要素ΔΣ変調器からのアナログ帰還信号を表し、Ｖ_ｘ０はＬＳＢ（第６位ビット）に対応する要素ΔΣ変調器からのアナログ帰還信号を表す。

【0021】

各要素ΔΣ変調器３１０は、入力信号をフィルタ処理し、フィルタ処理済信号を１ビットに量子化することによってデジタル信号を生成する。具体的には、要素ΔΣ変調器３１０−１が最上位ビット（ＭＳＢ）に対応するデジタル信号を生成し、要素ΔΣ変調器３１０−４が最下位ビット（ＬＳＢ）に対応するデジタル信号を生成する。各要素ΔΣ変調器３１０は、このデジタル信号を図示されない後段（例えば、デジタルフィルタ）へと出力する。さらに、各要素ΔΣ変調器３１０は、他の３つの要素ΔΣ変調器３１０へとフィードバックする。

【0022】

要素ΔΣ変調器３１０の一例が図５に示される。図５の要素ΔΣ変調器３１０は、ループフィルタ３１１と、比較器３１２と、デジタル／アナログ変換器（ＤＡＣ；Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）３１３とを含む。

【0023】

ループフィルタ３１１は、前述の重み付き和に相当するアナログ信号と併せて、デジタル／アナログ変換器３１３からのアナログ自己帰還信号とを受け取る。ループフィルタ３１１は、入力信号（のうちのフィードバック信号成分）に含まれる量子化雑音を抑圧するフィルタ処理を行う。ループフィルタ３１１は、例えば、積分器を用いた低域通過型フィルタを含むものであってもよい。ループフィルタ３１１は、フィルタ処理済信号を比較器３１２へと出力する。

【0024】

比較器３１２は、ループフィルタ３１１からフィルタ処理済信号を受け取り、当該信号の電圧を所定の閾値電圧と大小比較する。比較器３１２は、比較結果に応じて１ビットデジタル信号を生成する。すなわち、比較器３１２は、１ビット量子化器として機能する。比較器３１２は、１ビットデジタル信号を図示されない後段（例えば、デジタルフィルタ）へと出力する。さらに、比較器３１２は、少なくとも自己の要素ΔΣ変調器３１０のループフィルタ３１１へのフィードバックのために、１ビットデジタル信号をデジタル／アナログ変換器３１３へと出力する。

【0025】

デジタル／アナログ変換器３１３は、比較器３１２から１ビットデジタル信号を受け取り、当該信号をアナログ帰還信号へと変換する。デジタル／アナログ変換器３１３は、アナログ（自己）帰還信号をループフィルタ３１１へと出力する。さらに、前述のように、アナログ帰還信号は、他の要素ΔΣ変調器３１０へと出力されてもよい。

【0026】

図４に例示されるように、本実施形態に係るΔΣ変調器は、１ビットのデジタル信号を出力できる要素ΔΣ変調器を複数備えることで、マルチビット（２ビット以上）のデジタル信号の出力を可能とする。そして、図５に例示されるように、各要素ΔΣ変調器に含まれる比較器の個数は１つである。すなわち、本実施形態に係るΔΣ変調器によれば、Ｎビットのデジタル信号を出力できるようにするために必要な比較器の個数はＮ個である。例えば、４ビットのデジタル信号を出力できるようにするために、従来のΔΣ変調器は１６（＝２^４）個の比較器を必要としたが、本実施形態に係るΔΣ変調器は４個の比較器を必要とするに過ぎない。

【0027】

本実施形態に係るΔΣ変調器のさらなる例が図６に示される。図６のΔΣ変調器は２ビットのデジタル信号を出力することができる。図６のΔΣ変調器は、それぞれ１ビットのデジタル信号を出力できる２つの要素ΔΣ変調器４１０−１，４１０−２を含む。図６のΔΣ変調器において各信号に与えられる重みは、Ｈ−ＡＮＮにおいて使用される重みと同一である。

【0028】

従来のＨ−ＡＮＮを用いたアナログ／デジタル変換器は、図６のΔΣ変調器に含まれる要素ΔΣ変調器４１０−１，４１０−２をそれぞれ人工ニューロンに置き換えた構成に相当する。この人工ニューロンの入出力特性は、シグモイド関数で表すことができる。この比較例に係るアナログ／デジタル変換器の入出力特性を図１０に例示する。

【0029】

図１０の入出力特性は、ヒステリシスが生じており、増加方向と減少方向とで軌跡が異なっていることを確認できる。このため、例えば、増加方向の１．５〜２．０の範囲、ならびに、減少方向の１．５〜１．０の範囲で、特に大きな量子化誤差が見られる。このヒステリシスは、目的関数に含まれる局所解（エネルギー関数の極小値）の影響で初期値に依存して収束解が異なってしまうことにより発生する。

【0030】

他方、図６のΔΣ変調器を含んだアナログ／デジタル変換器（例えば、図６のΔΣ変調器の後段にデジタルフィルタを接続した構成）の入出力特性を図１１に例示する。第１に、図１１の入出力特性において、図１０のようなヒステリシスは生じていない。要素ΔΣ変調器４１０−１，４１０−２が高サンプリングレートな１ビット信号を出力するので初期値が分散し、ヒステリシスは消滅したと考えられる。第２に、図１１の入出力特性は、図１０の入出力特性の分解能（２ビット）と比べてはるかに分解能が高く、略線形であることを確認できる。要素ΔΣ変調器４１０−１，４１０−２の持つノイズシェーピング特性により、入力信号帯域における量子化雑音が低減するので、当該要素ΔΣ変調器４１０−１，４１０−２が出力する２ビット信号を図示されないデジタルフィルタによってフィルタ処理すれば、概ね１０ビット以上の分解能のデジタル信号を得ることができる。

【0031】

以上説明したように、第１の実施形態に係るΔΣ変調器は、１ビットのデジタル信号を出力できる要素ΔΣ変調器を複数備え、相異なる要素ΔΣ変調器の入出力間にＨ−ＡＮＮのフィードバック経路と同じフィードバック経路を持つ。従って、このΔΣ変調器によれば、Ｎ個の比較器を用いてＮビットのデジタル信号を出力することができる。すなわち、マルチビット化に伴う回路規模および消費電力の増大を抑制することができる。また、このΔΣ変調器のようなマルチビットΔΣ変調器は、１ビットΔΣ変調器に比べて、同一分解能を達成するための動作周波数を低くすることができるので、低消費電力に構成することができる。故に、このΔΣ変調器を含んだアナログ／デジタル変換器は、センサネットワーク、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）などに必要となる超低消費電子ノードへの利用が可能であるため、高い商業的価値が期待できる。

【0032】

さらに、第１の実施形態に係るΔΣ変調器を含んだアナログ／デジタル変換器は、従来のＨ−ＡＮＮを用いたアナログ／デジタル変換器に比べて、少なくとも、ヒステリシスが発生せず、かつ、ノイズシェーピング特性を利用できる点で異なる。すなわち、このΔΣ変調器を含んだアナログ／デジタル変換器は、従来のＨ−ＡＮＮを用いたアナログ／デジタル変換器に比べて、量子化雑音を抑制し、かつ、高分解能を実現することができる。

【0033】

なお、第１の実施形態に係るΔΣ変調器に含まれる複数の要素ΔΣ変調器は１ビットではなく２ビット以上のデジタル信号を出力してもよい。例えば４ビットのデジタル信号を出力できるΔΣ変調器を、それぞれ２ビットのデジタル信号を出力できる２つの要素ΔΣ変調器を用いて実現することもできる。このような場合にも、４ビット量子化器を用いる場合に比べて、比較器の個数を削減することができる。

【0034】

（第２の実施形態）
第２の実施形態に係るΔΣ変調器の一例が図７に示される。図７のΔΣ変調器は、４ビットのデジタル信号を出力することができる。図７のΔΣ変調器は、それぞれ１ビットのデジタル信号を出力できる４つの要素ΔΣ変調器５１０−１，５１０−２，５１０−３，５１０−４を含む。

【0035】

各要素ΔΣ変調器５１０は、アナログ入力電圧（Ｖｉｎ）と、参照電圧（Ｖｒｅｆ）と、自己よりも上位のビットに対応する他の０〜３つの要素ΔΣ変調器５１０によって生成されたデジタル信号をデジタル／アナログ変換したアナログ帰還信号との重み付き和を入力する。すなわち、最上位ビットに対応する要素ΔΣ変調器５１０−１は、アナログ入力電圧（Ｖｉｎ）および参照電圧（Ｖｒｅｆ）の重み付き和を入力し、最下位ビットに対応する要素ΔΣ変調器５１０−４は、アナログ入力電圧（Ｖｉｎ）と、参照電圧（Ｖｒｅｆ）と、要素ΔΣ変調器５１０−１，５１０−２，５１０−３によって生成されたデジタル信号をデジタル／アナログ変換したアナログ帰還信号との重み付き和を入力する。

【0036】

本実施形態に係るΔΣ変調器において、相異なる要素ΔΣ変調器の入出力間を結ぶ１つ以上のフィードバック経路は、非対称型ＡＮＮのフィードバック経路に一致する。但し、非対称型ＡＮＮ以外の任意の他のＡＮＮのフィードバック経路を参考に、ΔΣ変調器のフィードバック経路が設計されてもよい。図９は、本実施形態に係るΔΣ変調器において使用可能な重みを例示しており、これらは非対称型ＡＮＮにおいて用いられる重みと一致する。

【0037】

以上説明したように、第２の実施形態に係るΔΣ変調器は、１ビットのデジタル信号を出力できる要素ΔΣ変調器を複数備え、相異なる要素ΔΣ変調器の入出力間に非対称型ＡＮＮのフィードバック経路と同じフィードバック経路を持つ。従って、このΔΣ変調器によれば、第１の実施形態に係るΔΣ変調器と同一または類似の効果を得ることができる。なお、非対称型ＡＮＮの利点の１つは、Ｈ−ＡＮＮに関して説明された局所解に起因する問題を回避できる（すなわち、回路動作が安定である）ことである。本実施形態に係るΔΣ変調器によれば、係る利点に加えて、ノイズシェーピング特性による入力信号帯域における量子化雑音の低減効果も得ることができる。

【0038】

（第３の実施形態）
第３の実施形態に係るΔΣ変調器は、２より小さい基数（例えば、１．７）の冪乗に等しい重みを使用する。このΔΣ変調器は、冗長数系のデジタル信号を出力する。従って、このΔΣ変調器によれば、２進数系に限らず任意の冗長数系（基数が２未満）において、前述の第１の実施形態または第２の実施形態と同一または類似の効果を得ることができる。このΔΣ変調器において使用可能な重みが図１２に例示される。

【0039】

（第４の実施形態）
第４の実施形態に係るΔΣ変調器は、前述の第１の実施形態乃至第３の実施形態に係るΔΣ変調器を要素ΔΣ変調器として用いる。すなわち、本実施形態に係るΔΣ変調器は、前述の第１乃至第３の実施形態に係るΔΣ変調器を、入れ子状に多層化した構成に相当する。

【0040】

例えば、本実施形態に係るΔΣ変調器は、１６ビットのデジタル信号を出力することができ、それぞれ４ビットのデジタル信号を出力できる４個の要素ΔΣ変調器を備える。これらの要素ΔΣ変調器は、例えば図４に例示されるΔΣ変調器であってよい。

【0041】

本実施形態に係るΔΣ変調器は、前述の第１の実施形態乃至第３の実施形態に係るΔΣ変調器によって同程度のマルチビット化を実現する場合に比べて、フィードバック経路を簡単化できるという利点がある。

【0042】

上述の実施形態は、本発明の概念の理解を助けるための具体例を示しているに過ぎず、本発明の範囲を限定することを意図されていない。実施形態は、本発明の要旨を逸脱しない範囲で、様々な構成要素の付加、削除または転換をすることができる。

【符号の説明】

【0043】

１０・・・アナログ／デジタル変換器
２０・・・デジタル信号処理部
３０，３１３・・・デジタル／アナログ変換器
１００・・・ΔΣ型アナログ／デジタル変換器
１１０・・・ＮビットΔΣ変調器
１２０・・・デジタルフィルタ
３１０，４１０，５１０・・・要素ΔΣ変調器
３１１・・・ループフィルタ
３１２・・・比較器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】