特許第6665083号(P6665083)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6665083振幅リミッタにおける容量性負荷の誘導性隔離
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6665083
(24)【登録日】2020年2月21日
(45)【発行日】2020年3月13日
(54)【発明の名称】振幅リミッタにおける容量性負荷の誘導性隔離
(51)【国際特許分類】
   H03G 11/00 20060101AFI20200302BHJP
   H03K 17/08 20060101ALI20200302BHJP
   H01L 21/822 20060101ALI20200302BHJP
   H01L 27/04 20060101ALI20200302BHJP
【FI】
   H03G11/00 002
   H03K17/08 C
   H01L27/04 H
【請求項の数】16
【全頁数】11
(21)【出願番号】特願2016-505496(P2016-505496)
(86)(22)【出願日】2014年3月19日
(65)【公表番号】特表2016-517233(P2016-517233A)
(43)【公表日】2016年6月9日
(86)【国際出願番号】US2014031206
(87)【国際公開番号】WO2014153400
(87)【国際公開日】20140925
【審査請求日】2017年3月18日
(31)【優先権主張番号】13/847,261
(32)【優先日】2013年3月19日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ロバート シー タフト
(72)【発明者】
【氏名】アレクサンデル ボデム
【審査官】 竹内 亨
(56)【参考文献】
【文献】 特開2011−045157(JP,A)
【文献】 米国特許出願公開第2002/0121924(US,A1)
【文献】 特開2005−167049(JP,A)
【文献】 米国特許出願公開第2005/0135026(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H03G 11/00−11/08
H03K 17/00−17/70
H01L 21/822
H01L 27/04
(57)【特許請求の範囲】
【請求項1】
入力過電圧保護を含む回路であって、
入力ノードで入力電圧信号を受信する回路要素と、
前記入力ノードに接続される第1の端子を有するインダクタと、
シャント回路であって、
前記入力ノードに接続される監視ノードと、
前記インダクタの第2の端子に接続され、前記入力ノードで受信される前記入力電圧信号に基づく過電圧電流を制御可能に受信するシャントノードと、
低インピーダンスノードと、
前記シャントノードと前記低インピーダンスノードとの間に結合される第1のトランジスタと、
前記監視ノードと前記第1のトランジスタの制御端子との間に結合され、前記監視ノードで前記入力電圧信号を監視し、前記入力電圧信号と基準電圧との間の電圧差が所定の電圧よりも大きいことを示す過電圧状態に応答して前記入力ノードから前記シャントノードを介した前記低インピーダンスノードへの前記過電圧電流のための過電圧電流経路を形成する制御回路と
を含む、前記シャント回路と、
を含む、回路。
【請求項2】
請求項1に記載の回路であって、
前記シャント回路が、前記シャント回路を選択的にイネーブル、ディセーブルにする少なくとも1つのトランジスタを更に含む、回路。
【請求項3】
請求項1に記載の回路であって、
前記制御回路が、前記監視ノードと前記第1のトレンジスタの制御端子との間に結合される第2のトランジスタを含み、前記基準電圧が前記第2のトランジスタの制御端子に印加される、回路。
【請求項4】
請求項に記載の回路であって、
前記シャント回路が、前記第2のトランジスタに前記基準電圧を供給する電圧生成回路を更に含む、回路。
【請求項5】
請求項に記載の回路であって、
前記インダクタの第2の端子に結合される入力終端インピーダンス整合抵抗を更に含む、回路。
【請求項6】
請求項に記載の回路であって、
前記インダクタの第2の端子に結合される入力終端インピーダンス整合抵抗を更に含む、回路。
【請求項7】
入力過電圧保護を含む回路であって、
入力ノードで入力電圧信号を受信する回路要素と、
シャント回路であって、
前記入力ノードに接続される監視ノードと、
前記入力ノードで受信した前記入力電圧信号に基づく誘導電流を制御可能に受信するシャントノードと、
低インピーダンスノードと、
前記シャントノードと前記低インピーダンスノードとの間に結合される第1のトランジスタと、
前記監視ノードと前記第1のトランジスタの制御端子との間に結合され、過電圧状態に応答して過電圧電流経路を形成するように前記第1のトランジスタを制御する制御回路であって
前記監視ノードと前記第1のトランジスタの制御端子との間に接続され、前記監視ノードにおける前記入力電圧信号に応答する第2のトランジスタと、
前記過電圧状態に対応する過電圧制御ポイントを確立するように前記第2のトランジスタの制御端子に接続される基準電圧回路要素であって、前記過電圧制御ポイントが前記過電圧状態に応答して前記過電圧電流経路を形成するように前記第1のトランジスタを制御する、前記基準電圧回路要素と、
を含む、前記制御回路と、
を含み、前記制御回路が、前記監視ノードで前記入力電圧信号を監視し、前記過電圧状態に応答して前記入力ノードから前記シャントノードと前記シャント回路とを介した前記低インピーダンスノードへの前記誘導電流のための前記過電圧電流経路を形成する、前記シャント回路と、
を含む、回路。
【請求項8】
入力ノードを介して受信される入力電圧信号のための入力過電圧保護を提供するのに適したシャント回路であって、
前記入力ノードに接続される監視ノードと、
前記入力ノードで受信された前記入力電圧信号に基づく誘導電流を制御可能に受信するシャントノードと、
低インピーダンスノードと、
第1のトランジスタであって、前記シャントノードに接続される第1の端子と、前記低インピーダンスノードに接続される第2の端子と、制御端子とを含む、前記第1のトランジスタと、
前記監視ノードと前記第1のトランジスタの制御端子との間に接続される制御回路要素であって、前記監視ノードにおける前記入力電圧信号を監視し、前記入力電圧信号と基準電圧との間の電圧差が所定の電圧よりも大きいことを示す過電圧状態に応答して前記入力ノードから前記シャントノードと前記第1のトランジスタとを介した前記低インピーダンスノードへの前記誘導電流のための過電圧電流経路を形成するように前記第1のトンラジスタを制御する、前記制御回路要素と、
を含む、シャント回路。
【請求項9】
請求項8に記載のシャント回路であって、
前記シャントノードがインダクタを介して前記入力ノードに結合される、シャント回路。
【請求項10】
請求項に記載のシャント回路であって、
前記インダクタを介して前記入力ノードに結合される入力終端インピーダンス整合抵抗を更に含む、シャント回路。
【請求項11】
入力ノードを介して受信される入力電圧信号のための入力過電圧保護を提供するのに適したシャント回路であって、
前記入力ノードに接続される監視ノードと、
前記入力ノードで受信された前記入力電圧信号に基づく誘導電流を制御可能に受信するシャントノードと、
低インピーダンスノードと、
第1のトランジスタであって、前記シャントノードに接続される第1の端子と、前記低インピーダンスノードに接続される第2の端子と、制御端子とを含む、前記第1のトランジスタと、
前記監視ノードと前記第1のトランジスタの制御端子との間に接続される制御回路要素であって、前記監視ノードにおける前記入力電圧信号を監視し、過電圧状態に応答して前記入力ノードから前記シャントノードと前記第1のトランジスタとを介した前記低インピーダンスノードへの前記誘導電流のための過電圧電流経路を形成するように前記第1のトンラジスタを制御する、前記制御回路要素と、
を含み、
前記制御回路要素が、
前記監視ノードと前記第1のトランジスタの制御端子との間に接続され、前記監視ノードにおける前記入力電圧信号に応答する第2のトランジスタと、
前記過電圧状態に対応する過電圧制御ポイントを確立するように前記第2のトランジスタの制御端子に接続される基準電圧回路要素であって、前記過電圧制御ポイントが前記過電圧状態に応答して前記過電圧電流経路を形成するように前記第1のトランジスタを制御する、前記基準電圧回路要素と、
を含む、シャント回路。
【請求項12】
請求項11に記載のシャント回路であって、
前記第1のトランジスタの制御端子と前記第2のトランジスタの制御端子とにそれぞれ接続される第3及び第4のトランジスタであって、前記シャント回路を選択的にディスエーブルするように構成される、前記第3及び第4のトランジスタを更に含む、シャント回路。
【請求項13】
システムであって、
入力ノードで入力電圧信号を受信するように構成される回路と、
前記入力ノードに接続されるインダクタと、
前記入力電圧信号を監視して前記入力電圧信号の過電圧状態を検出するシャント回路と、
を含み、
前記シャント回路が、
前記入力ノードに接続される監視ノードと、
前記インダクタを介して前記入力ノードに結合されるシャントノードと、
低インピーダンスノードと、
前記シャントノードと前記低インピーダンスノードとの間に接続される第1のトランジスタと、
前記監視ノードと前記第1のトランジスタの制御端子との間に結合され、前記入力電圧信号と基準電圧との間の電圧差が所定の電圧よりも大きいことを示す過電圧状態に応答して前記入力ノードから前記インダクタと前記シャントノードと前記第1のトランジスタとを介した前記低インピーダンスノードへの過電圧電流経路を形成するように前記第1のトランジスタを制御する、制御回路と、
を含む、システム。
【請求項14】
請求項13に記載のシステムであって、
前記インダクタを介して前記入力ノードに結合される入力終端インピーダンス整合抵抗を更に含む、システム。
【請求項15】
システムであって、
入力ノードで入力電圧信号を受信するように構成される回路と、
前記入力ノードに接続されるインダクタと、
前記入力電圧信号を監視して過電圧状態を検出するシャント回路と、
を含み、
前記シャント回路が、
前記入力ノードに接続される監視ノードと、
前記インダクタを介して前記入力ノードに結合されるシャントノードと、
低インピーダンスノードと、
前記シャントノードと前記低インピーダンスノードとの間に接続される第1のトランジスタと、
前記監視ノードと前記第1のトランジスタの制御端子との間に結合され、過電圧状態に応答して前記入力ノードから前記インダクタと前記シャントノードと前記第1のトランジスタとを介した前記低インピーダンスノードへの過電圧電流経路を形成するように前記第1のトランジスタを制御する、制御回路と、
を含み、
前記制御回路が、
前記監視ノードと前記第1のトランジスタの制御端子との間に接続され、前記監視ノードにおける前記入力電圧信号に応答する、第2のトランジスタと、
前記過電圧状態に対応する過電圧制御ポイントを確立するように前記第2のトランジスタの制御端子に接続される基準電圧回路要素であって、前記過電圧制御ポイントが前記過電圧状態に応答して前記過電圧電流経路を形成するように前記第1のトランジスタを制御する、前記基準電圧回路要素と、
を含む、システム。
【請求項16】
請求項15に記載のシステムであって、
前記第1のトランジスタの制御端子と前記第2のトランジスタの制御端子とにそれぞれ接続される第3及び第4のトランジスタであって、前記シャント回路を選択的にディスエーブルする、前記第3及び第4のトランジスタを更に含む、システム。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、信号振幅制限回路及びそれに関連する方法に関連する。
【背景技術】
【0002】
多くの回路は、その回路への入力信号に対する過電圧状態により損傷を受けることがある。そのため、このような過電圧状態から保護するために過電圧回路要素が含まれ得る。過電圧保護回路要素には、入力ノード上の過電圧状態を検出した際にオンに切り替わる種々のトランジスタの利用を含むものがある。シンクするためにこのようなトランジスタに要求され得る電流の量により、こういったトランジスタを比較的大きくすることが必要とされ得る。トランジスタが大きいと、そのトランジスタにより生じる寄生容量が大きくなる。大きな寄生容量は回路要素の帯域幅を制限し得、これは、高速データ信号にとって特に問題である。
【発明の概要】
【0003】
実装の幾つかは、インダクタ、及び第1及び第2のトランジスタを含む振幅リミッタ回路に向けられる。インダクタは、入力ノードに接続される第1の端子を有する。第1のトランジスタは、インダクタの第2の端子に接続され、接地にも接続される。第2のトランジスタは、入力ノードに、及び第1のトランジスタのゲートに接続される。入力ノード上に過電圧状態が形成されると、第2のトランジスタが導通され、それにより第1のトランジスタがオンになり、これは、入力ノードから、インダクタを介し、第1のトランジスタを介し、接地までの過電圧電流経路を形成させる。振幅リミッタのインダクタは、第1のトランジスタにより生じ得る如何なる寄生容量からも入力信号を隔離する。
【0004】
他の実装が、ホスト、及び入力信号の振幅を制限するため及び振幅制限された信号をホストに提供するための振幅リミッタに向けられる。振幅リミッタは、入力ノードに接続される第1の端子を有するインダクタを含む。振幅リミッタは更に、インダクタの第2の端子に接続される第1のトランジスタを含む。第1のトランジスタは接地にも接続される。第2のトランジスタは、入力ノードに及び第1のトランジスタのゲートに接続される。入力ノード上に過電圧状態が形成されるとき、第2のトランジスタが導通され、それにより第1のトランジスタがオンになり、これは、入力ノードから、インダクタを介し、第1のトランジスタを介し、接地までの過電圧電流経路を形成させる。
【図面の簡単な説明】
【0005】
図1】本開示の原理に従い、また、振幅リミッタ回路を含むシステムを示す。
【0006】
図2図1の振幅リミッタの一例を示す。
【0007】
図3図2の振幅リミッタ回路のより詳細な実装を示す。
【0008】
図4図2の振幅リミッタ回路のより詳細な実装を示す。
【発明を実施するための形態】
【0009】
本明細書に記載される例は、入力信号の振幅を制限する振幅リミッタに向けられる。図1は、トランスミッタ100が信号105をレシーバ110に送信するシステムを図示する。トランスミッタ100及びレシーバ110は、同じデバイスの一部であり得、或いは、異なるデバイスに実装されてもよい。幾つかの実装において、トランスミッタ100及びレシーバ110は、共通のシリコン基板に組み込まれ得るが、他の実装において共通のシリコン基板に組み込まれない場合もある。
【0010】
図示するように、レシーバ110は、ホスト130に結合される振幅リミッタ120を含む。ホスト130は、意図される機能性を備えたレシーバを提供し、ここでは、信号105をレシーバに提供するためのトランスミッタのため以外、トランスミッタ100及びレシーバ110により実装される機能性についてなんら制約は成されない。信号105は、シングルエンド信号又は差動信号であり得る。
【0011】
振幅リミッタ120は、トランスミッタ100から入力信号105を受け取り、入力信号の振幅を特定の閾値まで制限する。幾つかの実装において、振幅リミッタ120は入力信号を例えば2V未満にするべく制限するが、他の過電圧閾値も可能である。入力信号105の電圧振幅が所定の過電圧閾値を下回るようにすることによって、所定の過電圧閾値外の、入力信号105の電圧振幅の如何なる企図される偏差も振幅リミッタ120により制限され得る。振幅リミッタ120は、信号107により図示するように、振幅制限された入力信号105をホスト130に提供する。
【0012】
図2は振幅リミッタ120の一例を示す。幾つかの実装において、振幅リミッタ120は、シングルエンド信号の振幅を制限する。図2の実装は差動入力信号105に関し、図2は、正の差動入力信号の振幅を制限する振幅リミッタ120を示す。負の差動入力信号の振幅を制限するために、対応する振幅リミッタ120も提供され得る。
【0013】
図示するように、振幅リミッタ120は、インダクタL1、レジスタR1、及びシャント回路145を含む。入力信号105は入力ノード140において提供され、入力ノード140はまた、出力信号107をホスト130に提供する。つまり、入力ノードは、振幅制限されるべきトランスミッタからの信号105を受け取り、また、振幅制限された信号107自体でもある。インダクタL1は、入力ノード140に接続される第1の端子150を含む。インダクタL1の第2の端子152が、インピーダンスマッチングレジスタR1に及びシャント回路145に接続する。シャント回路145は、低インピーダンスノード146(例えば、接地)に接続する。シャント回路145はまた、入力信号105の電圧レベルを監視するように入力ノード140に接続する。
【0014】
シャント回路145が、入力ノード140上の電圧が過電圧閾値を超え始めていることを検出すると、シャント回路145は、入力ノード140から、インダクタL1を介し、シャント回路145を介し、低インピーダンスノード146までの過電圧電流経路160を形成させる。入力ノード140上の電圧が過電圧閾値を超え始めていない場合、過電圧状態がなく、過電圧電流経路160は形成されず、入力ノード140からシャント回路145を介してシャントされる電流はない。入力ノード140から低インピーダンスノード146への電流をシャントすることにより及び下記で更に詳細に説明するように、入力ノード上の電圧が過電圧閾値を超えないようにされる。
【0015】
シャント回路145により生じる寄生容量は、インダクタL1により本質的に隔離される。インダクタのインピーダンスは、増大するインピーダンスとともに増大する。そのため、比較的高いインピーダンスで、インダクタL1及びシャント回路145の寄生容量の直列結合の同等のインピーダンスは、インダクタL1により本質的に支配される。このように、シャント回路145の寄生容量の、入力信号105の帯域幅に対する影響は小さい。
【0016】
図3は、振幅リミッタ120の例示の回路の実装を示す。他の回路アーキテクチャも可能である。図3の例示の回路は、インダクタL1、トランジスタM1及びM2、及びレジスタR1〜R4を含む。図2のシャント回路145の一例を、トランジスタM1及びM2及びレジスタR2〜R4を含むように図3に図示する。図3の例において、トランジスタM1はNチャネル金属酸化物半導体(NMOS)トランジスタであり、トランジスタM2はPチャネルMOS(PMOS)トランジスタであるが、他の種類のトランジスタ及びドーピングの方式も実装され得る。
【0017】
上述のように、入力信号105は入力ノード140において提供され、入力ノード140はまた、出力信号107をホスト130に提供する。つまり、入力ノードは、振幅制限されるべきトランスミッタからの信号105を受け取り、また、振幅制限された信号107自体でもある。インダクタL1の第1の端子150は入力ノード140に接続される。インダクタL1の第2の端子152は、トランジスタM1のドレインD1に接続する。トランジスタM1のソースS1は、低インピーダンスノードに接続され、これは、図2(及び図3)の例において接地である。インダクタL1の第2の端子152は、図示するようにレジスタR1にも接続する。レジスタR1は、終端抵抗が用いられないか又は不適切に選択された終端抵抗が用いられた場合に起こり得る反射を一層良好に減衰するようにトランスミッタ100とインピーダンスマッチするように入力終端抵抗として機能するように選択される。
【0018】
レジスタR3及びR4は分圧器を形成し、ノード172上の分圧された電圧がトランジスタM2のゲートG2に提供される。トランジスタM2のソースS2は入力ノード140に接続する。トランジスタM2のドレインD2は、レジスタR2(これは接地に接続する)に、及び更にトランジスタM1のゲートG1に接続する。トランジスタM2のドレインD2、トランジスタM1のゲートG1、及びレジスタR2の間の接続点がノード175として示される。幾つかの実装において、トランジスタM2のソースS2は、入力ノード140ではなく、インダクタの第2の端子152に接続し得る。
【0019】
レジスタR3及びR4によって形成された分圧器からのノード172上の電圧は、振幅リミッタ110のための過電圧点(即ち、入力信号105の電圧振幅が、ホスト130のための最大定格を超える点)を判定するための基準電圧(VREF)である。トランジスタM2のゲートG2に提供されるノード172上の基準電圧に対する入力ノード140上の電圧が、トランジスタM2のためのゲート・ソース閾値電圧を超えるとき、トランジスタM2がオンとなる。そうではなく、ノード172における電圧に対して入力ノード140上の電圧がトランジスタM2の閾値電圧を下回る場合、トランジスタM2はオフのままである。入力ノード140上の電圧が過電圧状態でない通常システムオペレーションの間、トランジスタM2はオフである。トランジスタM2がオフであると、ノード175上の電圧は低くなり得、それによりトランジスタM1もオフにされる。そのため、通常システムオペレーション(過電圧状態なし)の間、トランジスタM1及びM2両方がオフであり、いずれかのトランジスタを介して電流が導通されない。
【0020】
しかし、入力ノード140上の電圧が、過電圧限界(トランジスタM2の閾値電圧に対し)を上回って増大し始めるとすぐ、トランジスタM2のソースS2及びゲートG2間の電圧は、トランジスタM2をオンにさせるように充分に高くされ得る。トランジスタM2がオンであると、入力ノード140からトランジスタM2及びレジスタR2を介して接地までの、電流経路157が形成される。その結果、トランジスタM1をオンにする程度に充分に大きい非ゼロ電圧がノード175上に形成される。トランジスタM1がオンになると、図3において過電圧電流経路160が形成される。入力ノード140からインダクタL1及びトランジスタM1を介して接地までの、過電圧電流経路160が形成される。インダクタL1及びトランジスタM1の電圧降下は、入力ノード140上の電圧として組み合わさる。そのため、入力ノード140上の入力電圧は2つの要因により影響を受ける。第1の要因は、トランスミッタ100により生成される入力信号105上の電圧である。第2の要因は、インダクタL1及びトランジスタM1の組み合わされた電圧である。インダクタL1及びトランジスタM1からの組み合わされた電圧は、トランスミッタにより生じる任意の競合を支配し、それにより、入力ノード140上の電圧が、インダクタL1及びトランジスタM1の組み合わされた電圧に制限される。インダクタL1及びトランジスタM1のための構成要素選択は、その結果の電圧が組み合わさってターゲット過電圧閾値を形成するように成される。
【0021】
概して、インダクタのインピーダンスは周波数と共に増大する。インダクタL1は2つの目的を果たす。第1に、インダクタL1はインダクタがない場合よりシステムに対する優れた帯域幅特性を確実にする。一層高い周波数では、レジスタR1と直列であるインダクタのインピーダンスは増大する。レジスタR1は入力終端レジスタであり、インダクタL1の周波数依存インピーダンスに起因して、有効入力終端抵抗は、入力信号105上の増大する周波数と共に増加する。
【0022】
第2に、インダクタL1のインピーダンスが周波数と共に増加するため、高周波数におけるインダクタL1の比較的高いインピーダンス(トランジスタM1からの寄生容量に比して)は効率的に、トランジスタM1により生じる如何なる寄生容量からも入力信号105を隔離する。インダクタL1と、寄生容量により生じるトランジスタM1との直列結合が、インダクタL1のインピーダンスに起因して比較的高いインピーダンスを有する。このように、通常システムオペレーション(過電圧状態なし)の間、振幅リミッタのトランジスタM1(これは、過電圧状態の間電流をシンクするために比較的大きい)からの寄生容量が有する、入力信号105の帯域幅に対する影響は、インダクタが用いられない場合よりもずっと小さい。
【0023】
図3においてVCMで示される電圧は、差動信号対の正及び負の信号間の同相電圧を指す。
【0024】
図3の例示の回路は2つのみのトランジスタを含む。しかし、他の例において2つより多いトランジスタが可能である。
【0025】
図4は振幅リミッタ110の別の実装を示す。図4の実装は、多くの点において図3の実装と同様である。原理の差は、トランジスタM3及びM4を含んでいる点である。トランジスタM3は好ましくはPMOSデバイスであり、トランジスタM4は好ましくはNMOSデバイスであるが、トランジスタM3及びM4は他の実装において異なっていてもよい。トランジスタM3のソース及びドレインが、分圧器レジスタR3及びR4と直列に接続される。トランジスタM4は、図示するようにノード175及び接地に接続する。トランジスタM3及びM4は、過電圧保護をディセーブルするように機能し、これは、そうでない場合振幅リミッタ110によって提供される。両方のトランジスタは同じ制御信号DISABLEにより制御されるが、個別のディセーブル信号も用いられ得る。DISABLE信号はホスト130によって制御され得る。
【0026】
振幅リミッタ110をアクティブにするため、DISABLE信号が論理低レベルにされる。DISABLEが低であると、トランジスタM3がオンであり、トランジスタM4がオフである。M3がオンであると、分圧器は、上述のように、ノード172上の分圧された電圧をトランジスタM2のゲートに提供する。DISABLE信号のための低状態に起因してオフであるトランジスタM4は、回路のオペレーションに対する如何なる効果も有さないようにされる。
【0027】
振幅リミッタ110の振幅制限機能性をディセーブルするため、DISABLE信号が(例えば、ホスト130により)論理高レベルにされる。DISABLEが高であると、トランジスタM3がオフであり、トランジスタM4がオンである。トランジスタM3がオフ状態にあると、正の供給電圧からレジスタR3を介して電流は流れず、その結果、ノード175上の電圧が高にされる。ノード172上の電圧を高レベルにすることにより、トランジスタM2は、入力ノード140上の過電圧状態に関わらずオンとならない。トランジスタM4がオン状態にある(及びそのソースが接地に接続される)場合、ノード175が低にされ、これも、トランジスタM1がオンにならないようにする。このように、入力ノード140上の過電圧状態の存在にも関わらず過電圧電流経路160は形成されない。
【0028】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
図1
図2
図3
図4