特許 6665100 差動遅延されたクロックによる変調

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6665100

(24)【登録日】2020年2月21日

(45)【発行日】2020年3月13日

(54)【発明の名称】差動遅延されたクロックによる変調

(51)【国際特許分類】

   H03C 3/00 20060101AFI20200302BHJP

【ＦＩ】

   H03C3/00 Z

【請求項の数】15

【全頁数】25

(21)【出願番号】特願2016-548641(P2016-548641)

(86)(22)【出願日】2015年1月28日

(65)【公表番号】特表2017-507568(P2017-507568A)

(43)【公表日】2017年3月16日

(86)【国際出願番号】US2015013245

(87)【国際公開番号】WO2015116655

(87)【国際公開日】20150806

【審査請求日】2018年1月5日

(31)【優先権主張番号】14/167,972

(32)【優先日】2014年1月29日

(33)【優先権主張国】US

【前置審査】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100112807

【弁理士】

【氏名又は名称】岡田 貴志

(72)【発明者】

【氏名】タルワルカー、ニランジャン・アナンド

(72)【発明者】

【氏名】カスツリア、サンジャイ

【審査官】 ▲高▼橋 徳浩

(56)【参考文献】

【文献】 米国特許出願公開第２００９／０１４９１５１（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１１／００４４４０４（ＵＳ，Ａ１）

【文献】 特開２０１３−１１５７００（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０１４６７５４（ＵＳ，Ａ１）

【文献】 特表２０１０−５０７９６５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０２７３４３６（ＵＳ，Ａ１）

【文献】 特開平０５−０８３５０２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｂ １／０４

Ｈ０３Ｃ３／００−Ｈ０３Ｃ９９／００

Ｈ０４Ｂ１／３８−Ｈ０４Ｂ１／４０

Ｈ０４Ｌ２７／００−Ｈ０４Ｌ２７／３８

(57)【特許請求の範囲】

【請求項1】

第１のクロック信号および第１のベースバンド信号を受信し、データストリームを表すために前記第１のベースバンド信号に含まれるデータ値に基づいて第１の遅延されたクロック信号を生成するように構成された第１の構成可能遅延ユニットと、
前記第１のクロック信号および前記第１のベースバンド信号を受信し、前記第１のベースバンド信号に含まれる前記データ値に基づいて第２の遅延されたクロック信号を生成するように構成された第２の構成可能遅延ユニット、ここにおいて、前記第２の遅延されたクロック信号は前記第１の遅延されたクロック信号と異なり、前記第１の遅延されたクロック信号を生成するための第１の遅延量は、前記第２の遅延されたクロック信号を生成するための第２の遅延量と異なる、と、
変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とを合成するように構成された合成器、ここにおいて、前記変調されたクロック信号に含まれるパルスのパルス幅は、前記第１のベースバンド信号に含まれる前記データ値が増加すると増加し、前記第１のベースバンド信号に含まれる前記データ値が減少すると減少し、前記パルス幅は、前記第１の遅延量と前記第２の遅延量との差に基づき、前記変調されたクロック信号は、正パルスと負パルスを含む、と、
を備えるデバイス。

【請求項2】

前記第１の構成可能遅延ユニットは、前記第１の遅延されたクロック信号を生成するために、前記第１の遅延量だけ前記第１のクロック信号を遅延させるようにさらに構成され、前記第１の遅延量は、前記第１のベースバンド信号に含まれる各データ値に基づく、請求項１に記載のデバイス。

【請求項3】

前記第２の構成可能遅延ユニットは、前記第２の遅延されたクロック信号を生成するために、前記第２の遅延量だけ前記第１のクロック信号を遅延させるようにさらに構成され、前記第２の遅延量は、前記第１のベースバンド信号に含まれる各データ値に基づく、請求項１または請求項２に記載のデバイス。

【請求項4】

前記合成器は、前記第１のベースバンド信号に含まれる各データ値に基づくパルス幅を有するパルスを含む前記変調されたクロック信号を生成するようにさらに構成される、請求項１に記載のデバイス。

【請求項5】

前記第１の遅延量および前記第２の遅延量は、前記第１のベースバンド信号に含まれる各データ値に基づく、請求項４に記載のデバイス。

【請求項6】

前記第１の遅延されたクロック信号を受信し、第１の増幅された遅延されたクロック信号を生成するように構成された第１のドライバと、
前記第２の遅延されたクロック信号を受信し、第２の増幅された遅延されたクロック信号を生成するように構成された第２のドライバと
をさらに備え、
前記合成器は、前記変調されたクロック信号を生成するために、前記第１の増幅された遅延されたクロック信号と前記第２の増幅された遅延されたクロック信号とを合成するようにさらに構成される、請求項１に記載のデバイス。

【請求項7】

前記第１の構成可能遅延ユニットと結合されたデジタルアナログ変換器をさらに備え、前記デジタルアナログ変換器は、前記第１のベースバンド信号を受信し、前記第１の構成可能遅延ユニットにアナログ信号を与えるように構成され、前記第１の構成可能遅延ユニットは、前記アナログ信号に少なくとも部分的に基づいて前記第１の遅延されたクロック信号を生成するようにさらに構成される、請求項１に記載のデバイス。

【請求項8】

前記合成器が、前記変調されたクロック信号を生成するために、前記第２の遅延されたクロック信号から前記第１の遅延されたクロック信号を減算することによって前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とを合成するようにさらに構成される、請求項１に記載のデバイス。

【請求項9】

第２のクロック信号および第２のベースバンド信号を受信し、前記第２のベースバンド信号に含まれるデータ値に基づいて第３の遅延されたクロック信号を生成するように構成された第３の構成可能遅延ユニットと、
前記第２のクロック信号および前記第２のベースバンド信号を受信し、前記第２のベースバンド信号に含まれる前記データ値に基づいて第４の遅延されたクロック信号を生成するように構成された第４の構成可能遅延ユニットと
をさらに備え、
前記合成器は、前記変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と、前記第２の遅延されたクロック信号と、前記第３の遅延されたクロック信号と、前記第４の遅延されたクロック信号とを合成するようにさらに構成される、請求項１に記載のデバイス。

【請求項10】

方法であって、
第１のクロック信号を受信することと、
第１のベースバンド信号を受信することと、
データストリームを表すために前記第１のベースバンド信号に含まれるデータ値と、前記第１のクロック信号と、に基づいて第１の遅延されたクロック信号を生成することと、
前記第１のベースバンド信号に含まれる前記データ値と前記第１のクロック信号とに基づいて第２の遅延されたクロック信号を生成すること、ここにおいて、前記第１の遅延されたクロック信号は前記第２の遅延されたクロック信号と異なり、前記第１の遅延されたクロック信号を生成するための第１の遅延量は、前記第２の遅延されたクロック信号を生成するための第２の遅延量と異なる、と、
変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とを合成すること、ここにおいて、前記変調されたクロック信号に含まれるパルスのパルス幅は、前記第１のベースバンド信号に含まれる前記データ値が増加すると増加し、前記第１のベースバンド信号に含まれる前記データ値が減少すると減少し、前記パルス幅は、前記第１の遅延量と前記第２の遅延量との差に基づき、前記変調されたクロック信号は、正パルスと負パルスを含む、と、
を備える方法。

【請求項11】

前記変調されたクロック信号は、前記第１のベースバンド信号に含まれる前記データ値が変動すると変動するパルス幅を有するパルスを含む、請求項１０に記載の方法。

【請求項12】

前記合成することは、前記変調されたクロック信号を生成するために、前記第２の遅延されたクロック信号から前記第１の遅延されたクロック信号を減算することをさらに備える、請求項１０に記載の方法。

【請求項13】

第２のクロック信号を受信することと、
第２のベースバンド信号を受信することと、
前記第２のベースバンド信号に含まれるデータ値と前記第２のクロック信号とに基づいて第３の遅延されたクロック信号を生成することと、
前記第２のベースバンド信号に含まれる前記データ値と前記第２のクロック信号とに基づいて第４の遅延されたクロック信号を生成することと
をさらに備え、
前記合成することは、前記変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と、前記第２の遅延されたクロック信号と、前記第３の遅延されたクロック信号と、前記第４の遅延されたクロック信号とを合成することをさらに備える、請求項１０に記載の方法。

【請求項14】

変調されたクロック信号を生成するための変調器を備えるシステムであって、前記変調器は、請求項１〜請求項９のうちのいずれか一項に記載のデバイスを備える、システム。

【請求項15】

コンピュータシステム上で実行されると、前記コンピュータシステムに、請求項１０〜請求項１３のいずれか一項に記載の方法を実行させるための命令を備える、コンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願
[0001]本出願は、２０１４年１月２９日に出願された米国出願第１４／１６７，９７２号の優先権の利益を主張する。

【0002】

[0002]本発明の主題の実施形態は、一般に通信の分野に関し、より詳細には、差動遅延クロック信号を使用して、変調された信号を生成することに関する。

【背景技術】

【0003】

[0003]変調技法は、一般に、ベースバンド信号およびキャリア信号を伴う。ベースバンド信号は、媒体を通じた送信を対象とする情報を含むことができる信号である。ベースバンド信号は、キャリア信号を変調して変調信号を生成するために使用され得る。ベースバンド信号からの情報を搬送する変調信号は、受信機に送信され得る。ベースバンド信号を用いてキャリア信号を変調するために、いくつかの変調技法が使用され得る。たとえば、アクセスポイントなどのワイヤレスデバイスは、ＩＥＥＥ８０２．１１仕様による直交周波数分割多重（ＯＦＤＭ）変調技法を使用して信号を変調することができる。ワイヤレスデバイスは、変調信号を生成するためのＯＦＤＭ変調器と、媒体を通じて変調信号を送信するための送信機とを含むことができる。

【0004】

[0004]変調信号を送信することは、特に、変調器をもつデバイス中に含まれ得る他の回路および構成要素と比較して、大量の電力を消費することがある。電力消費を低減するために、スイッチモード送信機など、より電力効率的である送信機設計がしばしば使用される。しかしながら、スイッチモード送信機のスイッチング性質は、本質的に複雑であり、一般的な信号変調技法を用いた容易な実装に向いていない。

【発明の概要】

【0005】

[0005]クロック変調器の様々な実施形態が開示される。いくつかの実施形態では、クロック変調器は、第１のクロック信号および第１のベースバンド信号を受信することができる。第１のクロック信号は、第１の遅延されたクロック信号および第２の遅延されたクロック信号を生成するために遅延され得る。各遅延されたクロック信号のための遅延量は、第１のベースバンド信号に基づき得る。第１の遅延されたクロック信号と第２の遅延されたクロック信号とは、変調されたクロック信号を生成するために合成され得る。

【0006】

[0006]いくつかの実施形態では、クロック変調器は、第１のクロック信号と、第２のクロック信号と、第１のベースバンド信号と、第２のベースバンド信号とを受信することができる。第２のクロック信号は、第１のクロック信号の位相シフトされたバージョンであり得る。第１のクロック信号は、第１および第２の遅延されたクロック信号を生成するために遅延され得、第２のクロック信号は、第３の遅延されたクロック信号および第４の遅延されたクロック信号を生成するために遅延され得る。第１の遅延されたクロック信号と、第２の遅延されたクロック信号と、第３の遅延されたクロック信号と、第４の遅延されたクロック信号とは、直交変調クロック信号を生成するために合成され得る。

【0007】

[0007]いくつかの実施形態では、デバイスは、第１のクロック信号および第１のベースバンド信号を受信し、第１のベースバンド信号に少なくとも部分的に基づいて第１の遅延されたクロック信号を生成するように構成された第１の構成可能遅延ユニットと、第１のクロック信号および第１のベースバンド信号を受信し、第１のベースバンド信号に少なくとも部分的に基づいて第２の遅延されたクロック信号を生成するように構成された第２の構成可能遅延ユニットと、ここにおいて、第２の遅延されたクロック信号は第１の遅延されたクロック信号と異なる、変調されたクロック信号を生成するために、第１の遅延されたクロック信号と第２の遅延されたクロック信号とを合成するように構成された合成器とを備える。

【0008】

[0008]いくつかの実施形態では、第１の構成可能遅延ユニットは、第１の遅延されたクロック信号を生成するために、第１の遅延量だけ第１のクロック信号を遅延させるようにさらに構成され、第１の遅延量は、第１のベースバンド信号に少なくとも部分的に基づく。

【0009】

[0009]いくつかの実施形態では、第２の構成可能遅延ユニットは、第２の遅延されたクロック信号を生成するために、第２の遅延量だけ第１のクロック信号を遅延させるようにさらに構成され、第２の遅延量は、第１のベースバンド信号に少なくとも部分的に基づく。

【0010】

[0010]いくつかの実施形態では、合成器は、第１のベースバンド信号に少なくとも部分的に基づくパルス幅を有するパルスを含む変調されたクロック信号を生成するようにさらに構成される。

【0011】

[0011]いくつかの実施形態では、パルス幅は、第１の遅延量と第２の遅延量との和に少なくとも部分的に基づき、第１の遅延量および第２の遅延量は、第１のベースバンド信号に少なくとも部分的に基づく。

【0012】

[0012]いくつかの実施形態では、本デバイスは、第１の遅延されたクロック信号を受信し、第１の増幅された遅延されたクロック信号を生成するように構成された第１のドライバと、第２の遅延されたクロック信号を受信し、第２の増幅された遅延されたクロック信号を生成するように構成された第２のドライバとをさらに備え、合成器は、変調されたクロック信号を生成するために、第１の増幅された遅延されたクロック信号と第２の増幅された遅延されたクロック信号とを合成するようにさらに構成される。

【0013】

[0013]いくつかの実施形態では、第１のドライバおよび第２のドライバは、スイッチモードドライバである。

【0014】

[0014]いくつかの実施形態では、本デバイスは、第１の構成可能遅延ユニットと結合されたデジタルアナログ変換器をさらに備え、デジタルアナログ変換器は、第１のベースバンド信号を受信し、第１の構成可能遅延ユニットにアナログ信号を与えるように構成され、第１の構成可能遅延ユニットは、アナログ信号に少なくとも部分的に基づいて第１の遅延されたクロック信号を生成するようにさらに構成される。

【0015】

[0015]いくつかの実施形態では、合成器は、変調されたクロック信号を生成するために、第２の遅延されたクロック信号から第１の遅延されたクロック信号を減算することによって第１の遅延されたクロック信号と第２の遅延されたクロック信号とを合成するようにさらに構成される。

【0016】

[0016]いくつかの実施形態では、本デバイスは、第２のクロック信号および第２のベースバンド信号を受信し、第２のベースバンド信号に少なくとも部分的に基づいて第３の遅延されたクロック信号を生成するように構成された第３の構成可能遅延ユニットと、第２のクロック信号および第２のベースバンド信号を受信し、第２のベースバンド信号に少なくとも部分的に基づいて第４の遅延されたクロック信号を生成するように構成された第４の構成可能遅延ユニットとをさらに備え、合成器は、変調されたクロック信号を生成するために、第１の遅延されたクロック信号と、第２の遅延されたクロック信号と、第３の遅延されたクロック信号と、第４の遅延されたクロック信号とを合成するようにさらに構成される。

【0017】

[0017]いくつかの実施形態では、第２のクロック信号は、位相シフトによって第１のクロック信号に関係付けられる。

【0018】

[0018]いくつかの実施形態では、方法は、第１のクロック信号を受信することと、第１のベースバンド信号を受信することと、第１のベースバンド信号と第１のクロック信号とに少なくとも部分的に基づいて第１の遅延されたクロック信号を生成することと、第１のベースバンド信号と第１のクロック信号とに少なくとも部分的に基づいて第２の遅延されたクロック信号を生成することと、ここにおいて、第１の遅延されたクロック信号は第２の遅延されたクロック信号と異なる、変調されたクロック信号を生成するために、第１の遅延されたクロック信号と第２の遅延されたクロック信号とを合成することとを備える。

【0019】

[0019]いくつかの実施形態では、第１の遅延されたクロック信号を生成することは、第１の遅延量だけ第１のクロック信号を遅延させることをさらに備え、第１の遅延量は、第１のベースバンド信号に少なくとも部分的に基づく。

【0020】

[0020]いくつかの実施形態では、第２の遅延されたクロック信号を生成することは、第２の遅延量だけ第１のクロック信号を遅延させることをさらに備え、第２の遅延量は、第１のベースバンド信号に少なくとも部分的に基づく。

【0021】

[0021]いくつかの実施形態では、変調されたクロック信号は、第１のベースバンド信号に少なくとも部分的に基づくパルス幅を有するパルスを含む。

【0022】

[0022]いくつかの実施形態では、パルス幅は、第１の遅延量と第２の遅延量との和に少なくとも部分的に基づき、ここにおいて、第１の遅延量および第２の遅延量は、第１のベースバンド信号に少なくとも部分的に基づく。

【0023】

[0023]いくつかの実施形態では、本方法は、第１の遅延されたクロック信号を増幅することと、第２の遅延されたクロック信号を増幅することとをさらに備え、第１の遅延されたクロック信号と第２の遅延されたクロック信号とを合成することは、変調されたクロック信号を生成するために、第１の増幅された遅延されたクロック信号と第２の増幅された遅延されたクロック信号とを合成することをさらに備える。

【0024】

[0024]いくつかの実施形態では、第１の遅延されたクロック信号を増幅することは、スイッチモードドライバを通じて増幅することをさらに備える。

【0025】

[0025]いくつかの実施形態では、合成することは、変調されたクロック信号を生成するために、第２の遅延されたクロック信号から第１の遅延されたクロック信号を減算することをさらに備える。

【0026】

[0026]いくつかの実施形態では、本方法は、第２のクロック信号を受信することと、第２のベースバンド信号を受信することと、第２のベースバンド信号と第２のクロック信号とに少なくとも部分的に基づいて第３の遅延されたクロック信号を生成することと、第２のベースバンド信号と第２のクロック信号とに少なくとも部分的に基づいて第４の遅延されたクロック信号を生成することとをさらに備え、合成することは、変調されたクロック信号を生成するために、第１の遅延されたクロック信号と、第２の遅延されたクロック信号と、第３の遅延されたクロック信号と、第４の遅延されたクロック信号とを合成することをさらに備える。

【0027】

[0027]いくつかの実施形態では、第２のクロック信号は、位相シフトによって第１のクロック信号に関係付けられる。

【0028】

[0028]いくつかの実施形態では、システムは、変調されたクロック信号を生成するための変調器を備え、この変調器は、第１のクロック信号および第１のベースバンド信号を受信し、第１のベースバンド信号に少なくとも部分的に基づいて第１の遅延されたクロック信号を生成するように構成された第１の構成可能遅延ユニットと、第１のクロック信号および第１のベースバンド信号を受信し、第１のベースバンド信号に少なくとも部分的に基づいて第２の遅延されたクロック信号を生成するように構成された第２の構成可能遅延ユニットと、ここにおいて、第２の遅延されたクロック信号は第１の遅延されたクロック信号と異なる、第１の遅延されたクロック信号と第２の遅延されたクロック信号とに少なくとも部分的に基づいて、変調されたクロック信号を生成するように構成された合成器とを備える。

【0029】

[0029]いくつかの実施形態では、本システムは、第１のベースバンド信号を受信し、第１の構成可能遅延ユニットに変更された第１のベースバンド信号を与えるように構成されたプリプロセッサをさらに備える。

【0030】

[0030]いくつかの実施形態では、プリプロセッサは、第１のベースバンド信号に予歪を与えるように構成される。

【0031】

[0031]いくつかの実施形態では、本システムは、第１の遅延されたクロック信号を受信し、第１の増幅された遅延されたクロック信号を生成するように構成された第１のドライバと、第２の遅延されたクロック信号を受信し、第２の増幅された遅延されたクロック信号を生成するように構成された第２のドライバとをさらに備え、合成器は、変調されたクロック信号を生成するために、第１の増幅された遅延されたクロック信号と第２の増幅された遅延されたクロック信号とを合成するようにさらに構成される。

【0032】

[0032]いくつかの実施形態では、変調器は、第２のクロック信号および第２のベースバンド信号を受信し、第２のベースバンド信号に少なくとも部分的に基づいて第３の遅延されたクロック信号を生成するように構成された第３の構成可能遅延ユニットと、第２のクロック信号および第２のベースバンド信号を受信し、第２のベースバンド信号に少なくとも部分的に基づいて第４の遅延されたクロック信号を生成するように構成された第４の構成可能遅延ユニットとをさらに備え、合成器は、変調されたクロック信号を生成するために、第１の遅延されたクロック信号と、第２の遅延されたクロック信号と、第３の遅延されたクロック信号と、第４の遅延されたクロック信号とを合成するようにさらに構成される。

【0033】

[0033]いくつかの実施形態では、本システムは、変調されたクロック信号を送信するように構成されたアンテナと、アンテナに変調されたクロック信号を選択的に結合するように構成されたスイッチとをさらに備える。

【0034】

[0034]いくつかの実施形態では、本システムは、変調器から変調されたクロック信号を受信し、スイッチにフィルタ処理された変調されたクロック信号を与えるように構成されたフィルタをさらに備える。

【0035】

[0035]いくつかの実施形態では、フィルタは、ローパスフィルタプロファイル、バンドパスフィルタプロファイルおよびハイパスフィルタプロファイルのうちの少なくとも１つを有する。

【0036】

[0036]いくつかの実施形態では、非一時的機械可読記憶媒体は、機械実行可能命令を記憶し、機械実行可能命令は、第１のクロック信号を受信することと、第１のベースバンド信号を受信することと、第１のベースバンド信号と第１のクロック信号とに少なくとも部分的に基づいて第１の遅延量をもつ第１の遅延されたクロック信号を生成することと、第１のベースバンド信号と第１のクロック信号とに少なくとも部分的に基づいて第２の遅延量をもつ第２の遅延されたクロック信号を生成することと、ここにおいて、第１の遅延量は第２の遅延量と異なる、変調されたクロック信号を生成するために、第１の遅延されたクロック信号と第２の遅延されたクロック信号とを合成することとを行うための命令を備える。

【0037】

[0037]添付の図面を参照することによって、本実施形態はより良く理解されることができ、多数の目的、特徴、および利点が当業者に明らかになり得る。

【図面の簡単な説明】

【0038】

【図1】クロック変調器の簡略図。

【図2】直交クロック変調器の一実施形態のブロック図。

【図3】クロック信号の例示的な波形形状およびタイミング関係を示す波形図。

【図4】直交クロック変調器を含む送信機の一実施形態を示すブロック図。

【図5】変調されたクロック信号を与えるための例示的な動作を示す流れ図。

【図6】直交クロック変調器を含む電子デバイスの例示的な実施形態のブロック図。

【発明を実施するための形態】

【0039】

[0044]以下の説明は、本発明の主題の技法を実施する例示的なシステム、方法、技法、命令シーケンスおよびコンピュータプログラム製品を含む。ただし、説明する実施形態は、これらの具体的な詳細なしに実施され得ることを理解されたい。たとえば、例はＩＥＥＥ８０２．１１仕様に従って動作するデバイスに言及するが、他の規格または仕様に従って動作する他のワイヤレス、ワイヤード（たとえば、イーサネット（登録商標）、電力線通信（ＰＬＣ）など）、またはハイブリッドデバイスが使用され得る。ハイブリッドデバイスは、ワイヤレスシステムとワイヤードシステムの両方のための構成要素を含むことができる。たとえば、ハイブリッドデバイスは、ＩＥＥＥ８０２．１１仕様に従って通信するためのワイヤレス構成要素と、ＰＬＣ仕様に従う通信のためのワイヤード構成要素とを含むことができる。他の事例では、説明を不明瞭にしないために、よく知られている命令インスタンス、プロトコル、構造、および技法を詳細に図示していない。

【0040】

[0045]通信ネットワークにおける第１のデバイスは、変調器と送信機とを含むことができる。第１のデバイスは、第２のデバイス中の受信機に変調された信号を送信することによって、第２のデバイスと通信することができる。変調器によって生成された変調された信号は、ネットワークの通信媒体を介して送信機から受信機に情報を搬送することができる。送信のための情報は、ベースバンド信号中に含まれ得る。たとえば、１つの変調方式では、変調された信号を生成するために、キャリア信号がベースバンド信号によって変調される。変調された信号は、増幅器に結合され、送信される前に、（フィルタ処理などの）さらなる処理を受けることがある。

【0041】

[0046]増幅器は、一般に、送信範囲および信頼性を増加させるために、変調されたキャリア信号にエネルギーを追加する（たとえば、変調されたキャリア信号を増幅する）。変調されたキャリア信号が増幅されるとき、増幅器によってひずみがもたらされ得る。位相ひずみ、利得ひずみおよび周波数ひずみなどの一般的なひずみは、送信された変調されたキャリア信号を受信し、復調するために使用される処理ステップの数を増加させることがある。線形利得をもつ増幅器は、本質的に、低い量のひずみを有する。クラスＡまたはクラスＡ／Ｂ増幅器設計は、線形利得をもつ増幅器の例である。しかしながら、クラスＡまたはクラスＡ／Ｂ増幅器は、電力非効率的であり得る。場合によっては、クラスＡまたはクラスＡ／Ｂ増幅器は、デバイスの大量の電力消費の原因であり得る。クラスＤ（スイッチモード）増幅器は、それらが一般により電力効率的であるので、クラスＡまたはクラスＡ／Ｂ増幅器よりも好ましいことがある。しかしながら、クラスＤ増幅器は、一般に、線形利得を有しない。その結果、クラスＤ増幅器からの変調されたキャリア信号を受信および復調することは、増幅器からの追加されたひずみに部分的によって、より線形の増幅器と比較して、より多くの処理ステップを必要とすることがある。

【0042】

[0047]いくつかの実施形態では、クロック変調器は、２つの構成可能遅延ユニット（configurable delay unit）と合成器とを含むことができる。各構成可能遅延ユニットは、ベースバンド信号およびクロック信号を受信することができる。各構成可能遅延ユニットは、ベースバンド信号に少なくとも部分的に基づくある遅延量だけクロック信号を遅延させることができる。各構成可能遅延ユニットによって与えられる遅延量は、異なり得る。第１の構成可能遅延ユニットは、第１の遅延されたクロック信号を生成するために、第１の遅延量だけクロック信号を遅延させることができる。第２の構成可能遅延ユニットは、第２の遅延されたクロック信号を生成するために、第２の遅延量だけクロック信号を遅延させることができる。一実施形態では、全体的遅延量は、第１の遅延されたクロック信号と第２の遅延されたクロック信号との間の時間差によって決定される。第１の遅延されたクロック信号および第２の遅延されたクロック信号は、差動遅延クロック信号（differentially delayed clock signal）と呼ばれる。差動遅延クロック信号は、変調されたクロック信号を生成するために合成され得る。

【0043】

[0048]別の実施形態では、クロック変調器は、２つのベースバンド信号および２つのクロック信号を受信することができる。一実施形態では、クロック信号は、約９０度の位相シフトによって互いに関係付けられ得る。約９０度の位相シフト関係をもつクロック信号は、直交クロックと呼ばれる。この実施形態では、クロック変調器は、４つの構成可能遅延ユニットと合成器とを含むことができる。第１のクロック信号および第１のベースバンド信号は、第１の構成可能遅延ユニットと第２の構成可能遅延ユニットとに結合される。上記で説明したように、構成可能遅延ユニットは、第１の遅延されたクロック信号および第２の遅延されたクロック信号を生成する。第２のクロック信号および第２のベースバンド信号は、第３の構成可能遅延ユニットと第４の構成可能遅延ユニットとに結合される。第３の構成可能遅延ユニットおよび第４の構成可能遅延ユニットは、上記で説明した他の構成可能遅延ユニットと同様である。第３の構成可能遅延ユニットおよび第４の構成可能遅延ユニットは、それぞれ、第３の遅延されたクロック信号および第４の遅延されたクロック信号を生成する。第１、第２、第３および第４の遅延されたクロック信号は、直交変調クロック信号とも呼ばれる変調されたクロック信号を生成するために、合成器によって合成される。

【0044】

[0049]図１は、クロック変調器１００の簡略図である。簡略図は、クロック変調器１００の概念動作をハイライトする。クロック変調器１００は、第１のベースバンド信号と、第２のベースバンド信号と、第１のクロック信号と、第２のクロック信号とを受信することができる。２つのクロック信号は、位相シフトによって互いに関係付けられ得る。位相シフトが約９０度であるとき、クロック信号は直交関係にあると言われる。クロック信号が直交関係にあるとき、クロック変調器１００は直交クロック変調器である。

【0045】

[0050]第１のクロック信号は、ＩＣＬＫ信号１３０（同相クロック）と呼ばれることがあり、第２のクロック信号は、ＱＣＬＫ信号１３２（直交クロック）と呼ばれることがある。一実施形態では、ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２は、約２．４ＧＨｚであり得る。他の実施形態では、他の周波数が使用され得る。たとえば、ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２は１．２ＧＨｚであり得るか、またはＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２は５．４ＧＨｚであり得る。第１および第２のベースバンド信号は、データを搬送することができる。たとえば、ベースバンド信号は、データを搬送するために時間変動され得る。時間変動するが、ベースバンド信号は所定の帯域幅に制限され得る。たとえば、ベースバンド信号は５０ＭＨｚに制限され得る。一実施形態では、ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２の周波数は、ベースバンド信号の帯域幅よりも少なくとも１０倍大きくなり得る。ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２に関してベースバンド信号の帯域幅を制限することは、ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２の非線形変調を低減することができる。これらのクロック信号の変調について、以下でより詳細に説明する。第１のベースバンド信号は、Ｉベースバンド信号１４０と呼ばれることがあり、第２のベースバンド信号は、Ｑベースバンド信号１４２と呼ばれることがある。

【0046】

[0051]ＩＣＬＫ信号１３０およびＩベースバンド信号１４０はミキサ１０２に結合される。ミキサ１０２は信号を互いに乗算（または「混合」）することができる。概念的に、２つの信号を混合することは、少なくとも２つの成分、「和」成分と「差」成分とをもつ信号を作成する。たとえば、２つの信号Ｆ１およびＦ２を混合することの結果は、Ｆ１＋Ｆ２（和）成分とＦ１−Ｆ２（差）成分とをもつ信号を生成する。信号Ｆ１が、第１の周波数をもつ信号であり、信号Ｆ２が、第２の周波数をもつ信号であるとき、信号Ｆ１と信号Ｆ２とを混合することは、第１の周波数と第２の周波数とを足したものに基づく周波数を有する第１の成分と、第１の周波数から第２の周波数を引いたものに基づく第２の成分とをもつ信号を生成する。しばしば、ミキサの出力は、２つの成分のうちの１つを除去するためにフィルタ処理される。混合演算は、アナログ乗算器またはデジタル乗算器を用いて実行され得る。ミキサに与えられた２つの信号のうちの１つは、可変信号（たとえば、時間変動または周波数変動信号）であるとき、ミキサの出力は、変調された信号であると言われる。可変信号は、ミキサを通じて非変動信号を変調すると言われる。非変動信号は、ＩＣＬＫ信号１３０などのクロック信号であり得る。ＩＣＬＫ信号１３０の周波数は、一定であり得る。可変信号は、Ｉベースバンド信号１４０またはＱベースバンド信号１４２などの時間変動データ信号であり得る。

【0047】

[0052]Ｉベースバンド信号１４０およびＩＣＬＫ信号１３０は、第１の変調されたクロック信号１０３を生成するために、ミキサ１０２を用いて互いに混合され得る。すなわち、ＩＣＬＫ信号１３０は、第１の変調されたクロック信号１０３を生成するために、Ｉベースバンド信号１４０によって変調される。同様にして、ミキサ１０４は、第２の変調されたクロック信号１０５を生成するために、Ｑベースバンド信号１４２とＱＣＬＫ信号１３２とを互いに混合することができる。すなわち、ＱＣＬＫ信号１３２は、第２の変調されたクロック信号１０５を生成するために、Ｑベースバンド信号１４２によって変調される。一実施形態では、Ｉベースバンド信号１４０およびＱベースバンド信号１４２は可変信号（時間変動または周波数変動）であり、ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２は非変動信号である。

【0048】

[0053]ミキサ１０２は、スイッチモードドライバ（switched mode driver）１１０に結合される。スイッチモードドライバ１１０は、ミキサ１０２から受信された第１の変調されたクロック信号１０３を増幅することができる。同様に、ミキサ１０４は、ミキサ１０４から受信された第２の変調されたクロック信号１０５を増幅することができるスイッチモードドライバ１１２に結合される。スイッチモードドライバ１１０および１１２の出力は、電力合成器１２０に結合される。電力合成器１２０は、スイッチモードドライバ１１０の出力およびスイッチモードドライバ１１２の出力を互いに加算（すなわち、合成）することができる。ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２が直交関係を有するので、電力合成器１２０の出力は、（増幅された）第２の変調されたクロック信号１０５と直交位相にある（増幅された）第１の変調されたクロック信号１０３を含むことができる。電力合成器１２０の出力は、直交変調クロック信号と呼ばれることがある。

【0049】

[0054]図２は、直交クロック変調器２００の一実施形態のブロック図である。直交クロック変調器２００は、ＩＣＬＫ信号１３０と、ＱＣＬＫ信号１３２と、Ｉベースバンド信号１４０と、Ｑベースバンド信号１４２とを受信し、直交変調クロック信号２６０を生成することができる。

【0050】

[0055]一実施形態では、直交クロック変調器２００は、ＩＣＬＫ信号１３０およびＩベースバンド信号１４０を処理するために、２つの構成可能遅延ユニットを含む。この実施形態では、構成可能遅延ユニットは可変遅延線として実装される。他の実施形態では、構成可能遅延ユニットは、タップ付き遅延線、プログラマブル遅延線または他の技術的に実現可能な遅延ユニットとして実装され得る。第１の可変遅延線２１０および第２の可変遅延線２１２は、それぞれ、ＩＣＬＫ信号１３０を受信することができる。この実施形態では、Ｉベースバンド信号１４０は、第１のデジタルアナログ変換器（ＤＡＣ）２２０を通じて第１の可変遅延線２１０および第２の可変遅延線２１２に結合される。第１のＤＡＣ２２０は、デジタル信号からアナログ信号にＩベースバンド信号１４０を変換することができる。たとえば、第１のＤＡＣ２２０は、アナログ電圧信号またはアナログ電流信号を生成することができる。第１のＤＡＣ２２０は、第１の可変遅延線２１０および第２の可変遅延線２１２への結合のために、Ｉベースバンド信号１４０をアナログ信号に変換することができる。

【0051】

[0056]第１の可変遅延線２１０および第２の可変遅延線２１２はＩＣＬＫ信号１３０を遅延させる。第１の可変遅延線２１０は、第１の遅延量をもつ第１の遅延されたクロック信号２３０を生成するように構成される。同様に、第２の可変遅延線２１２は、第２の遅延量をもつ第２の遅延されたクロック信号２３２を生成する。第１および第２の遅延量は、第１の遅延されたクロック信号２３０が遅延量δだけ第２の遅延されたクロック信号２３２とは異なるように決定される。

【0052】

[0057]遅延量δはＩベースバンド信号１４０に少なくとも部分的に基づき得る。一実施形態では、遅延量δはＩベースバンド信号値に基づき得る。たとえば、Ｉベースバンド信号１４０は、任意のデータストリームを表すように構成され得る。Ｉベースバンド信号１４０は、データストリーム値を表すために、数値など、値を含むことができる。Ｉベースバンド信号１４０の値の他の例としては、整数および浮動小数点数、英数字データ、シンボルデータまたは他の技術的に実現可能な値があり得る。Ｉベースバンド信号１４０の値が増加する場合、遅延量δは比例して増加することがある。逆に、Ｉベースバンド信号１４０の値が減少する場合、遅延量δは比例して減少することがある。第１の可変遅延線２１０と第２の可変遅延線２１２とから第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２を生成することの動作について、図３に関連して以下でより詳細に説明する。

【0053】

[0058]遅延量δは、第１の可変遅延線２１０と第２の可変遅延線２１２とによって生成され得る。一実施形態では、遅延量δは、第１の可変遅延線２１０と第２の可変遅延線２１２との間で分割され得る。第１の可変遅延線２１０によって生成された遅延量と第２の可変遅延線２１２によって生成された遅延量とは、合成器２５０中で合成される。すなわち、合成器２５０は、第１の可変遅延線２１０と第２の可変遅延線２１２との間で分割された遅延量を合成することができる。遅延量δを与えるための第１の可変遅延線２１０および第２の可変遅延線２１２の構成ならびに合成器２５０の動作に関する詳細について、図３に関連して以下でより詳細に説明する。一実施形態では、遅延量δは、第１の可変遅延線２１０と第２の可変遅延線２１２との間で均等に分割される。他の実施形態では、遅延量δは、第１の可変遅延線２１０と第２の可変遅延線２１２との間で不均等に分割され得る。

【0054】

[0059]上記で説明したように、遅延量δは、固定されないが、Ｉベースバンド信号１４０に応じて変動することがある。たとえば、Ｉベースバンド信号１４０は、時間変動データストリームを表すために、数値を含むことができる。遅延量δがＩベースバンド信号１４０に応じて変動することがあるので、この例では、遅延量δは時間変動遅延量であり得る。

【0055】

[0060]第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２は、それぞれ、第１のスイッチモードドライバ２４０および第２のスイッチモードドライバ２４２に結合される。第１のスイッチモードドライバ２４０および第２のスイッチモードドライバ２４２は、第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２のエネルギーを増加させることができる。一実施形態では、第１のスイッチモードドライバ２４０および第２のスイッチモードドライバ２４２は、クラスＤ出力ドライバであり得る。別の実施形態では、第１のスイッチモードドライバ２４０および第２のスイッチモードドライバ２４２は、高電流出力をもつインバータであり得る。第１のスイッチモードドライバ２４０および第２のスイッチモードドライバ２４２の出力は、合成器２５０に結合され得る。第１のスイッチモードドライバ２４０および第２のスイッチモードドライバ２４２は第１の可変遅延線２１０および第２の可変遅延線２１２の出力に結合されるが、他の実施例では、増幅は、異なる構成要素に結合された異なるデバイスによって与えられ得る。たとえば、第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２は、合成器２５０の出力に結合された増幅器によって増幅され得る。

【0056】

[0061]合成器２５０は、第１のスイッチモードドライバ２４０からの出力と第２のスイッチモードドライバ２４２からの出力とを合成することができる。一実施形態では、合成器２５０は、第１のスイッチモードドライバ２４０の第２の出力から、第２のスイッチモードドライバ２４２からの第１の出力を減算することができる。第１のスイッチモードドライバ２４０の出力と第２のスイッチモードドライバ２４２の出力とを合成することの動作について、図３に関連して以下でより詳細に説明する。

【0057】

[0062]ＱＣＬＫ信号１３２は、それぞれ、第３の可変遅延線２１４と第４の可変遅延線２１６とに結合される。Ｑベースバンド信号１４２は、第３の可変遅延線２１４および第４の可変遅延線２１６に第２のＤＡＣ２２２を通じて結合される。第３の可変遅延線２１４は、第３の遅延量をもつ第３の遅延されたクロック信号２３４を生成する。同様に、第４の可変遅延線２１６は、第４の遅延量をもつ第４の遅延されたクロック信号２３６を生成する。第３の遅延量および第４の遅延量は、第３の遅延されたクロック信号２３４が、Ｑベースバンド信号１４２に少なくとも部分的に基づく遅延量だけ第４の遅延されたクロック信号２３６とは異なるように決定される。たとえば、Ｑベースバンド信号１４２の値が増加または減少する場合、Ｑベースバンド信号１４２に基づく遅延量は比例して増加または減少することがある。

【0058】

[0063]第３の遅延されたクロック信号２３４および第４の遅延されたクロック信号２３６は、それぞれ、第３のスイッチモードドライバ２４４および第４のスイッチモードドライバ２４６に結合される。第３のスイッチモードドライバ２４４および第４のスイッチモードドライバ２４６は、第３の遅延されたクロック信号２３４および第４の遅延されたクロック信号２３６のエネルギーを増加させることができる。合成器２５０は、第３のスイッチモードドライバ２４４および第４のスイッチモードドライバ２４６からの出力を受信することができ、これらの出力を第１のスイッチモードドライバ２４０および第２のスイッチモードドライバ２４２からの出力と合成することができる。合成器２５０の出力は、直交変調クロック信号２６０である。

【0059】

[0064]上記で説明したように、ＱＣＬＫ信号１３２の処理は、ＩＣＬＫ信号１３０の処理と同様である。しかしながら、Ｑベースバンド信号１４２はＩベースバンド信号１４０とは無関係であり得る。したがって、Ｑベースバンド信号１４２に基づく遅延量は、Ｉベースバンド信号１４０に基づく遅延量とは無関係であり得る。一実施形態では、直交クロック変調器２００の要素は対称であり得る。すなわち、ＩＣＬＫ信号１３０およびＩベースバンド信号１４０を処理する際に使用される要素は、ＱＣＬＫ信号１３２およびＱベースバンド信号１４２を処理する際に使用される対応する要素と同様であり得る。たとえば、第１のスイッチモードドライバ２４０は、ＱＣＬＫ信号１３２とＱベースバンド信号１４２とに関係する信号を増幅するために使用される第３のスイッチモードドライバ２４４によって使用される利得の同様の量を用いてＩＣＬＫ信号１３０とＩベースバンド信号１４０とに関係する信号を増幅する（それらの信号のエネルギーを増加させる）ことができる。別の実施形態では、直交クロック変調器２００の要素は非対称であり得る。

【0060】

[0065]図３は、クロック信号の例示的な波形形状およびタイミング関係を示す波形図３００である。特に、波形図３００は、図２の直交クロック変調器２００中で見つけられ得る、クロック信号と、遅延されたクロック信号と、遅延されたクロック信号の合成との間の関係を示す。部分クロック波形３０１が波形図３００の上部に示されている。クロック波形３０１は、期間Ｔを有することができ、約５０パーセントのデューティサイクルを有することができる。したがって、破線の間に示されているクロック波形３０１の部分は、クロック波形３０１の期間Ｔの約１／２である。ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２は、クロック波形３０１と同様の波形を有することができる。

【0061】

[0066]ＩＣＬＫ信号１３０などのクロック信号が第１の可変遅延線２１０と第２の可変遅延線２１２とによって遅延されると、第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２がそれぞれ生成される。上記で説明したように、Ｉベースバンド信号１４０は、第１の可変遅延線２１０と第２の可変遅延線２１２とに結合される。一実施形態では、Ｉベースバンド信号１４０に応答する遅延量δは、第１の可変遅延線２１０と第２の可変遅延線２１２との間で分散され得る。たとえば、−（δ／２）の遅延が第１の可変遅延線２１０によって与えられ得、＋（δ／２）の遅延が第２の可変遅延線２１２によって与えられ得る。負の遅延量は生成することが困難であり得るので、一実施形態では、固定時定数Ｃが第１の可変遅延線２１０と第２の可変遅延線２１２の両方によって導入され得る。固定時定数Ｃは、正の遅延量を生成するように第１の可変遅延線２１０および第２の可変遅延線２１２を構成するのを助けることができる。たとえば、固定時間定数Ｃが遅延量δよりも大きい場合、（（δ／２）などの）遅延量の一部分の減算により、正の遅延量が第１の可変遅延線２１０または第２の可変遅延線２１２のいずれかによって生成されることになる。

【0062】

[0067]図３に戻ると、波形３０２は、第１の可変遅延線２１０からの第１の遅延されたクロック信号２３０を表すことができる。この例では、第１の可変遅延線２１０はＣ−（δ／２）の遅延量を与える。波形３０２中の影付き領域はＣ−（δ／２）の遅延量をハイライトする。波形３０３は、第２の可変遅延線２１２からの第２の遅延されたクロック信号２３２を表すことができる。図示のように、第２の可変遅延線２１２はＣ＋（δ／２）の遅延量を与える。波形３０３中の影付き領域はＣ＋（δ／２）の遅延量をハイライトする。波形３０２および３０３は、変調されたクロック信号を形成するために合成され得る。一実施形態では、波形３０２および３０３は図２の合成器２５０において合成され得る。合成された波形の一実施形態が波形３０４に示されている。波形３０４は、波形３０２から波形３０３を減算することによって生成され得る。一実施形態では、合成された波形３０４は正パルス３１０と負パルス３１２とを含むことができることに留意されたい。正パルス３１０および負パルス３１２は、それぞれ、図示のようにδのパルス幅を有する。

【0063】

[0068]波形図３００は、ベースバンド信号に応答する遅延量δを実装するための１つの手法を示す。別の実施形態では、遅延量δは第１の可変遅延線２１０と第２の可変遅延線２１２との間で均等に分散される必要はなく、代わりに、遅延量δは不均等に分割され得る。

【0064】

[0069]波形３０４は２つのクロック信号（波形３０２および３０３）の合成を示す。波形３０２に示されているクロック信号および波形３０３に示されているクロック信号は、それぞれ、２つのクロック信号の間の遅延量がδになるように遅延されている。上記で説明したように、遅延量δは、Ｉベースバンド信号１４０またはＱベースバンド信号１４２などの信号に少なくとも部分的に基づき得る。すなわち、遅延量δは、Ｉベースバンド信号１４０またはＱベースバンド信号１４２が変動するにつれて変動することがある。

【0065】

[0070]図４は、直交クロック変調器４１０を含む送信機４００の一実施形態を示すブロック図である。直交クロック変調器４１０は図２の直交クロック変調器２００と同様に動作することができる。送信機４００は、ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２を生成することができるクロック発振器４０６を含むことができる。ＩＣＬＫ信号１３０およびＱＣＬＫ信号１３２は、直交クロック変調器４１０に結合され得る。一実施形態では、ＱＣＬＫ信号１３２はＩＣＬＫ信号１３０の位相シフトされたバージョンであり得る。たとえば、ＩＣＬＫ信号１３０はＱＣＬＫ信号１３２に対して約９０度だけ位相シフトされ得る。他の実施形態では、他の位相シフトが可能である。たとえば、ＩＣＬＫ信号１３０は１８０度だけＱＣＬＫ信号１３２から位相シフトされ得る。

【0066】

[0071]送信機４００は、Ｉベースバンド信号１４０およびＱベースバンド信号１４２を受信することができる。Ｉベースバンド信号１４０は、第１のプリプロセッサ４０２を通じて直交クロック変調器４１０に結合される。同様に、Ｑベースバンド信号１４２は、第２のプリプロセッサ４０４を通じて直交クロック変調器４１０に結合される。第１のプリプロセッサ４０２および第２のプリプロセッサ４０４は、送信機４００の動作に対して調整または補正を行うことができる。たとえば、第１のプリプロセッサ４０２および第２のプリプロセッサ４０４は、送信機４００中の処理によってもたらされたひずみを補償または補正するために、Ｉベースバンド信号１４０および／またはＱベースバンド信号１４２に予歪（pre-distortion）を適用することができる。一実施形態では、第１のプリプロセッサ４０２および／または第２のプリプロセッサ４０４は、ルックアップテーブルを含むことができる。第１のプリプロセッサ４０２および／または第２のプリプロセッサ４０４は、ベースバンド信号を受信し、ルックアップテーブル中に含まれる情報に基づいて、補正されたベースバンド信号を生成するように構成され得る。たとえば、ルックアップテーブル中の情報は、予歪または補正関数を記述することができる。

【0067】

[0072]図２に関して上記で説明したように、直交クロック変調器４１０は、直交変調クロック信号４２０を生成することができる。直交クロック変調器４１０は、第１、第２、第３および第４のスイッチモードドライバ２４０〜２４６など、１つまたは複数のドライバを含むことができる。第１、第２、第３および第４のスイッチモードドライバ２４０〜２４６は、直交クロック変調器４１０内の信号にエネルギーを加えることができ、それにより通信媒体による直交変調クロック信号４２０の送信が可能になり得る。

【0068】

[0073]直交変調クロック信号４２０はフィルタ４１２に結合される。フィルタ４１２は、ハイパスフィルタプロファイル、ローパスフィルタプロファイルまたはバンドパスフィルタプロファイルを有することができる。いくつかの実施形態では、フィルタ４１２は２つまたはそれ以上のフィルタプロファイルの組合せを含むことができる。フィルタ４１２の出力はスイッチ４１４に結合され得る。スイッチ４１４はアンテナ４１６からフィルタ４１２の出力を結合または切断することができる。一実施形態では、スイッチ４１４は、アンテナ４１６から受信機（図示せず）を分離するために使用される送信／受信スイッチであり得る。

【0069】

[0074]図５は、変調クロック信号を与えるための例示的な動作を示す流れ図５００である。例示的な動作は、直交クロック変調器２００または送信機４００中の１つまたは複数の構成要素によって実行され得る。フローは、ベースバンド信号を受信したとき、ブロック５０２において開始する。一実施形態では、受信されたベースバンド信号は、Ｉベースバンド信号１４０またはＱベースバンド信号１４２であり得る。別の実施形態では、受信されたベースバンド信号は、Ｉベースバンド信号１４０とＱベースバンド信号１４２の両方を含むことができる。ブロック５０４に進むと、クロック信号を受信する。一実施形態では、受信されたクロック信号はＩＣＬＫ信号１３０またはＱＣＬＫ信号１３２であり得る。別の実施形態では、受信されたクロック信号はＩＣＬＫ信号１３０とＱＣＬＫ信号１３２の両方を含むことができる。

【0070】

[0075]ブロック５０６に進むと、遅延されたクロック信号を決定する。一実施形態では、第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２が決定される。別の実施形態では、第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２に加えて、第３の遅延されたクロック信号２３４および第４の遅延されたクロック信号２３６が決定され得る。上記で説明したように、クロック信号のための遅延量は、ベースバンド信号に少なくとも部分的に基づき得る。一実施形態では、第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２のための遅延量はＩベースバンド信号１４０に基づき得、第３の遅延されたクロック信号２３４および第４の遅延されたクロック信号２３６のための遅延量はＱベースバンド信号１４２に基づき得る。第１の遅延されたクロック信号２３０中の遅延量は、第２の遅延されたクロック信号２３２中の遅延量とは異なり得る。第３の遅延されたクロック信号２３４のための遅延量は、第４の遅延されたクロック信号２３６のための遅延量とは異なり得る。

【0071】

[0076]ブロック５０８に進むと、遅延されたクロック信号を増幅する。一実施形態では、第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２が増幅され得る。別の実施形態では、第１の遅延されたクロック信号２３０および第２の遅延されたクロック信号２３２に加えて、第３の遅延されたクロック信号２３４および第４の遅延されたクロック信号２３６が増幅され得る。一実施形態では、遅延されたクロック信号は、クラスＤ出力ドライバなど、スイッチモードドライバを介して増幅され得る。他の実施形態では、遅延されたクロック信号は、インバータを用いて増幅され得る。さらに他の実施形態では、任意の技術的に実現可能な増幅器が使用され得る。

【0072】

[0077]ブロック５１０に進むと、変調されたクロック信号を生成するために、増幅された遅延されたクロック信号を合成し、フローを終了する。一実施形態では、合成器２５０は、第１のスイッチモードドライバ２４０からの増幅された遅延されたクロック信号と、第２のスイッチモードドライバ２４２からの増幅された遅延されたクロック信号とを合成することができる。別の実施形態では、合成器２５０は、第１のスイッチモードドライバ２４０からの増幅された遅延されたクロック信号と、第２のスイッチモードドライバ２４２からの増幅された遅延されたクロック信号と、第３のスイッチモードドライバ２４４からの増幅された遅延されたクロック信号と、第４のスイッチモードドライバ２４６からの増幅された遅延されたクロック信号とを合成することができる。一実施形態では、増幅された遅延されたクロック信号は、第２の増幅された遅延されたクロック信号から第１の増幅された遅延されたクロック信号を減算することによって合成され得る。別の実施形態では、増幅された遅延されたクロック信号は、第１の差分信号を生成するために、第２の増幅された遅延されたクロック信号から第１の増幅された遅延されたクロック信号を減算することによって合成され得る。第３の増幅された遅延されたクロック信号は、第２の差分信号を生成するために、第４の増幅された遅延されたクロック信号から減算され得る。第１の差分信号と第２の差分信号とは互いに合成され、それにより、すべての４つの増幅された遅延されたクロック信号を合成することができる。

【0073】

[0078]図１から図５および本明細書で説明した動作は、実施形態の理解を助けるための例であり、実施形態の範囲または特許請求の範囲を限定するために使用されるべきでない。実施形態は、追加の動作を実行し、より少ない動作を実行し、異なる順序で動作を実行し、並列に動作を実行し、別様にいくつかの動作を実行し得る。たとえば、クロック信号は、ベースバンド信号がブロック５０２において受信される前に、ブロック５０４において受信され得る。

【0074】

[0079]当業者によって諒解されるように、本発明の主題の態様は、システム、方法、またはコンピュータプログラム製品として実施され得る。したがって、本発明の主題の態様は、完全にハードウェアの実施形態、（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）ソフトウェアの実施形態、またはソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形態をとり得、本明細書では、それらすべてを概して「回路」、「モジュール」または「システム」と呼ぶことがある。さらに、本発明の主題の態様は、コンピュータ可読プログラムコードを組み込む１つまたは複数のコンピュータ可読媒体中で実施されたコンピュータプログラム製品の形態をとり得る。

【0075】

[0080]１つまたは複数のコンピュータ可読媒体の任意の組合せが使用され得る。コンピュータ可読媒体はコンピュータ可読記憶媒体であり得る。コンピュータ可読記憶媒体は、たとえば、電子的、磁気的、光学式、電磁的、赤外線式、または半導体式のシステム、装置、またはデバイス、あるいは上記の任意の好適な組合せであり得る。コンピュータ可読記憶媒体のより具体的な例としては、ポータブルコンピュータディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）、ポータブルコンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、光記憶デバイス、磁気記憶デバイス、または上記の任意の好適な組合せがあり得る。本明細書のコンテキストでは、コンピュータ可読記憶媒体は、命令実行システム、装置、またはデバイスによってあるいはそれらに関連して使用するためのプログラムを包含または記憶することができる任意の有形媒体であり得る。

【0076】

[0081]コンピュータ可読媒体上で実施されるプログラムコードは、限定はしないが、ワイヤレス、ワイヤライン、光ファイバーケーブル、ＲＦなど、または上記の任意の好適な組合せを含む、任意の好適な媒体を使用して送信され得る。

【0077】

[0082]コンピュータ可読媒体は、本発明の主題の態様のための動作を行うための命令を含むことができ、１つまたは複数のプログラミング言語の任意の組合せで書かれ得る。プログラミング言語の例としては、Ｊａｖａ（登録商標）、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語などの従来の手続き型プログラミング言語があり得る。プログラムコードは、完全にユーザのコンピュータ上で実行するか、部分的にユーザのコンピュータ上で実行するか、スタンドアロンソフトウェアパッケージとして実行するか、部分的にユーザのコンピュータ上と部分的にリモートコンピュータ上とで実行するか、あるいは完全にリモートコンピュータまたはサーバ上で実行し得る。後者のシナリオでは、リモートコンピュータは、ローカルエリアネットワーク（ＬＡＮ）またはワイドエリアネットワーク（ＷＡＮ）を含む、任意のタイプのネットワークを通じてユーザのコンピュータに接続され得、あるいは接続は、（たとえば、インターネットサービスプロバイダを使用してインターネットを通じて）外部コンピュータに対して行われ得る。

【0078】

[0083]本発明の主題の態様について、方法、装置（システム）およびコンピュータプログラム製品のフローチャート図および／またはブロック図を参照しながら説明した。フローチャート図および／またはブロック図の各ブロック、ならびにフローチャート図および／またはブロック図中のブロックの組合せは、コンピュータプログラム命令によって実装され得ることが理解されよう。これらのコンピュータプログラム命令は、実行されるために、汎用コンピュータ、専用コンピュータ、または他のプログラマブルデータ処理装置のプロセッサに与えられ得る。

【0079】

[0084]これらのコンピュータプログラム命令は、フローチャートおよび／またはブロック図の１つまたは複数のブロックにおいて指定された機能／行為を実装する命令を含む製造品を生成するために、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイスに特定の様式で機能するように指示するために実行され得る。

【0080】

[0085]コンピュータプログラム命令はまた、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイス上にロードされ得る。コンピュータプログラム命令は、実行された命令が、フローチャートおよび／またはブロック図の１つまたは複数のブロックにおいて指定された機能／行為を実装するためのプロセスを与えることができるようにコンピュータ実装プロセスを生成するために、一連の動作ステップが実行されるように実行され得る。

【0081】

[0086]図６は、クロック変調器６１２を含む電子デバイス６００の例示的な実施形態のブロック図である。いくつかの実装形態では、電子デバイス６００は、ラップトップコンピュータ、タブレットコンピュータ、モバイルフォン、電力線通信デバイス、スマートアプライアンス（ＰＤＡ）、アクセスポイント、ワイヤレス局または他の電子システムのうちの１つであり得る。電子デバイス６００は、（場合によっては、複数のプロセッサ、複数のコア、複数のノードを含む、および／またはマルチスレッドを実装するなどの）プロセッサユニット６０２を含むことができる。電子デバイス６００はまた、メモリユニット６０６を含むことができる。メモリユニット６０６は、システムメモリ（たとえば、キャッシュ、ＳＲＡＭ、ＤＲＡＭ、ゼロキャパシタＲＡＭ、ツイントランジスタＲＡＭ、ｅＤＲＡＭ、ＥＤＯ ＲＡＭ、ＤＤＲ ＲＡＭ、ＥＥＰＲＯＭ（登録商標）、ＮＲＡＭ、ＲＲＡＭ（登録商標）、ＳＯＮＯＳ、ＰＲＡＭなどのうちの１つまたは複数）、あるいは機械可読媒体の上記ですでに説明した可能な実現形態のうちのいずれか１つまたは複数であり得る。電子デバイス６００は、バス６１０（たとえば、ＰＣＩ、ＩＳＡ、ＰＣＩ−Ｅｘｐｒｅｓｓ、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ（登録商標）、ＩｎｆｉｎｉＢａｎｄ（登録商標）、ＮｕＢｕｓ、ＡＨＢ、ＡＸＩなど）を含むことができる。電子デバイス６００は、ワイヤレスネットワークインターフェース（たとえば、ＷＬＡＮインターフェース、ＢＬＵＥＴＯＯＴＨ（登録商標）インターフェース、ＷｉＭＡＸ（登録商標）インターフェース、ＺｉｇＢｅｅ（登録商標）インターフェース、ワイヤレスＵＳＢインターフェースなど）およびワイヤードネットワークインターフェース（たとえば、イーサネットインターフェース、電力線通信インターフェースなど）のうちの少なくとも１つを含むネットワークインターフェース６０４を含むことができる。いくつかの実装形態では、電子デバイス６００は、複数のネットワークインターフェースをサポートし得、それらのインターフェースの各々は、異なる通信ネットワークに電子デバイス６００を結合するように構成される。

【0082】

[0087]電子デバイス６００は通信ユニット６２０を含むことができる。通信ユニット６２０は、無線機、またはワイヤードおよびワイヤレスネットワーキングのための送信機と受信機とをもつハイブリッド無線機を含むことができる。たとえば、通信ユニット６２０は送信機６０８を含むことができる。送信機６０８は、上記で説明した送信機４００と同様であり得る。送信機６０８は、クロック変調器６１２を含むことができる。送信機６０８は、変調クロック信号を送信することができる。クロック変調器６１２は、上記で説明した直交クロック変調器２００と同様であり得る。送信機６０８は、１つまたは複数のプリプロセッサ６１４をも含むことができる。プリプロセッサ６１４は、上記で説明した第１のプリプロセッサ４０２および第２のプリプロセッサ４０４と同様であり得る。プリプロセッサ６１４は、クロック変調器６１２によって引き起こされたひずみを補償するために、ベースバンド信号などの信号を補正する、または信号に予歪を与える（pre-distort）ことができる。いくつかの実施形態では、送信機６０８の他の部分は、プロセッサユニット６０２、メモリユニット６０６およびバス６１０内に分散され得る。

【0083】

[0088]メモリユニット６０６は、上記の図１から図５で説明した実施形態を実装するための機能を実施することができる。一実施形態では、メモリユニット６０６は、２つまたはそれ以上の遅延されたクロック信号を与えることを可能にする１つまたは複数の機能を含むことができ、ここで、遅延されたクロック信号の遅延量はベースバンド信号に少なくとも部分的に基づく。他の実施形態では、メモリユニット６０６は、プリプロセッサ６１４の機能の少なくとも一部分を与えることができるルックアップテーブルを実装するために使用され得る。

【0084】

[0089]これらの機能のうちの任意の１つは、ハードウェアでおよび／またはプロセッサユニット６０２上に部分的に（または完全に）実装され得る。たとえば、機能は、特定用途向け集積回路を用いて実装され、プロセッサユニット６０２、周辺デバイスまたはカード上のコプロセッサなどの中に論理的に実装され得る。さらに、実現形態は、より少数の構成要素、または図６に示されない追加の構成要素（たとえば、ビデオカード、オーディオカード、追加のネットワークインターフェース、周辺デバイスなど）を含み得る。プロセッサユニット６０２、メモリユニット６０６、ネットワークインターフェース６０４は、バス６１０に結合される。バス６１０に結合されるものとして示されているが、メモリユニット６０６はプロセッサユニット６０２に結合され得る。

【0085】

[0090]本実施形態について、様々な実装形態および活用を参照しながら説明したが、これらの実施形態は例示的なものであり、本発明の主題の範囲はそれらに限定されないことを理解されよう。概して、本明細書で説明した、遅延されたクロック信号を与え、遅延されたクロック信号を合成するための技法は、任意の１つまたは複数のハードウェアシステムに一致する設備で実装され得る。多くの変形、修正、追加、および改善が可能である。

【0086】

[0091]単一の事例として本明細書で説明した構成要素、動作、または構造について、複数の事例が与えられ得る。最後に、様々な構成要素と、動作と、データストアとの間の境界はいくぶん恣意的であり、特定の動作が、特定の例示的な構成の文脈において示されている。機能の他の割振りが想定され、本発明の主題の範囲内に入り得る。概して、例示的な構成において別個の構成要素として提示された構造および機能は、組み合わされた構造または構成要素として実装され得る。同様に、単一の構成要素として提示された構造および機能は、別個の構成要素として実装され得る。これらおよび他の変形、修正、追加、および改善は、本発明の主題の範囲内に入り得る。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１のクロック信号および第１のベースバンド信号を受信し、前記第１のベースバンド信号に少なくとも部分的に基づいて第１の遅延されたクロック信号を生成するように構成された第１の構成可能遅延ユニットと、
前記第１のクロック信号および前記第１のベースバンド信号を受信し、前記第１のベースバンド信号に少なくとも部分的に基づいて第２の遅延されたクロック信号を生成するように構成された第２の構成可能遅延ユニットと、ここにおいて、前記第２の遅延されたクロック信号は前記第１の遅延されたクロック信号と異なる、
変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とを合成するように構成された合成器と
を備えるデバイス。
［Ｃ２］
前記第１の構成可能遅延ユニットは、前記第１の遅延されたクロック信号を生成するために、第１の遅延量だけ前記第１のクロック信号を遅延させるようにさらに構成され、前記第１の遅延量は、前記第１のベースバンド信号に少なくとも部分的に基づく、Ｃ１に記載のデバイス。
［Ｃ３］
前記第２の構成可能遅延ユニットは、前記第２の遅延されたクロック信号を生成するために、第２の遅延量だけ前記第１のクロック信号を遅延させるようにさらに構成され、前記第２の遅延量は、前記第１のベースバンド信号に少なくとも部分的に基づく、Ｃ２に記載のデバイス。
［Ｃ４］
前記合成器は、前記第１のベースバンド信号に少なくとも部分的に基づくパルス幅を有するパルスを含む前記変調されたクロック信号を生成するようにさらに構成される、Ｃ１に記載のデバイス。
［Ｃ５］
前記パルス幅は、第１の遅延量と第２の遅延量との和に少なくとも部分的に基づき、前記第１の遅延量および前記第２の遅延量は、前記第１のベースバンド信号に少なくとも部分的に基づく、Ｃ４に記載のデバイス。
［Ｃ６］
前記第１の遅延されたクロック信号を受信し、第１の増幅された遅延されたクロック信号を生成するように構成された第１のドライバと、
前記第２の遅延されたクロック信号を受信し、第２の増幅された遅延されたクロック信号を生成するように構成された第２のドライバと
をさらに備え、
前記合成器は、前記変調されたクロック信号を生成するために、前記第１の増幅された遅延されたクロック信号と前記第２の増幅された遅延されたクロック信号とを合成するようにさらに構成される、Ｃ１に記載のデバイス。
［Ｃ７］
前記第１のドライバおよび前記第２のドライバはスイッチモードドライバである、Ｃ６に記載のデバイス。
［Ｃ８］
前記第１の構成可能遅延ユニットと結合されたデジタルアナログ変換器をさらに備え、前記デジタルアナログ変換器は、前記第１のベースバンド信号を受信し、前記第１の構成可能遅延ユニットにアナログ信号を与えるように構成され、前記第１の構成可能遅延ユニットは、前記アナログ信号に少なくとも部分的に基づいて前記第１の遅延されたクロック信号を生成するようにさらに構成される、Ｃ１に記載のデバイス。
［Ｃ９］
前記合成器が、前記変調されたクロック信号を生成するために、前記第２の遅延されたクロック信号から前記第１の遅延されたクロック信号を減算することによって前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とを合成するようにさらに構成される、Ｃ１に記載のデバイス。
［Ｃ１０］
第２のクロック信号および第２のベースバンド信号を受信し、前記第２のベースバンド信号に少なくとも部分的に基づいて第３の遅延されたクロック信号を生成するように構成された第３の構成可能遅延ユニットと、
前記第２のクロック信号および前記第２のベースバンド信号を受信し、前記第２のベースバンド信号に少なくとも部分的に基づいて第４の遅延されたクロック信号を生成するように構成された第４の構成可能遅延ユニットと
をさらに備え、
前記合成器は、前記変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と、前記第２の遅延されたクロック信号と、前記第３の遅延されたクロック信号と、前記第４の遅延されたクロック信号とを合成するようにさらに構成される、Ｃ１に記載のデバイス。
［Ｃ１１］
前記第２のクロック信号は、位相シフトによって前記第１のクロック信号に関係付けられる、Ｃ１０に記載のデバイス。
［Ｃ１２］
第１のクロック信号を受信することと、
第１のベースバンド信号を受信することと、
前記第１のベースバンド信号と前記第１のクロック信号とに少なくとも部分的に基づいて第１の遅延されたクロック信号を生成することと、
前記第１のベースバンド信号と前記第１のクロック信号とに少なくとも部分的に基づいて第２の遅延されたクロック信号を生成することと、ここにおいて、前記第１の遅延されたクロック信号は前記第２の遅延されたクロック信号と異なる、
変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とを合成することと
を備える方法。
［Ｃ１３］
前記第１の遅延されたクロック信号を生成することは、第１の遅延量だけ前記第１のクロック信号を遅延させることをさらに備え、前記第１の遅延量は、前記第１のベースバンド信号に少なくとも部分的に基づく、Ｃ１２に記載の方法。
［Ｃ１４］
前記第２の遅延されたクロック信号を生成することは、第２の遅延量だけ前記第１のクロック信号を遅延させることをさらに備え、前記第２の遅延量は、前記第１のベースバンド信号に少なくとも部分的に基づく、Ｃ１３に記載の方法。
［Ｃ１５］
前記変調されたクロック信号は、前記第１のベースバンド信号に少なくとも部分的に基づくパルス幅を有するパルスを含む、Ｃ１２に記載の方法。
［Ｃ１６］
前記パルス幅は、第１の遅延量と第２の遅延量との和に少なくとも部分的に基づき、前記第１の遅延量および前記第２の遅延量は、前記第１のベースバンド信号に少なくとも部分的に基づく、Ｃ１５に記載の方法。
［Ｃ１７］
前記第１の遅延されたクロック信号を増幅することと、
前記第２の遅延されたクロック信号を増幅することと
をさらに備え、
前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とを前記合成することは、前記変調されたクロック信号を生成するために、第１の増幅された遅延されたクロック信号と第２の増幅された遅延されたクロック信号とを合成することをさらに備える、Ｃ１２に記載の方法。
［Ｃ１８］
前記第１の遅延されたクロック信号を増幅することは、スイッチモードドライバを通じて増幅することをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記合成することは、前記変調されたクロック信号を生成するために、前記第２の遅延されたクロック信号から前記第１の遅延されたクロック信号を減算することをさらに備える、Ｃ１２に記載の方法。
［Ｃ２０］
第２のクロック信号を受信することと、
第２のベースバンド信号を受信することと、
前記第２のベースバンド信号と前記第２のクロック信号とに少なくとも部分的に基づいて第３の遅延されたクロック信号を生成することと、
前記第２のベースバンド信号と前記第２のクロック信号とに少なくとも部分的に基づいて第４の遅延されたクロック信号を生成することと
をさらに備え、
前記合成することは、前記変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と、前記第２の遅延されたクロック信号と、前記第３の遅延されたクロック信号と、前記第４の遅延されたクロック信号とを合成することをさらに備える、Ｃ１２に記載の方法。
［Ｃ２１］
前記第２のクロック信号は、位相シフトによって前記第１のクロック信号に関係付けられる、Ｃ２０に記載の方法。
［Ｃ２２］
変調されたクロック信号を生成するための変調器を備え、
前記変調器は、
第１のクロック信号および第１のベースバンド信号を受信し、前記第１のベースバンド信号に少なくとも部分的に基づいて第１の遅延されたクロック信号を生成するように構成された第１の構成可能遅延ユニットと、
前記第１のクロック信号および前記第１のベースバンド信号を受信し、前記第１のベースバンド信号に少なくとも部分的に基づいて第２の遅延されたクロック信号を生成するように構成された第２の構成可能遅延ユニットと、ここにおいて、前記第２の遅延されたクロック信号は前記第１の遅延されたクロック信号と異なる、
前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とに少なくとも部分的に基づいて、前記変調されたクロック信号を生成するように構成された合成器と
を備える、システム。
［Ｃ２３］
前記第１のベースバンド信号を受信し、前記第１の構成可能遅延ユニットに変更された第１のベースバンド信号を与えるように構成されたプリプロセッサをさらに備える、Ｃ２２に記載のシステム。
［Ｃ２４］
前記プリプロセッサは、前記第１のベースバンド信号に予歪を与えるように構成される、Ｃ２３に記載のシステム。
［Ｃ２５］
前記第１の遅延されたクロック信号を受信し、第１の増幅された遅延されたクロック信号を生成するように構成された第１のドライバと、
前記第２の遅延されたクロック信号を受信し、第２の増幅された遅延されたクロック信号を生成するように構成された第２のドライバと
をさらに備え、
前記合成器は、前記変調されたクロック信号を生成するために、前記第１の増幅された遅延されたクロック信号と前記第２の増幅された遅延されたクロック信号とを合成するようにさらに構成される、Ｃ２２に記載のシステム。
［Ｃ２６］
前記変調器は、
第２のクロック信号および第２のベースバンド信号を受信し、前記第２のベースバンド信号に少なくとも部分的に基づいて第３の遅延されたクロック信号を生成するように構成された第３の構成可能遅延ユニットと、
前記第２のクロック信号および前記第２のベースバンド信号を受信し、前記第２のベースバンド信号に少なくとも部分的に基づいて第４の遅延されたクロック信号を生成するように構成された第４の構成可能遅延ユニットと
をさらに備え、
前記合成器は、前記変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と、前記第２の遅延されたクロック信号と、前記第３の遅延されたクロック信号と、前記第４の遅延されたクロック信号とを合成するようにさらに構成される、Ｃ２２に記載のシステム。
［Ｃ２７］
前記変調されたクロック信号を送信するように構成されたアンテナと、
前記アンテナに前記変調されたクロック信号を選択的に結合するように構成されたスイッチと
をさらに備えるＣ２２に記載のシステム。
［Ｃ２８］
前記変調器から前記変調されたクロック信号を受信し、前記スイッチにフィルタ処理された変調されたクロック信号を与えるように構成されたフィルタをさらに備えるＣ２７に記載のシステム。
［Ｃ２９］
前記フィルタは、ローパスフィルタプロファイル、バンドパスフィルタプロファイルおよびハイパスフィルタプロファイルのうちの少なくとも１つを有する、Ｃ２８に記載のシステム。
［Ｃ３０］
機械実行可能命令を記憶した非一時的機械可読記憶媒体であって、
前記機械実行可能命令は、
第１のクロック信号を受信することと、
第１のベースバンド信号を受信することと、
前記第１のベースバンド信号と前記第１のクロック信号とに少なくとも部分的に基づく第１の遅延量をもつ第１の遅延されたクロック信号を生成することと、
前記第１のベースバンド信号と前記第１のクロック信号とに少なくとも部分的に基づく第２の遅延量をもつ第２の遅延されたクロック信号を生成することと、ここにおいて、前記第１の遅延量は前記第２の遅延量と異なる、
変調されたクロック信号を生成するために、前記第１の遅延されたクロック信号と前記第２の遅延されたクロック信号とを合成することと
を行うための命令を備える、非一時的機械可読記憶媒体。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】