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特許6671386３Ｄ ＦｉｎＦＥＴ構造体を有するスプリットゲート不揮発性メモリセル及びその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6671386
(24)【登録日】2020年3月5日
(45)【発行日】2020年3月25日
(54)【発明の名称】３Ｄ ＦｉｎＦＥＴ構造体を有するスプリットゲート不揮発性メモリセル及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20200316BHJP
H01L 29/788 20060101ALI20200316BHJP
H01L 29/792 20060101ALI20200316BHJP
H01L 27/11521 20170101ALI20200316BHJP
【ＦＩ】
H01L29/78 371
H01L27/11521
【請求項の数】12
【全頁数】24
(21)【出願番号】特願2017-546140(P2017-546140)
(86)(22)【出願日】2016年2月26日
(65)【公表番号】特表2018-507563(P2018-507563A)
(43)【公表日】2018年3月15日
(86)【国際出願番号】US2016019860
(87)【国際公開番号】WO2016148873
(87)【国際公開日】20160922
【審査請求日】2017年9月1日
(31)【優先権主張番号】15/050,309
(32)【優先日】2016年2月22日
(33)【優先権主張国】US
(31)【優先権主張番号】62/134,489
(32)【優先日】2015年3月17日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100088694
【弁理士】
【氏名又は名称】弟子丸 健
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100196612
【弁理士】
【氏名又は名称】鎌田 慎也
(72)【発明者】
【氏名】スー チェン−シェン
(72)【発明者】
【氏名】ヤン ジェン−ウェイ
(72)【発明者】
【氏名】ウー マン−タン
(72)【発明者】
【氏名】チェン チュン−ミン
(72)【発明者】
【氏名】トラン ヒュー ヴァン
(72)【発明者】
【氏名】ドー ニャン
【審査官】
宮本 博司
(56)【参考文献】
【文献】
米国特許出願公開第２００７／００５４４４８（ＵＳ，Ａ１）
【文献】
特開２００６−１０８６８８（ＪＰ，Ａ）
【文献】
特開２００１−２７４３６２（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００５／０２６９６２２（ＵＳ，Ａ１）
【文献】
特開２００５−０５７２９６（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００５／０２６６６３８（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／１１５２１
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリセルであって、
上面及び２つの側面を有するフィン形上面部分を有する第１の導電型の半導体基板と、 前記フィン形上面部分内にある前記第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域であって、前記第１の領域と前記第２の領域との間に延在するチャネル領域を有し、
前記チャネル領域が、前記上面の第１の部分及び前記２つの側面の第１の部分を含む第１の部分を有し、かつ前記上面の第２の部分及び前記２つの側面の第２の部分を含む第２の部分を有する、第１の領域及び第２の領域と、
導電性浮遊ゲートであって、
前記上面の前記第１の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第１の部分に沿って延在し、それから絶縁された第２の部分、及び
前記２つの側面の他方の前記第１の部分に沿って延在し、それから絶縁された第３の部分を含む、導電性浮遊ゲートと、
導電性制御ゲートであって、
前記上面の前記第２の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第２の部分に沿って延在し、それから絶縁された第２の部分、
前記２つの側面の他方の前記第２の部分に沿って延在し、それから絶縁された第３の部分、
前記導電性浮遊ゲートの第１の部分の少なくとも一部の上方に延在し、それから絶縁された第４の部分、
前記導電性浮遊ゲートの第２の部分の少なくとも一部の外側に延在し、それから絶縁された第５の部分、及び
前記導電性浮遊ゲートの第３の部分の少なくとも一部の外側に延在し、それから絶縁された第６の部分を含む、導電性制御ゲートと、を備え、
前記導電性浮遊ゲートが、前記導電性制御ゲートに面し、それから絶縁された鋭角縁部で終端する傾斜状の上面部分を含む、不揮発性メモリセル。
上面及び２つの側面を有するフィン形上面部分を有する第１の導電型の半導体基板と、 前記フィン形上面部分内にある前記第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域であって、前記第１の領域と前記第２の領域との間に延在するチャネル領域を有し、
前記チャネル領域が、前記上面の第１の部分及び前記２つの側面の第１の部分を含む第１の部分を有し、かつ前記上面の第２の部分及び前記２つの側面の第２の部分を含む第２の部分を有する、第１の領域及び第２の領域と、
導電性浮遊ゲートであって、
前記上面の前記第１の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第１の部分に沿って延在し、それから絶縁された第２の部分、及び
前記２つの側面の他方の前記第１の部分に沿って延在し、それから絶縁された第３の部分を含む、導電性浮遊ゲートと、
導電性制御ゲートであって、
前記上面の前記第２の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第２の部分に沿って延在し、それから絶縁された第２の部分、
前記２つの側面の他方の前記第２の部分に沿って延在し、それから絶縁された第３の部分、
前記導電性浮遊ゲートの第１の部分の少なくとも一部の上方に延在し、それから絶縁された第４の部分、
前記導電性浮遊ゲートの第２の部分の少なくとも一部の外側に延在し、それから絶縁された第５の部分、及び
前記導電性浮遊ゲートの第３の部分の少なくとも一部の外側に延在し、それから絶縁された第６の部分を含む、導電性制御ゲートと、を備え、
前記導電性浮遊ゲートが、前記導電性制御ゲートに面し、それから絶縁された鋭角縁部で終端する傾斜状の上面部分を含む、不揮発性メモリセル。
【請求項2】
前記チャネル領域の第１の部分が、前記第１の領域に隣接し、前記チャネル領域の第２の部分が、前記第２の領域に隣接している、請求項１に記載の不揮発性メモリセル。
【請求項3】
前記導電性浮遊ゲートが、部分的に前記第１の領域の上に延在する、請求項２に記載の不揮発性メモリセル。
【請求項4】
不揮発性メモリアレイであって、
第１の方向に延在し、各々が上面及び２つの側面を有する複数の平行するフィン形上面部分を有する第１の導電型の半導体基板と、
前記フィン形上面部分の各々上に形成された複数のメモリセルであって、各メモリセルが、
前記１つのフィン形上面部分内にある前記第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域であって、前記第１の領域と前記第２の領域との間に延在するチャネル領域を有し、
前記チャネル領域が、前記上面の第１の部分及び前記２つの側面の第１の部分を含む第１の部分を有し、かつ前記上面の第２の部分及び前記２つの側面の第２の部分を含む第２の部分を有する、離間配置された第１の領域及び第２の領域、
導電性浮遊ゲートであって、
前記上面の前記第１の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第１の部分に沿って延在し、それから絶縁された第２の部分、及び
前記２つの側面の他方の前記第１の部分に沿って延在し、それから絶縁された第３の部分を含む、導電性浮遊ゲート、並びに
導電性制御ゲートであって、
前記上面の前記第２の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第２の部分に沿って延在し、それから絶縁された第２の部分、
前記２つの側面の他方の前記第２の部分に沿って延在し、それから絶縁された第３の部分、
前記導電性浮遊ゲートの第１の部分の少なくとも一部の上方に延在し、それから絶縁された第４の部分、
前記導電性浮遊ゲートの第２の部分の少なくとも一部の外側に延在し、それから絶縁された第５の部分、及び
前記導電性浮遊ゲートの第３の部分の少なくとも一部の外側に延在し、それから絶縁された第６の部分を含む、導電性制御ゲートを含む、複数のメモリセルと、
各々が前記第１の方向に対して垂直な第２の方向に延在し、前記フィン形上面部分の各々のための前記導電性制御ゲートの１つに電気的に接続された、複数の制御ゲート線と、を備え、
前記導電性浮遊ゲートの各々が、前記導電性制御ゲートのうちの１つに面し、それから絶縁された鋭角縁部で終端する傾斜状の上面部分を含む、不揮発性メモリアレイ。
第１の方向に延在し、各々が上面及び２つの側面を有する複数の平行するフィン形上面部分を有する第１の導電型の半導体基板と、
前記フィン形上面部分の各々上に形成された複数のメモリセルであって、各メモリセルが、
前記１つのフィン形上面部分内にある前記第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域であって、前記第１の領域と前記第２の領域との間に延在するチャネル領域を有し、
前記チャネル領域が、前記上面の第１の部分及び前記２つの側面の第１の部分を含む第１の部分を有し、かつ前記上面の第２の部分及び前記２つの側面の第２の部分を含む第２の部分を有する、離間配置された第１の領域及び第２の領域、
導電性浮遊ゲートであって、
前記上面の前記第１の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第１の部分に沿って延在し、それから絶縁された第２の部分、及び
前記２つの側面の他方の前記第１の部分に沿って延在し、それから絶縁された第３の部分を含む、導電性浮遊ゲート、並びに
導電性制御ゲートであって、
前記上面の前記第２の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第２の部分に沿って延在し、それから絶縁された第２の部分、
前記２つの側面の他方の前記第２の部分に沿って延在し、それから絶縁された第３の部分、
前記導電性浮遊ゲートの第１の部分の少なくとも一部の上方に延在し、それから絶縁された第４の部分、
前記導電性浮遊ゲートの第２の部分の少なくとも一部の外側に延在し、それから絶縁された第５の部分、及び
前記導電性浮遊ゲートの第３の部分の少なくとも一部の外側に延在し、それから絶縁された第６の部分を含む、導電性制御ゲートを含む、複数のメモリセルと、
各々が前記第１の方向に対して垂直な第２の方向に延在し、前記フィン形上面部分の各々のための前記導電性制御ゲートの１つに電気的に接続された、複数の制御ゲート線と、を備え、
前記導電性浮遊ゲートの各々が、前記導電性制御ゲートのうちの１つに面し、それから絶縁された鋭角縁部で終端する傾斜状の上面部分を含む、不揮発性メモリアレイ。
【請求項5】
前記第２の方向に延在する前記半導体基板内の複数の平行する拡散線であって、各拡散線が、前記フィン形上面部分内の各々の前記第１の領域のうちの２つに電気的に接続された、複数の平行する拡散線を更に備えた、請求項４に記載の不揮発性メモリアレイ。
【請求項6】
各々が前記第１の領域のうちの２つから延在し、それらに電気的に接続された、複数のコンタクトと、
前記第２の方向に延在し、前記フィン形上面部分の各々のための前記複数のコンタクトのうちの１つに電気的に接続された、複数のソース線と、を更に備えた、請求項４に記載の不揮発性メモリアレイ。
前記第２の方向に延在し、前記フィン形上面部分の各々のための前記複数のコンタクトのうちの１つに電気的に接続された、複数のソース線と、を更に備えた、請求項４に記載の不揮発性メモリアレイ。
【請求項7】
前記チャネル領域の第１の部分の各々が、前記第１の領域のうちの１つに隣接し、前記チャネル領域の第２の部分の各々が、前記第２の領域のうちの１つに隣接している、請求項４に記載の不揮発性メモリセル。
【請求項8】
前記導電性浮遊ゲートの各々が、前記第１の領域のうちの１つの上に部分的に延在する、請求項７に記載の不揮発性メモリセル。
【請求項9】
不揮発性メモリセルを形成する方法であって、
第１の導電型の半導体基板の表面内に１対の平行するトレンチを形成し、前記トレンチの間に、上面及び２つの側面を有するフィン形上面部分を生じさせることと、
前記上面及び前記２つの側面に沿って絶縁材料を形成することと、
前記フィン形上面部分内にある前記第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域を形成することであって、前記離間配置された第１の領域及び第２の領域が、前記第１の領域と前記第２の領域との間に延在するチャネル領域を有し、
前記チャネル領域が、前記上面の第１の部分及び前記２つの側面の第１の部分を含む第１の部分を有し、かつ前記上面の第２の部分及び前記２つの側面の第２の部分を含む第２の部分を有する、形成することと、
導電性浮遊ゲートを形成することであって、前記導電性浮遊ゲートが、
前記上面の前記第１の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第１の部分に沿って延在し、それから絶縁された第２の部分、及び
前記２つの側面の他方の前記第１の部分に沿って延在し、それから絶縁された第３の部分を含む、形成することと、
導電性制御ゲートを形成することであって、前記導電性制御ゲートが、
前記上面の前記第２の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第２の部分に沿って延在し、それから絶縁された第２の部分、
前記２つの側面の他方の前記第２の部分に沿って延在し、それから絶縁された第３の部分、
前記導電性浮遊ゲートの第１の部分の少なくとも一部の上方に延在し、それから絶縁された第４の部分、
前記導電性浮遊ゲートの第２の部分の少なくとも一部の外側に延在し、それから絶縁された第５の部分、及び
前記導電性浮遊ゲートの第３の部分の少なくとも一部の外側に延在し、それから絶縁された第６の部分を含む、形成することと、を含み、
前記導電性浮遊ゲートの上面が、傾斜状の部分であって、前記導電性制御ゲートに面し、それから絶縁された鋭角縁部で終端する部分を含むように、前記導電性浮遊ゲートの前記上面を酸化させ、酸化ポリシリコンを形成することを更に含む、方法。
第１の導電型の半導体基板の表面内に１対の平行するトレンチを形成し、前記トレンチの間に、上面及び２つの側面を有するフィン形上面部分を生じさせることと、
前記上面及び前記２つの側面に沿って絶縁材料を形成することと、
前記フィン形上面部分内にある前記第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域を形成することであって、前記離間配置された第１の領域及び第２の領域が、前記第１の領域と前記第２の領域との間に延在するチャネル領域を有し、
前記チャネル領域が、前記上面の第１の部分及び前記２つの側面の第１の部分を含む第１の部分を有し、かつ前記上面の第２の部分及び前記２つの側面の第２の部分を含む第２の部分を有する、形成することと、
導電性浮遊ゲートを形成することであって、前記導電性浮遊ゲートが、
前記上面の前記第１の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第１の部分に沿って延在し、それから絶縁された第２の部分、及び
前記２つの側面の他方の前記第１の部分に沿って延在し、それから絶縁された第３の部分を含む、形成することと、
導電性制御ゲートを形成することであって、前記導電性制御ゲートが、
前記上面の前記第２の部分に沿って延在し、それから絶縁された第１の部分、
前記２つの側面の一方の前記第２の部分に沿って延在し、それから絶縁された第２の部分、
前記２つの側面の他方の前記第２の部分に沿って延在し、それから絶縁された第３の部分、
前記導電性浮遊ゲートの第１の部分の少なくとも一部の上方に延在し、それから絶縁された第４の部分、
前記導電性浮遊ゲートの第２の部分の少なくとも一部の外側に延在し、それから絶縁された第５の部分、及び
前記導電性浮遊ゲートの第３の部分の少なくとも一部の外側に延在し、それから絶縁された第６の部分を含む、形成することと、を含み、
前記導電性浮遊ゲートの上面が、傾斜状の部分であって、前記導電性制御ゲートに面し、それから絶縁された鋭角縁部で終端する部分を含むように、前記導電性浮遊ゲートの前記上面を酸化させ、酸化ポリシリコンを形成することを更に含む、方法。
【請求項10】
前記１対のトレンチの前記形成が、
前記半導体基板の前記表面の上に材料のブロックを形成することと、
前記材料のブロックに隣接する前記半導体基板の部分をエッチングし、前記材料のブロックの下に前記フィン形上面部分を残すことと、を含む、請求項９に記載の方法。
前記半導体基板の前記表面の上に材料のブロックを形成することと、
前記材料のブロックに隣接する前記半導体基板の部分をエッチングし、前記材料のブロックの下に前記フィン形上面部分を残すことと、を含む、請求項９に記載の方法。
【請求項11】
前記材料のブロックの前記形成が、
前記半導体基板の前記表面の上に材料の層を形成することと、
前記材料の層の上に第２の材料のブロックを形成することと、
前記材料の層の上に、かつ前記第２の材料のブロックの側面に沿って、材料のスペーサを形成することと、
前記第２の材料のブロックを除去することと、
前記材料のスペーサに隣接する前記材料の層の部分をエッチングし、前記材料のスペーサの下に前記材料のブロックを残すことと、を含む、請求項１０に記載の方法。
前記半導体基板の前記表面の上に材料の層を形成することと、
前記材料の層の上に第２の材料のブロックを形成することと、
前記材料の層の上に、かつ前記第２の材料のブロックの側面に沿って、材料のスペーサを形成することと、
前記第２の材料のブロックを除去することと、
前記材料のスペーサに隣接する前記材料の層の部分をエッチングし、前記材料のスペーサの下に前記材料のブロックを残すことと、を含む、請求項１０に記載の方法。
【請求項12】
前記材料のブロックの前記形成が、
前記半導体基板の前記表面の上に材料の層を形成することと、
前記材料の層の上にフォトレジストを形成することと、
フォトリソグラフィ露光及びエッチングを行って前記フォトレジストの部分を選択的に除去し、前記材料の層の上に前記フォトレジストのブロックを残すことと、
前記フォトレジストのブロックに隣接する前記材料の層の部分をエッチングし、前記フォトレジストのブロックの下に前記材料のブロックを残すことと、を含む、請求項１０に記載の方法。
前記半導体基板の前記表面の上に材料の層を形成することと、
前記材料の層の上にフォトレジストを形成することと、
フォトリソグラフィ露光及びエッチングを行って前記フォトレジストの部分を選択的に除去し、前記材料の層の上に前記フォトレジストのブロックを残すことと、
前記フォトレジストのブロックに隣接する前記材料の層の部分をエッチングし、前記フォトレジストのブロックの下に前記材料のブロックを残すことと、を含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性フラッシュメモリセルアレイに関する。
【0002】
［関連出願］本出願は、２０１５年３月１７日に出願された米国仮出願第６２／１３４，４８９号の利益を主張する。上記仮出願は、参照により本明細書に組み込まれる。
【背景技術】
【0003】
現在、スプリットゲート型不揮発性メモリセルが知られている。米国特許第５，０２９，１３０号（あらゆる目的のために参照により組み込まれる）は、そのようなスプリットゲートメモリセルについて記載している。このメモリセルは、チャネル領域の第１の部分の上に配設されてその導通を制御する浮遊ゲートと、チャネル領域の第２の部分の上に配設され、その導通を制御するワード線（制御）ゲートとを有する。制御ゲートは、浮遊ゲートに横方向に隣接して配設され、チャネル領域の第２の部分の上に配設された第１の部分を有し、制御ゲートは、浮遊ゲートの上方かつそれ上に延在する第２の部分を有する。チャネル領域は半導体基板の平面に沿って形成されるため、デバイスの幾何形状が小さくなるにつれて、チャネル領域の総面積（例えば、幅）も小さくなる。これにより、ソース領域とドレイン領域との間の電流の流れが低減し、メモリセルの状態を検出するために、より高感度のセンス増幅器が必要になる。
【0004】
リソグラフィ・サイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Ｆｉｎ−ＦＥＴ型の構造体が提案された。Ｆｉｎ−ＦＥＴ型の構造体において、半導体材料のフィン形部材が、ソース領域をドレイン領域に接続する。フィン形部材は、上面と、２つの側面とを有する。その結果、ソース領域からドレイン領域への電流は、上面及び２つの側面に沿って流れることができる。従って、チャネル領域の幅が増大し、これにより電流の流れが増大する。しかしながら、チャネル領域を２つの側面に「折り畳み」、これによりチャネル領域の「フットプリント」を小さくすることによって、より多くの半導体の占有面積を犠牲にすることなく、チャネル領域の幅が増大する。そうしたＦｉｎ−ＦＥＴを用いた不揮発性メモリセルが開示されている。従来技術のＦｉｎ−ＦＥＴ型不揮発性メモリ構造体の幾つかの例としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、及び同第８，４６１，６４０号が挙げられる。しかしながら、これまでの、これらの従来技術のＦｉｎ−ＦＥＴ型構造体は、電荷を格納するために、浮遊ゲートをスタック・ゲート・デバイスとして用いること、又はトラップ材料を用いること、又はＳＲＯ（シリコン・リッチ酸化物）を用いること、又はナノ結晶シリコンを用いること、又は他のより複雑なメモリセル構成を開示している。
【発明の概要】
【課題を解決するための手段】
【0005】
改善された不揮発性メモリセルは、上面及び２つの側面を有するフィン形上面部分を有する第１の導電型の半導体基板と、フィン形上面部分内にある第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域であって、第１の領域と第２の領域との間に延在するチャネル領域を有する、第１の領域及び第２の領域と、を含む。チャネル領域は、上面の第１の部分と２つの側面の第１の部分とを含む第１の部分を有し、かつ上面の第２の部分と２つの側面の第２の部分とを含む第２の部分を有する。導電性浮遊ゲートは、上面の第１の部分に沿って延在し、それから絶縁された第１の部分と、２つの側面の一方の第１の部分に沿って延在し、それから絶縁された第２の部分と、２つの側面の他方の第１の部分に沿って延在し、それから絶縁された第３の部分と、を含む。導電性制御ゲートは、上面の第２の部分に沿って延在し、それから絶縁された第１の部分と、２つの側面の一方の第２の部分に沿って延在し、それから絶縁された第２の部分と、２つの側面の他方の第２の部分に沿って延在し、それから絶縁された第３の部分と、浮遊ゲートの第１の部分の少なくとも一部の上方かつそれ上に延在し、それから絶縁された第４の部分と、浮遊ゲートの第２の部分の少なくとも一部の外側かつそれ上に延在し、それから絶縁された第５の部分と、浮遊ゲートの第３の部分の少なくとも一部の外側かつそれ上に延在し、それから絶縁された第６の部分と、を含む。
【0006】
改善された不揮発性メモリアレイは、第１の方向に延在し、各々が上面及び２つの側面を有する複数の平行するフィン形上面部分と、フィン形上面部分の各々の上に形成された複数のメモリセルと、を有する第１の導電型の半導体基板を含む。各メモリセルは、１つのフィン形上面部分内にある第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域であって、第１の領域と第２の領域との間に延在するチャネル領域を有する、第１の領域及び第２の領域、を含み、チャネル領域は、上面の第１の部分と２つの側面の第１の部分とを含む第１の部分を有し、かつ上面の第２の部分と２つの側面の第２の部分とを含む第２の部分を有する。各メモリセルは、導電性浮遊ゲート及び導電性制御ゲートを更に含む。導電性浮遊ゲートは、上面の第１の部分に沿って延在し、それから絶縁された第１の部分と、２つの側面の一方の第１の部分に沿って延在し、それから絶縁された第２の部分と、２つの側面の他方の第１の部分に沿って延在し、それから絶縁された第３の部分と、を含む。導電性制御ゲートは、上面の第２の部分に沿って延在し、それから絶縁された第１の部分と、２つの側面の一方の第２の部分に沿って延在し、それから絶縁された第２の部分と、２つの側面の他方の第２の部分に沿って延在し、それから絶縁された第３の部分と、浮遊ゲートの第１の部分の少なくとも一部の上方かつそれ上に延在し、それから絶縁された第４の部分と、浮遊ゲートの第２の部分の少なくとも一部の外側かつそれ上に延在し、それから絶縁された第５の部分と、浮遊ゲートの第３の部分の少なくとも一部の外側かつそれ上に延在し、それから絶縁された第６の部分と、を含む。各々が第１の方向に対して垂直な第２の方向に延在し、フィン形上面部分の各々のための制御ゲートの１つに電気的に接続された、複数の制御ゲート線。
【0007】
不揮発性メモリセルを形成する方法は、第１の導電型の半導体基板の表面内に１対の平行するトレンチを形成し、トレンチの間に、上面及び２つの側面を有するフィン形上面部分を生じさせることと、上面及び２つの側面に沿って絶縁材料を形成することと、フィン形上面部分内にある第１の導電型とは異なる第２の導電型の離間配置された第１の領域及び第２の領域であって、第１の領域と第２の領域との間に延在するチャネル領域を有する、第１の領域及び第２の領域、を形成することと（チャネル領域は、上面の第１の部分及び２つの側面の第１の部分を含む第１の部分を有し、かつ上面の第２の部分及び２つの側面の第２の部分を含む第２の部分を有する）、導電性浮遊ゲートを形成することと、導電性制御ゲートを形成することと、を含む。導電性浮遊ゲートは、上面の第１の部分に沿って延在し、それから絶縁された第１の部分と、２つの側面の一方の第１の部分に沿って延在し、それから絶縁された第２の部分と、２つの側面の他方の第１の部分に沿って延在し、それから絶縁された第３の部分と、を含む。上面の第２の部分に沿って延在し、それから絶縁された第１の部分と、２つの側面の一方の第２の部分に沿って延在し、それから絶縁された第２の部分と、２つの側面の他方の第２の部分に沿って延在し、それから絶縁された第３の部分と、浮遊ゲートの第１の部分の少なくとも一部の上方かつそれ上に延在し、それから絶縁された第４の部分と、浮遊ゲートの第２の部分の少なくとも一部の外側かつそれ上に延在し、それから絶縁された第５の部分と、浮遊ゲートの第３の部分の少なくとも一部の外側かつそれ上に延在し、それから絶縁された第６の部分と、を含む導電性制御ゲート。
【0008】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付の図面を見直すことにより明らかになるであろう。
【図面の簡単な説明】
【0009】
【図1A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1B】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1D】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1E】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1F】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1G】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1H】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1I】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1J】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1K】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1L】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1M】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1N】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1O】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1P】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1Q】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1R】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1S】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1T】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1U】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1V】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1W】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図1X】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図2A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2B】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2D】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2E】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2F】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2G】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2H】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2I】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2J】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2K】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2L】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2M】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2N】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2O】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2P】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2Q】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2R】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2S】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2T】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2U】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2V】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図2W】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＢＬ（Ｙ）方向沿いの）横断面図である。
【図3】メモリセルアレイレイアウトの平面図である。
【図4】代替的実施形態におけるメモリセルアレイレイアウトの平面図である。
【図5A】代替的実施形態による本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図5B】代替的実施形態による本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図5C】代替的実施形態による本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図5D】代替的実施形態による本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図5E】代替的実施形態による本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図5F】代替的実施形態による本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図5G】代替的実施形態による本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【図5H】代替的実施形態による本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す（ＷＬ（Ｘ）方向沿いの）横断面図である。
【発明を実施するための形態】
【0010】
本発明は、ただ２つのゲート、すなわち浮遊ゲート及び制御ゲートを有する単純なスプリットゲート型メモリセルのためのＦｉｎ−ＦＥＴ型構成であり、制御ゲートは、浮遊ゲートに横方向に隣接する第１の部分と、浮遊ゲートの上方かつそれ上に延在する第２の部分とを有する。このようなスプリットゲートメモリセルを作製する方法は、隔離のためのシリコントレンチのエッチング及び酸化物の部分的な埋め込み、並びに浮遊ゲート等の自己整列型コンポーネントを含む、多くの利点を提供する。
【0011】
図１Ａ〜１Ｙ及び２Ａ〜２Ｘは、Ｆｉｎ−ＦＥＴ型スプリットゲートメモリセルアレイを形成する工程段階を示す横断面図である。図１Ａ〜１Ｘは、ワード線（Ｘ）方向の断面図を示し、図２Ａ〜２Ｘは、ビット線（Ｙ）方向の断面図を示す。この方法は、窒化ケイ素（「窒化物」）の層１２をシリコン基板１０の表面の上に形成することにより始まる。層ポリシリコン（「ポリ」）１４を窒化物層１２の上に形成する。第２の窒化物層１６をポリ層１４の上に形成する。結果として得られた構造体を図１Ａ及び２Ａに示す。第２の窒化物層１６に、フォトリソグラフィ及びエッチングのプロセスを使用してパターン形成する（すなわち、フォトレジストを堆積させ、選択的に露光及びエッチングし、露光された窒化物層１６の部分を残し、次いでそれを、窒化物エッチングを使用してエッチングする）。図１Ｂ及び２Ｂに示すように、窒化物エッチングは、１対の窒化物のブロック１６を除く全てを除去する。
【0012】
図１Ｃ及び２Ｃに示すように、二酸化ケイ素（「酸化物」）の層１８を構造体の上に形成する。異方性酸化物エッチングを行って、ＢＬ方向の酸化物を低減させ、窒化物ブロックに当接する酸化物のスペーサ１８を残す（図１Ｄ／２Ｄ）。次いで、窒化物ブロック１６を窒化物エッチングにより除去する（図１Ｅ／２Ｅ）。次いで、ポリエッチングを行って、ＷＬ方向のポリ層１４の露光された部分を除去する（酸化物スペーサの下のポリ層ブロック１４を除く（図１Ｆ／２Ｆ）。次いで、酸化物層及び酸化物スペーサ１８を酸化物エッチングにより除去する（図１Ｇ／２Ｇ）。窒化物エッチングを使用して、ＷＬ方向の窒化物層１２を除去する（ポリブロック１４の下の窒化物層のブロック１２を除く）（図１Ｈ／２Ｈ）。次いで、シリコンエッチングを行って、ポリ層１４の残りの部分を除去し、更にＷＬ方向のシリコン基板１０の露光された部分内にトレンチ２０を形成する（図１Ｉ／２Ｉ）。次いで、酸化物２２を構造体の上に堆積させ、続いてエッチング停止として窒化物層１２を使用して化学機械的研磨（ＣＭＰ）を行って、トレンチを酸化物２２で満たす（図１Ｊ／２Ｊ）。次いで、部分的酸化物エッチングを行って、トレンチ内の酸化物２２を陥凹させる（図１Ｋ／２Ｋ）。次いで、窒化物エッチングを使用して、窒化物１２を除去する（図１Ｌ／２Ｌ）。
【0013】
次いで、薄い酸化物層２４（ＦＧ ＯＸ）を、トレンチ２０内の露出した面を含む基板１０の露出した表面の上に堆積又は成長させる。次いで、ポリ層２６（ＦＧポリ）を酸化物層２４の上に形成する（図１Ｍ／２Ｍ）。次いで、窒化物層２８をポリ層の上に堆積させる（トレンチ２０を満たし、次いで平坦化エッチングを使用して平坦化する（図１Ｎ／２Ｎ）。次いで、フォトレジスト３０を構造体の上に堆積させ、フォトリソグラフィプロセスを使用して選択的にエッチングし、ＷＬ方向に延在するフォトレジスト３０（ＦＧＰＲ）の細長片を残す（露光された窒化物層２８の部分を残す）。窒化物層２８の露光された部分を窒化物エッチングにより除去する（図１Ｏ／２Ｏ）。次いで、フォトレジスト３０を除去する。酸化プロセスを使用して、ポリ層２６の露出した部分を酸化させ、酸化されたポリシリコンの領域３２（ポリＯｘ）を生成する（図１Ｐ／２Ｐ）。次いで、湿式窒化物エッチングを使用して窒化物２８を除去する（図１Ｑ／２Ｑ）。異方性ポリエッチングを行って、酸化されたポリ３２の下にないポリ層２６の部分を除去する（図１Ｒ／２Ｒ）。
【0014】
ポリ層２６及び酸化されたポリ３２に隣接する基板１０の表面部分内へワード線ＶＴ注入（例えば、網羅的なホウ素注入）を行う（ワード線Ｖｔを制御するために）。酸化されたポリ３２及びポリ層２６の露出した部分の上に酸化物層３４（トンネルＯｘ）を形成する（例えば、ＨＴＯ堆積により）（図１Ｓ／２Ｓ）。次いで、ポリ層３６を構造体の上に形成する（図１Ｔ／２Ｔ）。次いで、ポリ層３６のドーピングのために注入プロセスを行う（例えば、Ｎ＋注入）。次いで、フォトレジスト３８を構造体の上に堆積させ、その部分をフォトリソグラフィエッチングプロセスにより選択的に除去して、ＢＬ方向のフォトレジスト３８により露光されたポリ層３６の部分を残す。次いで、ポリエッチングを行って、ポリ層３６の露出した部分を除去する（図１Ｕ／２Ｕ）。フォトレジスト３８を除去し、新たなフォトレジスト４０を構造体の上に堆積させ、その部分をフォトリソグラフィエッチングプロセスにより選択的に除去して、ＢＬ方向のフォトレジスト４０により露光された構造体の部分を残す。高電圧注入（ＨＶＩＩ注入）を行って、ＦＧポリ２６に隣接する基板の表面内にソース線接合部４２を形成する（図１Ｖ／２Ｖ）。アニールを行って、基板内のソース領域（ＳＬ）４２の形成を完了する。同様の注入／アニールを行って、ポリ層３６の他方側で基板内にドレイン領域（ＤＲ）４４を形成してもよい。最終構造を図１Ｗ、１Ｘ、及び２Ｗに示す。次いで、更なる処理を行って、当技術分野でよく知られている電気コンタクト、コンタクト線、ソース拡散線等を形成する。
【0015】
上記のプロセスは、ソース領域４２とドレイン領域４４との間に延在する基板のフィン形チャネル領域４６の第１の部分の頂部の上に、かつその側部に沿って配設された浮遊ゲート２６を有するメモリセルを形成する（図１Ｗ及び２Ｗを参照されたい）。第２のポリ層３６は、基板のフィン形チャネル領域４６の第２の部分の頂部の上に、かつその側部に沿って配設された第１の部分と（図１Ｘ及び２Ｗを参照されたい）、浮遊ゲート２６の上方かつそれ上に、かつ浮遊ゲート２６の側部に沿って下方へ延在する第２の部分と（図１Ｗ及び２Ｗを参照されたい）、を有する制御ゲートである。シリコントレンチ内の酸化物２４及び３４は、シリコンフィンからの隔離、及び隣接するメモリセル同士の間の隔離を提供する。このセル構成は、（１）浮遊ゲート２６に隣接する第１の部分と、浮遊ゲート２６の上方かつそれ上に延在する第２の部分とを有する制御ゲート３６と、（２）フィン形チャネル領域４６の第１の部分の上面及び側面に沿って延在し、それらの間の容量結合を向上させる浮遊ゲート２６と、（３）制御ゲート３６の第１の部分は、フィン形チャネル領域４６の第２の部分の上面及び側面に沿って延在し、それらの間の容量結合を向上させ、より小規模のデバイスコンポーネント（すなわち、同じ単位面積の基板表面内のより多くのデバイスコンポーネント）の電流フローを最大化する、（４）制御ゲート３６の第２の部分は、浮遊ゲートの頂部の上方かつそれ上に延在し、かつ浮遊ゲートの側部の外側かつそれ上に延在し、それらの間の容量結合を向上させる、（５）浮遊ゲートの上面は、制御ゲート３６に面した鋭角縁部２６ａまで上がり（浮遊ゲート側壁から見て）、それらの間のトンネリングを向上させる、を組み合わせたスプリットゲートメモリセルを提供する。この構成は、自己整列型メモリセルコンポーネントによる効率的な形成処理も可能にする。
【0016】
図３は、メモリセルアレイレイアウトの平面図を示す。基板内の拡散線は、ソース領域４２の列を互いに接続する。浮遊ゲート２６は全て、Ｘ方向において図２Ｏのフォトレジスト３０により、Ｙ方向において図１Ｆの酸化物スペーサ１８により、自己整列される。ビット線コンタクト４８は、ドレイン領域４４に接続され、Ｙ方向において金属線（図示せず）により互いに接続されている。
【0017】
図４は、メモリセルアレイレイアウトのある代替的実施形態の平面図を示し、ソース領域の列は、基板内の拡散線ではなく、ソース線コンタクト３６とこれらのコンタクトを互いに接続させるＸ方向に延在する金属ソース線３７とにより互いに接続されている。
【0018】
図５Ａ〜５Ｈは、Ｆｉｎ−ＦＥＴ型スプリットゲートメモリセルアレイを形成するある代替的実施形態の横断面図である。これらの図は、図１Ａ〜１Ｌ及び２Ａ〜２Ｌに関連して上述した処理工程に取って代わり得る処理工程を示す。この代替的処理は、半導体フィンの幅を、スペーサによってではなく、リソグラフィを使用して直接画定する。このプロセスは、シリコン基板１０の上に酸化物の層５２を形成することにより始まる（図５Ａ）。窒化物層５４を酸化物層５２の上に形成する（図５Ｂ）。フォトレジスト５６を構造体の上に堆積させ、続いてフォトリソグラフィエッチングを行って、露光された窒化物層５４の区域を残す（図５Ｃ）。窒化物エッチングは、窒化物層５４の露出した部分を除去する（図５Ｄ）。フォトレジスト５６を除去する。エッチングを使用して、酸化物層５２の露出した部分を除去して下地基板を露出させ、基板１０の露出した部分を除去して基板１０の露出した部分内にトレンチ５８を形成する（図５Ｅ）。次いで、酸化物を構造体の上に堆積させ、続いてエッチング停止として窒化物層５４を使用して化学機械的研磨（ＣＭＰ）を行って、トレンチを酸化物６０で満たす（図５Ｆ）。次いで、部分的酸化物エッチングを行って、トレンチ内の酸化物６０を陥凹させる（図５Ｇ）。次いで、窒化物エッチングを使用して窒化物５４を除去し、酸化物エッチングを使用してパッド酸化物５２を除去する（図５Ｈ）。次いで、図１Ｍ及び２Ｍに関連して記載した工程から始めて上述の工程を使用してプロセスを続ける。
【0019】
本発明は、本明細書で図示した上記実施例（複数可）に限定されるものではなく、それらによりサポートされる請求項の範囲内に属するあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる請求項又は請求項の用語も限定することを意図するものではなく、むしろ１つ以上の請求項によってカバーされ得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、いかなる請求項も限定するものと見なされるべきではない。更に、全ての方法工程が例示した正確な順序で行われる必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【0020】
本明細書で使用される、用語「〜の上方に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間の材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間の材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間の材料、要素、又は間隙がそれらの間に配設されている）を含み、「取付けられた」は、「直接取付けられた」（中間の材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取付けられた」（中間の材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間の材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間の材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図1I】
【図1J】
【図1K】
【図1L】
【図1M】
【図1N】
【図1O】
【図1P】
【図1Q】
【図1R】
【図1S】
【図1T】
【図1U】
【図1V】
【図1W】
【図1X】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図2O】
【図2P】
【図2Q】
【図2R】
【図2S】
【図2T】
【図2U】
【図2V】
【図2W】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】