特許 6674406 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6674406

(24)【登録日】2020年3月10日

(45)【発行日】2020年4月1日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/768 20060101AFI20200323BHJP

   H01L 23/522 20060101ALI20200323BHJP

   H01L 27/11582 20170101ALI20200323BHJP

   H01L 27/11575 20170101ALI20200323BHJP

   H01L 21/336 20060101ALI20200323BHJP

   H01L 29/788 20060101ALI20200323BHJP

   H01L 29/792 20060101ALI20200323BHJP

【ＦＩ】

   H01L21/90 B

   H01L27/11582

   H01L27/11575

   H01L29/78 371

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2017-57984(P2017-57984)

(22)【出願日】2017年3月23日

(65)【公開番号】特開2018-160608(P2018-160608A)

(43)【公開日】2018年10月11日

【審査請求日】2019年3月14日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】山本 浩一

【審査官】 佐藤 靖史

(56)【参考文献】

【文献】 特開２０１１−０３５３４３（ＪＰ，Ａ）

【文献】 特開平０６−１７７２５９（ＪＰ，Ａ）

【文献】 特開２０１５−１３８９４１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１７／００６２４６９（ＵＳ，Ａ１）

【文献】 特開平１１−２８７６８７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／１１５７５

Ｈ０１Ｌ ２７／１１５８２

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に設けられ、それぞれ離れて積層された複数の電極膜を有し、端部の形状が前記複数の電極膜のそれぞれにテラスが形成された階段状である積層体と、
前記端部上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記端部に沿って位置し、少なくとも一部が傾斜して延びている第２絶縁膜と、
前記第２絶縁膜上に設けられた第３絶縁膜と、
前記第３絶縁膜上に設けられ、前記端部に沿って傾斜して延びている第４絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜内を前記複数の電極膜の積層方向に延び、前記複数の電極膜のテラス上に位置する複数のコンタクトと、
を備えた半導体装置。

【請求項2】

前記第２絶縁膜は、前記端部に対して並行して位置する請求項１記載の半導体装置。

【請求項3】

前記第２絶縁膜の傾斜方向は、前記基板の上面に沿った第１方向、及び、前記積層方向に対して傾斜した方向である請求項１または２に記載の半導体装置。

【請求項4】

前記第１絶縁膜は、前記端部を覆っており、
前記第２絶縁膜は、前記第１絶縁膜の一部上に位置する請求項１〜３のいずれか１つに記載の半導体装置。

【請求項5】

前記第２絶縁膜は、前記第１絶縁膜と異なる材料を含み、
前記第１絶縁膜は、シリコン酸化物を含み、
前記第２絶縁膜は、シリコン窒化物を含む請求項１〜４のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

３次元構造の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、周辺回路と、を集積化した構造を有する。メモリセルアレイには、電極膜を複数積層した積層体が設けられ、積層体にメモリホールが形成される。積層体の端部は、階段状に加工され、コンタクトを介して各電極膜が積層体の外へと引き出される。このような階段状の端部では、電極膜の積層数の増加に伴って、浅穴側でコンタクトが突き抜けることで信頼性不良が発生するという問題がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０−１９２６４６号公報

【特許文献2】特開２０１５−２３０９０９号公報

【特許文献3】特開平７−１３５１８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、積層体の階段状の部分に、突き抜けが発生なく信頼性高くコンタクトを形成可能な半導体装置及びその製造方法を提供する。

【課題を解決するための手段】

【0005】

本発明の実施形態によれば、基板と、積層体と、第１絶縁膜と、第２絶縁膜と、第３絶縁膜と、第４絶縁膜と、複数のコンタクトと、を備える半導体装置が提供される。前記積層体は、前記基板上に設けられ、それぞれ離れて積層された複数の電極膜を有する。前記積層体の端部の形状は、前記複数の電極膜のそれぞれにテラスが形成された階段状である。前記第１絶縁膜は、前記端部上に設けられる。前記第２絶縁膜は、前記第１絶縁膜上に設けられ、前記端部に沿って位置する。前記第２絶縁膜の少なくとも一部が傾斜して延びている。前記第３絶縁膜は、前記第２絶縁膜上に設けられる。前記第４絶縁膜は、前記第３絶縁膜上に設けられ、前記端部に沿って傾斜して延びている。前記複数のコンタクトは、前記第１絶縁膜及び前記第２絶縁膜内を前記複数の電極膜の積層方向に延び、前記複数の電極膜のテラス上に位置する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を示す断面図である。

【図2】第１実施形態に係る半導体装置を示す断面図である。

【図3】第１実施形態に係る第１変形例の半導体装置を示す断面図である。

【図4】第１実施形態に係る第２変形例の半導体装置を示す断面図である。

【図5】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図6】図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図7】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図8】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図9】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図10】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図11】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【図12】第１実施形態に係る半導体装置の製造方法を示す断面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
一例として、半導体装置が３次元構造の半導体記憶装置である場合について説明する。

【0008】

（第１実施形態）
図１は、半導体装置１を示す断面図である。
図１に示すように、半導体装置１には、基板１０が設けられている。基板１０は、半導体基板であって、単結晶シリコン等のシリコン（Ｓｉ）を含む。
なお、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。

【0009】

半導体装置１には、メモリセル領域Ｒｍと、階段領域Ｒｃと、が設けられている。図１の例では、メモリセル領域Ｒｍ及び階段領域Ｒｃは、Ｘ方向において隣り合うように配置されている。

【0010】

メモリセル領域Ｒｍには、積層体１５と、複数の柱状部ＣＬと、が設けられている。積層体１５は、基板１０上に設けられ、複数の電極膜４０と、複数の絶縁膜４１と、を有する。積層体１５の積層方向がＺ方向に相当する。

【0011】

例えば、複数の電極膜４０の内、最下層の電極膜４０は、ソース側選択ゲートであって、最上層の電極膜４０は、ドレイン側選択ゲートである。例えば、複数の電極膜４０の内、最下層の電極膜４０（ソース側選択ゲート）及び最上層の電極膜４０（ドレイン側選択ゲート）の間に設けられた電極膜４０は、ワード線である。積層体１５の複数の電極膜４０の内、最上層及び最下層の電極膜４０は、配線に接続されていないダミーでも良い。電極膜４０は、導電材料を含む。電極膜４０は、例えば、タングステン（Ｗ）等の金属を含む。

【0012】

絶縁膜４１は、電極膜４０の間に設けられている。絶縁膜４１は、例えば、シリコン酸化物（ＳｉＯ）を含む。積層体１５上には、絶縁膜４２及び絶縁膜４３がＺ方向に順に設けられている。絶縁膜４２、４３は、例えば、シリコン酸化物を含む。

【0013】

柱状部ＣＬは、積層体１５内に複数設けられている。柱状部ＣＬは、積層体１５及び絶縁膜４２内をＺ方向に延びている。柱状部ＣＬは、コア部２５と、チャネル２０と、メモリ膜２４と、を有する。

【0014】

コア部２５は、例えば、シリコン酸化物を含む。コア部２５の形状は、例えば、円柱状である。コア部２５の上端には、シリコン等によって形成されたコンタクトプラグ２６が設けられている。コンタクトプラグ２６は、周囲をチャネル２０によって囲まれており、その上端はコンタクト３０に接続されている。

【0015】

チャネル２０は、コア部２５の周囲に設けられている。チャネル２０は、半導体部であって、例えば、シリコンを含む。チャネル２０は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル２０の形状は、例えば、底を有する筒状である。

【0016】

メモリ膜２４は、チャネル２０の周囲に設けられている。メモリ膜２４は、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有する。
トンネル絶縁膜２１は、チャネル２０の周囲に設けられている。トンネル絶縁膜２１は、例えば、シリコン酸化物を含む。
電荷蓄積膜２２は、トンネル絶縁膜２１の周囲に設けられている。電荷蓄積膜２２は、例えば、シリコン窒化物（ＳｉＮ）を含む。チャネル２０と電極膜４０（ワード線）との交差部分に、電荷蓄積膜２２を含むメモリセルが形成される。
ブロック絶縁膜２３は、電荷蓄積膜２２の周囲に設けられている。例えば、ブロック絶縁膜２３は、シリコン酸化物を含むシリコン酸化膜、アルミニウム酸化物（ＡｌＯ）を含むアルミニウム酸化膜、または、これらの積層膜である。

【0017】

柱状部ＣＬの上方には、Ｙ方向に延びる複数のビット線ＢＬが設けられている。柱状部ＣＬの上端は、コンタクト３０を介して、ビット線ＢＬの１つに接続されている。コンタクト３０は、絶縁膜４３内を延びており、金属等の導電材料を含む。

【0018】

階段領域Ｒｃには、絶縁膜４４と、絶縁膜５０と、絶縁膜４５と、コンタクト６０が設けられている。階段領域Ｒｃにおいて、積層体１５の端部１５ｔの形状は、電極膜４０にテラスＴが形成された階段状である。ここで、階段状の構造とは、水平面（テラス）及び垂直面（ステップ）が交互に配置された構造をいう。

【0019】

絶縁膜４４は、階段状の端部１５ｔ上に設けられている。例えば、絶縁膜４４は端部１５ｔを覆う。絶縁膜４４は、例えば、シリコン酸化物を含む。絶縁膜４４は、例えば、ＴＥＯＳ(tetraethoxysilane)を含む。例えば、絶縁膜４２上に位置する絶縁膜４４のＺ方向の厚さＷ１は、３００ナノメートル程度である。

【0020】

絶縁膜５０は、絶縁膜４４上に設けられている。例えば、図１に示すように、絶縁膜５０の上面５０ａ及び下面５０ｂは、絶縁膜４４の上面４４ａに対して概ね平行になるように位置する。例えば、絶縁膜４４の上面４４ａは、出来る限り凹凸を小さく（滑らかに）形成されても良く、この場合、絶縁膜５０の下面５０ｂにも凹凸が形成される。

【0021】

絶縁膜５０は、一部が傾斜して延びるように階段状の端部１５ｔに沿って位置する。絶縁膜５０の傾斜方向は、基板１０の上面１０ａに沿った方向（図１の例ではＸ方向）、及び、積層体１５の積層方向（図１の例ではＺ方向）に対して所定の角度傾斜した方向である。絶縁膜５０は、端部１５ｔに対して並行して位置する。
絶縁膜５０は、絶縁膜４４と異なる材料、例えば、シリコン窒化物を含む。例えば、絶縁膜５０の厚さＷ２は、５０ナノメートル以上１００ナノメートル以下である。

【0022】

絶縁膜４５は、絶縁膜５０上に設けられている。絶縁膜４５は、絶縁膜５０と異なる材料、例えば、シリコン酸化物を含む。絶縁膜４５は、例えば、ＴＥＯＳを含む。

【0023】

コンタクト６０は、階段状の端部１５ｔにおいて、電極膜４０のテラスＴ上に位置してＺ方向に延びている。コンタクト６０は、絶縁膜４５、５０、４４、４１を貫通している。なお、図１に示す例では、最上層の電極膜４０のテラスＴ上には、コンタクト６０が位置していない。

【0024】

コンタクト６０において、その下端は電極膜４０に接続され、その上端は、Ｘ方向に延びる上層配線（図示せず）に接続される。各電極膜４０は引き出されて、コンタクト６０及び上層配線を介して、後述する回路部７０に接続される。コンタクト６０は、例えば、タングステン等の導電材料を含む。コンタクト６０の形状は、例えば、円柱状や多角柱状である。なお、コンタクト６０の数、及び、テラスＴに対するコンタクト６０の位置は、任意である。

【0025】

次に、絶縁膜５０の形成位置についてさらに説明する。
図２〜図４は、半導体装置１を示す断面図である。図２〜図４は、図１に示された領域をＸ方向片側（−Ｘ方向）に広げた領域を示しており、絶縁膜５０が形成される位置の例を示している。
図２に示すように、半導体装置１には、周辺領域Ｒｐがさらに設けられている。図２の例では、周辺領域Ｒｐは、Ｘ方向において階段領域Ｒｃに隣り合うように位置する。つまり、図１及び図２に示すように、周辺領域Ｒｐ、階段領域Ｒｃ及びメモリセル領域Ｒｍは、Ｘ方向に向かって順に配置されている。

【0026】

周辺領域Ｒｐには、回路部７０及び絶縁膜７１が設けられている。回路部７０は、基板１０上に設けられ、複数のトランジスタによって構成されている。トランジスタは、例えば、チャネル領域、ソース領域、ドレイン領域、ゲート絶縁膜及びゲート電極を有する。例えば、チャネル領域、ソース領域及びドレイン領域は、Ｙ方向及びＺ方向に延びるＳＴＩ（Shallow Trench Isolation）によって、基板１０内の領域（Ｎ-ｗｅｌｌ領域及びＰ-ｗｅｌｌ領域）と分断される。

【0027】

絶縁膜７１内には、回路部７０の一部が位置する。絶縁膜７１は、例えば、シリコン酸化物を含む。絶縁膜７１は、例えば、ＴＥＯＳを含む。
回路部７０及び絶縁膜７１上には、絶縁膜４４が位置している。

【0028】

前述したように、絶縁膜５０は、階段領域Ｒｃにおいて、絶縁膜４４上に設けられ、一部が傾斜して延びるように階段状の端部１５ｔに沿って位置する。また、図２に示すように、絶縁膜５０は、周辺領域Ｒｐにおいて、絶縁膜４４上に位置している。なお、周辺領域Ｒｐにおいて、絶縁膜５０上には、絶縁膜４５が位置している。

【0029】

図２に示すように、絶縁膜５０は、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁膜４４上に位置しているが、絶縁膜５０の形成位置はこれに限定するものではない。
例えば、図３に示すように、絶縁膜５０は、階段領域Ｒｃにおいて、絶縁膜４４の一部上に位置するように、周辺領域Ｒｐにおいては形成されなくても良い。つまり、絶縁膜５０は、階段状の端部１５ｔの下部に相当する階段領域Ｒｃの一部と、周辺領域Ｒｐとには形成されない。

【0030】

階段状の端部１５ｔの下部に形成されるコンタクト６０と比較して、階段状の端部１５ｔの上部に形成されるコンタクト６０のＺ方向の幅は小さい。したがって、端部１５ｔの上部でのコンタクトホールＣＨの形成時（図９参照）に、電極膜４０のテラスＴ上に形成するコンタクトホールＣＨが、電極膜４０と、その直下の絶縁膜４１とを突き抜け易い。したがって、端部１５ｔの上部に絶縁膜５０を形成すると、コンタクトホールＣＨの突き抜けを部分的に抑制できる。なお、絶縁膜４４、４５と、絶縁膜５０との間のエッチング選択比は、階段状の端部１５ｔの下部に形成されるコンタクトホールＣＨが電極膜４０のテラスＴに到達するまでには、階段状の端部１５ｔの上部に形成されるコンタクトホールＣＨが絶縁膜５０を突き抜けている程度の選択比であることが望ましい。

【0031】

また、図４に示すように、絶縁膜５０は、階段領域Ｒｃにおいて、絶縁膜４５内に絶縁膜５０をさらに設けても良い。この場合、絶縁膜５０Ａが、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁膜４４上に位置し、絶縁膜５０Ｂが、階段領域Ｒｃにおいて、絶縁膜４５内に位置する。例えば、階段領域Ｒｃにおいて、絶縁膜５０Ｂは、絶縁膜５０Ａの一部と重なるように階段状の端部１５ｔに沿って位置する。なお、図４のような絶縁膜５０の形成位置は、絶縁膜４４、４５に対して絶縁膜５０のエッチング選択比が大きくない場合に適用されることが望ましい。

【0032】

メモリセル領域Ｒｍにおいては、多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されており、各メモリセルにデータを記憶することができる。一方、階段領域Ｒｃ及び周辺領域Ｒｐにおいては、メモリセル領域Ｒｍから各電極膜４０を引き出し、コンタクト６０及び上層配線を介して回路部７０に接続する。

【0033】

次に、本実施形態に係る半導体装置の製造方法について説明する。
図５、図６（ａ）、図６（ｂ）、図７〜図１２は、半導体装置１の製造方法を示す断面図である。
図５及び図７〜図１２に示された領域は、図２に示された領域に相当する。図６（ａ）及び図６（ｂ）は、図５に示す工程の一部を説明する図である。図１０及び図１１は、図９に示す工程の一部を説明する図である。なお、以下において、階段領域Ｒｃ及び周辺領域Ｒｐの製造工程について説明する。

【0034】

先ず、図５に示すように、周辺領域Ｒｐにおいて、基板１０上に回路部７０及び絶縁膜７１を形成する。回路部７０及び絶縁膜７１は、周知の方法により形成される。続いて、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、例えばＣＶＤ（Chemical Vapor Deposition）法により、基板１０上に、絶縁膜４１及び犠牲膜８０をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。絶縁膜４１は、例えば、シリコン酸化物により形成される。犠牲膜８０は絶縁膜４１との間でエッチング選択比がとれる材料により形成し、例えば、シリコン窒化物により形成される。その後、積層体１５ａ上に絶縁膜４２を形成する。なお、積層体１５ａ及び絶縁膜４２は、メモリセル領域Ｒｍにも形成される。

【0035】

続いて、階段領域Ｒｃにおいて、基板１０上に形成された積層体１５ａを階段状に加工する。このような階段状の部分は、積層体１５ａのエッチング量を制御するために積層体１５ａ上のレジスト膜をエッチングした後、積層体１５ａを下方向にエッチングする工程を繰り返すことで形成される。これにより、基板１０上に形成された積層体１５ａの端部１５ｔが階段状に加工され、犠牲膜８０毎にテラスが形成される。

【0036】

続いて、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、例えばＣＶＤ法により、積層体１５ａの端部１５ｔ、回路部７０及び絶縁膜７１上に、絶縁膜４４を形成する。絶縁膜４４は、例えば、ＴＥＯＳにより形成される。絶縁膜４４は、例えば、ＢＰＳＧ（Boro-phospho silicate glass）により形成されても良い。例えば、絶縁膜４４の厚さＷ１は、３００ナノメートル程度である。

【0037】

図６（ａ）に示すように、絶縁膜４４をＴＥＯＳにより形成する場合、積層体１５ａの端部１５ｔを覆うようにＴＥＯＳが成膜された後、ウェットエッチング等のエッチング処理を施すことで、絶縁膜４４の上面４４ａの段差を低減できる。

【0038】

図６（ｂ）に示すように、絶縁膜４４をＢＰＳＧにより形成する場合、積層体１５ａの端部１５ｔを覆うようにＢＰＳＧが成膜された後、リフロー処理を施すことで、絶縁膜４４の上面４４ａの段差を低減できる。

【0039】

続いて、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、例えばＣＶＤ法により、絶縁膜４４上に、絶縁膜５０を形成する。絶縁膜５０は、例えば、シリコン窒化物により形成する。階段領域Ｒｃにおいて、絶縁膜５０は、一部が傾斜して延びるように階段状の端部１５ｔに沿って位置する。例えば、絶縁膜５０の厚さＷ２は、５０ナノメートル以上１００ナノメートル以下である。

【0040】

次に、図７に示すように、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、例えばＣＶＤ法により、絶縁膜５０のＺ方向の最も厚い位置よりもさらに厚く絶縁膜４５を形成する。絶縁膜４５は、例えば、ＴＥＯＳにより形成される。
次に、図８に示すように、階段領域Ｒｃにおいて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、絶縁膜４５の一部を除去して上面を平坦化する。

【0041】

なお、メモリセル領域Ｒｍにおいては、積層体１５ａに複数のメモリホールが形成された後、メモリホール内に、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有するメモリ膜２４と、チャネル２０と、コア部２５と、が形成される。これにより、柱状部ＣＬが形成される。
また、メモリセル領域Ｒｍ及び階段領域Ｒｃにおいては、積層体１５ａにＸ方向及びＺ方向に延びる複数のスリットが形成され、スリットを介してウェットエッチング等のエッチング処理を施すことにより、犠牲膜８０を除去する。犠牲膜８０を除去することで空洞が形成され、スリットを介してタングステン等の金属を堆積させて空洞内を埋め込むことで電極膜４０を形成する。これにより、絶縁膜４１及び電極膜４０が交互に積層された積層体１５が形成される。
なお、犠牲膜８０の除去において、絶縁膜５０は除去されない。

【0042】

次に、図９に示すように、階段領域Ｒｃにおいて、例えばＲＩＥ等のエッチング処理により、積層体１５の絶縁膜４１、及び、絶縁膜４４、５０、４５内にコンタクトホールＣＨを形成する。コンタクトホールＣＨは、絶縁膜４５、５０、４４、４１を貫通して電極膜４０に達する。

【0043】

ここで、図１０に示すように、絶縁膜４５の下に、絶縁膜４５と異なる材料で形成された絶縁膜５０が位置するので、絶縁膜４５（例えば、ＴＥＯＳ膜）と、絶縁膜５０（例えば、シリコン窒化膜）との間のエッチング選択比によって、孔８１は、絶縁膜５０を貫通せずにエッチングを止めることができる。つまり、絶縁膜５０は、エッチングを止める膜として機能する。続いて、図１１に示すように、孔８２が絶縁膜４４に達するように絶縁膜５０の一部を除去する。その後、図９に示すように、絶縁膜４４、４１の一部が除去されてコンタクトホールＣＨが電極膜４０に達する。

【0044】

次に、図１２に示すように、階段領域Ｒｃにおいて、コンタクトホールＣＨ内にタングステン等の金属を堆積させてコンタクト６０を形成する。図１に示すように、コンタクト６０は、積層体１５の端部１５ｔにおいて、電極膜４０のテラスＴ上に位置し、絶縁膜４５、５０、４４、４１を貫通している。
このようにして、半導体装置１が製造される。

【0045】

次に、本実施形態の効果について説明する。
３次元構造の半導体記憶装置において、積層体の端部にコンタクトを形成する場合、電極膜の積層数が増加するにつれて、コンタクトホールのアスペクト比が高くなると共に各電極膜の厚さが薄くなる虞がある。また、積層体の端部の形状が階段状であるので、上層の電極膜と下層の電極膜との間ではコンタクトホールの高さが異なることになる。これにより、上層の電極膜から下層の電極膜まで複数のコンタクトホールを一度に形成する場合、電極膜の積層数が増加するにつれて、電極膜と、電極膜上の絶縁膜との間のエッチング選択比を確保し難くなる。電極膜及び絶縁膜の間のエッチング選択比が小さいと、電極膜のテラス上に形成するコンタクトホールが、電極膜と、その直下の絶縁膜とを突き抜けてしまうことで電極膜間の短絡が発生し易い。

【0046】

本実施形態の半導体装置１は、積層体１５の階段状の端部１５ｔ上に設けられた絶縁膜４４と、絶縁膜４４上に設けられ、一部が傾斜して延びるように階段状の端部１５ｔに沿って位置する絶縁膜５０と、を有する。このような絶縁膜５０は、図９に示すようにエッチングを止める膜として機能するので、絶縁膜５０を設けない構造と比較して、コンタクトホールＣＨが電極膜４０と、その直下の絶縁膜４１とを突き抜けることを抑制できる。したがって、コンタクトホールＣＨが突き抜けることで発生する電極膜４０間の短絡を抑制できる。

【0047】

また、本実施形態の半導体装置１は、一部が傾斜して延びるように階段状の端部１５ｔに沿って位置する絶縁膜５０を有するので、コンタクトホールＣＨに対して絶縁膜５０の膜厚を概ね等しくすることができる。これにより、コンタクトホールＣＨに対して絶縁膜５０の膜厚が異なることで生じるエッチングストップを抑制する。

【0048】

また、本実施形態の半導体装置１は、一部が傾斜して延びるように階段状の端部１５ｔに沿って位置する絶縁膜５０を有するので、電極膜４０のテラスＴの幅に影響を及ぼすことなく、電極膜４０のテラスＴ上にコンタクトホールＣＨを形成できる。これにより、テラスＴに対するコンタクトホールＣＨの位置ずれを抑制する。
本実施形態によれば、積層体の階段状の部分に、突き抜けが発生なく信頼性高くコンタクトを形成可能な半導体装置及びその製造方法を提供する。

【0049】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0050】

１：半導体装置、１０：基板、１０ａ、４４ａ、５０ａ：上面、１５、１５ａ：積層体、１５ｔ：端部、２０：チャネル、２１：トンネル絶縁膜、２２：電荷蓄積膜、２３：ブロック絶縁膜、２４：メモリ膜、２５：コア部、２６：コンタクトプラグ、３０、６０：コンタクト、４０：電極膜、４１〜４５、５０、５０Ａ、５０Ｂ、７１：絶縁膜、５０ｂ：下面、７０：回路部、８０：犠牲膜、８１、８２：孔、ＢＬ：ビット線、ＣＨ：コンタクトホール、ＣＬ：柱状部、Ｒｃ：階段領域、Ｒｍ：メモリセル領域、Ｒｐ：周辺領域、Ｗ１、Ｗ２：厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】