特許第6676089号(P6676089)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許6676089層状トレンチ導体を備えた集積回路デバイス
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6676089
(24)【登録日】2020年3月13日
(45)【発行日】2020年4月8日
(54)【発明の名称】層状トレンチ導体を備えた集積回路デバイス
(51)【国際特許分類】
   H01L 27/11568 20170101AFI20200330BHJP
   H01L 27/11582 20170101ALI20200330BHJP
   H01L 21/336 20060101ALI20200330BHJP
   H01L 29/788 20060101ALI20200330BHJP
   H01L 29/792 20060101ALI20200330BHJP
【FI】
   H01L27/11568
   H01L27/11582
   H01L29/78 371
【請求項の数】18
【外国語出願】
【全頁数】28
(21)【出願番号】特願2018-44293(P2018-44293)
(22)【出願日】2018年3月12日
(65)【公開番号】特開2018-164077(P2018-164077A)
(43)【公開日】2018年10月18日
【審査請求日】2018年3月12日
(31)【優先権主張番号】15/462,201
(32)【優先日】2017年3月17日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】100107423
【弁理士】
【氏名又は名称】城村 邦彦
(74)【代理人】
【識別番号】100120949
【弁理士】
【氏名又は名称】熊野 剛
(74)【代理人】
【識別番号】100093997
【弁理士】
【氏名又は名称】田中 秀佳
(72)【発明者】
【氏名】▲黄▼ 郁凱
(72)【発明者】
【氏名】江 ▲せん▼陵
(72)【発明者】
【氏名】洪 永泰
(72)【発明者】
【氏名】鄭 俊民
(72)【発明者】
【氏名】駱 統
(72)【発明者】
【氏名】楊 令武
(72)【発明者】
【氏名】楊 大弘
(72)【発明者】
【氏名】陳 光▲しょう▼
【審査官】 上田 智志
(56)【参考文献】
【文献】 米国特許出願公開第2016/0141294(US,A1)
【文献】 米国特許第09443861(US,B1)
【文献】 米国特許出願公開第2016/0268191(US,A1)
【文献】 特表2011−523780(JP,A)
【文献】 米国特許出願公開第2016/0322377(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/11568,27/11582,
27/11521,27/11556,
21/336,29/788,29/792,
21/3205,21/768,23/522
(57)【特許請求の範囲】
【請求項1】
集積回路であって、
基板上の上部表面を有する回路構造と、
前記回路構造内の複数の細長いトレンチであって、前記回路構造の上側層から前記回路構造の下方の前記基板まで延びると共に側壁を有する複数の細長いトレンチと、
前記複数の細長いトレンチを充填する複数のトレンチ導体であって、前記複数のトレンチ導体のそれぞれが、
前記細長いトレンチの側壁と共形であり、前記基板と電気接触するライナ導体と、
前記ライナ導体上の前記細長いトレンチの前記側壁間の前記細長いトレンチの下側部分に充填する第1の充填体であって、前記回路構造の前記上部表面から窪められた上側表面を有する第1の充填体と、および
前記ライナ導体上の前記細長いトレンチの前記側壁間の前記細長いトレンチの上側部分に充填され、前記ライナ導体と電流連通する上部導体本体であって、当該上部導体本体の底面の下側に前記ライナ導体の上部表面が配設された前記上部導体本体とを含むトレンチ導体とを備える集積回路。
【請求項2】
前記上部導体本体が、前記ライナ導体上の前記細長いトレンチの前記上側部分に内張りするライナ層と、導電性充填物とを含む請求項1に記載の集積回路。
【請求項3】
さらに、前記複数の細長いトレンチの側部において、前記ライナ導体を前記回路構造の要素から絶縁する絶縁スペーサ層をさらに備える請求項1に記載の集積回路。
【請求項4】
前記複数の細長いトレンチが、10以上のアスペクト比、および連続的な側壁を伴って少なくとも1ミクロンの深さを有する請求項3に記載の集積回路。
【請求項5】
前記ライナ導体が、前記細長いトレンチの前記側壁において、前記第1の充填体に隣接する前記下側部分では平均で前記第1の充填体の幅未満である厚さを有する請求項1に記載の集積回路。
【請求項6】
前記第1の充填体が、前記回路構造上の前記上部導体本体によって誘発された応力を補償するのに効果的な応力特性を有する請求項1に記載の集積回路。
【請求項7】
前記第1の充填体が、誘電材料を含む請求項1に記載の集積回路。
【請求項8】
前記第1の充填体が、シリコンおよび窒素を含む化合物を含む請求項1に記載の集積回路。
【請求項9】
前記回路構造が、3Dメモリ構造を含み、前記基板が、ソース共通回路線として構成された前記複数のトレンチ導体と電流連通する導電層を含み、活性層および不活性層のスタックの上に重なる1つまたは複数のパターン化された導体層は、前記複数のトレンチ導体との接続を含む請求項1に記載の集積回路。
【請求項10】
集積回路を製造する方法であって、
基板上に回路構造を形成することと、
前記回路構造内に複数の細長いトレンチを形成することであって、前記回路構造の上側層から前記回路構造の下方の前記基板まで延びる共に側壁を有する前記複数の細長いトレンチを形成することと、
細長いトレンチの側壁と共形であり、前記基板と電気接触するライナ導体を堆積することと、
前記ライナ導体上の前記側壁間の前記細長いトレンチの下側部分に充填することによって充填体を形成することであって、前記回路構造の上部表面から窪められた上側表面を有する前記充填体を形成することと、
上部導体本体を堆積して、当該上部導体本体の底面の下側に前記ライナ導体の上部表面が位置するように前記ライナ導体上の前記側壁間の前記細長いトレンチの上側部分に充填され、前記ライナ導体と電流連通させることとを含む方法。
【請求項11】
前記上部導体本体を堆積することが、前記ライナ導体上の前記細長いトレンチの前記上側部分に内張りするライナ層を形成することと、導電性充填物を前記ライナ層上に堆積することを含む請求項10に記載の方法。
【請求項12】
さらに、前記複数の細長いトレンチの側部に、前記ライナ導体を前記回路構造の要素から絶縁する絶縁スペーサ層を形成することを含む請求項10に記載の方法。
【請求項13】
前記複数の細長いトレンが、10以上のアスペクト比、および連続的な側壁を伴って少なくとも1ミクロンの深さを有する請求項10に記載の方法。
【請求項14】
前記ライナ導体が、前記細長いトレンチの前記側壁上において、前記充填体に隣接する前記下側部分では平均して前記充填体の幅未満である厚さを有する請求項10に記載の方法。
【請求項15】
前記充填体が、前記回路構造上の前記上部導体本体によって誘発された応力を補償するのに効果的な応力特性を有する請求項10に記載の方法。
【請求項16】
前記充填体が、誘電材料を含む請求項10に記載の方法。
【請求項17】
集積回路であって、
活性層および不活性層のスタック内を延び、前記スタックの下方の導電プレートに入る複数のトレンチと、
前記複数のトレンチを充填する複数の層状導体であって、各々の層状導体は、前記導電プレートと電気接触し、トレンチの側壁の一部分を内張りするライナ導体と、前記ライナ導体上の中間充填体と、および、前記中間充填体上の前記ライナ導体と電流連通する上部導体本体であって、当該上部導体本体の底面の下側に前記ライナ導体の上部表面が配設された前記上部導体本体とを含む、複数の層状導体と、および、
前記複数の層状導体内の前記層状導体の対間の前記スタック内の複数のピラーであって、メモリセルが前記活性層と前記ピラーとの間のインターフェース領域に配設される複数のピラーとを備える集積回路。
【請求項18】
前記中間充填体が、前記スタック上の前記上部導体本体によって誘発された応力を補償するのに効果的な応力特性を有する請求項17に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、トレンチ導体を有する、高密度メモリデバイスを含む集積回路デバイスに関する。
【0002】
本出願は、2017年3月17日出願の米国特許出願第15/462、201号明細書の一部継続出願であり、本文献は、全体が記載されるかのように参照によって本明細書に組み込まれる。
【背景技術】
【0003】
複数のレベルのメモリセルを積み重ねてより大きい記憶容量を達成することが、提案されてきた。研究者は、ビット・コスト・スケーラブル(Bit Cost Scalable)(BiCS)メモリ、テラビット・セル・アレイ・トランジスタ(Terabit Cell Array Transistor)(TCAT)、垂直NAND(V−NAND)などのさまざまな構造を開発してきた。これらのタイプの構造、および絶縁(または不活性)層によって分離された活性層のスタックを含む他の複雑な構造の場合、スタック内の深くにある層を、上側層と接続するか、または、周囲回路との接続のために使用される、スタックを覆うパターン化された金属層と接続する、導体を形成することがしばしば有用である。これらの導体が、低い抵抗または高い電流能力を必要とするとき、これらは、円筒状またはほぼ円筒状のビア(via)内に形成されたピラー形状の層間導体ではなく、スタックに切断された細長いトレンチを充填することによって形成され得る。
【0004】
しかし、これらの導体充填されたトレンチの形成は、難しくなり得る。高アスペクト比のトレンチが層のスタック内に形成されると、これは、導体で充填されなければならない。深いトレンチを充填することにより、積層された構造に応力を与える恐れがある。トレンチ深さが、1ミクロンに到達し、これを超え、10またはそれ以上のアスペクト比を有するとき、応力は、トレンチの変形およびトレンチ近くのデバイスの変形を引き起こす恐れがある。これは、このタイプの複数の平行な導体が形成される場合に特に問題となり得る。
【0005】
より大きい密度の記憶装置では、その構造は、より多くのレベルのメモリセルを必要とし、より深い高アスペクト比のトレンチの形成が、製造プロセスにおいて必要とされる。トレンチおよびトレンチ間のデバイスの変形は、スタック内の導電線をバックエンドライン(BEOL)のルーティングに接続するのを困難にし得る。
【0006】
図1の実例は、3次元(3D)NAND不揮発性メモリデバイスを表し、このメモリデバイスは、交互の導電層(たとえば活性層111、113、115、117)および絶縁層(たとえば、不活性層110、112、116、118)のスタックを基板100上に有し、複数のメモリピラー(たとえば130〜137)をこのスタック内に備える。図1に示すように、図示するトレンチ導体(導電線)120、121、122および123は、たとえばウエハーの曲げ/反り、膜堆積によって引き起こされる伸張/圧縮応力、および温度変化による熱膨張などのプロセス応力によって変形される。図は、そのような変形が、ピラーおよび導電線の場所に変化を引き起こし得ることを示す。これらの位置変化は、上側層構造との位置合わせ問題を引き起こし、バックエンドライン(BEOL)ルーティングとの間違った接続および/またはずれを招き得る。
【0007】
他の集積回路は、2Dまたは3D回路構造を含み、これらの構造も同様に、曲げおよび反りを受け得るトレンチ導体を含む。
【発明の概要】
【発明が解決しようとする課題】
【0008】
これらの問題は、トレンチ導体が、10以上のアスペクト比および1ミクロン以上の深さを有するトレンチ内に形成されるときに起こる可能性が高い。
【0009】
複数のトレンチ導体を複数の高アスペクト比トレンチ内に変形を低減して形成することが、望ましい。これにより、BEOLルーティングおよび他の構造の位置合わせ公差が改善され、別の形では集積回路内の信頼性および密度が改善され得る。
【課題を解決するための手段】
【0010】
形成されるデバイスの、応力によって誘発される変形を低減することができる、細長い、導体充填されたトレンチ(すなわちトレンチ導体)を作製するためのプロセスおよびその結果生じる構造が、説明される。したがって、1つの態様では、本明細書において説明する集積回路は、基板上に活性層および不活性層の多層スタックを備えることができる回路構造と、回路構造内の複数の細長いトレンチであって、回路構造を通って多層スタックの下方の基板まで延び、側壁を有する、複数の細長いトレンチと、複数の細長いトレンチ内の対応する細長いトレンチを充填する複数の層状トレンチ導体とを備える。本明細書において説明する実施形態では、複数のトレンチ層状導体内の層状トレンチ導体は、基板と電気接触する底部導体層と、底部導体層上の上部導体層と、対応するトレンチの側壁の一部分との間の中間誘電層または導電層とを含む。
【0011】
別の態様によれば、複数のトレンチ導体内のトレンチ導体は、対応する細長いトレンチの側壁と共形であり、基板と電気接触するライナ(liner)導体を含む。第1の充填体が、ライナ導体上の対応する細長いトレンチの側壁間の細長いトレンチの下側部分に充填する。上側表面としての第1の充填体は、回路構造の上部表面から窪められる。上部導体本体は、ライナ導体上の対応する細長いトレンチの側壁間の細長いトレンチの上側部分に充填され、ライナ導体と電流連通させる。上部導体本体が、ライナ導体上の対応する細長いトレンチの上側部分に内張りするライナ層と、導電性充填物とを含む実施形態が、説明される。ライナ層は、第1の充填体と上部導体本体との間のインターフェース面における構造の改良された品質のために接着層として作用することができる。
【0012】
説明する実施形態では、充填体は、回路構造上に上部導体本体によって誘発された応力を補償するのに効果的である応力特性を有する。これにより、回路構造を貫通して複数のトレンチ導体を形成することによって引き起こされる、回路構造の反りを低減するか、または解消することができる。本明細書において説明する例では、充填体は、誘電材料を含む。
【0013】
別の実施形態では、本明細書において説明する集積回路を作製する方法は、基板上に活性層および不活性層の多層スタックを形成し、多層スタック内に多層スタックの上側層から多層スタック下方の基板まで延びる複数の細長いトレンチを形成し、複数の細長いトレンチの側部を絶縁スペーサ層によって内張りし、複数の細長いトレンチを上述のさまざまな形態で説明したような層状トレンチ導体によって充填することを含む。
【0014】
1つの態様では、この方法は、絶縁層上の対応するトレンチ内に基板と電気接触する底部導体層を形成することによって、複数の細長いトレンチ内の対応する細長いトレンチ内に層状導体を形成し、底部導体層上に中間導電ライナ層を形成し、絶縁層の一部分を内張りし、中間導電ライナ層上に上部導体層を形成することを含む。
【0015】
また、本明細書において説明する方法は、基板上に回路構造を形成し、回路構造内に複数の細長いトレンチを形成することを含む。この方法における細長いトレンチは、回路構造の上側層から回路構造下方の基板まで延び、そして側壁を有する。方法は、細長いトレンチの側壁と共形であり、基板と電気接触するライナ導体を堆積することを含む。また、方法は、ライナ導体上の側壁間の細長いトレンチの下側部分に充填することによって充填体を形成し、充填体の上側表面を回路構造の上部表面から窪ませることを含む。また、方法は、上部導体本体を堆積して、ライナ導体上の側壁間の細長いトレンチの上側部分に充填され、ライナ導体と電流連通させることを含む。
【0016】
さらに別の態様では、本明細書において説明する集積回路は、活性層および不活性層のスタック内を延び、スタック下方の導電プレートに入る複数のトレンチと、複数のトレンチ内の対応するトレンチを充填する複数の層状導体であって、各々の層状導体は、導電プレートと電気接触する底部導体層と、底部導体層を覆い、対応するトレンチの側壁の一部分を内張りする中間導電ライナ層と、中間導電ライナ層上の上部導体層とを備える層状導体と、複数の層状導体内の層状導体の対間のスタック内の複数のピラーであって、メモリセルが、活性層とピラーとの間のインターフェース領域に配設される、複数のピラーとを備える。
【0017】
本技術の他の態様および利点を、図、詳細な説明および特許請求の範囲を検討することで理解することができる。
【図面の簡単な説明】
【0018】
図1】従来の3Dメモリデバイス内の変形を示す斜視図である。
【0019】
図2】本明細書において説明するような1つの実施形態における3D NANDメモリ向けの製造段階中の構造を示す斜視図である。
図3】本明細書において説明するような1つの実施形態における3D NANDメモリ向けの製造段階中の構造を示す斜視図である。
図4】本明細書において説明するような1つの実施形態における3D NANDメモリ向けの製造段階中の構造を示す斜視図である。
図5】本明細書において説明するような1つの実施形態における3D NANDメモリ向けの製造段階中の構造を示す斜視図である。
図6】本明細書において説明するような1つの実施形態における3D NANDメモリ向けの製造段階中の構造を示す斜視図である。
【0020】
図6A図6と対比させることができる、代替の製造プロセス中の構造を示す図である。
図7】本明細書において説明するような1つの実施形態における3D NANDメモリ向けの製造段階中の構造を示す斜視図である。
【0021】
図7A図7と対比させることができる、代替の製造プロセス中の構造を示す図である。
図8】本明細書において説明するような1つの実施形態における3D NANDメモリ向けの製造段階中の構造を示す斜視図である。
【0022】
図8A図8と対比させることができる、代替の製造プロセス中の構造を示す図である。
図8B図8と対比させることができる、代替の製造プロセス中の構造を示す図である。
図8C図8と対比させることができる、代替の製造プロセス中の構造を示す図である。
図9】本明細書において説明するような1つの実施形態における3D NANDメモリ向けの製造段階中の構造を示す斜視図である。
【0023】
図10】別の実施形態における3D NANDメモリを示す斜視図である。
【0024】
図11】さらに別の実施形態における3D NANDメモリを示す斜視図である
【0025】
図12】代替の実施形態における3D NANDメモリを示す斜視図である。
【0026】
図13】本明細書において説明するような1つの実施形態における3D NANDメモリの製造段階中の構造内の3D NANDメモリを示す斜視図である。
図14】本明細書において説明するような1つの実施形態における3D NANDメモリの製造段階中の構造内の3D NANDメモリを示す斜視図である。
図15】本明細書において説明するような1つの実施形態における3D NANDメモリの製造段階中の構造内の3D NANDメモリを示す斜視図である。
【0027】
図16】本明細書において説明するような層状導体を有する3Dメモリアレイを含む集積回路メモリのブロック図である。
【発明を実施するための形態】
【0028】
本発明の実施形態の詳細な説明が、図2図16を参照して提供される。
【0029】
図2図9は、第1の実施形態における垂直チャネル3次元構造を備える集積回路の例示的なプロセスの流れを示す。
【0030】
図2は、回路構造形成後のプロセスの段階を示す斜視図であり、この回路構造は、この例では、基板200上に活性層および不活性層のスタックを備える。本明細書において使用する「基板」という用語は、本明細書において説明する、導体充填されるトレンチの下方の任意の構造を指し、より多くの活性および不活性層を含む複数の層、基礎となる回路などの複雑な構造、ウエハーダイのバルク半導体などを含むことができる。基板200は、たとえば、nタイプまたはpタイプのドーピング材料を半導体層またはバルク半導体に付加して導電層201を形成するドーピングプロセスによって形成された、結合された導電プレートであることができる。次いで、活性層(たとえば、211、213、215、217)、不活性層(たとえば210、212、214、216)、および上部層218を備えるスタックが、PVD、CVD、LPCVDまたはALDなどの任意の適切な堆積方法によって基板200上に堆積されて形成される。スタック内の層の数は、メモリデバイスの場合、メモリデバイスの設計および密度によって決まる。スタック内の活性層(たとえば、211、213、215、217)は、ドープされた/非ドープのポリシリコンまたは金属などの導電性材料の回路構造を備える。スタック内の不活性層(たとえば210、212、214、216)は、酸化ケイ素、他の絶縁材料、および絶縁材料の組み合わせを含むことができる。この例では、不活性層のすべては同じ材料からなる。他の例では、特定の設計目標に適合するように異なる材料を異なる層に使用することができる。上部層218は、たとえば酸化ケイ素、窒化ケイ素、高密度プラズマ酸化物(HDPOX)およびその組み合わせのような絶縁材料のキャップを備えることができる。
【0031】
図3は、スタックを通って基板200に入る複数のピラーの形成後のプロセスの段階を示す斜視図である。ホールエッチングが実施されて、スタックを貫通して複数の円筒状開口部を形成し、その後、メモリ層301をスタック上及び複数の開口部内に堆積する。メモリ層301は、第1の層、第2の層、および第3の層を含む複合の多層膜となることができる。メモリ層301は、開口部の側壁および底部上に共形表面を有する。
【0032】
開口部の側壁上に形成された第1の層は、約50Åから130Åの厚さを有する酸化ケイ素を含み、ブロッキング層として作用する。他のブロッキング誘電体は、150Åのアルミニウム酸化物のような高κ材料を含むことができる。
【0033】
第1の層上に形成された第2の層は、約40Åから90Åの厚さを有する窒化ケイ素を含み、電荷トラッピング層として作用する。たとえば、酸窒化ケイ素(Si)、シリコンリッチ窒化物、シリコンリッチ酸化物、埋め込まれたナノ粒子を含むトラッピング層などを含む、他の電荷トラッピング材料および構造を使用することができる。
【0034】
第2の層上に形成された第3の層は、約20Åから60Åの厚さを有する酸化ケイ素を含み、トンネリング層として作用する。別の例では、他のトンネリング材料および構造、たとえば複合トンネリング構造を使用することができる。
【0035】
複合トンネリング構造は、2nm厚さ未満の酸化ケイ素の層と、3nm厚さ未満の窒化ケイ素の層と、4nm厚さ未満の酸化ケイ素の層とを含むことができる。1つの実施形態では、複合トンネリング構造は、超薄酸化ケイ素層O(たとえば≦15Å)と、超薄窒化ケイ素層N(たとえば≦30Å)と、超薄酸化ケイ素層O(たとえば≦35Å)とからなり、その結果、半導体本体とのインターフェース面から15Å以下のオフセットにおいて約2.6eVの価電子帯エネルギー準位の増加が生じる。O層は、N層を電荷トラッピング層から、第2のオフセットで(たとえばインターフェース面から約30Åから45Å)、より低い価電子帯エネルギー準位(より高いホールトンネリングバリア)およびより高い伝導帯エネルギー準位の領域によって分離する。ホールトンネリングを誘発するのに十分な電場は、第2の場所後の価電子帯エネルギー準位を、ホールトンネリングバリアを効果的に解消するレベルまで上昇させる。その理由は、第2の場所は、インターフェース面からより離れているためである。したがって、O層は、設計されたトンネリング誘電体が低い電場中に漏出をブロックする能力を改良しながら、電場支援されたホールトンネリングを大きく妨げない。
【0036】
複合の多層膜を形成するために適用される堆積技術は、低圧化学蒸着(LPCVD)、原子層堆積(ALD)、他の適切な方法、または組み合わせによって実施され得る。
【0037】
次に、エッチングプロセスが実施されて、スタックの上部および開口部の底部上のメモリ層301を除去する。次いで、薄膜302がスタック上に堆積され、この薄膜302は、開口部の底部において導電層201と接触する部分を有する。薄膜302は、たとえばケイ素などの材料の選択によって、およびドーピング濃度、たとえば非ドープまたは軽くドープされるなどの選択によって、垂直チャネル構造として作用するように適合された半導体を含むことができる。
【0038】
半導体薄膜302の形成後、充填プロセスが、スピンオン誘電体(SOD)、たとえば酸化ケイ素、または他の絶縁材料を使用して実施されて、開口部内の薄膜302間の空間を充填し、その後、CMPプロセスによって上部導体層218上のSODを除去し、エッチングプロセスによって開口部の上側部分内のSODを除去する。そのため、絶縁構造303が形成される。1つの例では、絶縁構造303をSODによって完全に充填することができ、隙間およびシームを有さない。別の例では、シームまたは隙間が、絶縁構造303内に存在し得る。
【0039】
次に、導電性材料、たとえばポリシリコンが堆積されて開口部の上側部分を充填し、その後、CMPおよび/またはエッチバックプロセスによってプラグ304を形成し、それによってメモリセルの垂直ストリング内のチャネルから、対応する、上に重なるパターン化された導体(図示せず)までの接続をもたらす。随意選択により、サリサイドプロセスが適用されて抵抗を低下させ、導電性をより良好にする。別の例では、プラグ304は、ドープされたポリシリコンを含むことができる。
【0040】
さらに別の例では、絶縁構造303は、薄膜302の堆積中に形成されるシームまたは空隙であることができる。薄膜302の内側表面の上部に形成された張り出し部が一緒に連結されて、薄膜302によって囲まれたシームまたは空隙を形成することができる。プラグ304は、したがって、張り出し部が連結されることによって形成される。
【0041】
さらに別の例では、薄膜302は、スタック内の開口部を完全に充填し、したがって、絶縁構造303およびプラグ304は存在しない。
【0042】
スタック内の複数のピラーは、メモリ層301と、薄膜302とを含む。メモリセルは、活性層とピラーとの間のインターフェース領域に配設される。この実施形態では、ワード線として作用する活性層は、全周ゲートを構成するピラーを取り囲む。メモリセルは、全周ゲート構成を有する。
【0043】
図4は、複数の細長いトレンチを多層スタック内に形成した後のプロセスの段階を示す斜視図であり、複数の細長いトレンチは、シングルエッチングパターンを使用することで多層スタックの上側層から多層スタック下方の基板まで延びる。たとえば、酸化ケイ素、窒化ケイ素、または他の絶縁材料を含むキャップ層410が、スタック上に形成され、その後、パターニングプロセスのフォトリソグラフィ技術を使用してマスクを作り出して、スタック内を延び、そして基板200の導電層201に入る複数の細長いトレンチ(たとえば、401、402、403、404)を形成する。複数の細長いトレンチは、たとえば1μmを上回り、最大8μmまでの深さ、およびたとえば0.1μmを上回り、最大0.8μmまでの幅であることができる。したがって、複数の細長いトレンチは、10以上のアスペクト比を有する。
【0044】
複数の細長いトレンチは、1つのシングルパターニングステップを使用して形成され、このステップは、トレンチ用のエッチングマスクを画定することと、多層スタックの上側層から多層スタック下方の基板200まで延びる連続側壁を有するように、このマスクを、他にエッチングマスクを有さずに使用してエッチングすることとを含む。本明細書において使用する用語「連続側壁」は、上部導体層から底部導体層までのトレンチのエッチングにおいて、(単一のエッチングマスク、フォトレジストおよびハードマスクを含む多層エッチングマスク、または別の形を使用して画定され得る)シングルエッチングパターンを使用することから生じる構造の側壁を指す。「連続側壁」を有するトレンチは、スタック内の異なる層に合わせて化学エッチングを変更するなど、多層スタックの複数材料のエッチングの結果、起伏を有することがあるが、デュアルダマシンプロセス(dual damascene processes)に使用できるような複数のエッチングパターンを使用するマルチプルパターニングステップによる不連続性は有さない。
【0045】
細長いトレンチの連続側壁は、弓状またはテーパ状にされてよく、または他の形状のプロファイルを有することができる。
【0046】
他の実施形態では、いわゆるゲート置換プロセスを使用して3Dメモリ構造を作製することができる。ゲート置換プロセスでは、酸化ケイ素のような絶縁体および窒化ケイ素のような犠牲材料を含む交互の材料のスタックが、形成される。スタックは、図4に示すものなどの、3D構造のための中間構造を画定するようにパターン化される。犠牲材料は除去され、導電性ゲート材料は、残った隙間内に堆積される。ゲート置換プロセスでは、活性層は、これらのパターン化されたゲート導体を備える。
【0047】
図5は、トレンチの側壁上の絶縁層425の共形堆積と、トレンチの底部内の絶縁層425を除去して絶縁スペーサを残し、基板200の導電層201を露出させることとを含むステップ後のプロセスの段階を示す斜視図である。次いで、スタック上の絶縁層425上に、及びキャップ層410上に第1の導電性インターフェース(またはライナ)層420を形成する。したがって、第1の導電ライナ層420は、トレンチの底部(たとえば220)において、電流の流れのために基板200上の導電層201と接触状態にあることができる。
【0048】
絶縁層425は、本明細書に説明するような連続側壁と考えられる、トレンチの側壁上に連続表面をもたらし、トレンチ導体をスタック内の回路構造から絶縁する。
【0049】
絶縁層425は、たとえば、約500Åの厚さを有する酸化ケイ素を含み、たとえば25℃の低温で形成され得る。絶縁層425は、他の絶縁材料を含み、他の堆積方法を使用して形成されてよい。絶縁層425はまた、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、およびSiO/SiN(たとえばSiO/SiN/SiO/SiN…)のような多層スタックを含むこともできる。
【0050】
チタンおよび窒化チタンの2層の組み合わせなどの(ライナ導体とも称される)第1の導電ライナ層420は、化学蒸着CVD、物理蒸着PVD、および原子層堆積ALDを使用して堆積されて、たとえば、この例では約30Åから1000Å厚さであることができる層を形成することができる。使用できる第1の導電ライナ層420に適した他の材料は、チタン(Ti)、窒化チタン(TiN)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、他の金属および金属合金またはその組み合わせを含む単層および多層構造を含む。次いで、随意選択により、アニーリングプロセスが、堆積された第1の導電ライナ層420に適用される。
【0051】
図6は、タングステンなどの第1の導電層430を堆積してトレンチ内に充填体を形成した後のプロセスの段階を示す斜視図である。第1の導電層430は、CVD、PVD、ALD、電気めっき(EP)または他の堆積技術を使用して形成されて、トレンチの内側側壁の第1の導電ライナ層420(たとえばライナ導体420A)の空間を導電性充填材料によって部分的に充填することができる。この実施形態では、第1の導電層430は、側壁間の複数のトレンチの下側部分を充填し、ライナ導体420Aと接触する。第1の導電層430に適した他の材料は、ポリシリコン、アモルファスシリコン、チタン(Ti)、窒化チタン(TiN)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)、コバルト(Co)、他の金属および金属合金、またはこれらの組み合わせを含むことができる。次いで、随意選択により、アニーリングプロセスが適用される。
【0052】
図7は、複数のトレンチのそれぞれ1つ内に層状導体の下側部分を形成した後のプロセスの段階を示す斜視図である。1つの例では、CMPプロセスが最初に適用されて、キャップ層410の上部の第1の導電ライナ層420および第1の導電層430を除去し、その後、エッチングプロセスによってトレンチの上側側壁上の第1の導電ライナ層420および第1の導電層430を異方的に除去して絶縁層425のスペーサ層425Aを露出させる。第1の導電層430および第1の導電ライナ層420の導電性材料は、スタック内の上側表面420B、430Bにエッチバックされ、回路構造の上側表面から窪められた上部表面を形成する。この例では、第1の導電層430の上部表面430Bは、スタック厚さの約3分の2の高さにあることができるか、またはスタックの上部活性層(たとえば217)あたりの高さにあることができる。エッチングプロセスは、ウエットエッチング、ドライエッチング、Ar照射、またはその組み合わせを含むことができる。別の例では、CMPプロセスを省くことができ、それにより、エッチングのみが実行されて図7に示すような構造を形成する。トレンチの側壁上の絶縁スペーサ層425Aは、第1の導電ライナ層420および第1の導電層430がエッチバックされ、それによって形成された充填体の上側表面420B、430Bを窪ませるときのエッチングの選択性を提供する。
【0053】
複数のトレンチは部分的に充填されるため、スタックは、スタック上に横断方向応力をそれほど誘発せずに、プロセス中の熱膨張のための空間をより多く有する。加えて、部分的に充填された高アスペクト比のトレンチは、伸張応力を低減し、それによって変形問題を改善する。
【0054】
図8は、上部導体本体を形成するためのプロセスの一部として、第2の導電層450を絶縁層425の露出された部分上の第2の導電ライナ層440上に形成した後のプロセスの段階を示す斜視図である。第2の導電ライナ層440は、CVD、PVD、ALD、または他の堆積技術を使用して形成することができ、約10Åから1000Åの厚さを有する。トレンチライナ440Aのセグメントはトレンチの側壁の一部分を内張りし、それによって絶縁スペーサ層425Aを導体の複数層の位置合わせのために使用する、
【0055】
第1の導電層とは異なり得る第2の導電層450は、CVD、PVD、ALD、EPまたは他の堆積技術を使用して堆積されてトレンチの上側部分を充填する。第2の導電層450に適した材料は、ポリシリコン、アモルファスシリコン、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)、コバルト(Co)、他の金属および金属合金、またはこれらの組み合わせを含むことができる。第2の導電層450に使用される材料は、材料の応力特性が、第1の導電層430内に使用される材料の応力特性によって相殺されるか、または釣り合わせられるように選択され得る。
【0056】
一部の実施形態では、トレンチ充填ステップは、ピラー形成の前に行うことができる。
【0057】
図9は、層状導体の上側部分を複数のそれぞれのトレンチ内に形成する、上部導体本体を形成した後のプロセスの段階を示す斜視図である。CMPおよび/または平坦化エッチングプロセスを使用して、キャップ層410上部の第2の導電ライナ層(図8の440)および第2の導電層(図8の450)を除去して、トレンチ導体内に上部導体本体を形成することができ、この上部導体本体は、トレンチライナのセグメント440Aと、平坦化プロセス後に残る第2の導電層の材料とを含む。この図には示さないが、誘電体層が、平坦化構造上に形成され得る。
【0058】
こうして、複数の層状トレンチ導体501、502、503、504が、対応する複数のトレンチ内に形成される。複数の層状トレンチ導体501、502、503、504の各々は、電流の流れのために基板200とオーミック電気接触する底部導体層431、432、433、434と、底部導体層431、432、433、434を覆い、対応するトレンチの側壁の一部分を内張りする中間導電ライナ層441、442、443、444と、中間導電ライナ層441、442、443、444上の上部導体層451、452、453、454とを含む。オーミック接触は、細長いトレンチを充填する層状導体と、下にある導電層201との間に、適切な抵抗を有する電流連通をもたらして、導電層201をソース共通回路線として使用することを可能にする。各々の層状導体は、この実施形態では、底部導体層431、432、433、434と、底部導体層431、432、433、434に隣接する側壁の下側部分との間に底部導電ライナ層421、422、423、424を含む。
【0059】
底部導電ライナ層421、422、423、424は、1つの例では中間導電ライナ層441、442、443、444と同じ材料を有することができる。別の例では、第1および第2の導電ライナ層は、異なる材料を有することができる。
【0060】
同様に、充填体を形成する底部導体層431、432、433、434は、1つの例では上部導体層451、452、453、454と同じ材料を有することができる。別の例では、充填体および上部導体本体を形成する上部および底部導体層は、異なる材料を有することができ、望ましくない変形を低減するようにして構造の応力特性を管理するように選択され得る。
【0061】
概略的に示すように、複数の層状トレンチ導体501、502、503、504および多層スタックの上に重なる複数のパターン化された導体は、複数の層状トレンチ導体501、502、503、504を、ソース共通回路線として構成された基準電圧に接続する。トレンチ導体との接点は、たとえば、層間導体で充填された、上に重なる誘電層内に位置合わせされたビアを形成することによって作られ得る。変形が低減されることにより、これらの接点の位置合わせが改善される。加えて、多層スタックの上に重なる第2の複数のパターン化された導体(図示せず)の各々は、複数のピラーのそれぞれ1つを電圧供給源に接続して、ビットラインとして構成された、ピラーの対応する薄膜(図3の302)にビットライン電圧を供給する。制御回路は、異なるバイアス電圧を多層スタック内の活性層およびピラーにかけるように構成され、また、1ビット、または2ビット以上のデータを選択されたメモリセル内にそれによって記憶することができるプログラム操作を実行するように構成することができる。
【0062】
充填体を形成する底部導体層431、432、433、434は、層状トレンチ導体501、502、503、504の薄膜接着層または薄膜バリア層としてとは対照的に、主に導体として使用されるバルク導体であることができる。効果的な実施形態では、底部導体層431、432、433、434は、スタック内の層の少なくとも2つ(たとえば層210、211)の組み合わされた高さより大きい厚さを有する。効果的な実施形態では、底部導体層431、432、433、434は、スタック高さの少なくとも3分の1の厚さを有する。効果的な実施形態では、底部導体層431、432、433、434は、スタック高さの少なくとも3分の2の厚さを有し、他の厚さはトレンチ内の層状導体の主なバルク導電性材料として作用するのに十分な厚さを有する。底部導体層431、432、433、434は、基板200に対して垂直な寸法において、上部導体層451、452、453、454より厚くなることができる。底部導体層431、432、433、434の主な目的は、バルク導体である。
【0063】
底部導体層431、432、433、434の下方の底部導電ライナ層421、422、423、424は、薄膜であり、この薄膜は、主に、底部導体層を絶縁層425に接着するのを支援するか、または確実にするように接着剤として、または下にある基板200がフッ素および塩素のようなイオンによって攻撃されるのを保護するようにイオンバリアとして機能することができる。底部導電ライナ層421、422、423、424はまた、底部導体層の形成中、基板の表面上に隙間またはヒロックを形成するのを回避するように機能することもできる。加えて、底部導電ライナ層421、422、423、424は、底部導体層431、432、433、434の成長を助けることができる。
【0064】
中間導電ライナ層441、442、443、444は薄膜であり、この薄膜は、主に、上部導体層を絶縁層425に接着するのを確実にするように接着剤として機能することができ、上部導体層451、452、453、454の成長を助けることができる。
【0065】
図6Aは、図6と対比させることができる代替の実施形態を示す。図6Aでは、図6にも見出される構成要素は、同じ参照番号を与えている。図6Aでは、充填体を形成するのに使用するために第1の導電層430を堆積する代わりに、応力釣り合い層630が堆積される。応力釣り合い層630は、トレンチの側部および底部で導電ライナ420、420Aの上に重なる。
【0066】
応力釣り合い層630は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電材料であってよく、プラズマ強化化学蒸着PECVD、高密度プラズマ酸化HDP、原子層堆積ALD、低温酸化物LTO、およびまたはスピンオン誘電体SODまたは他の堆積技術を使用して、第1の導電層420Aの内側側壁間の空間に低応力材料を部分的に充填して形成され得る。この実施形態では、応力釣り合い層630は、複数のトレンチの下側部分を充填する。
【0067】
図7Aは、図7と対比させることができる、複数のトレンチのそれぞれ1つ内に層状導体の下側部分を形成した後のプロセスの段階を示す斜視図である。1つの例では、CMPプロセスが最初に適用されて、キャップ層410の上部の応力釣り合い層630を除去し、その後、エッチングプロセスによって、側壁上の層420Aによって形成された導電ライナをトレンチの上側部分内に残しながら、トレンチの上側部分上の応力釣り合い層630を選択的に除去し、したがって導電ライナ420Aの一部分を露出させる。応力釣り合い層630の材料は、スタック内の上部高さにエッチバックされて、充填体630Aの上部表面630Bを形成する。この例では、応力釣り合い層630から形成された充填体630Aの上部表面は、スタック厚さの約3分の2の高さにあることができるか、またはスタックの上部活性層(たとえば217)あたりの高さにあることができる。エッチングプロセスは、ウエットエッチング、ドライエッチング、Ar照射、またはその組み合わせを含むことができる。別の例では、CMPプロセスを省くことができ、それにより、エッチングのみが実行されて図7Aに示すような構造を形成する。トレンチの側壁上のライナ導体420Aは、応力釣り合い層630に対するエッチング選択性を提供する。
【0068】
複数のトレンチは部分的に充填されるため、スタックは、スタック上に横断方向応力をそれほど誘発させずに、プロセス中の熱膨張のための空間をより多く有する。加えて、部分的に充填された高アスペクト比のトレンチは、伸張応力を低減し、それによって変形問題を改善する。
【0069】
図8A、8B、および8Cは、図8と対比させることができる、代替のステップを示す簡易化された断面図である。図8Aは、ライナ導体420Aの露出された部分と電流連通するためにオーミック接触する第2の導電ライナ層640上に、第2の導電層650を形成した後のプロセスの段階を示す斜視図である。CVD、PVD、ALDまたは他の堆積技術を使用して形成された第2の導電ライナ層640は、トレンチの側壁の一部分を内張りし、それによって導電ライナ420Aを導体の複数層の位置合わせのために使用して約10Åから1000Åの厚さを有する。
【0070】
第2の導電層650は、トレンチの上側部分を充填し、CVD、PVD、ALD、EPまたは他の堆積技術を使用して堆積することができる。第2の導電層650に適した材料は、ポリシリコン、アモルファスシリコン、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)、コバルト(Co)、他の金属および金属合金、またはこれらの組み合わせを含むことができる。
【0071】
図8Bは、代替のプロセスにおける別の段階を示す。この段階では、CMPプロセスまたはエッチバックプロセスを適用して表面650Bにおける構造を平坦化しており、このプロセスは、回路構造上の、図に示すような残りの上部導体本体の表面650Bの上部のライナ導体420、第2の導電ライナ層640、および第2の導電層650を除去する。その結果、上部導体本体は、第2の導電層650の一部分650Aおよび第2の導電ライナ層640の一部分640Aを含むトレンチの上側部分内に残される。また、ライナ導体420Aの上部表面は、上部導体本体の表面650Bと同一平面である。したがって、ライナ導体420Aを通り上部導体本体までの電流路を含むトレンチ導体が、結果として生じる。充填体630Aは、上記で論じたような誘電材料を含むことができ、上部導体本体の応力特性を釣り合わせるか、または補償するように作用する。
【0072】
図8Cは、トレンチ導体および回路構造上に層間誘電体などの誘電層670を堆積した後の、プロセスにおける次の段階を示す。次いで、上に重なるパターン化された導体への接続のために、図9を参照して説明する接点を形成することができる。
【0073】
図5に戻って参照すれば、ライナ導体420の堆積後、トレンチは、堆積プロセスおよびトレンチの側壁上および底部内のライナ導体の厚さに応じて幅および深さを低減している。しかし、このステップにおける(ライナ導体420の内側の)内張りされたトレンチの深さは、ライナ導体層420の堆積前の深さ(1から8ミクロン)の、一部の実施形態では少なくとも約90%、一部の実施形態では95%またはそれ以上のままである。同様に内張りされたトレンチの幅は、側壁上のライナ導体420の厚さによって低減され、このステップにおいて、第1の導電層420の堆積前のトレンチの幅(0.1から0.8ミクロン)の、一部の実施形態では少なくとも70%以上のままである。充填体および上部導体本体の容積は、トレンチ導体の容積の大部分を構成し、ライナ導体420に対するその容積の結果、その応力特性にかなりの程度寄与する。充填体630A内の材料の容積の結果、充填体630Aの応力特性は、上部導体本体の応力特性を釣り合わせることに寄与し、回路構造の曲げまたは反りを低減する。
【0074】
異なる材料の複数の層を含むトレンチ導体が、本明細書において説明される。異なる材料は、さまざまな応力特性を有することができる。たとえば、伸張応力特性を有する材料は、これらが連結された構造を引っ張る傾向があり、圧縮応力特性を有する材料は、これらが連結された構造を押し出す傾向がある。これらの応力条件は、上記で論じたような回路構造およびトレンチ導体の曲げまたは反りの原因となり得る。
【0075】
異なる材料の複数の層を有するトレンチ導体を使用することにより、これらの応力特性を釣り合わせて曲げまたは反りを低減することができる。
【0076】
たとえば、本明細書において説明する実施形態における上部導体本体および充填体は、特にトレンチ導体の形成中、および集積回路の完成のために適用される、回路構造が望ましくない応力状態下で反りやすくなり得る間の他のステップ中、異なる応力特性を有することができる。
【0077】
下記の表は、本明細書において説明する技術を使用して実施することができる全体的な応力釣り合い条件を示す。表内の第1の欄は、トレンチ導体内の上部導体本体または上側導体要素の応力特性を示す。表内の第2の欄は、同じトレンチ導体内の充填体の応力特性を示す。第3の欄は、応力特性の組み合わせの相対的な利点をリストする。
【表1】
【0078】
表は、トレンチ導体の上部導体本体および充填体の応力特性の8つの可能な状態を列1〜8に示す。この表の目的のために、上部導体本体は、隣接する回路構造を引っ張る傾向がある伸張応力(伸張性++)特性によって、または隣接する構造を押し出す傾向がある圧縮応力(圧縮性−−)特性によって特徴付けられ得る。これらの応力特性は、本明細書において説明するようなトレンチ導体内で上部導体本体として使用するのに望ましい(比較的高い導電性を有する)良好な導体の典型的なものと考えられ得る。この表の目的のために、充填体は、伸張応力(伸張性++)特性、比較的低い伸張応力(伸張性+)特性、比較的低い圧縮応力(圧縮性−)特性および圧縮応力(圧縮性−−)特性を含む、より幅広い範囲の応力特性を有することができる。
【0079】
充填体の応力特性は、上部導体本体によって誘発された応力、および上部導体本体の応力特性が充填体の応力特性の反対のタイプのものである状態を補償するために効果的になり得る。したがって、表の列3〜6において、この組み合わせの効果は、トレンチ導体内の応力を釣り合わせ、その結果、曲げまたは反りに関するトレンチ導体の品質をより良好にまたは最適にすることである。
【0080】
上記で論じたように、さまざまな材料の複数の層を使用してトレンチ導体を形成するプロセスは、表内の列1および2によって、および列7および8によって表す状態であっても曲げまたは反りを低減することができる。しかし、列3〜6によって表す状態を確立することができる材料を使用して、より良好または最適な結果を達成することができる。
【0081】
列3〜6によって表す状態は、一部の実施形態では、充填体が誘電材料を含み、上部導体本体が、金属、ドープされた半導体、または反対のタイプの応力特性を結果として生じさせるように堆積された金属化合物を含むときに達成することができる。
【0082】
応力釣り合いを改善するために利用することができる他の特性は、トレンチ導体の充填体および他の構成要素の相対容積を含み、異なる材料の層の数および他の特徴は、以下でより詳細に論じられる。
【0083】
図10は、別の実施形態における三次元メモリ構造の斜視図である。図9において使用する同じ参照番号が図10に全体的に適用されて、実施形態の同じまたは同様の要素を指し示す。同じまたは同様の要素についての説明は、繰り返されない。図9の構造と比較して、底部導体層431、432、433、434(充填体)は、導電層201と直接接触する。この実施形態では、底部導体層は、たとえば、絶縁材料と導電材料との間に良好な接着をもたらすことができる、ポリシリコンまたは他の材料を含むことができる。そのため、図9の底部導電ライナ層421、422、423、424またはライナ導体を省くことができる。この例では、底部導体層431、432、433、434は、基板200に対して垂直な寸法において、上部導体層451、452、453、454より厚くなることができる。
【0084】
図11は、さらに別の実施形態における三次元メモリ構造の斜視図である。図9において使用する同じ参照番号は、図11に全体的に適用されて、実施形態の同じまたは同様の要素を指し示す。同じまたは同様の要素についての説明は、繰り返されない。図9の構造と比較して、対応するトレンチ内の各層状トレンチ導体は、上部導体層451、452、453、454と底部導体層431、432、433、434との間の中間ライナまたは導電ライナ層461〜464、481〜484上に中間層471〜474、491〜494を含む。中間層は、上記で論じたような誘電材料、または導体もしくは半導体材料などの、応力釣り合い効果に合わせて選択された材料を含むことができる。この実施形態では、層状導体は、2つの中間層と、2つの中間導電ライナまたはライナ層とを備える。上部導体層と底部導体層との間の中間導体層および中間導電ライナ層の数は、変更することができる。中間層は、上記で論じたような誘電材料、または導体もしくは半導体材料などの、応力釣り合い効果に合わせて選択された材料または複数の材料を含むことができる。
【0085】
中間導電ライナまたは導電ライナ層(461〜464、481〜484)は、上部導体本体を絶縁層425に接着することを確実にするように接着剤として機能することができ、上部導体本体のための上部導体層451、452、453、454の成長を助けることができる。上部導体本体のライナ層(441、442、443、444)が、中間導電性インターフェースライナ(461〜464、481〜484)の上部に配設され、トレンチの側壁(絶縁層425)に接着されるとき、上部導体層と底部導体層との間の中間導電ライナ層(たとえば461〜464、481〜484)を随意選択により省くことができる。
【0086】
図12は、代替の実施形態における三次元メモリ構造の斜視図である。図11において使用する同じ参照番号は、図12に全体的に適用されて、実施形態の同じまたは同様の要素を指し示す。同じまたは同様の要素についての説明は、繰り返されない。図11の構造と比較して、底部導体層431、432、433、434は、導電層201と直接接触する。この実施形態では、底部導体層は、たとえば、絶縁材料と導電材料との間に良好な接着をもたらすことができる、ポリシリコンを含むことができる。そのため、図9の底部導電ライナ層421、422、423、424を随意選択により省くことができる
【0087】
さらに代替の実施形態では、上部導体層と底部導体層との間の中間導電ライナ層(たとえば、461〜464、481〜484)を随意選択により省くことができる。
【0088】
図13から15は、垂直チャネル3Dメモリデバイスを備える集積回路の別の例のプロセスの流れを示す。
【0089】
図13は、交互の酸化ケイ素層(たとえば、1210、1212、1214、1216、1218)および窒化ケイ素層(たとえば、1211、1213、1215、1217)のスタック内に形成された複数の細長いトレンチ(たとえば1401、1402、1403、1404)を有する構造を示す斜視図である。
【0090】
図13に示すような構造を形成するために、基板(または導電プレート)1200は、ドーピングプロセスによってnタイプまたはpタイプのドーピング材料を基板1200に付加することによって形成された導電層1201を含むことができ、その後交互の酸化ケイ素層(たとえば、1210、1212、1214、1216、1218)および窒化ケイ素層(たとえば、1211、1213、1215、1217)のスタックを基板1200上に堆積する。
【0091】
次に、ホールエッチングが実施されてスタックを貫通する複数の開口部を形成し、その後、メモリ層1301をスタック上の複数の開口部内に堆積する。メモリ層1301は、酸化ケイ素を含むブロッキング層として構成された第1の層と、窒化ケイ素を含む電荷トラッピング層として構成された第2の層と、酸化ケイ素を含むトンネリングとして構成された第3の層とを備える複合の多層膜である。メモリ層1301は、複数の開口部の側壁および底部上に共形表面を有する。次いで、エッチングプロセスが実施されてスタックの上部および開口部の底部上のメモリ層1301を除去する。次いで、薄膜1302がスタック上に堆積され、これは、開口部の底部において導電層1201と接触する部分を有する。薄膜1302は、たとえばケイ素などの材料の選択によって、およびドーピング濃度、たとえば非ドープまたは軽くドープされるなどの選択によって、垂直チャネル構造として作用するように適合された半導体を備えることができる。
【0092】
半導体薄膜1302の形成後、充填プロセスが、スピンオン誘電体(SOD)、たとえば酸化ケイ素、または他の絶縁材料を使用して実施されて、開口部内の薄膜1302間の空間を充填し、その後、CMPプロセスによって上部導体層1218上のSODを除去し、エッチングプロセスによって開口部の上側部分内のSODを除去する。そのため、絶縁構造1303が形成される。1つの例では、絶縁構造303をSODによって完全に充填することができ、隙間およびシームを有さない。別の例では、シームまたは隙間が、絶縁構造1303内に存在し得る。
【0093】
次に、導電性材料、たとえばポリシリコンが堆積されて開口部の上側部分を充填し、その後CMPおよび/またはエッチバックプロセスによってプラグ1304を形成し、それによってメモリセルの垂直ストリング内のチャネルから、対応する、上に重なるパターン化された導体(図示せず)までの接続をもたらす。随意選択により、サリサイドプロセスが適用されて抵抗を低下させ、導電性をより良好にする。別の例では、プラグ1304は、ドープされたポリシリコンを含むことができる。
【0094】
さらに別の例では、絶縁構造1303は、薄膜1302の堆積中に形成されるシームまたは空隙であることができる。薄膜1302の内側表面の上部に形成された張り出し部が一緒に連結して、薄膜1302によって囲まれたシームまたは空隙を形成することができる。プラグ1304は、したがって、張り出し部が連結されることによって形成される。
【0095】
さらに別の例では、薄膜1302は、スタック内の開口部を完全に充填し、したがって、絶縁構造1303およびプラグ1304は存在しない。
【0096】
次に、たとえば酸化ケイ素を含むキャップ層1410がスタック上に形成され、その後、パターニングプロセスによって、スタック内を延び、そして基板200の導電層201に入る複数の細長いトレンチ(たとえば、1401、1402、1403、1404)を形成する。複数の細長いトレンチは、たとえば1μmを上回り、最大8μmまでの深さ、およびたとえば0.1μmを上回り、最大0.8μmまでの幅であることができる。したがって、複数の細長いトレンチは、10またはそれ以上のアスペクト比を有する。
【0097】
複数の細長いトレンチは、1つのシングルパターニングステップを使用して形成され、このステップは、トレンチ用のエッチングマスクを画定することと、多層スタックの上側層から多層スタック下方の基板1200まで延びる連続側壁を有するように、当該マスクを使用するが他のエッチングマスクは使用せずにエッチングすることを含む。
【0098】
図14は、スタック内の窒化物層の代わりに金属ゲートを形成し、細長いトレンチの側壁上に絶縁層1425を形成した後の構造を示す斜視図である。ゲート置換プロセスが実施され、このプロセスは、(1)リン酸(HPO)を使用してスタック内の窒化ケイ素層(たとえば図13の1211、1213、1215、1217)を除去して、酸化ケイ素層の表面およびメモリ層の表面を露出させることと、(2)スタック内の酸化ケイ素層(たとえば1210、1212、1214、1216、1218)の露出された表面およびメモリ層1301の露出された表面上にアルミニウム酸化物のような高κ材料の薄膜層(たとえば1415、1416、1417、1418)を形成することと、(3)CVDまたは他の適切な堆積方法を使用し、タングステン(W)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、チタン(Ti)、窒化チタン(TiN)またはその組み合わせのような導電性材料を充填することによって金属ゲート(たとえば1411、1412、1413、1414)を形成することとを含む。次いで、ウエットエッチングが適用されて、細長いトレンチの側壁および底部上の導電性材料を除去し、それによって側壁上に凹部を作り出す。
【0099】
ゲート置換プロセス後、スタックは、酸化ケイ素層(たとえば1210、1212、1214、1216、1218)からなる不活性層と、金属ゲート(たとえば1411、1412、1413、1414)からなる活性層とを備える。メモリセルは、活性層とピラーとの間のインターフェース領域に配設される。この実施形態では、ワード線として作用する活性層は、全周ゲートを構成するピラーを取り囲む。メモリセルは、全周ゲート構成を有する。
【0100】
次に、酸化プロセスが、低温、たとえば25℃で実施されて、スタック上に酸化ケイ素を含む絶縁層1425を形成し、その後、酸化物エッチングによって細長いトレンチの底部上の絶縁層1425を除去する。その結果生じた構造は、スタック内の酸化ケイ素層(たとえば1210、1212、1214、1216、1218)の側部を覆い、側壁のくぼみを充填する絶縁層1425を有する。エッチングステップ後、絶縁層1425は、細長いトレンチ(たとえば1405、1406、1407、1408)の連続的な側壁をもたらす。
【0101】
図15は、本明細書において説明するプロセスおよび構造の任意のものを使用して実施することができる、細長いトレンチを充填する複数の層状導体(たとえば1501、1502、1503、1504)を有する構造を示す斜視図である。この例では、第1の導電性の薄い層が、CVD、PVD、およびALDを使用してスタック上に堆積されて約30Åから1000Åの厚さの層を形成する。次いで、随意選択により、アニーリング工程が、堆積された第1の導電性の薄い層に適用される。第1の導体が続いて、CVD、PVD、ALD、電気めっき(EP)または他の堆積技術を使用して堆積されて、細長いトレンチ内の第1の導電性の薄い層の側壁間の空間を部分的に充填する。この例では、第1の導体は、複数のトレンチの下側部分を充填する。
【0102】
次に、CMPプロセスが最初に適用されて、キャップ層410の上部の第1の導電性の薄い層および第1の導体を除去し、その後、エッチングプロセスによって細長いトレンチの上側側壁の第1の導電性の薄い層および第1の導体を除去し、それによって底部充填体(たとえば1431、1432、1433、1434)および底部導電ライナ層(たとえば、1421、1422、1423、1424)を形成し、底部充填体(たとえば1431、1432、1433、1434)の上方の絶縁層1425の一部分を露出させる。底部充填体(たとえば1431、1432、1433、1434)および一部の実施形態では底部導電ライナまたはライナ層(たとえば1421、1422、1423、1424)の導電性材料は、スタック内の上部高さにエッチバックされ、底部充填体の上部表面を形成する。この例では、底部充填体(たとえば、1431、1432、1433、1434)の上部表面は、スタック厚さの約3分の2の高さにあることができ、またはスタックの上部活性層(たとえば1414)あたりの高さにあることができる。エッチングプロセスは、ウエットエッチング、ドライエッチング、Ar照射、またはその組み合わせを含むことができる。一部の実施形態では、エッチングプロセスのみが実施される。
【0103】
層状導体(たとえば1501、1502、1503、1504)の底部充填体(たとえば1431、1432、1433、1434)に適した材料は、窒化ケイ素(SiN)、チタン(Ti)、窒化チタン(TiN)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、他の金属合金またはその組み合わせを含むことができる。
【0104】
層状導体(たとえば1501、1502、1503、1504)の底部導電ライナ層(たとえば1421、1422、1423、1424)に適した材料は、ポリシリコン、アモルファスシリコン、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)、コバルト(Co)、他の金属および金属合金、またはこれらの組み合わせを含むことができる。底部導電ライナ層は、TiおよびTiNなどの複数層の組み合わせであることができる。
【0105】
次いで、第2の導電性の薄い層が、絶縁層1425の露出された部分および底部充填体の上部表面上に、CVD、PVD、ALD、または他の堆積技術を使用して約10Åから1000Åの厚さを有するように堆積されて、細長いトレンチの側壁の一部分を内張りし、その後、CVD、PVD、ALD、EPまたは他の堆積技術を使用して、第2の導体を堆積して細長いトレンチの上側部分を充填する。次いで、CMPおよび/またはエッチングプロセスが適用されて、キャップ層1410の上部の第2の導電性の薄い層および第2の導体を除去する。そのため、上部導体層(たとえば1451、1452、1453、1454)および中間導電ライナ層(たとえば1441、1442、1443、1444)は、対応する底部充填体(たとえば1431、1432、1433、1434)上に形成される。
【0106】
中間導電ライナ層(たとえば、1441、1442、1443、1444)に適した材料は、窒化ケイ素(SiN)、チタン(Ti)、窒化チタン(TiN)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、他の金属合金またはその組み合わせを含むことができる。中間導電ライナ層は、TiおよびTinなどの複数の層の組み合わせであることができる。
【0107】
上部導体層(たとえば1451、1452、1453、1454)に適した材料は、ポリシリコン、アモルファスシリコン、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、窒化タングステン(WN)、タンタル(Ta)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)、コバルト(Co)、他の金属および金属合金、またはこれらの組み合わせを含むことができる。
【0108】
上部導体本体および底部充填体は、同じまたは異なる材料を有することができる。同様に、中間導電ライナ層および底部導電ライナ層は、同じまたは異なる材料からなることができる。本明細書において説明する実施形態では、上部本体および充填体の材料は、応力釣り合い効果に合わせて選択される。
【0109】
複数の層状導体(たとえば1501、1502、1503、1504)の各々は、導電層(1201)とオーミック電気接触する底部導体層(たとえば1431、1432、1433、1434)と、底部導体層(たとえば、1431、1432、1433、1434)を覆い、対応するトレンチの側壁の一部分を内張りする中間導電ライナ層(たとえば、1441、1442、1443、1444)と、中間導電ライナ層(たとえば、1441、1442、1443、1444)上の上部導体層(たとえば1451、1452、1453、1454)とを含む。オーミック接触は、細長いトレンチを充填する層状導体と、下にある導電層1201との間に、適切な抵抗を有する電流連通をもたらして、導電層1201をソース共通回路線として使用することを可能にする。各々の層状導体はまた、この実施形態では、底部導体層(たとえば1431、1432、1433、1434)と、底部導体層(たとえば1431、1432、1433、1434)に隣接する側壁の下側部分との間に底部導電ライナ層(たとえば1421、1422、1423、1424)を含む。
【0110】
概略的に示すように、複数の層状導体(たとえば1501、1502、1503、1504)および多層スタックの上に重なる複数のパターン化された導体は、複数の層状導体を、ソース共通回路線として構成される基準電圧に接続する。加えて、多層スタックの上に重なる第2の複数のパターン化された導体(図示せず)は、複数のピラーを電圧供給源に接続し、ビットラインとして構成された、ピラーの対応する薄膜(図13の1302)にビットライン電圧を供給する。制御回路は、異なるバイアス電圧を多層スタック内の活性層およびピラーにかけるように構成され、また、1ビット、または2ビット以上のデータを選択されたメモリセル内にそれによって記憶することができるプログラム操作を実行するように構成することができる。
【0111】
底部導体層1431、1432、1433、1434は、層状トレンチ導体1501、1502、1503、1504の薄膜接着層または薄膜バリア層とは対照的に、主に導体として使用されるバルク導体であることができ、このバルク導体は、トレンチ内の層状導体の主なバルク導電性材料として作用するのに十分な厚さを有する。効果的な実施形態では、底部導体層1431、1432、1433、1434は、スタック内の層の少なくとも2つ(たとえば層1210、1411)の組み合わされた高さより大きい厚さを有する。効果的な実施形態では、底部導体層1431、1432、1433、1434は、スタック高さの少なくとも3分の1の厚さを有する。効果的な実施形態では、底部導体層1431、1432、1433、1434は、スタック高さの少なくとも3分の2の厚さを有する。底部導体層1431、1432、1433、1434は、基板1200に対して垂直な寸法において、上部導体層1451、1452、1453、1454より厚くなることができる。底部導体層1431、1432、1433、1434の主な目的は、一部の実施形態ではバルク導体である。
【0112】
他の実施形態では、充填体は、主に上部導体本体に対する応力釣り合い効果のために使用される。これらの実施形態では、充填体は、誘電材料を含むことができるか、または必ずしも良好な導体でなくてよい他の材料を含むことができ、底部ライナ層は、導電ライナを形成して、トレンチ導体の上部導体本体への電流の流れをもたらす。
【0113】
底部充填体1431、1432、1433、1434の下方の底部導電ライナ層1421、1422、1423、1424は、主に、底部導体層を絶縁層425に接着するのを支援するか、または確実にするように、接着剤として、または一部の実施形態では下にある基板200がフッ素および塩素のようなイオンによって攻撃されるのを保護するように、イオンバリアとして機能する。底部導電ライナ層1421、1422、1423、1424はまた、底部導体層の形成中、基板の表面上に隙間またはヒロック(hillock)を形成するのを回避するように機能することができる。加えて、底部導電ライナ層1421、1422、1423、1424は、底部導体層1431、1432、1433、1434の成長を助けることができる。一部の実施形態では、特に充填体が良好な導体でないとき、底部導電ライナ層は、トレンチ導体の上部導体本体への電流路を提供する導電ライナとして作用することができる。
【0114】
中間導電ライナ層1441、1442、1443、1444は、一部の実施形態では、主に、上部導体層を絶縁層1425に接着するのを確実にするように接着剤として機能することができ、上部導体層1451、1452、1453、1454の成長を助けることができる。
【0115】
別の実施形態では、底部導体層が、たとえば、絶縁材料と導電材料との間の良好な接着をもたらすことができるポリシリコンまたは他の材料を含む場合、底部導電ライナ層を省くことができる。この実施形態では、図10を参照して説明する層状導体は、導電層1201と直接接触する底部導体層を含む。底部導体層1431、1432、1433、1434は、基板1200に対して垂直な寸法において上部導体層1451、1452、1453、1454より厚い。
【0116】
さらに別の実施形態では、図11を参照して説明するような層状導体は、上部導体層と底部導体層との間に中間充填体および中間導電ライナ層を含むことができる。随意選択により、中間導電ライナ層を省くことができる。
【0117】
さらに別の実施形態では、図12を参照して説明するような層状導体は、上部導体本体と底部導体本体との間に中間充填体および中間導電ライナ層を含むことができる。随意選択により、中間導電ライナ層を省くことができる。
【0118】
層状導体は、他の3Dメモリ構造の形成において使用され得る。
【0119】
図16は、3D、垂直薄チャネル膜NANDアレイを含む集積回路901の簡易化されたチップブロック図である。集積回路901は、本明細書において説明するような層状トレンチ導体を有する、1つまたは複数のメモリブロックを含むメモリアレイ960を含む。
【0120】
SSL/GSLデコーダ940が、メモリアレイ960内に配置された複数のSSL/GSLライン945に結合される。レベルデコータ950が、複数のワード線955に結合される。グローバルビットラインカラムデコーダ970が、メモリアレイ960からデータを読み取り、メモリアレイ960にデータを書き込むために、メモリアレイ960内のカラムに沿って配置された複数のグローバルビットライン965に結合される。アドレスが、バス930上で制御ロジック910からカラムデコーダ970、デコーダ940、およびデコーダ950に供給される。センス増幅器およびプログラムバッファ回路980が、この例では第1のデータライン975を介してカラムデコーダ970に結合される。回路980内のプログラムバッファは、複数レベルのプログラミングのためのプログラムコード、またはプログラムコードの関数とする値を記憶して、選択されたビットラインに対するプログラム状態または禁止状態を示すことができる。カラムデコーダ970は、プログラムバッファ内のデータ値に応答してプログラム電圧および禁止電圧をメモリ内のビットラインに選択的に適用するための回路を含むことができる。
【0121】
センス増幅器/プログラムバッファ回路980からの感知されたデータは、第2のデータライン985を介して、入力/出力回路991にデータ経路993を介してさらに結合された複数レベルのデータバッファ990に供給される。また、入力データは、この例では、複数レベルのプログラム操作の支援に使用するために複数レベルのデータバッファ990に適用される。
【0122】
入力/出力回路991は、データを集積回路901外部の目的地まで送る。入力/出力データおよび制御信号は、データバス905を介して、入力/出力回路991、制御ロジック910、および集積回路901の入力/出力ポート、もしくは汎用プロセッサ、特殊目的用アプリケーション回路、またはメモリアレイ960によって支援されるシステムオンチップ機能を提供するモジュールの組み合わせなどの集積回路901内部もしくは外部の他のデータ供給源の間で移動される。
【0123】
図16に示す例では、バイアス配置状態マシンを使用する制御ロジック910は、ブロック920内の電圧供給部または複数の供給部によって生成されるか、または提供される供給電圧、たとえば読み取り、消去、確認およびプログラムのバイアス電圧などの印加を制御する。制御ロジック910は、複数レベルのデータバッファ990およびメモリアレイ960に結合される。制御ロジック910は、複数レベルのプログラム操作を制御するロジックを含む。本明細書において説明する全周ゲート(GAA)NAND構造を支援する実施形態では、ロジックは、
本明細書において説明する層状導体を介して基板上の導電層を付勢するなどして、基準電圧をソース共通回路線に印加することと、
ワード線層デコーダを使用するなどによってアレイ内のメモリセルの層を選択することと、
アレイ内の選択された列の垂直チャネル構造を、垂直チャネル構造の列上のSSLスイッチおよびGSLスイッチを使用するなどして選択することと、
アレイ内の垂直チャネル構造の選択された列上の選択層内の電荷トラッピング部位内の電荷を記憶して、垂直チャネル構造の選択された列に結合されたグローバルビットライン上のページバッファのようなビットライン回路を使用して、データを表すこととを実行するように構成される。
【0124】
一部の実施形態では、ロジックは、ワード線層デコーダを制御するなどして層を選択するように構成される。
【0125】
一部の実施形態では、ロジックは、複数レベルの電荷を記憶して、アレイ内の垂直チャネル構造の選択された列上の選択された層内の電荷トラッピング部位内で2ビット以上のデータを表すように構成される。このやり方では、アレイ内の選択されたセルは、各セル上に2ビット以上を含んで、3ビット以上を記憶する。
【0126】
制御ロジック910は、当技術分野で知られている特殊目的論理回路を使用して実装され得る。代替の実施形態では、制御ロジックは、デバイスの操作を制御するためにコンピュータプログラムを実行する同じ集積回路上に実装することができる汎用プロセッサを備える。さらに他の実施形態では、特殊目的用ロジック回路および汎用プロセッサの組み合わせを利用して制御ロジックを実装することができる。
【0127】
メモリアレイ960は、後でメモリセル閾値電圧VTを確立する、記憶された電荷の量に対応する複数のプログラムレベルを確立することによって、1セルあたり複数のビットを記憶するように構成された電荷トラッピングメモリセルを備えることができる。上記で述べたように、1セルあたり1ビットの実施形態は、本明細書において説明する構造を含むことができる。
【0128】
本発明は、上記で説明した好ましい実施形態および例を参照して開示されているが、これらの例は、限定的な意味ではなく例示的に意図されることを理解されたい。改変形態および組み合わせは、当業者に容易に想定されることが企図され、この改変形態および組み合わせは、本発明の趣旨および特許請求の範囲内に含まれる。
図1
図2
図3
図4
図5
図6
図6A
図7
図7A
図8
図8A
図8B
図8C
図9
図10
図11
図12
図13
図14
図15
図16