特許 6683418 表示装置用の駆動回路および表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6683418

(24)【登録日】2020年3月30日

(45)【発行日】2020年4月22日

(54)【発明の名称】表示装置用の駆動回路および表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20200413BHJP

   G09G 3/36 20060101ALI20200413BHJP

   G09G 3/30 20060101ALI20200413BHJP

   G11C 19/00 20060101ALI20200413BHJP

   G02F 1/133 20060101ALI20200413BHJP

【ＦＩ】

   G09G3/20 621D

   G09G3/36

   G09G3/30 H

   G09G3/20 622E

   G09G3/20 622B

   G09G3/20 611A

   G09G3/20 670J

   G09G3/20 622G

   G11C19/00

   G02F1/133 550

【請求項の数】4

【全頁数】11

(21)【出願番号】特願2014-258276(P2014-258276)

(22)【出願日】2014年12月22日

(65)【公開番号】特開2016-118663(P2016-118663A)

(43)【公開日】2016年6月30日

【審査請求日】2017年3月8日

【前置審査】

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】松本 昭一郎

【審査官】 橋本 直明

(56)【参考文献】

【文献】 特開２００７−０７８７１７（ＪＰ，Ａ）

【文献】 国際公開第２００３／０７９６７５（ＷＯ，Ａ１）

【文献】 特開平０９−３２１２６７（ＪＰ，Ａ）

【文献】 特開２００１−３５６７４６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０２２５０３３（ＵＳ，Ａ１）

【文献】 特表２００９−５０９１９０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００１／００５２８８７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／２０

Ｇ０２Ｆ １／１３３

Ｇ０９Ｇ ３／３０

Ｇ０９Ｇ ３／３６

Ｇ１１Ｃ １９／００

(57)【特許請求の範囲】

【請求項1】

複数のゲート線のパーシャル駆動が可能な表示装置用の駆動回路であって、
周期が同じで位相が異なる複数のクロックのいずれかに同期して動作する複数段のシフトレジスタからなるシフトレジスタ回路と、
前記複数のクロックのいずれかに同期して前記複数のゲート線のそれぞれを駆動し、それぞれが第１ないし第８ＴＦＴを含む複数段のゲートドライバ部と、を備え、
第１ＴＦＴのゲート端子、ドレイン端子及びソース端子が、データイネーブル信号ＤＥ、電源電圧Ｖｄｄ及びＱＤノードにそれぞれ接続され、第６ＴＦＴのゲート端子、ドレイン端子及びソース端子が、前記ＱＤノード、クロック及び出力端子にそれぞれ接続され、
前記データイネーブル信号ＤＥが「Ｈ」状態を有する場合、前記第１ＴＦＴがオンにされ、前記ＱＤノードが「Ｈ」状態を有し、
前記ＱＤノードが「Ｈ」状態を有する場合、前記第６ＴＦＴがオンにされ、前記クロックの「Ｈ」状態が前記出力端子を通して出力され、
前記複数段のシフトレジスタおよび前記複数段のゲートドライバ部に対応してそれぞれの段ごとに設けられた複数段のＱノードドライバ部をさらに備え、
前記複数段のＱノードドライバ部のそれぞれは、該当する段において、シフトレジスタの出力が「Ｈ」状態で、かつゲートドライバ部の前記第１ＴＦＴのソース端子と前記第６ＴＦＴのゲート端子との間に接続される前記ＱＤノードが「Ｌ」状態であることから、前記ゲートドライバ部が前記パーシャル駆動において活性化されていないと判断した場合には、前記該当する段の表示に影響しない期間において活性化するクロック、または電源電圧Ｖｄｄを用いて、活性化されていないと判断した当該ゲートドライバ部の前記ＱＤノードに対して、該当するゲート線が「Ｌ」状態の不活性である前記表示に影響しない期間において「Ｈ」状態を適用する
表示装置用の駆動回路。

【請求項2】

前記複数段のＱノードドライバ部のそれぞれは、
前記該当する段において前記シフトレジスタの出力と前記ゲートドライバ部のＱＤノードの出力とに基づいて、前記該当する段のゲートドライバ部が前記パーシャル駆動において活性化されているか否かを判断し、活性化されていないと判断した場合に「Ｈ」状態の信号を出力する検知回路と、
前記該当する段よりも後段のシフトレジスタ部の出力に応じて、前記検知回路の出力および前記ＱＤノードをリセットするリセット回路と、
前記検知回路の出力がゲート端子に接続され、前記該当する段の表示に影響しない期間において活性化する前記クロックがドレイン端子に接続され、活性化されていないと判断した当該ゲートドライバ部の前記ＱＤノードに対して、前記表示に影響しない期間において「Ｈ」状態を適用する信号を出力するトランジスタと
を含んで構成される請求項１に記載の表示装置用の駆動回路。

【請求項3】

アモルファス半導体を用いたＴＦＴで構成された表示装置に適用される
請求項１または２に記載の表示装置用の駆動回路。

【請求項4】

請求項１から請求項３のいずれか1項に記載の表示装置用の駆動回路を含む表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶表示装置あるいは有機ＥＬ表示装置の駆動回路に関し、特に、安定動作可能なゲート線のパーシャル駆動回路技術に関する。

【背景技術】

【0002】

近年、酸化物半導体をバックプレーンＴＦＴに採用した、ＴＶや携帯／スマートフォンが商品化されるに至っている。酸化物半導体は、オフリーク特性が良好であり、リフレッシュレートを低周波化することで、低消費電力化が可能である。ローリフレッシュレート（Ｌｏｗ Ｒｅｆｒｅｓｈ Ｒａｔｅ：ＬＲＲ）技術には、以下の２つがある。

【0003】

（１）フルスクリーンＬＲＲ
前画面と今度表示しようとする画面のビデオデータが同じ場合を検出して、映像データ書き込みレート（リフレッシュレート）を低下させる方法である。この技術は、静止画像表示の場合に有効であり、通常、６０Ｈｚ動作から１０Ｈｚ以下のレートに低下させる。この場合、パネル駆動アルゴリズムを変える必要はあるが、パネル内部の回路を変える必要はない。

【0004】

（２）パーシャルＬＲＲ
ゲート線毎に前画面データとの差異を検出して、異なる場合にのみ映像データを書き込む方法である。ほとんど静止画であるが、部分的にリフレッシュする必要がある画像の場合に有効である。この場合、パネル駆動アルゴリズムおよびパネル内部の回路（ゲート線駆動回路）を変える必要がある。パーシャルＬＲＲ回路を搭載した商品は、まだ市場には出回っておらず、現在、各社において、信頼性ある回路技術が開発されつつあるところと考えられる。

【0005】

また、ＬＲＲ駆動にすることで、ビデオデータを書き込まない時間にタッチ検出を行うことが可能となる。この結果、より小さいポイントの検出（Ｐｅｎ先認識など）や、これまでＳ／Ｎ比が取れなかったものでの検出が可能となり、より快適なユーザインタフェース機能を提供できる。

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、従来技術には、以下のような課題がある。
アモルファスシリコン、あるいは酸化物によるＴＦＴは、動作頻度により、劣化度合いが異なる。劣化要因としては、電圧ストレス（電圧印加ストレス）、熱ストレス、光ストレス等が考えられる。この中でも、特に、電圧ストレスを均一化することは、回路動作の信頼性を確保することに有効である。

【0007】

そして、ゲート線を部分的に駆動するパーシャル駆動時には、ＧＩＰ（Ｇａｔｅ ｄｒｉｖｅｒ Ｉｎ Ｐａｎｅｌ）回路の使用頻度が異なるため、電圧ストレス状態が不均一になり、信頼性確保が困難になる問題が顕著となる。

【0008】

すなわち、従来のノーマル駆動では、すべてのＧＩＰに均一な電圧負荷が印加されていたため、電圧ストレスが問題とはなっていなかった。しかしながら、パーシャル駆動することで、活性化されないＧＩＰ回路、あるいは常に活性化されるＧＩＰ回路が現れ、活性化される頻度によって、劣化の度合いが異なる回路が存在することになる。この結果、動作しないＧＩＰ回路が出現し、信頼性の低下につながっていた。

【0009】

このように、駆動されない回路が存在することによる電圧ストレスの不均一性は、パーシャル駆動の実現に伴って発生した問題である。そして、従来技術としては、プロセス的、あるいは、デバイス的に電圧ストレスに強いＴＦＴ特性を保証することで、製造方法として、この問題を克服することが考えられていた。

【0010】

しかしながら、上述した問題の根本原因は、電圧ストレスが異なることにあり、駆動的に解決するには、この電圧ストレスを均一化する必要がある。

【0011】

本発明は、前記のような課題を解決するためになされたものであり、パーシャル駆動時における電圧印加ストレスを均一化することによって、安定動作可能なゲート線のパーシャル駆動回路技術を実現する表示装置用の駆動回路および表示装置を得ることを目的とする。

【課題を解決するための手段】

【0012】

本発明に係る表示装置用の駆動回路は、周期が同じで位相が異なる複数のクロックのいずれかに同期して動作する複数段のシフトレジスタからなるシフトレジスタ回路と、複数のクロックのいずれかに同期して複数のゲート線のそれぞれを駆動し、それぞれが第１ないし第８ＴＦＴを含む複数段のゲートドライバ部とを備え、複数のゲート線のパーシャル駆動が可能な表示装置用の駆動回路であって、複数段のシフトレジスタおよび複数段のゲートドライバ部に対応してそれぞれの段ごとに設けられた複数段のＱノードドライバ部をさらに備え、複数段のＱノードドライバ部のそれぞれは、該当する段において、シフトレジスタの出力が「Ｈ」状態で、かつゲートドライバ部の第１ＴＦＴと第６ＴＦＴとの間に接続されるＱＤノードが「Ｌ」状態であることから、ゲートドライバ部がパーシャル駆動において活性化されていないと判断した場合には、該当する段の表示に影響しない期間において活性化するクロック、またはＶｄｄを用いて、活性化されていないと判断した当該ゲートドライバ部を、該当するゲート線が「Ｌ」状態の不活性である表示に影響しない期間において活性化するものである。

【発明の効果】

【0013】

本発明によれば、パーシャル駆動時に活性化しなかったゲートドライバ部を検出し、表示に影響がない期間において、活性化しなかったゲートドライバ部を活性化する構成を備えることにより、パーシャル駆動時における電圧印加ストレスを均一化することができ、安定動作可能なゲート線のパーシャル駆動回路技術を実現する表示装置用の駆動回路および表示装置を得ることができる。

【図面の簡単な説明】

【0014】

【図1】表示装置の全体図とＧＩＰ回路の位置を示した図である。

【図2】パーシャル駆動のＧＩＰ回路構成を示した図である。

【図3】図２に示したゲートドライバ部の具体的な回路構成を示した図である。

【図4】図２に示したパーシャルＧＩＰ回路の各部の駆動波形を示した図である。

【図5】本発明の実施の形態１におけるパーシャル駆動のＧＩＰ回路構成を示した図である。

【図6】本発明の実施の形態１におけるＱノードドライバ部の回路構成図である。

【図7】本発明の実施の形態１における先の図５、図６に示したパーシャルＧＩＰ回路の各部の駆動波形を示した図である。

【図8】実施例１におけるＱノードドライバ部のブロック図である。

【図9】実施例２におけるＱノードドライバ部のブロック図である。

【図10】実施例３におけるＱノードドライバ部のブロック図である。

【図11】本発明の実施の形態１における電圧ストレスの均一化の効果をまとめた説明図である。

【発明を実施するための形態】

【0015】

以下、本発明の表示装置用の駆動回路および表示装置の好適な実施の形態につき図面を用いて説明する。なお、以下では、まず始めに、電圧ストレスが不均一となる状況を図１〜図４を用いて説明し、その後、電圧ストレスを均一化するための本願発明の技術的特徴について、図５〜図１１を用いて説明する。

【0016】

図１は、表示装置の全体図とＧＩＰ回路の位置を示した図である。図１では、表示面の両側からＧａｔｅ線を駆動する例を示している。また、図２は、パーシャル駆動のＧＩＰ回路構成を示した図であり、具体的には、図１における左側のＧＩＰ回路構成を示している。なお、この図２では、配線に関しては、全てを正確に示したものではない。

【0017】

図２に示すパーシャルＧＩＰ回路は、シフトレジスタ部１０、ＡＮＤ回路２０、ゲートドライバ部３０を備えて構成されており、特に、ゲート線ＧＬ１、ＧＬ３、ＧＬ５、ＧＬ７、ＧＬ９に関連する回路部分を示している。ここで、ＡＮＤ回路２０は、ＤＥ（Ｄｒｉｖｅｒ Ｅｎａｂｌｅ）信号を発生させることで、ゲート線を立ち上げるか否かを制御している。

【0018】

片側４相ＣＬＫ信号ＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７がシフトレジスタ部１０とゲートドライバ部３０の両方に入力されている。また、ゲートドライバ部３０には、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号とシフトレジスタ部１０からの出力信号とのＡＮＤ論理出力がＤＥ信号として入力されている。

【0019】

ここで、ＯＥ信号は、ゲート線を駆動するか否かの制御を行い、パーシャル駆動を実現する基本信号である。

【0020】

図３は、図２に示したゲートドライバ部３０の具体的な回路構成を示した図である。ゲートドライバ部３０は、８個のＴＦＴ（Ｔ１〜Ｔ８）を含んで構成される。また、シフトレジスタ部１０も、同様なＴＦＴで構成される。

【0021】

図４は、図２に示したパーシャルＧＩＰ回路の各部の駆動波形を示した図である。この図４においては、ＯＥを常に「Ｈ」としたときの波形を示している。また、Ｑｉは、シフトレジスタ部１０のＱノードを示している。

【0022】

図２、図３の回路構成、および図４の駆動波形を用いて、ゲート線ＧＬ５の動作を例に、以下に説明する。ＣＬＫ１が「Ｈ」に切り換わったタイミングで、シフトレジスタ部１０（５）のＱ５ノードが「Ｈ」になる。ここで、ＯＥは、常に「Ｈ」なので、Ｑ５ノードが「Ｈ」になると同時に、ゲートドライバ部３０（５）のＱノードも「Ｈ」になり、ＣＬＫ５が活性化すると同時に、ゲート線ＧＬ５が「Ｈ」となって出力される。Ｑ５ノードは、ＶＳＲ９が「Ｈ」になるタイミングでＶＳＳまで低下する。

【0023】

パーシャル駆動を行う際に、シフトレジスタ部１０は、ＣＬＫに従って、常に動作している。これに対して、ゲートドライバ部３０は、ＤＥｉ信号が「Ｈ」のときだけ、動作する。

【0024】

ＤＥｉが「Ｈ」の場合には、Ｔ１がＯＮし、Ｑノードが「Ｈ」となり、Ｔ６がＯＮする。また、パーシャル駆動によって、ＤＥｉが「Ｌ」の場合には、Ｔ１、Ｔ６は、ともにＯＮしない。

【0025】

従って、パーシャル駆動することで、活性化されるＴＦＴと活性化されないＴＦＴとで、電圧印加ストレスに差が生じることとなる。この差は、半導体材料の結晶性、駆動条件（バイアスや温度）等に依存し、これらの条件を均一化することが、製品信頼性確保に有効な手段である。そして、アモルファスシリコンＴＦＴや酸化物ＴＦＴ（すなわち、アモルファスが大部分を占める半導体をＴＦＴ（薄膜トランジスタ）に用いた場合）は、そのＢＴＳ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）条件によって、劣化速度が異なるため、対策が必要である。

【0026】

以上のような背景を踏まえ、電圧ストレスを均一化するための本願発明の技術的特徴の詳細について、次に説明する。
図５は、本発明の実施の形態１におけるパーシャル駆動のＧＩＰ回路構成を示した図である。この図５に示した本実施の形態１におけるＧＩＰ回路は、先の図２に示した今までのＧＩＰ回路と比較すると、ＡＮＤ回路２０の代わりに、新たにＱノードドライバ部４０を備えているとともに、ＯＥ信号がそれぞれのゲートドライバ部３０に直接入力されている。

【0027】

新たに追加されたＱノードドライバ部４０は、シフトレジスタ部１０からの信号（Ｖｓｒ）と、ゲートドライバ部３０のＱＢノード信号（ＱＤＢ）とに基づいて、ゲートドライバ部３０が活性化されていないことを検出した際に、ゲートドライバ部３０のＱノード（ＱＤ）を「Ｈ」にする回路である。

【0028】

また、ゲートドライバ部３０は、ＯＥ信号が「Ｌ」の場合には、ゲート信号ＧＬｉを立ち上げないように動作する。

【0029】

図６は、本発明の実施の形態１におけるＱノードドライバ部４０の回路構成図である。本実施の形態１におけるＱノードドライバ部４０は、検知回路４１、リセット回路４２、および検知回路４１からの出力（Ｑ−Ａｃｔ＿ｎ）がゲートに入力されたＴＦＴ４３（Ｔｄｑ）を備えて構成されている。

【0030】

ここで、検知回路４１は、パーシャル駆動によって、活性化されなかった（すなわち、ＱＤノードが「Ｈ」にならなかった）ゲートドライバ部３０を検知した場合に、Ｑ−Ａｃｔ信号を「Ｈ」にする回路である。

【0031】

また、リセット回路４２は、次段以降のシフトレジスタ部１０からの出力（Ｖｓｒ＿ｎ＋４、 Ｖｓｒ＿ｎ＋８）を利用して、検知回路４１およびＱＤノードをＶＳＳに設定する回路である。

【0032】

図７は、本発明の実施の形態１における先の図５、図６に示したパーシャルＧＩＰ回路の各部の駆動波形を示した図であり、ゲート信号ＧＬ５の動作について具体的に示したものである。Ｑノードドライバ部４０（５）は、活性化しなかったＱＤ５を検知（ＱＤＢ５「Ｈ」×Ｖｓｒ５「Ｈ」）した場合には、Ｑ−Ａｃｔ５を「Ｈ」にする。

【0033】

これによって、Ｑノードドライバ部４０（５）は、内部のＴｄｑがＯＮとなり、ＧＬ５が不化性である期間（すなわち、ＣＬＫ５が「Ｌ」の期間）に、「Ｈ」となるＣＬＫ１をＴｄｑに入力することで、ＱＤ５を「Ｈ」にする。Ｑ−Ａｃｔ５は、ＣＬＫ１が「Ｈ」から「Ｌ」になった後まで、「Ｈ」であるため、ＱＤ５を「Ｈ」から「Ｌ」にトグリングさせることができる。

【0034】

次に、本願発明のパーシャルＧＩＰ回路におけるＱノードドライバ部４０の具体的な構成について、実施例１〜実施例３として、図面を用いて具体的に説明する。

【0035】

［実施例１］
図８は、実施例１におけるＱノードドライバ部４０のブロック図である。
この実施例１において、活性化されなかったＧＩＰ回路を検出する検知回路４１は、縦積みのＴｓｒとＴｑｂで構成されている。また、リセット回路４２は、各ノード（Ｑ−Ａｃｔ、Ｎ２、ＱＤ）の電圧をリセットする。

【0036】

なお、２つのトランジスタＴｓｅ３、Ｔｓｅ４は、電源投入時に、ノードＮ２を「Ｈ」に設定し、ノードＱ−Ａｃｔを「Ｌ」に設定する役割をもつ。

【0037】

［実施例２］
図９は、実施例２におけるＱノードドライバ部４０のブロック図である。
この実施例２では、Ｔｄｑのドレイン端子にＣＬＫを導入した例を示している。

【0038】

［実施例３］
図１０は、実施例３におけるＱノードドライバ部４０のブロック図である。
この実施例３では、Ｔｄｑのドレイン端子にＣＬＫを導入するとともに、検知回路４１内のＴｑｂのドレイン端子にＱＤＢを接続し、検知回路４１内のＴｓｒを不要とした例を示している。

【0039】

図１１は、本発明の実施の形態１における電圧ストレスの均一化の効果をまとめた説明図である。より具体的には、先の図３に示したゲートドライバ部３０内のトランジスタＴ１、Ｔ６のそれぞれに印加されるゲート−ソース間電圧（Ｖｇｓ）の様子を、種々の駆動状態について模式的に示した図である。

【0040】

図１１（ａ）は、ノーマル駆動をした場合のストレス状態を示し、図１１（ｂ）は、パーシャル駆動をした際の従来の回路構成（すなわち、図２の回路構成）でのストレス状態を示し、図１１（ｃ）は、パーシャル駆動をした際の本実施の形態１の回路構成（すなわち、Ｑノードドライバ部４０を備えた図５の回路構成）でのストレス状態を示している。

【0041】

また、図１１中、ＰＢＴＳは、ゲートに＋（プラス）の電圧、ＮＢＴＳは、ゲートに−（マイナス）の電圧、がそれぞれ印加されることを表している。本実施の形態１の回路構成を採用することで図１１（ｃ）のストレス状態が得られ、図１１（ｂ）の従来構成と比較して、図１１（ａ）のノーマル駆動に近いストレス状態となっていることがわかる。

【0042】

以上のように、本実施の形態１によれば、パーシャル駆動による電圧印加ストレスを均一化するために、以下のような技術的課題を解決している。
（技術的課題１）パーシャル駆動において、活性化しなかったＧＩＰ回路を検出すること。
（技術的課題２）活性化しなかったＧＩＰ回路を表示に影響ない期間に活性化し、電圧ストレスを印加すること。

【0043】

これらの技術的課題１、２を解決するために、本実施の形態１では、Ｑノードドライバ部を設け、以下のような機能を実現している。
（機能１）技術的課題１に対しては、シフトレジスタ部の出力が「Ｈ」のときに、ゲートドライバ部のＱノードが「Ｌ」、Ｑｂノードが「Ｈ」であることを検出することで、活性化しなかったＧＩＰ回路を検出している。
（機能２）技術的課題２に対しては、片方が不活性である期間に片方が活性であるクロック同士をペアリングし、ペアリングしたクロックを採用することで、活性化しなかったＧＩＰ回路を表示に影響ない期間に活性化している。

【0044】

このような機能１、２を実現するＱノードドライバ部を備えることで、ＧＩＰ回路において劣化し易いＴＦＴ（Ｔ１とＴ６）に対する電圧ストレス回数を、ノーマル駆動時と同等にできる。この結果、パーシャル駆動時における電圧印加ストレスを均一化することが可能となり、安定動作可能なゲート線のパーシャル駆動回路技術を実現する表示装置用の駆動回路および表示装置を得ることができる。

【符号の説明】

【0045】

１０ シフトレジスタ部、２０ ＡＮＤ回路、３０ ゲートドライバ部、４０ Ｑノードドライバ部、４１ 検知回路、４２ リセット回路、４３ トランジスタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】