特許 6685962 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6685962

(24)【登録日】2020年4月3日

(45)【発行日】2020年4月22日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/329 20060101AFI20200413BHJP

   H01L 29/866 20060101ALI20200413BHJP

   H01L 29/861 20060101ALI20200413BHJP

   H01L 29/868 20060101ALI20200413BHJP

   H01L 21/822 20060101ALI20200413BHJP

   H01L 27/04 20060101ALI20200413BHJP

【ＦＩ】

   H01L29/90 D

   H01L29/91 K

   H01L29/91 D

   H01L27/04 H

【請求項の数】4

【全頁数】13

(21)【出願番号】特願2017-58156(P2017-58156)

(22)【出願日】2017年3月23日

(65)【公開番号】特開2018-160626(P2018-160626A)

(43)【公開日】2018年10月11日

【審査請求日】2018年11月30日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】崔 秀明

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２０１４−１６７８７０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／０３００９３９（ＵＳ，Ａ１）

【文献】 特開２０１６−０７２２５９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０１５５７７４（ＵＳ，Ａ１）

【文献】 特開２０１６−１７１２３３（ＪＰ，Ａ）

【文献】 特開平０５−２２６６４５（ＪＰ，Ａ）

【文献】 特開平１０−２９４４７５（ＪＰ，Ａ）

【文献】 特開２０００−２９９４７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６６

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

カソードが第１端子に接続された第１ダイオードと、
カソードが第２端子に接続された第２ダイオードと、
アノードが前記第１端子に接続された第３ダイオードと、
アノードが前記第２端子に接続された第４ダイオードと、
アノードが前記第１ダイオードのアノード及び前記第２ダイオードのアノードに接続され、カソードが前記第３ダイオードのカソード及び前記第４ダイオードのカソードに接続された第５ダイオードと、
を備え、
前記第５ダイオードの耐圧が、前記第１ダイオードの耐圧、前記第２ダイオードの耐圧、前記第３ダイオードの耐圧及び前記第４ダイオードの耐圧よりも低く、
前記第５ダイオードは、第１導電形の第１ウェルと第２導電形の第２ウェルとの界面に形成され、
前記第１ダイオードは、前記第１ウェルに接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第１層と、前記第１端子に接続され、第２導電形である第２層との界面に形成され、
前記第２ダイオードは、前記第１ウェルに接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第３層と、前記第２端子に接続され、第２導電形である第４層との界面に形成され、
前記第３ダイオードは、前記第１端子に接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第５層と、前記第２ウェルとの界面に形成され、
前記第４ダイオードは、前記第２端子に接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第６層と、前記第２ウェルとの界面に形成された半導体装置。

【請求項2】

第１電極と、
第２電極と、
第１導電形の第１ウェルと、
前記第１ウェルに接し、第２導電形の第２ウェルと、
前記第１ウェルに接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第１層と、
前記第１電極に接続され、前記第１層に接し、前記第２導電形である第２層と、
前記第１ウェルに接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第３層と、
前記第２電極に接続され、前記第３層に接し、前記第２導電形である第４層と、
前記第１電極に接続され、前記第２ウェルに接し、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第５層と、
前記第２電極に接続され、前記第２ウェルに接し、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第６層と、
を備えた半導体装置。

【請求項3】

前記第１ウェルと前記第２ウェルとの界面は櫛状である請求項１または２に記載の半導体装置。

【請求項4】

真性半導体層をさらに備え、
前記第１ウェル、前記第２ウェル、前記第１層、前記第３層、前記第５層及び前記第６層は、前記真性半導体層上に配置され、前記真性半導体層に接した請求項１〜３のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

従来より、ＥＳＤ（Electrostatic Discharge：静電気放電）から集積回路を保護する保護ダイオードが使用されている。このような保護ダイオードについても、低コスト化が要望されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５−１７９７７６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の目的は、コストが低い半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、カソードが第１端子に接続された第１ダイオードと、カソードが第２端子に接続された第２ダイオードと、アノードが前記第１端子に接続された第３ダイオードと、アノードが前記第２端子に接続された第４ダイオードと、アノードが前記第１ダイオードのアノード及び前記第２ダイオードのアノードに接続され、カソードが前記第３ダイオードのカソード及び前記第４ダイオードのカソードに接続された第５ダイオードと、を備える。前記第５ダイオードの耐圧は、前記第１ダイオードの耐圧、前記第２ダイオードの耐圧、前記第３ダイオードの耐圧及び前記第４ダイオードの耐圧よりも低い。前記第５ダイオードは、第１導電形の第１ウェルと第２導電形の第２ウェルとの界面に形成されている。前記第１ダイオードは、前記第１ウェルに接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第１層と、前記第１端子に接続され、第２導電形である第２層との界面に形成されている。前記第２ダイオードは、前記第１ウェルに接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第３層と、前記第２端子に接続され、第２導電形である第４層との界面に形成されている。前記第３ダイオードは、前記第１端子に接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第５層と、前記第２ウェルとの界面に形成されている。前記第４ダイオードは、前記第２端子に接続され、前記第１導電形であり、不純物濃度が前記第１ウェルの不純物濃度よりも低い第６層と、前記第２ウェルとの界面に形成されている。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態に係る半導体装置の使用例を示す回路図である。

【図2】第１の実施形態に係る半導体装置を示す平面図である。

【図3】図２に示すＡ−Ａ’線による断面図である。

【図4】第１の実施形態に係る半導体装置を示す回路図である。

【図5】第１の実施形態の変形例に係る半導体装置を示す平面図である。

【図6】第２の実施形態に係る半導体装置を示す平面図である。

【図7】図６に示すＢ−Ｂ’線による断面図である。

【図8】第２の実施形態に係る半導体装置を示す回路図である。

【図9】第２の実施形態の変形例に係る半導体装置を示す断面図である。

【発明を実施するための形態】

【0008】

（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置の使用例を示す回路図である。
図２は、本実施形態に係る半導体装置を示す平面図である。
図３は、図２に示すＡ−Ａ’線による断面図である。
図４は、本実施形態に係る半導体装置を示す回路図である。

【0009】

図１に示すように、本実施形態に係る半導体装置１は、例えば保護回路として使用される。半導体装置１は、被保護回路１００と外部端子１０１との間のノードＮと、基準電位、例えば接地電位ＧＮＤとの間に接続される。これにより、半導体装置１は、外部端子１０１に入力されたＥＳＤ等の高電圧ノイズを接地電位ＧＮＤに逃がし、被保護回路１００を保護する。

【0010】

図２及び図３に示すように、半導体装置１においては、ｉ形基板１０が設けられている。ｉ形基板１０においては、少なくとも上層部分の導電形がｉ形（真性半導体）である。ｉ形基板１０は、例えば、ノンドープのシリコンの単結晶により形成されている。

【0011】

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ｉ形基板１０の上面に対して平行で、且つ相互に直交する方向を「Ｘ方向」及び「Ｙ方向」とし、ｉ形基板１０の上面に対して垂直な方向を「Ｚ方向」とする。Ｚ方向の一方を「上」、他方を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。また、本明細書において、「ｐ形」、「ｎ形」、「ｉ形」の表記は導電形を表し、「ｐ^＋形」は「ｐ形」よりもアクセプタとなる不純物の濃度の濃度が高く、「ｐ⁻形」は「ｐ形」よりもアクセプタとなる不純物の濃度が低いことを示す。同様に、「ｎ^＋形」は「ｎ形」よりもドナーとなる不純物の濃度の濃度が高く、「ｎ⁻形」は「ｎ形」よりもドナーとなる不純物の濃度が低いことを示す。

【0012】

ｉ形基板１０上には、ｐ⁻形エピタキシャル層１１が設けられている。ｐ⁻形エピタキシャル層１１は、ｉ形基板１０の上面に例えばシリコンをエピタキシャル成長させることによって形成された層である。ｐ⁻形エピタキシャル層１１内には、ｐ形ウェル１２及びｎ形ウェル１３が設けられている。ｐ形ウェル１２及びｎ形ウェル１３は、Ｙ方向に沿って配列されており、相互に接している。ｐ形ウェル１２及びｎ形ウェル１３の下面はｉ形基板１０に接し、上面はｐ⁻形エピタキシャル層１１の上面に達している。

【0013】

ｐ形ウェル１２には２ヶ所の開口部が形成されており、Ｘ方向に沿って配列されている。各開口部内はｐ⁻形エピタキシャル層１１ａ及び１１ｂとなっている。同様に、ｎ形ウェル１３には２ヶ所の開口部が形成されており、Ｘ方向に沿って配列されている。各開口部内はｐ⁻形エピタキシャル層１１ｃ及び１１ｄとなっている。ｐ⁻形エピタキシャル層１１ａ、１１ｂ、１１ｃ及び１１ｄの下面はｉ形基板１０に接している。

【0014】

ｐ⁻形エピタキシャル層１１ａの中央部の上部には、ｎ^＋形コンタクト層１４ａが設けられており、ｐ⁻形エピタキシャル層１１ｂの中央部の上部には、ｎ^＋形コンタクト層１４ｂが設けられている。ｐ⁻形エピタキシャル層１１ｃの中央部の上部には、ｐ^＋形コンタクト層１５ａが設けられており、ｐ⁻形エピタキシャル層１１ｄの中央部の上部には、ｐ^＋形コンタクト層１５ｂが設けられている。ｐ⁻形エピタキシャル層１１ａはｎ^＋形コンタクト層１４ａに接し、ｐ⁻形エピタキシャル層１１ｂはｎ^＋形コンタクト層１４ｂに接し、ｐ⁻形エピタキシャル層１１ｃはｐ^＋形コンタクト層１５ａに接し、ｐ⁻形エピタキシャル層１１ｄはｐ^＋形コンタクト層１５ｂに接している。

【0015】

ｐ⁻形エピタキシャル層１１上には、絶縁膜１７が設けられている。絶縁膜１７には４ヶ所に開口部１７ａが形成されており、各開口部１７ａにおいては、ｎ^＋形コンタクト層１４ａ及び１４ｂ、ｐ^＋形コンタクト層１５ａ及び１５ｂが露出している。絶縁膜１７上には電極１８ａ及び１８ｂが相互に離隔して設けられている。電極１８ａは、絶縁膜１７の２ヶ所の開口部１７ａを介して、ｎ^＋形コンタクト層１４ａ及びｐ^＋形コンタクト層１５ａに接続されている。電極１８ｂは、絶縁膜１７の２ヶ所の開口部１７ａを介して、ｎ^＋形コンタクト層１４ｂ及びｐ^＋形コンタクト層１５ｂに接続されている。

【0016】

絶縁膜１７上には、電極１８ａ及び１８ｂの周辺部を覆うように、絶縁膜１９が設けられている。電極１８ａ及び１８ｂの中央部は絶縁膜１９によって覆われておらず、外部に接続されるためのパッドとなっている。なお、図２においては、図示の便宜上、絶縁膜１７及び１９は省略している。

【0017】

次に、本実施形態に係る半導体装置の動作について説明する。
図２及び図３に示すように、ｐ⁻形エピタキシャル層１１ａとｎ^＋形コンタクト層１４ａとの界面には、ｐ⁻形エピタキシャル層１１ａをアノードとし、ｎ^＋形コンタクト層１４ａをカソードとするダイオードＤ１が形成される。ｐ⁻形エピタキシャル層１１ｂとｎ^＋形コンタクト層１４ｂとの界面には、ｐ⁻形エピタキシャル層１１ｂをアノードとし、ｎ^＋形コンタクト層１４ｂをカソードとするダイオードＤ２が形成される。

【0018】

ｐ⁻形エピタキシャル層１１ｃとｎ形ウェル１３との界面には、ｐ⁻形エピタキシャル層１１ｃをアノードとし、ｎ形ウェル１３をカソードとするダイオードＤ３が形成される。ｐ⁻形エピタキシャル層１１ｄとｎ形ウェル１３との界面には、ｐ⁻形エピタキシャル層１１ｄをアノードとし、ｎ形ウェル１３をカソードとするダイオードＤ４が形成される。ｐ形ウェル１２とｎ形ウェル１３との界面には、ｐ形ウェル１２をアノードとしｎ形ウェル１３をカソードとするダイオードＤ５が形成される。

【0019】

このため、半導体装置１全体としては、等価回路として、図４に示すような８字形のクローバー回路が構成される。この回路においては、電極１８ａ及び１８ｂ、並びに、ダイオードＤ１〜Ｄ５が設けられている。電極１８ａには、ダイオードＤ１のカソード及びダイオードＤ３のアノードが接続されている。電極１８ｂには、ダイオードＤ２のカソード及びダイオードＤ４のアノードが接続されている。ダイオードＤ３のカソードはダイオードＤ４のカソードに接続されている。ダイオードＤ１のアノードはダイオードＤ２のアノードに接続されている。そして、ダイオードＤ５のアノードは、ダイオードＤ１のアノード及びダイオードＤ２のアノードに接続されており、ダイオードＤ５のカソードはダイオードＤ３のカソード及びダイオードＤ４のカソードに接続されている。

【0020】

電極１８ａと電極１８ｂとの間に、全てのダイオードを順方向で通過する電流経路は存在せず、少なくとも１つのダイオードを逆方向で通過する。ダイオードＤ１〜Ｄ４のアノードは、それぞれ、ｐ⁻形エピタキシャル層１１ａ、１１ｂ、１１ｃ及び１１ｄであるのに対し、ダイオードＤ５のアノードはｐ形ウェル１２であるため、ダイオードＤ５は逆接合時に形成される空乏層が狭く、従って、容量が大きく、耐圧が低い。このため、電極１８ａと電極１８ｂとの間に電圧が印加されたときに、ダイオードＤ５が最初に降伏するように、半導体装置１を設計することができる。

【0021】

これにより、電極１８ａを正極とし、電極１８ｂを負極とする電圧が印加された場合は、｛電極１８ａ→ダイオードＤ３（順方向）→ダイオードＤ５（逆方向）→ダイオードＤ２（順方向）→電極１８ｂ｝の電流経路Ｉａに沿って電流が流れる。一方、電極１８ｂを正極とし、電極１８ａを負極とする電圧が印加された場合は、｛電極１８ｂ→ダイオードＤ４（順方向）→ダイオードＤ５（逆方向）→ダイオードＤ１（順方向）→電極１８ａ｝の電流経路Ｉｂに沿って電流が流れる。

【0022】

このように、電流経路Ｉａ及びＩｂのいずれにおいても、ダイオードＤ５のみを逆方向に通過するため、ダイオードＤ５の耐圧によって、半導体装置１の製品耐圧が決まる。そして、ダイオードＤ５の耐圧は、ｐ形ウェル１２及びｎ形ウェル１３の不純物濃度を調整することにより、制御することができる。

【0023】

また、電流経路Ｉａにおいては、電極１８ａと電極１８ｂとの間に、ダイオードＤ３、ダイオードＤ５及びダイオードＤ２が直列に接続されているため、ダイオードＤ５の大きな容量は、外部からは見えない。同様に、電流経路Ｉｂにおいては、電極１８ｂと電極１８ａとの間に、ダイオードＤ４、ダイオードＤ５及びダイオードＤ１が直列に接続されているため、ダイオードＤ５の大きな容量は、外部からは見えない。このため、半導体装置１全体の外部に現れる容量は小さく、図１に示す外部端子１０１と被保護回路１００との間に流れる信号に及ぼす影響は小さい。

【0024】

次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、１つのチップ内に双方向の電流経路Ｉａ及びＩｂを実現することができる。これにより、双方向の保護回路を低コスト且つ省スペースで実現することができる。また、容量が大きなダイオードＤ５を、他のダイオードと直列に接続することにより、半導体装置１全体の容量を小さくすることができる。

【0025】

また、半導体装置１においては、電極１８ａ及び１８ｂが共にｉ形基板１０の上面上に配置されているため、ＬＧＡ（Land Grid Array）タイプのパッケージを実現することができる。

【0026】

更に、電流経路Ｉａ及びＩｂは、共に、ｐ⁻形エピタキシャル層１１及びその内部に形成された不純物領域を通過し、ｉ形基板１０内には実質的に進入しない。すなわち、電流経路Ｉａ及びＩｂは水平方向に延び、垂直方向（Ｚ方向）にはほとんど延びない。このため、電流経路が短く、ダイナミック抵抗が低い。この結果、ＥＳＤ電流を効果的に逃がすことができる。

【0027】

更にまた、本実施形態に係る半導体装置１は、ｉ形基板１０上にｐ⁻形エピタキシャル層１１がエピタキシャル成長された基材に、例えばイオン注入法によってｐ形ウェル１２、ｎ形ウェル１３、ｎ^＋形コンタクト層１４ａ及び１４ｂ、ｐ^＋形コンタクト層１５ａ及び１５ｂを形成し、その後、絶縁膜１７、電極１８ａ及び１８ｂ、絶縁膜１９を形成するだけで製造することができる。このため、半導体装置１を製造する際に、拡散層の形成後にエピタキシャル成長を行う等の難易度が高い処理を実施する必要がない。この結果、半導体装置１は生産性が高く、ＴＡＴ（Turn Around Time）が短い。従って、半導体装置１は製造コストが低い。

【0028】

（第１の実施形態の変形例）
次に、第１の実施形態の変形例について説明する。
図５は、本変形例に係る半導体装置を示す平面図である。

【0029】

図５に示すように、本変形例に係る半導体装置１ａにおいては、Ｚ方向から見て、ｐ形ウェル１２とｎ形ウェル１３との界面が櫛状となっている。これにより、前述の第１の実施形態に係る半導体装置１（図２参照）と比較して、ダイオードＤ５の接合面積が増加する。この結果、ＥＳＤ耐量が増大すると共に、電流経路Ｉａ及びＩｂ（図４参照）のダイナミック抵抗が減少する。

【0030】

このように、本変形例によれば、前述の第１の実施形態と比較して、ＥＳＤ耐量が大きく、ダイナミック抵抗が低い半導体装置を実現することができる。
なお、第１の実施形態と比較して、ダイオードＤ５の容量は増加するが、上述のクローバー回路の構造により、電極１８ａと電極１８ｂとの間の容量はほとんど増加しない。

【0031】

なお、上述の第１の実施形態及びその変形例においては、ｐ⁻形エピタキシャル層１１の替わりにｎ⁻形エピタキシャル層を設けても、同様な効果が得られる。また、各領域の導電形を反転させてもよい。この場合も、第１の実施形態及びその変形例と同様な効果を得ることができる。

【0032】

（第２の実施形態）
次に、第２の実施形態について説明する。
図６は、本実施形態に係る半導体装置を示す平面図である。
図７は、図６に示すＢ−Ｂ’線による断面図である。
図８は、本実施形態に係る半導体装置を示す回路図である。

【0033】

図６及び図７に示すように、本実施形態に係る半導体装置２においては、ｎ^＋＋形基板２０が設けられている。なお、「ｎ^＋＋形」とは、「ｎ^＋形」よりもドナーとなる不純物の濃度が高いことを示す。ｎ^＋＋形基板２０上には、ｐ⁻形エピタキシャル層２１が設けられている。

【0034】

ｎ^＋＋形基板２０の上部及びｐ⁻形エピタキシャル層２１の下部には、ｎ^＋＋形基板２０とｐ⁻形エピタキシャル層２１との界面を跨いで、ｎ^＋形ウェル２２が設けられている。ｎ^＋形ウェル２２の直上域には、ｎ^＋形ウェル２３が設けられている。ｎ^＋形ウェル２３の下面はｎ^＋形ウェル２２の上面に接している。ｎ^＋形ウェル２３の上面はｐ⁻形エピタキシャル層２１の上面まで達している。Ｚ方向から見て、ｎ^＋形ウェル２２及び２３の形状は枠状である。以下、ｐ⁻形エピタキシャル層２１におけるｎ^＋形ウェル２２及び２３によって囲まれた部分を「ｐ⁻形エピタキシャル層２１ａ」という。ｐ⁻形エピタキシャル層２１ａは、ｎ^＋＋形基板２０、ｎ^＋形ウェル２２及び２３により、周囲のｐ⁻形エピタキシャル層２１から電気的に分離されている。ｐ⁻形エピタキシャル層２１ａの中央部の上部には、ｐ^＋形ウェル２４が設けられている。ｐ^＋形ウェル２４の中央部の上部には、ｎ^＋形コンタクト層２５が設けられている。

【0035】

ｎ^＋＋形基板２０の上部及びｐ⁻形エピタキシャル層２１の下部であって、ｎ^＋形ウェル２２及び２３からＸ方向に離隔した部分には、ｐ^＋形ウェル２７が設けられている。Ｚ方向から見て、ｐ^＋形ウェル２７の形状は矩形である。ｐ^＋形ウェル２７の直上域の一部には、ｐ^＋形ウェル２８が設けられている。ｐ^＋形ウェル２８の下面はｐ^＋形ウェル２７の上面に接している。ｐ^＋形ウェル２８の上面はｐ⁻形エピタキシャル層２１の上面まで達している。Ｚ方向から見て、ｐ^＋形ウェル２８の形状は、ｐ^＋形ウェル２７の外縁に沿った枠状である。以下、ｐ⁻形エピタキシャル層２１におけるｐ^＋形ウェル２７及び２８によって囲まれた部分を「ｐ⁻形エピタキシャル層２１ｂ」という。ｐ⁻形エピタキシャル層２１ｂの中央部の上部には、ｎ^＋形コンタクト層２９が設けられている。ｎ^＋形ウェル２２及び２３は、ｐ⁻形エピタキシャル層２１ａ及びｐ^＋形ウェル２４と、ｐ^＋形ウェル２７及びｐ⁻形エピタキシャル層２１ｂとを、相互に電気的に分離している。

【0036】

ｐ⁻形エピタキシャル層２１上には、絶縁膜３１が設けられている。絶縁膜３１には、２つの開口部３１ａ及び３１ｂが形成されている。開口部３１ａにおいては、ｎ^＋形コンタクト層２５の中央部が露出している。開口部３１ｂにおいては、ｎ^＋形コンタクト層２９の中央部が露出している。

【0037】

絶縁膜３１上には、電極３２が設けられている。電極３２は、開口部３１ａを介してｎ^＋形コンタクト層２５に接続されると共に、開口部３１ｂを介してｎ^＋形コンタクト層２９に接続されている。絶縁膜３１上には、電極３２の周辺部分を覆うように、絶縁膜３３が設けられている。電極３２の中央部は絶縁膜３３によって覆われておらず、外部に接続されるためのパッドとなっている。なお、図６においては、図示の便宜上、絶縁膜３１及び３３は省略している。

【0038】

一方、ｎ^＋＋形基板２０の下面上には、電極３４が設けられており、ｎ^＋＋形基板２０に接続されている。

【0039】

次に、本実施形態に係る半導体装置の動作について説明する。
本実施形態に係る半導体装置２も、前述の第１の実施形態に係る半導体装置１（図１〜図４参照）と同様に、例えば保護回路として使用される。

【0040】

図６及び図７に示すように、ｐ⁻形エピタキシャル層２１ａとｎ^＋＋形基板２０との界面には、ｐ⁻形エピタキシャル層２１ａをアノードとし、ｎ^＋＋形基板２０をカソードとするダイオードＤ６が形成される。ｐ⁻形エピタキシャル層２１ｂとｎ^＋形コンタクト層２９との界面には、ｐ⁻形エピタキシャル層２１ｂをアノードとし、ｎ^＋形コンタクト層２９をカソードとするダイオードＤ７が形成される。

【0041】

ｐ^＋形ウェル２７とｎ^＋＋形基板２０との界面には、ｐ^＋形ウェル２７をアノードとし、ｎ^＋＋形基板２０をカソードとするダイオードＤ８が形成される。ｐ^＋形ウェル２４とｎ^＋形コンタクト層２５との界面には、ｐ^＋形ウェル２４をアノードとし、ｎ^＋形コンタクト層２５をカソードとするダイオードＤ９が形成される。

【0042】

このため、図８に示すように、半導体装置２全体としては、等価回路として、２つの双方向ダイオードが並列に接続された回路が構成される。この回路においては、電極３２及び３４、並びに、ダイオードＤ６〜Ｄ９が設けられている。電極３４には、ダイオードＤ６のカソード及びダイオードＤ８のカソードが接続されている。電極３２には、ダイオードＤ７のカソード及びダイオードＤ９のカソードが接続されている。ダイオードＤ６のアノードはダイオードＤ９のアノードに接続されている。ダイオードＤ７のアノードはダイオードＤ８のアノードに接続されている。ダイオードＤ８及びＤ９はツェナーダイオードである。ダイオードＤ６及びＤ９と、ダイオードＤ７及びＤ８とは、ｎ^＋形ウェル２２及び２３（図７参照）によって相互に電気的に分離されている。

【0043】

電極３２と電極３４との間に、全てのダイオードを順方向で通過する電流経路は存在せず、少なくとも１つのダイオードを逆方向で通過する。ダイオードＤ６及びＤ７のアノードは、それぞれ、ｐ⁻形エピタキシャル層２１ａ及び２１ｂであるのに対し、ダイオードＤ８及びＤ９のアノードは、それぞれ、ｐ^＋形ウェル２７及び２４である。このため、ダイオードＤ８及びＤ９は、ダイオードＤ６及びＤ７と比較して、逆接合時に形成される空乏層が狭く、従って、容量が大きく、耐圧が低い。このため、電極３２と電極３４との間に電圧が印加されたときに、ダイオードＤ６よりも先にダイオードＤ８が降伏し、ダイオードＤ７よりも先にダイオードＤ９が降伏するように、半導体装置２を設計することができる。

【0044】

これにより、電極３２を正極とし、電極３４を負極とする電圧が印加された場合は、｛電極３２→ダイオードＤ９（逆方向）→ダイオードＤ６（順方向）→電極３４｝の電流経路Ｉｃに沿って電流が流れる。一方、電極３４を正極とし、電極３２を負極とする電圧が印加された場合は、｛電極３４→ダイオードＤ８（逆方向）→ダイオードＤ７（順方向）→電極３２｝の電流経路Ｉｄに沿って電流が流れる。

【0045】

電流経路Ｉｃにおいては、電極３２と電極３４との間に、ダイオードＤ９及びダイオードＤ６が直列に接続されているため、ダイオードＤ９の大きな容量は、外部からは見えない。同様に、経路Ｉｄにおいては、電極３４と電極３２との間に、ダイオードＤ８及びダイオードＤ７が直列に接続されているため、ダイオードＤ８の大きな容量は、外部からは見えない。このため、半導体装置２全体の外部に現れる容量は小さい。

【0046】

次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置２においては、１つのチップ内に双方向の電流経路Ｉｃ及びＩｄを実現することができる。これにより、双方向の保護回路を低コスト且つ省スペースで実現することができる。

【0047】

また、半導体装置２においては、下部に電極３４が設けられ、上部に電極３２が設けられているが、電流経路Ｉｃと電流経路Ｉｄは互いに略等価な回路であるため、多くの場合、半導体装置２の上下の向きを入れ替えて実装することが可能である。このため、多くの場合において、半導体装置２の上下を区別せずに実装することができる。

【0048】

更に、半導体装置２においては、容量が大きなダイオードＤ８及びＤ９を、それぞれ、容量が小さなダイオードＤ６及びＤ７と直列に接続することにより、電極３２と電極３４との間の外部から見える容量を小さくすることができる。

【0049】

（第２の実施形態の変形例）
次に、第２の実施形態の変形例について説明する。
図９は、本変形例に係る半導体装置を示す断面図である。

【0050】

図９に示すように、本変形例に係る半導体装置２ａは、前述の第２の実施形態に係る半導体装置２（図７参照）と比較して、ｎ^＋形ウェル２２及び２３、並びに、ｐ^＋形ウェル２８が、トレンチ４１に埋め込まれた絶縁部材４２に置き換えられている点が異なっている。絶縁部材４２は、例えば、シリコン酸化物等の絶縁性材料からなる。絶縁部材４２によって、ｐ⁻形エピタキシャル層２１ａ及びｐ^＋形ウェル２４と、ｐ^＋形ウェル２７及びｐ⁻形エピタキシャル層２１ｂとを、相互に電気的に分離している。これにより、ダイオードＤ６及びＤ９を含む電流経路Ｉｃと、ダイオードＤ７及びＤ８を含む電流経路Ｉｄとを、相互に分離できる。

【0051】

本変形例によれば、ｎ^＋形ウェル２２及び２３、並びに、ｐ^＋形ウェル２８の形成工程を省略することができると共に、素子分離領域を小さくすることができる。この結果、半導体装置２ａを小型化することができ、コストのより一層の低減が可能となる。

【0052】

なお、上述の第２の実施形態及びその変形例においては、各領域の導電形を反転させてもよい。この場合も、第２の実施形態及びその変形例と同様な効果を得ることができる。

【0053】

以上説明した実施形態によれば、コストが低い半導体装置を実現することができる。

【0054】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。

【符号の説明】

【0055】

１、１ａ、２、２ａ：半導体装置、１０：ｉ形基板、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ：ｐ⁻形エピタキシャル層、１２：ｐ形ウェル、１３：ｎ形ウェル、１４ａ、１４ｂ：ｎ^＋形コンタクト層、１５ａ、１５ｂ：ｐ^＋形コンタクト層、１７：絶縁膜、１７ａ：開口部、１８ａ、１８ｂ：電極、１９：絶縁膜、２０：ｎ^＋＋形基板、２１、２１ａ、２１ｂ：ｐ⁻形エピタキシャル層、２２：ｎ^＋形ウェル、２３：ｎ^＋形ウェル、２４：ｐ^＋形ウェル、２５：ｎ^＋形コンタクト層、２７：ｐ^＋形ウェル、２８：ｐ^＋形ウェル、２９：ｎ^＋形コンタクト層、３１：絶縁膜、３１ａ、３１ｂ：開口部、３２：電極、３３：絶縁膜、３４：電極、４１：トレンチ、４２：絶縁部材、１００：被保護回路、１０１：外部端子、Ｄ１〜Ｄ９：ダイオード、ＧＮＤ：接地電位、Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ：電流経路、Ｎ：ノード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】