特許 6687053 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6687053

(24)【登録日】2020年4月6日

(45)【発行日】2020年4月22日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 17/16 20060101AFI20200413BHJP

   H03K 17/00 20060101ALI20200413BHJP

   H02M 1/08 20060101ALI20200413BHJP

【ＦＩ】

   H03K17/16 Z

   H03K17/00 L

   H02M1/08 A

【請求項の数】2

【全頁数】19

(21)【出願番号】特願2018-64378(P2018-64378)

(22)【出願日】2018年3月29日

(65)【公開番号】特開2019-176392(P2019-176392A)

(43)【公開日】2019年10月10日

【審査請求日】2019年2月13日

(73)【特許権者】

【識別番号】000002853

【氏名又は名称】ダイキン工業株式会社

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】坪内 和也

(72)【発明者】

【氏名】河野 雅樹

【審査官】 渡井 高広

(56)【参考文献】

【文献】 特開２０１５−０６５７４２（ＪＰ，Ａ）

【文献】 国際公開第２０１７／１５９０５７（ＷＯ，Ａ１）

【文献】 国際公開第２０１７／０３７９４２（ＷＯ，Ａ１）

【文献】 特開平１０−０７０８７８（ＪＰ，Ａ）

【文献】 特開２０１０−２８３９７３（ＪＰ，Ａ）

【文献】 特開２００９−２０７２６３（ＪＰ，Ａ）

【文献】 特開２００４−３１２８１７（ＪＰ，Ａ）

【文献】 国際公開第２０１７／０３３６７３（ＷＯ，Ａ１）

【文献】 特開２０１６−１７４４５８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １７／１６

Ｈ０３Ｋ １７／００

Ｈ０２Ｍ １／０８

(57)【特許請求の範囲】

【請求項1】

スイッチング素子（11,11a〜11f）と、
上記スイッチング素子（11,11a〜11f）と同一のパッケージ（P1）内に収められており、駆動信号を上記スイッチング素子（11,11a〜11f）に出力して上記スイッチング素子（11,11a〜11f）のオン及びオフを制御するスイッチング制御部（21,21a〜21f）と、
上記パッケージ（P1）の外部から、上記スイッチング素子（11,11a〜11f）がオン及びオフするスイッチング速度に関する外部信号、が入力される入力部（3d,3e）と、
上記パッケージ（P1）内に収められており、上記スイッチング素子（11,11a〜11f）の上記スイッチング速度を、上記外部信号に基づいて切り替える切替部（221,229,23）と、
上記スイッチング速度を複数種類記憶する速度記憶部（222,223,226）と、
所定値を記憶する所定値記憶部（225）と、
上記所定値と上記外部信号とを比較する比較器（224）と、
を備え、
上記切替部（221,229,23）は、上記速度記憶部（222,223,226）に記憶されている上記スイッチング速度の中から、上記比較器（224）の比較結果に基づいて何れかを選択し、選択したスイッチング速度を上記スイッチング制御部（21,21a〜21f）に出力し、
上記スイッチング制御部（21,21a〜21f）は、上記切替部（221,229,23）から入力された上記スイッチング速度に応じたスイッチング速度で、上記スイッチング素子（11,11a〜11f）のオン及びオフを制御し、
上記切替部（221,229,23）は、上記スイッチング素子（11,11a〜11f）がスイッチング動作を行っている間、上記スイッチング速度の切替動作を行わない
ことを特徴とする半導体装置。

【請求項2】

請求項１において、
上記スイッチング素子（11,11a〜11f）は、ワイドバンドギャップ半導体を主材料とした半導体素子であり、
上記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドを含む
ことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関するものである。

【背景技術】

【0002】

半導体装置には、スイッチング素子と、スイッチング素子のオンオフ動作を制御するスイッチング制御回路とを備えたものがある。

【0003】

スイッチング制御回路の制御では、ＥＭＩ（Electromagnetic Interference）ノイズとスイッチングロスの低減が望まれる。単位時間あたりのスイッチング素子のゲート電圧の変化量ｄｖ／ｄｔが大きくなると（スイッチング速度の高速化）、ＥＭＩノイズが大きくなる傾向にある。ＥＭＩノイズは電子機器の制御を妨害するため、抑制することが望まれる。また、スイッチングロスは、スイッチング素子をオン及びオフする際に生じる電力ロスと同義であり、低消費電力化の観点から抑制が望まれる。

【0004】

上記に関連する技術として、特許文献１には、スイッチング速度を高速化すると共に、スイッチングロスを低減するスイッチング素子制御回路が開示される。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許２００７−２２８４４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記スイッチング速度には、半導体装置が使用されるアプリケーション毎に、適切な速度が存在する。それ故、スイッチング素子は、使用されるアプリケーションに応じたスイッチング速度にて、スイッチング動作を行うことが求められる。

【0007】

昨今、スイッチング素子とその制御回路とを１パッケージ化（１チップ化）にすることが良く行われており、その際のスイッチング速度は予め決められている。従って、半導体装置を様々なアプリケーションにて使用する場合には、アプリケーション毎に適応したスイッチング速度で動作する半導体装置を、複数用意しなければならなくなり、コストが嵩む。

【0008】

本開示の目的は、１パッケージ化された半導体装置１つにて様々なアプリケーションに対応して使用できるようにすることである。

【課題を解決するための手段】

【0009】

本開示の第１の態様は、スイッチング素子（11,11a〜11f）と、上記スイッチング素子（11,11a〜11f）と同一のパッケージ（P1）内に収められており、駆動信号を上記スイッチング素子（11,11a〜11f）に出力して上記スイッチング素子（11,11a〜11f）のオン及びオフを制御するスイッチング制御部（21,21a〜21f）と、上記パッケージ（P1）の外部から、上記スイッチング素子（11,11a〜11f）がオン及びオフするスイッチング速度に関する外部信号、が入力される入力部（3d,3e）と、上記パッケージ（P1）内に収められており、上記スイッチング素子（11,11a〜11f）の上記スイッチング速度を、上記外部信号に基づいて切り替える切替部（221,229,23）と、上記スイッチング速度を複数種類記憶する速度記憶部（222,223,226）と、所定値を記憶する所定値記憶部（225）と、上記所定値と上記外部信号とを比較する比較器（224）と、を備え、上記切替部（221,229,23）は、上記速度記憶部（222,223,226）に記憶されている上記スイッチング速度の中から、上記比較器（224）の比較結果に基づいて何れかを選択し、選択したスイッチング速度を上記スイッチング制御部（21,21a〜21f）に出力し、上記スイッチング制御部（21,21a〜21f）は、上記切替部（221,229,23）から入力された上記スイッチング速度に応じたスイッチング速度で、上記スイッチング素子（11,11a〜11f）のオン及びオフを制御し、上記切替部（221,229,23）は、上記スイッチング素子（11,11a〜11f）がスイッチング動作を行っている間、上記スイッチング速度の切替動作を行わないことを特徴とする半導体装置である。

【0010】

これにより、１パッケージ化された半導体装置をアプリケーション毎に複数用意せずとも、１つの半導体装置を様々なアプリケーションに対応させて使用することができる。また、スイッチング素子がスイッチング動作を行っている間、スイッチング速度は一定となる。

【0011】

これにより、簡単な構成にて、１つの半導体装置を、多種多様なアプリケーションに対応して使用することができる。

【0012】

本開示の第２の態様は、第１の態様において、上記スイッチング素子（11,11a〜11f）は、ワイドバンドギャップ半導体を主材料とした半導体素子であり、上記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドを含むことを特徴とする半導体装置である。

【0013】

ワイドバンドギャップ半導体にて求められるスイッチング速度は、アプリケーション毎に異なっているのみならず、シリコン（Ｓｉ）のデバイスでは実現できない幅広い速度範囲を実現可能にする。ここでは、そのようなワイドバンドギャップ半導体をスイッチング素子の主材料として採用した半導体装置であっても、外部信号に応じてスイッチング速度を切り替えるため、当該半導体装置は、簡単な構成にて多様なアプリケーションに適用することができる。

【図面の簡単な説明】

【0014】

【図1】図１は、実施形態１に係る半導体装置の構成を示す回路図である。

【図2】図２は、実施形態２に係る半導体装置の構成を示す回路図である。

【図3】図３は、実施形態３に係る半導体装置の構成を示す回路図である。

【図4】図４は、実施形態４に係る半導体装置と、ＰＷＭ信号生成装置とを含むシステムの回路図の構成を示す回路図である。

【図5】図５は、実施形態５に係る半導体装置の構成を示す回路図である。

【図6】図６は、第１速度が選択される場合の、電源のオン及びオフ、外部信号の内容、比較器の出力及び記憶保持部の記憶保持状態の経時的変化を示す図である。

【図7】図７は、第２速度が選択される場合の、電源のオン及びオフ、外部信号の内容、比較器の出力及び記憶保持部の記憶保持状態の経時的変化を示す図である。

【発明を実施するための形態】

【0015】

≪実施形態１≫
＜構成＞
図１は、実施形態１に係る半導体装置（10）の構成を示す回路図である。図１に示すように、半導体装置（10）は、パワーモジュール（1）と、パワーモジュール（1）の入力に接続されたゲート制御回路（2）とを有する。パワーモジュール（1）及びゲート制御回路（2）は、１チップ化、即ち、１つのパッケージ（P1）内に収められている。

【0016】

パッケージ（P1）の外周には、複数の端子（3a,3b,3c,3d）が設けられている。

【0017】

−端子−
端子（3a,3b）は、パッケージ（P1）内部ではパワーモジュール（1）と接続されている。具体的に、端子（3a,3b）は、パワーモジュール（1）におけるスイッチング素子（11）のドレイン端子及びソース端子それぞれに接続されている。端子（3a,3b）は、図示してはいないが、パワーモジュールによる電力の供給対象（例えば空気調和装置の圧縮機用電動機）と、パッケージ（P1）外部では接続可能となっている。つまり、端子（3a,3b）は、例えばパワーモジュール（1）を一構成要素とするインバータ回路等の出力端子であることができる。

【0018】

端子（3c,3d）は、パッケージ（P1）内部ではゲート制御回路（2）と接続されている。端子（3c,3d）は、半導体装置（10）の外部（即ちパッケージ（P1）の外部）から信号が入力される。具体的に、端子（3c）には、パッケージ（P1）（半導体装置（10））の外部からＰＷＭ信号が入力される。ＰＷＭ信号は、ゲート制御回路（2）内のゲート電圧制御／ゲート抵抗切替回路（21）に入力される。端子（3d）は、入力部に相当し、パッケージ（P1）（半導体装置（10））の外部から、スイッチング素子（11）のスイッチング速度に関する信号が外部信号として入力される。外部信号は、例えば、パワーモジュール（1）の電源である０Ｖ〜２０Ｖの電圧範囲で表された信号であって、ゲート制御回路（2）内のスイッチング速度選択回路（22）に入力される。

【0019】

−パワーモジュール−
パワーモジュール（1）は、スイッチング素子（11）とフリーホイルダイオード（12）とを含む。スイッチング素子（11）は、ワイドバンドギャップ半導体を主材料とした半導体素子で構成される。フリーホイルダイオード（12）は、スイッチング素子（11）に逆並列接続されている。

【0020】

ここで、ワイドバンドギャップ半導体は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）系材料又はダイヤモンドであることができる。もしくは、ワイドバンドギャップ半導体は、窒化珪素、窒化ガリウム系材料又はダイヤモンドを主な材料として含む半導体であることができる。

【0021】

−ゲート制御回路−
ゲート制御回路（2）は、スイッチング制御部であるゲート電圧制御／ゲート抵抗切替回路（21）と、スイッチング速度選択回路（22）とを含む。

【0022】

−ゲート電圧制御／ゲート抵抗切替回路−
ゲート電圧制御／ゲート抵抗切替回路（21）は、その出力がスイッチング素子（11）のゲート端子と接続されており、スイッチング素子（11）に駆動信号を出力してスイッチング素子（11）のオン及びオフを制御する。具体的に、ゲート電圧制御／ゲート抵抗切替回路（21）は、スイッチング速度選択回路（22）で設定されたスイッチング速度を実現するために、ゲート駆動電圧を高くしたりゲート駆動抵抗を低くしたりする旨の駆動信号を出力する。

【0023】

−スイッチング速度選択回路−
外部信号が、パッケージ（P1）（半導体装置（10））の外部から端子（3d）に入力されると、スイッチング速度選択回路（22）は、当該外部信号により、スイッチング素子（11）のスイッチング速度として、第１速度または第２速度を選択する。スイッチング速度選択回路（22）は、切替部である切替器（221）と、第１メモリ（222）と、第２メモリ（223）と、第３メモリ（225）と、比較器（224）とを含む。

【0024】

−メモリ−
各メモリ（222,223,225）は、例えば半導体メモリで構成される。第１メモリ（222）には第１速度が記憶され、第２メモリ（223）には第２速度が記憶されている。これら第１メモリ（222）及び第２メモリ（223）は、記憶部に相当する。第３メモリ（225）には、第１所定値が記憶されている。第１速度、第２速度及び第１所定値は、予め適宜設定されている。

【0025】

なお、第１速度及び第２速度は、互いに異なる速度である。

【0026】

−比較器−
比較器（224）は、例えばコンパレータ回路で構成される。比較器（224）の２つの入力端子には、第３メモリ（225）及び端子（3d）が接続されおり、各入力端子からは、第１所定値及び外部信号が入力される。比較器（224）の出力端子は、切替器（221）に接続されている。比較器（224）は、パッケージ（P1）（半導体装置（10））の外部から、端子（3d）を介して外部信号が入力されると、これを第１所定値と比較する。比較器（224）は、比較した結果を、出力端子から切替器（221）に出力する。

【0027】

−切替器−
切替器（221）は、例えばスイッチで構成される。切替器（221）の２つの接点Ａ，Ｂには、第１メモリ（222）及び第２メモリ（223）が接続されている。また、切替器（221）には、比較器（224）の出力が接続されており、比較器（224）の比較結果が入力される。切替器（221）の出力端子は、ゲート電圧制御／ゲート抵抗切替回路（21）に接続されている。切替器（221）は、端子（3d）に入力された外部信号に基づいて、スイッチング素子（11）のスイッチング速度を切り替える。

【0028】

具体的に、外部信号が第１所定値よりも大きいことを示す比較結果が比較器（224）から切替器（221）に入力された場合、切替器（221）の出力端子は接点Ｂではなく接点Ａに繋がった状態となり、第１メモリ（222）内に記憶された第１速度がスイッチング速度として選択される。この場合、ゲート電圧制御／ゲート抵抗切替回路（21）には、第１速度を示す信号が出力される。これにより、ゲート電圧制御／ゲート抵抗切替回路（21）は、スイッチング素子（11）のスイッチング速度が第１速度で行われるようにゲート抵抗を小さくするための駆動信号を、スイッチング素子（11）のゲート端子に出力する。第１速度は、単位時間あたりのゲート電圧の変化量ｄｖ／ｄｔ（即ちスイッチング速度）を高める速度（高速化）であることができる。

【0029】

外部信号が入力されない場合を含め、外部信号が第１所定値よりも小さいことを示す比較結果が比較器（224）から切替器（221）に入力された場合、切替器（221）の出力端子は接点Ｂに繋がった状態となり、第２メモリ（223）内に記憶された第２速度がスイッチング速度として選択される。この場合、ゲート電圧制御／ゲート抵抗切替回路（21）には、第２速度を示す信号が出力される。これにより、ゲート電圧制御／ゲート抵抗切替回路（21）は、スイッチング素子（11）のスイッチング速度が第２速度で行われるように、第１速度時に比べてゲート抵抗を大きくするための駆動信号を、スイッチング素子（11）のゲート端子に出力する。第２速度は、単位時間あたりのゲート電圧の変化量ｄｖ／ｄｔ（即ちスイッチング速度）を、第１速度に比べて低くする速度（低速化）であることができる。

【0030】

このように、切替器（221）は、端子（3d）に入力された外部信号に基づいて、複数のスイッチング速度の種類の中から該外部信号に対応する種類のスイッチング速度を選択して切り替える。

【0031】

本実施形態１では、上述した切替器（221）によるスイッチング速度の切替動作は、スイッチング素子（11）がスイッチング動作を行っている間は行われない。そのことから、スイッチング素子（11）がスイッチング動作を行っている間、半導体装置（10）の端子（3d）には、常に一定値の外部信号が入力される。

【0032】

一例として、外部信号は、第１速度が選択される場合は２０Ｖの値であり、第２速度が選択される場合は０Ｖの値かまたはパワーモジュール（1）及びゲート制御回路（2）が実装されているプリント基板のグランド信号に近い値等であることができる。上記第１所定値は、第１速度が選択される場合の外部信号の電圧（例えば２０Ｖ）よりも低く、且つ、第２速度が選択される場合の外部信号の電圧（例えば０Ｖ）よりも高い値に設定される。

【0033】

なお、入力されている外部信号の値が概ね一定とならず不安定な場合があり得る。その場合は、第２速度がスイッチング速度として選択されることが好ましい。これは、第１速度よりも遅い第２速度を選択するべきシチュエーション（アプリケーション）に適応させるためである。例えば、パワーモジュール（1）が空気調和装置の圧縮機を駆動するインバータの一部として用いられる場合に第１速度が選択されると、ＥＭＩノイズが増加し、空気調和装置の他機器に悪影響が及ぶ虞がある。それ故、外部信号が不安定で比較器（224）の比較結果が比較的短時間で変化する場合は、切替器（221）は、第２速度を選択する。

【0034】

なお、第１速度の値としては、例えば、第２速度の２倍以上のスイッチング速度に設定されることができる。これにより、半導体装置（10）は、第１速度を選択してもスイッチング素子（11）のスイッチングロスの低減化によるシステムの高効率化を実現可能なアプリケーションと、第２速度を選択することで低ＥＭＩノイズ化を実現可能なアプリケーションとの双方に、第１速度と第２速度との切替によって対応することができる。

【0035】

＜ワイドバンドギャップ半導体から成るスイッチング素子のスイッチング速度切替動作について＞
ワイドバンドギャップ半導体素子の材料である炭化珪素（ＳｉＣ）等は、シリコン（Ｓｉ）に比べて約１０倍高い絶縁破壊電圧強度を有しており、耐圧を確保するためのドリフト層をシリコン（Ｓｉ）に比べて約１／１０まで薄くすることができる。そのため、ワイドバンドギャップ半導体素子は、パワーデバイスの低オン電圧化が実現可能であり、シリコン（Ｓｉ）よりも単位時間あたりのゲート電圧の変化量ｄｖ／ｄｔを大きくすることができる。

【0036】

ところで、空気調和装置の室外機における圧縮機用電動機の駆動装置等には、電源高調波の抑制対策を行うために、アクティブフィルタ等の高調波抑制装置が採用されている。上述したワイドバンドギャップ半導体は、このアクティブフィルタの一構成要素であるパワーモジュールや、駆動装置におけるインバータ回路のパワーモジュールにおいて、スイッチング素子として採用されることがある。このように、パワーモジュールのスイッチング素子にワイドバンドギャップ半導体を採用することで、圧縮機用電動機は、比較的高温でも動作可能となる。

【0037】

しかしながら、ワイドバンドギャップ半導体をアクティブフィルタ等の高調波抑制装置にて使用する場合と駆動装置におけるインバータ回路にて使用する場合とでは、ワイドバンドギャップ半導体に求められる特性が異なる。つまり、アプリケーション毎にワイドバンドギャップ半導体に求められる特性は異なるため、具体的なアプリケーション毎に、ワイドバンドギャップ半導体が動作する際に必要となるゲート駆動電圧の値もしくはゲート駆動抵抗の値は異なる。

【0038】

また、スイッチング素子のスイッチング動作中やゲート制御回路の動作中にスイッチング素子のゲート電圧やゲート抵抗を変更する技術が、一般的に知られている。しかし、既に述べたように、高調波抑制装置におけるスイッチング素子がワイドバンドギャップ半導体である場合と駆動装置におけるインバータ回路のスイッチング素子がワイドバンドギャップ半導体である場合とでは、求められるスイッチング速度が例えば２〜３倍程度異なる。そのため、一般的な上記技術にて単にスイッチング素子にワイドバンドギャップ半導体を採用したのみでは、高調波抑制装置用またはインバータ回路用のアプリケーションに即したスイッチング動作を実現することは、困難である。

【0039】

具体的に、高調波抑制装置では、スイッチング速度を高くしてもスイッチング素子のスイッチングロスが低減された高効率な動作が望まれる。圧縮機用電動機における駆動装置のインバータ回路では、圧縮機を伝播経路としたＥＭＩノイズが比較的大きな問題となるため、スイッチング速度を低くして比較的高温で動作可能とすることが望まれる。このように、ワイドバンドギャップ半導体にて求められるスイッチング速度は、アプリケーション毎に異なっており、シリコン（Ｓｉ）のデバイスでは実現できない幅広いスイッチング速度の速度範囲を、ワイドバンドギャップ半導体は実現することができる。そのことから、上述した一般的な技術（即ち、スイッチング動作中やゲート制御回路の動作中にスイッチング素子のゲート電圧やゲート抵抗を変更する技術）では、スイッチング素子にワイドバンドギャップ半導体を採用した状態にて、アプリケーション毎に求められるスイッチング速度を実現することは困難である。

【0040】

また、ワイドバンドギャップ半導体は、当該半導体に流すことのできる電流密度がシリコン（Si）等よりも大きい。つまり、ワイドバンドギャップ半導体は、比較的小さいサイズの半導体でも大きな電流を流すことができる。そのため、例えばゲート制御回路とパワーデバイスとを備えた半導体装置がＩＰＭ（Intelligent Power Module）である場合、当該パワーデバイスにワイドバンドギャップ半導体を採用したならば、ＩＰＭのパッケージサイズを比較的小型にすることができる。しかしながら、パッケージサイズが小型となったＩＰＭにおいて、スイッチング動作中にゲート電圧やゲート抵抗を変化させると、パッケージ内のノイズが大きくなる。パッケージサイズを小型にすればする程、上記ノイズは大きくなり、ゲート制御回路やＩＰＭ自体の誤動作が引き起こされる虞がある。この誤動作を起こさないようにするためには、パッケージ内の回路構成やパッケージ自体の物理的な構成を複雑にする必要があり、パッケージの小型化は困難を極める。

【0041】

これに対し、本実施形態１では、パワーモジュール（1）のスイッチング素子（11）としてワイドバンドギャップ半導体が採用されており、且つ、切替器（221）は、パッケージ（P1）の外部（即ち半導体装置（10）の外部）から入力された外部信号に従って、スイッチング素子（11）のスイッチング速度を、大小の異なる第１速度及び第２速度のいずれかに切り替える動作を行う。つまり、本実施形態１では、半導体装置（10）が使用されるアプリケーションに従って、スイッチング速度は適切な速度に切り替えられる。これにより、スイッチング素子（11）としてワイドバンドギャップ半導体が採用されていても、パッケージ（P1）内の構成を複雑にすることなく、スイッチング素子（11）は、簡単な構成にてアプリケーションに応じたスイッチング速度にてスイッチング動作を行うことができる。

【0042】

具体的に、第１速度が選択された場合、ゲート電圧制御／ゲート抵抗切替回路（21）は、スイッチング素子（11）のゲート抵抗を小さくする駆動信号をスイッチング素子（11）に出力するため、スイッチング素子（11）のスイッチングロスを低減しつつ、単位時間あたりのゲート電流の変化量ｄｉ／ｄｔ及びゲート電圧の変化量ｄｖ／ｄｔを高めることができる（即ち、スイッチング速度の高速化）。第２速度が選択された場合、ゲート電圧制御／ゲート抵抗切替回路（21）は、スイッチング素子（11）のゲート抵抗を大きくする駆動信号をスイッチング素子（11）に出力するため、単位時間あたりのゲート電流の変化量ｄｉ／ｄｔ及びゲート電圧の変化量ｄｖ／ｄｔを低下させて（即ち、スイッチング速度の低速化）、ＥＭＩノイズを低減させることができる。

【0043】

また、本実施形態１では、スイッチング動作中に、切替器（221）によるスイッチング速度の切替は行われないため、ゲート電圧制御／ゲート抵抗切替回路（21）は、スイッチング動作中にスイッチング素子（11）のゲート電圧及びゲート抵抗を変化させず、概ね一定にする。従って、パッケージ（P1）内のノイズがゲート制御回路（2）の制御動作等に影響を及ぼすことを抑制できる。

【0044】

＜効果＞
本実施形態１では、同一のパッケージ（P1）内に、スイッチング素子（11）及びゲート制御回路（2）が収められている。パッケージ（P1）の外部から、スイッチング素子（11）のスイッチング速度に関する外部信号が、パッケージ（P1）の端子（3d）を介して入力されると、ゲート制御回路（2）に含まれる切替器（221）は、この外部信号に基づいてスイッチング速度を切り替える。これにより、半導体装置（10）が使用される様々なアプリケーションに対応して、切替器（221）はスイッチング速度を切り替えることができる。従って、半導体装置（10）が使用される様々なアプリケーションに対応して１パッケージ化された半導体装置（10）を複数用意せずとも、一つの半導体装置（10）を様々なアプリケーションに使用できるようになる。

【0045】

また、互いに異なる第１速度及び第２速度が、スイッチング速度の選択候補としてメモリ（222,223）に記憶されている。切替器（221）は、入力された外部信号に基づいて、記憶された複数のスイッチング速度の中から該外部信号に対応するスイッチング速度を選択して切り替える。このような簡易な構成にて、１つの半導体装置（10）を、多種多様なアプリケーションに対応して使用することができる。

【0046】

また、スイッチング素子（11）がスイッチング動作を行っている間、スイッチング速度の切替動作は行われない。それ故、スイッチング素子がスイッチング動作を行っている間、スイッチング速度は一定となり、パッケージ（P1）内のノイズがゲート制御回路（2）の制御動作等に影響を及ぼすことを抑制できる。

【0047】

炭化珪素、窒化ガリウム系材料又はダイヤモンドを含むワイドバンドギャップ半導体にて求められるスイッチング速度は、アプリケーション毎に異なっているのみならず、シリコン（Ｓｉ）のデバイスでは実現できない幅広いスイッチング速度の速度範囲を、ワイドバンドギャップ半導体は実現可能とする。ここでは、そのようなワイドバンドギャップ半導体を、スイッチング素子（11）の主材料として採用しているが、外部信号に応じてスイッチング速度が切り替えられる。従って、半導体装置（10）は、切替器（221）を含んだ簡単な構成にて、多様なアプリケーションに適用することができる。

【0048】

≪実施形態２≫
本実施形態２では、上記実施形態１に係るパワーモジュールが複数設けられ、当該パワーモジュールに対してゲート電圧制御／ゲート抵抗切替回路も複数設けられている場合を例示する。

【0049】

＜半導体装置の構成＞
図２は、実施形態２に係る半導体装置（10）の構成を示す回路図である。図２に示すように、半導体装置（10）は、複数（ここでは６つ）のパワーモジュール（1a〜1f）と、各パワーモジュール（1a〜1f）の入力に接続されたゲート制御回路（2）とを有する。複数のパワーモジュール（1a〜1f）及びゲート制御回路（2）は、１チップ化、即ち、１つのパッケージ（P1）内に収められている。

【0050】

各パワーモジュール（1a〜1f）は、ワイドバンドギャップ半導体で構成されたスイッチング素子（11a〜11f）と、フリーホイルダイオード（12a〜12f）とを有する。フリーホイルダイオード（12a〜12f）は、スイッチング素子（11a〜11f）に対し逆並列接続されている。

【0051】

つまり、本実施形態２では、６つのスイッチング素子（11a〜11f）でインバータを構成するパッケージ、例えばＩＰＭ（Intelligent Power Module）である場合を例示する。

【0052】

パッケージ（P1）の外周には、複数の端子（31a〜31c,32b〜32c,33b〜33c,34b〜34c,35b〜35c,36b〜36c,3d）が設けられている。

【0053】

パッケージ（P1）内部において、端子（31a）は、スイッチング素子（11a,11b,11c）それぞれのドレイン端子と接続され、端子（31b）は、スイッチング素子（11a）のソース端子及びスイッチング素子（11d）のドレイン端子と接続されている。端子（32b）は、スイッチング素子（11b）のソース端子及びスイッチング素子（11e）のドレイン端子と接続され、端子（33b）は、スイッチング素子（11c）のソース端子及びスイッチング素子（11f）のドレイン端子と接続されている。端子（34b,35b,36b）それぞれは、スイッチング素子（11d,11e,11f）それぞれのソース端子と接続されている。パッケージ（P1）の外部において、各端子（31a,31b,32b,33b,34b,35b,36b）は、パワーモジュール（1a〜1f）による電力の供給対象（例えば空気調和装置の圧縮機用電動機）と接続可能となっている。

【0054】

パッケージ（P1）内部において、各端子（31c,32c,33c,34,35c,36c）は、ゲート制御回路（2）内の対応するゲート電圧制御／ゲート抵抗切替回路（21a〜21f）に接続されている。各端子（31c,32c,33c,34,35c,36c）には、パッケージ（P1）外部からＰＷＭ信号１〜６が入力される。当該ＰＷＭ信号１〜６は、端子（31c,32c,33c,34,35c,36c）を介して、対応するゲート電圧制御／ゲート抵抗切替回路（21a〜21f）に入力される。

【0055】

パッケージ（P1）内部において、端子（3d）は、ゲート制御回路（2）内のスイッチング速度選択回路（22）と接続されている。端子（3d）には、パッケージ（P1）外部から、上記第１実施形態と同様の外部信号が入力される。当該外部信号は、端子（3d）を介してスイッチング速度選択回路（22）に入力される。

【0056】

ゲート制御回路（2）は、パワーモジュール（1a〜1f）それぞれに対応する複数（ここでは６つ）のゲート電圧制御／ゲート抵抗切替回路（21a〜21f）と、１つのスイッチング速度選択回路（22）とを有する。

【0057】

ゲート電圧制御／ゲート抵抗切替回路（21a〜21f）は、各スイッチング素子（11a〜11f）のゲート端子と接続されており、スイッチング速度選択回路（22）で設定されたスイッチング速度を実現するために、ゲート駆動電圧を高くしたりゲート駆動抵抗を低くしたりする旨の駆動信号を出力する。

【0058】

スイッチング速度選択回路（22）は、上記実施形態１と同様である。

【0059】

＜スイッチング素子のスイッチング速度切替動作＞
本実施形態２においても、上記実施形態１で説明したスイッチング速度切替動作が行われる。

【0060】

即ち、本実施形態２では、各スイッチング素子（11a〜11f）としてワイドバンドギャップ半導体が採用されている。切替器（221）は、パッケージ（P1）外部（即ち半導体装置（10）外部）から入力された外部信号に従って、各スイッチング素子（11a〜11f）のスイッチング速度として、大小の異なる第１速度及び第２速度のいずれかを選択する。スイッチング速度は、半導体装置（10）が使用されるアプリケーションに従って、適切な速度に切り替えられる。

【0061】

これにより、スイッチング素子（11a〜11f）としてワイドバンドギャップ半導体が採用されていても、パッケージ（P1）内の構成を複雑にすることなく、スイッチング素子（11a〜11f）は、簡単な構成にてアプリケーションに応じたスイッチング速度にてスイッチング動作を行うことができる。また、インバータを小型にできる。

【0062】

＜効果＞
本実施形態２は、上記実施形態１と同様の効果を奏することができる。

【0063】

≪実施形態３≫
本実施形態３では、上記実施形態１において、切替器が２つ設けられている場合を例示する。

【0064】

＜半導体装置の構成＞
図３は、実施形態３に係る半導体装置（10）の構成を示す回路図である。図３では、パッケージ（P1）の端子（3d,3e）それぞれに種類の異なる外部信号１，２が入力され、第１速度、第２速度及び第３速度の中から当該外部信号１，２に応じたスイッチング速度が選択できるように、半導体装置（10）が構成されている。

【0065】

図３に示すように、半導体装置（10）は、上記実施形態１と同様のパワーモジュール（1）と、ゲート制御回路（2）とを備える。パワーモジュール（1）とゲート制御回路（2）とを収容するパッケージ（P1）の外部には、上記実施形態１と同様の端子（3a〜3d）に加え、端子（3e）が設けられている。

【0066】

端子（3e）は、端子（3d）と同様に入力部であって、パッケージ（P1）外部（即ち半導体装置（10）外部）から外部信号が入力される。端子（3d）に入力される外部信号及び端子（3e）に入力される外部信号は、別々の信号であるため、以下では、端子（3d）に入力される外部信号を「外部信号１」、端子（3e）に入力される外部信号を「外部信号２」と云う。

【0067】

ゲート制御回路（2）は、上記実施形態１と同様のゲート電圧制御／ゲート抵抗切替回路（21）と、スイッチング速度選択回路（22）とを有する。

【0068】

スイッチング速度選択回路（22）は、第１切替回路（22a）と第２切替回路（22b）とを有する。

【0069】

第１切替回路（22a）は、切替器（221）の出力が後述する第２切替回路（22b）内の切替器（229）に接続されていること以外は、上記実施形態１のスイッチング速度選択回路（22）と同様である。そのため、第１切替回路（22a）内の構成要素には、実施形態１のスイッチング速度選択回路（22）内の構成要素と同じ符合を付している。

【0070】

第２切替回路（22b）は、第４メモリ（226）と、第５メモリ（228）と、比較器（227）と、切替部である切替器（229）とを含む。

【0071】

各メモリ（226,228）は、例えば半導体メモリで構成される。記憶部に相当する第４メモリ（226）には、第１速度及び第２速度とは異なる第３速度が、予め記憶されている。第５メモリ（228）には、予め適切な値に設定された第２所定値が記憶されている。

【0072】

比較器（227）は、例えばコンパレータ回路で構成される。比較器（227）の２つの入力端子には、第５メモリ（228）及び端子（3e）が接続されおり、各入力端子からは、第２所定値及び外部信号２が入力される。比較器（227）の出力端子は、切替器（229）に接続されている。比較器（227）は、パッケージ（P1）外部（半導体装置（10）外部）から、端子（3e）を介して外部信号２が入力されると、これを第２所定値と比較する。比較器（227）は、比較した結果を、出力端子から切替器（229）に出力する。

【0073】

切替器（229）は、例えばスイッチで構成される。切替器（229）の接点Ａには、第１切替回路（22a）内の切替器（221）の出力が接続され、切替器（229）の接点Ｂには、第４メモリ（226）が接続されている。また、切替器（229）には、比較器（227）の出力が接続されており、比較器（227）の比較結果が入力される。切替器（229）の出力端子は、ゲート電圧制御／ゲート抵抗切替回路（21）に接続されている。切替器（229）は、切替器（221）から出力された信号と、端子（3e）に入力された外部信号２とに基づいて、スイッチング素子（11）のスイッチング速度を切り替える。

【0074】

＜スイッチング速度の切替制御動作＞
本実施形態３においても、スイッチング速度切替動作が行われる。即ち、スイッチング素子（11）には、ワイドバンドギャップ半導体が採用されている。切替器（221,229）は、パッケージ（P1）外部（半導体装置（10）外部）から入力された外部信号１，２に従って、スイッチング素子（11）のスイッチング速度として、大小の異なる第１速度、第２速度及び第３速度のいずれかを選択する。

【0075】

特に、本実施形態３では、スイッチング速度選択回路（22）が上記構成を有することにより、３種類のスイッチング速度の中から１つが選択される。そのため、半導体装置（10）は、実施形態１，２に比べて採用できるアプリケーションの種類が増加する。

【0076】

図３では、第１速度、第２速度及び第３速度の、３種類のスイッチング速度を設定できるようにしたが、パッケージ（P1）外部から入力される外部信号は２種類である。そこで、本実施形態３では、下表に示すように、各外部信号１，２が例えば２０Ｖまたは０Ｖの値を採るとすると、スイッチング速度を選択及び設定するパターンを４種類存在することしてもよい。なお、第４速度とは、第１〜３速度の中で最も低速のスイッチング速度であって、言わばデフォルト値である。本実施形態３では、スイッチング速度が高いものから順に並べると、「第１速度、第２速度、第３速度、第４速度」となる。

【0077】

【表1】

【0078】

＜効果＞
本実施形態３は、上記実施形態１と同様の効果を奏する。

【0079】

更に、本実施形態３では、上表に示すように、選択可能なスイッチング速度の種類が増加しており、半導体装置（10）は、上記実施形態１に比べてより多様なアプリケーションに対応することができる。

【0080】

≪実施形態４≫
本実施形態４では、上記実施形態２のように、複数のパワーモジュール（1a〜1f）が設けられ、当該パワーモジュール（1a〜1f）に対してゲート電圧制御／ゲート抵抗切替回路（21a〜21f）も複数設けられている。上記実施形態２と異なる部分は、パワーモジュール（1a〜1f）におけるスイッチング素子（11a〜11f）のスイッチング速度それぞれが、パッケージ（P1）外から入力されるシリアル信号（外部信号に相当）によって変更されることである。

【0081】

図４は、１つのパッケージ（P1）に収容された実施形態４に係る半導体装置（10）と、当該パッケージ（P1）とは別のパッケージ（P2）に収容されたＰＷＭ信号生成装置（4）とを含むシステムの回路図である。

【0082】

＜半導体装置の構成＞
本実施形態４に係る半導体装置（10）は、上記実施形態２において、スイッチング速度選択回路（22）に代えてシリアル信号受信部（23）を切替部として備えるが、他は上記実施形態２と同様である。そのため、図４では、シリアル信号受信部（23）以外の半導体装置（10）の構成要素には、図２と同様の符合を付している。

【0083】

シリアル信号受信部（23）は、パッケージ（P1）外部に設けられた入力部である端子（3d）をシリアルポートとして、パッケージ（P1）外部から外部信号であるシリアル信号を受信する。シリアル信号受信部（23）は、受信したシリアル信号を各ゲート電圧制御／ゲート抵抗切替回路（21a〜21f）が認識可能な信号に変換すると、これを各ゲート電圧制御／ゲート抵抗切替回路（21a〜21f）に出力する。

【0084】

各ゲート電圧制御／ゲート抵抗切替回路（21a〜21f）は、変換された上記信号と、各端子（31c〜36c）を介してパッケージ（P1）外部（半導体装置（10）外部）から入力された各ＰＷＭ信号１〜６とに従って、各スイッチング素子（11a〜11f）のゲート駆動電圧を高くしたりゲート駆動抵抗を低くしたりする旨の駆動信号を各スイッチング素子（11a〜11f）のゲート端子に出力する。

【0085】

＜ＰＷＭ信号生成装置の構成＞
ＰＷＭ信号生成装置（4）は、ＰＷＭ信号生成部（41）と、シリアル信号送信部（42）とを備える。ＰＷＭ信号生成部（41）及びシリアル信号送信部（42）は、１チップ化、即ち、パッケージ（P1）とは別の１つのパッケージ（P2）内に収められている。

【0086】

ＰＷＭ信号生成装置（4）は、例えばマイクロコンピュータで構成され、半導体装置（10）の端子（31c〜36c）それぞれを介して各ゲート電圧制御／ゲート抵抗切替回路（21a〜21f）に入力するＰＷＭ信号１〜６を生成する。

【0087】

シリアル信号送信部（42）は、例えばマイクロコンピュータで構成され、半導体装置（10）の端子（3d）を介してシリアル信号受信部（23）に入力するシリアル信号を生成する。

【0088】

＜シリアル信号について＞
シリアル信号とは、各スイッチング素子（11a〜11f）のスイッチング速度に関するデータを表す信号である。当該データは、シリアル信号として、１ビットずつ連続的に、シリアル信号送信部（42）からシリアル信号受信部（23）に送信される。

【0089】

シリアル信号受信部（23）は、シフトレジスタ等で構成されており、端子（3d）を介して入力された（受信した）シリアル信号に対してシリアル−パラレル変換を行い、例えば約１バイトのデータを組み立てる。

【0090】

シリアル信号送信部（42）は、各スイッチング素子（11a〜11f）に設定されるべきスイッチング速度を例えば１バイトのデータにて送信する場合、当該スイッチング速度の値を計８ｂｉｔ分のデータに変換し、これをシリアル信号として送信する。即ち、本実施形態４では、スイッチング速度を、２５６通りに設定することができる。

【0091】

＜スイッチング素子のスイッチング速度切替動作＞
本実施形態４においても、上記実施形態２と同様のスイッチング速度切替動作が行われる。

【0092】

即ち、各スイッチング素子（11a〜11f）には、ワイドバンドギャップ半導体が採用されている。切替部であるシリアル信号受信部（23）は、パッケージ（P1）外部（半導体装置（10）外部）から入力されたシリアル信号に従って、各スイッチング素子（11a〜11f）のスイッチング速度をシリアル信号に応じた速度に切り替える。このように、本実施形態４では、半導体装置（10）が使用されるアプリケーションに従って、スイッチング速度を適切な速度に切り替えられる。

【0093】

これにより、スイッチング素子（11a〜11f）としてワイドバンドギャップ半導体が採用されていても、パッケージ（P1）内の構成を複雑にすることなく、スイッチング素子（11a〜11f）は、簡単な構成にてアプリケーションに応じたスイッチング速度にてスイッチング動作を行うことができる。また、インバータを小型にできる。

【0094】

＜効果＞
本実施形態４は、上記実施形態１と同様の効果を奏する。

【0095】

特に、本実施形態４では、外部信号としてシリアル信号を用いることにより、外部信号の入力端子は１つの端子（3d）としながらも、２５６種類ものスイッチング速度の切替が可能となる。従って、本実施形態４では、実施形態１〜３のようにアナログ信号の外部信号を利用する場合に比べて、１の入力端子（端子（3d））にて、スイッチング速度の選択肢を低コストながらも多くすることができる。

【0096】

≪実施形態５≫
本実施形態５では、上記実施形態２において、スイッチング速度選択回路（22）に更に記憶保持部（231）が含まれる場合を例示する。

【0097】

＜半導体装置の構成＞
図５は、実施形態５に係る半導体装置（10）の構成を示す回路図である。

【0098】

図５において、記憶保持部（231）以外の半導体装置（10）の構成は、上記実施形態２と同様である。そのため、図５では、記憶保持部（231）を除く全ての構成要素には、図２と同様の符合を付している。

【0099】

半導体装置（10）のパッケージ（P1）には、端子（31a〜31c,32b〜32c,33b〜33c,34b〜34c,35b〜35c,36b〜36c,3d）とは別途、電源用端子（3f）が設けられている。電源用端子（3f）には、パッケージ（P1）外部（半導体装置（10）外部）から、半導体装置（10）の駆動用の電源が供給される。

【0100】

記憶保持部（231）は、上記電源用端子（3f）と接続されており、当該端子（3f）を介して半導体装置（10）外部から電源が供給される。パッケージ（P1）内部において、記憶保持部（231）の入力は、スイッチング速度選択回路（22）における切替器（221）の出力に接続され、記憶保持部（231）の出力は、各ゲート電圧制御／ゲート抵抗切替回路（21a〜21f）の入力に接続されている。記憶保持部（231）は、電源用端子（3f）から電源が供給されて所定時間の経過後に、切替器（221）の出力信号を記憶させる機能を有する。

【0101】

具体的に、記憶保持部（231）は、パワーモジュール（1）の電源である例えば２０Ｖが入力されてから数秒程度である所定時間の経過後に、切替器（221）によって選択されたスイッチング速度を、上記電源がオフされるまで記憶（ラッチ）する。このことにより、パッケージ（P1）内のノイズが万が一大きくなり半導体装置（10）の誤動作が引き起こされる可能性を非常に低くすることができている。

【0102】

＜スイッチング速度のスイッチング速度切替動作＞
本実施形態５においても、上記実施形態２と同様のスイッチング速度切替動作が行われる。

【0103】

即ち、各スイッチング素子（11a〜11f）には、ワイドバンドギャップ半導体が採用されている。切替器（221）は、パッケージ（P1）外部（半導体装置（10）外部）から入力された外部信号に従って、各スイッチング素子（11a〜11f）のスイッチング速度を切り替える。このように、本実施形態５では、半導体装置（10）が使用されるアプリケーションに従って、スイッチング速度を適切な速度に切り替えられる。

【0104】

特に、本実施形態５では、記憶保持部（231）により、電源が入力されてから所定時間の経過後に、切替器（221）によって選択されたスイッチング速度が、上記電源がオフされるまで記憶（ラッチ）される（ラッチ動作）。以下、当該ラッチ動作について、図６及び図７を用いて説明する。

【0105】

図６及び図７に、電源用端子（3f）に印加（入力）される電源のオン及びオフ、外部信号の内容、比較器（224）の出力、及び記憶保持部（231）の記憶保持状態の経時的変化を示す。図６及び図７の横軸は時刻[sec]である。

【0106】

なお、図６は、第１速度（スイッチング速度“高”）が選択される場合を一例として示す。図７は、第２速度（スイッチング速度“低”）が選択される場合を一例として示す。

【0107】

−第１速度が選択される場合−
図６の時刻ｔ１に、パッケージ（P1）の電源用端子（3f）に入力された電源がオフからオンへと立ち上がったとする。この時刻ｔ１から数μ秒ほど遅れた時刻ｔ２に、パッケージ（P1）の端子（3d）から２０Ｖの外部信号が入力されたとする。比較器（224）は、２０Ｖの外部信号が第１所定値を越えていると判断すると、時刻t2から数μ秒ほど遅れた時刻ｔ３に、外部信号が第１所定値を超えている旨の比較結果を切替器（221）に出力する。切替器（221）は、当該比較結果に従って、切替器（221）自身の出力端子の接続先を、スイッチング速度が低速である第２速度を選択するＢ接点から、スイッチング速度が高速である第１速度を選択するＡ接点に切り替える。この接点の切替に応じて、各ゲート電圧制御／ゲート抵抗切替回路（21a〜21f）は、第１速度でのスイッチング動作を実現するための駆動信号を各パワーモジュール（1a〜1f）におけるスイッチング素子（11a〜11f）のゲート端子に出力する。

【0108】

時刻t3において第２速度から第１速度にスイッチング速度が選択された旨の情報は、記憶保持部（231）にて、電源がオフされるまで記憶され維持される（ラッチ動作）。これにより、パッケージ（P1）内のノイズが万が一大きくなっても、当該ノイズによってスイッチング速度が誤って第１速度から第２速度へと切り替わる現象は生じにくくなる。

【0109】

−第２速度が選択される場合−
図７の時刻t1に、パッケージ（P1）の電源用端子（3f）に入力された電源がオフからオンへと立ち上がったとする。一方、パッケージ（P1）の端子（3d）から入力されている外部信号が０Ｖであるとする。この場合、外部信号は、第１所定値よりも低いため、比較器（224）は、外部信号が第1所定値を下回る旨の比較結果を切替器（221）に出力し、切替器（221）は、接点の切替を行わない。つまり、切替器（221）は、スイッチング速度が低速である第２信号を選択する接点Ｂに出力端子を接続した状態を維持する。この状態に応じて、各ゲート電圧制御／ゲート抵抗切替回路（21a〜21f）は、第２速度でのスイッチング動作を実現するための駆動信号を各パワーモジュール（1a〜1f）におけるスイッチング素子（11a〜11f）のゲート端子に出力する。

【0110】

記憶保持部（231）は、スイッチング速度として第２速度が選択された旨の情報を、電源がオフされるまで記憶し維持する（ラッチ動作）。

【0111】

そのため、時刻ｔ４〜ｔ５に、比較器（224）の出力する信号にノイズがのり当該信号が変化しているが、第２速度が選択された状態が保持されている。また、時刻ｔ６〜ｔ７には、パッケージ（P1）の端子（3d）から入力された外部信号にノイズがのっていたことにより、比較器（224）は、外部信号が第１所定値を超えていると判断している。しかし、時刻ｔ６〜ｔ７においても、第２速度が選択された状態が保持されている。

【0112】

＜効果＞
本実施形態５は、上記実施形態１と同様の効果を奏する。

【0113】

特に、本実施形態５では、記憶保持部（231）により切替器（221）の出力が保持される。これにより、パッケージ（P1）内のノイズが万が一大きくなったり外部信号が一時的に変化したりしても、スイッチング速度が誤って切り替わる現象は生じにくくなる。

【0114】

≪その他の実施形態≫
上記実施形態２、４，５のように複数のスイッチング素子（11a〜11ｆ）が半導体装置（10）に備えられている場合においても、上記実施形態３と同様、スイッチング速度を３つ以上に切り替える構成が採用されてもよい。

【0115】

上記実施形態１，３のように、１つのスイッチング素子（11）が半導体装置（10）に備えられている場合において、上記実施形態４のようにシリアル信号によってスイッチング速度が切り替えられる構成が採用されてもよい。

【0116】

上記実施形態５の記憶保持部（231）は、上記実施形態１〜４において更に採用されてもよい。

【0117】

上記実施形態１〜５において、スイッチング速度の切替動作をスイッチング動作時には行わないことは、必須ではない。

【0118】

上記実施形態１〜５において、スイッチング素子がワイドバンドギャップ半導体で構成されることは必須ではない。スイッチング素子は、ワイドバンドギャップ半導体以外の半導体（例えばシリコン（Ｓｉ））で構成されていてもよい。

【0119】

以上、実施形態及び変形例を説明したが、特許請求の範囲の趣旨及び範囲から逸脱することなく、形態や詳細の多様な変更が可能なことが理解されるであろう。また、以上の実施形態及び変形例は、本開示の対象の機能を損なわない限り、適宜組み合わせたり、置換したりしてもよい。

【産業上の利用可能性】

【0120】

以上説明したように、本開示は、半導体装置として有用である。

【符号の説明】

【0121】

3d,3e 端子（入力部）
10 半導体装置
11,11a〜11f スイッチング素子
21,21a〜21f ゲート電圧制御／ゲート抵抗切替回路（スイッチング制御部）
221,229,23 切替器（切替部）
222,223、226 メモリ（記憶部）
P1 パッケージ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】