特許 6687353 センサ入出力数低減回路およびセンサ入出力数低減回路を備えた表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6687353

(24)【登録日】2020年4月6日

(45)【発行日】2020年4月22日

(54)【発明の名称】センサ入出力数低減回路およびセンサ入出力数低減回路を備えた表示装置

(51)【国際特許分類】

   G06F 3/041 20060101AFI20200413BHJP

   G02F 1/1333 20060101ALI20200413BHJP

   G09F 9/00 20060101ALI20200413BHJP

   G09F 9/30 20060101ALI20200413BHJP

【ＦＩ】

   G06F3/041 510

   G02F1/1333

   G06F3/041 430

   G09F9/00 366A

   G09F9/30 349Z

【請求項の数】11

【全頁数】12

(21)【出願番号】特願2015-195596(P2015-195596)

(22)【出願日】2015年10月1日

(65)【公開番号】特開2017-68728(P2017-68728A)

(43)【公開日】2017年4月6日

【審査請求日】2018年10月1日

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】松本 昭一郎

【審査官】 円子 英紀

(56)【参考文献】

【文献】 米国特許出願公開第２０１５／０２２０２０９（ＵＳ，Ａ１）

【文献】 中国特許出願公開第１０３２５７７４３（ＣＮ，Ａ）

【文献】 特開２００８−１９１４６５（ＪＰ，Ａ）

【文献】 特開２０１５−１４３９３３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ ３／０４１

Ｇ０２Ｆ １／１３３３

Ｇ０９Ｆ ９／００

Ｇ０９Ｆ ９／３０

(57)【特許請求の範囲】

【請求項1】

複数のセンサにそれぞれ接続される複数のセンサ線、複数の入出力パッド、及び複数の入出力パッドにそれぞれ接続される複数の入出力線が形成された表示パネルに内蔵される複数のセンサと、前記複数のセンサのそれぞれの検出結果を読み取る駆動ＩＣに接続される複数の入出力パッドと、の間に配置されるセンサ入出力数低減回路であって、
前記複数のセンサは、２以上のセンサからなる複数のセンサ群にブロック化され、かつ、ブロック化されたそれぞれのセンサ群は、さらにサブブロック化されており、
前記センサ入出力数低減回路は、前記表示パネル上で前記複数のセンサ群と前記複数の入出力パッドとの間に設けられ、前記複数のセンサ線を介して前記複数のセンサに電気的に接続され、外部指令に応じて、ブロック化された前記複数のセンサ群の２以上のセンサ群を選択するとともに、選択されたそれぞれのセンサ群の中からサブブロック化されたセンサを順次選択切り替えして前記駆動ＩＣに接続するマルチプレクサを実現する薄膜トランジスタ回路
を備え、
前記複数のセンサのそれぞれの検出結果を２以上のサブブロック単位で並列に読み出すことを可能とし、
前記複数の入出力パッドの数は、並列して読み込まれるサブブロックに含まれるセンサの数であるセンサ入出力数低減回路。

【請求項2】

前記ブロック化されたそれぞれのセンサ群は、垂直方向の１ライン分であるストライプ状の集合として、あるいは水平方向１ライン分であるボーダー状の集合として、サブブロック化されている
請求項１に記載のセンサ入出力数低減回路。

【請求項3】

前記薄膜トランジスタ回路は、前記駆動ＩＣからの前記外部指令により時分割駆動されることで、前記マルチプレクサを実現する
請求項１または２に記載のセンサ入出力数低減回路。

【請求項4】

前記表示パネル上に設けられ、前記外部指令を出力することで、選択された前記２以上のセンサ群の中のサブブロック化されたセンサが、時分割で順次前記駆動ＩＣに接続されるように前記薄膜トランジスタ回路を切り替え制御するシフトレジスタ回路
をさらに備える請求項１または２に記載のセンサ入出力数低減回路。

【請求項5】

前記シフトレジスタ回路は、１組の極性の異なるＣＬＫ，ＣＬＫＢ信号と、センシングの開始、終了を指示する信号で駆動される
請求項４に記載のセンサ入出力数低減回路。

【請求項6】

前記薄膜トランジスタ回路は、回路パターンサイズが
ＧＷ／ＧＬ＞１０
を満たす請求項１から５のいずれか１項に記載のセンサ入出力数低減回路。

【請求項7】

前記薄膜トランジスタ回路は、ＬＴＰＳ工程で製作された回路である
請求項１から６のいずれか１項に記載のセンサ入出力数低減回路。

【請求項8】

請求項１から７のいずれか１項に記載のセンサ入出力数低減回路を備えた表示装置。

【請求項9】

前記複数のセンサのそれぞれは、前記表示パネルの画素内に形成されたフォトセンサである
請求項８に記載のセンサ入出力数低減回路を備えた表示装置。

【請求項10】

前記複数のセンサのそれぞれは、ＡＩＴタッチセンサである
請求項８に記載のセンサ入出力数低減回路を備えた表示装置。

【請求項11】

前記複数のセンサによるセンシング時には、前記表示パネルに設けられたビデオデータ線は、フローティングとする
請求項８から１０のいずれか１項に記載のセンサ入出力数低減回路を備えた表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶表示装置あるいは有機ＥＬ表示装置といった表示装置に内蔵されるタッチセンサなどのセンサ駆動技術に関し、特に、表示パネルと駆動ＩＣとの間の入出力数低減技術に関するものである。

【背景技術】

【0002】

表示装置にタッチ機能を内蔵する技術は、株式会社ジャパンディスプレイから、高解像度タブレット向けの「Ｐｉｘｅｌ Ｅｙｅｓ（登録商標）」として、表示パネルの内部にセンサ電極を内蔵する製品が発売されている。

【0003】

また、本願の出願人は、「ＡＩＴ（Ａｄｖａｎｃｅｄ Ｉｎ−Ｃｅｌｌ Ｔｏｕｃｈ）」と呼ばれる新しいタッチ技術を開発している。図７は、ＡＩＴタッチセンサの配線に関する説明図である。ＡＩＴ技術は、画素表示面に約４ｍｍ角の透明電極を設け、その電極と指の間に形成される容量変化を検出することで、タッチがあったか否かと、そのタッチ強度を検出している。

【0004】

各透明電極の大きさは、検出の細度と精度を決める重要な要素であり、この電極サイズを大きくすることは、細度と精度を低下させる要因となる。各センサ電極は、図７に示すように、Ｍ３（第３メタル）配線で接続され、パネル外部のＲｅａｄ Ｏｕｔ ＩＣ（ＲＯＩＣ）に接続されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１４−１１５６１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、従来技術には、以下のような課題がある。
図８は、従来型ＡＩＴ駆動ＩＣの配線構成を示した説明図である。タッチ用の各透明電極には、駆動ＩＣから信号が入力され、その電位の到達値を駆動ＩＣに伝えるための配線が接続されている。従って、センサの数だけ入出力パッドが必要となり、駆動ＩＣにセンサ（透明電極）数のパッド用面積が必要となる。

【0007】

通常、パッド周りのレイアウト設計ルールは、ＴＦＴ周りのレイアウト設計ルールよりも大きなルール（配線幅や面積を大きくすること）が必要である。この結果、入出力パッド数が多くなるほど、駆動ＩＣチップ面積の有効活用度が低下し、無駄に大きな面積を含む駆動ＩＣとなり、コスト増加の元となる。

【0008】

ビデオ信号用とセンサ信号用の入出力配線が接続されることで、駆動ＩＣとしては、大きな面積を有することが分かる。

【0009】

近年、タッチ機能の高度化は目覚ましく、細いペン先の検知を実現すべく、センサ面積の最小化が推進されている。この結果、センサ数が増加し、それに伴う駆動入出力線の増加に至っている。

【0010】

さらに、センサ数の増加に起因して、表示パネルとセンサ駆動ＩＣとの間のパッド数の増加、駆動ＩＣのピッチ面積の増加およびそれに伴うコストの増加にも繋がっている。従って、センサ入出力数の低減が求められている。

【0011】

従来技術の問題点の発生原因を整理すると、以下の２点が挙げられる。
（１）タッチ機能の高度化に伴ってセンサ数が多くなると、センサ用の入出力線を直接駆動ＩＣに接続していることで、センサ入出力線の増加につながる。さらに、これに伴って、駆動ＩＣパッド数、および駆動ＩＣの面積が増加し、結果的にコストアップにつながってしまう。
（２）センサ入出力パッド数を低減させようとすると、表示面での検知精度が劣化する。

【0012】

本発明は、前記のような課題を解決するためになされたものであり、センサ精度を劣化させることなく、駆動ＩＣ面積の縮小およびコスト低減を可能にするセンサ入出力数低減回路およびセンサ入出力数低減回路を備えた表示装置を得ることを目的とする。

【課題を解決するための手段】

【0013】

本発明に係るセンサ入出力数低減回路は、表示パネルに内蔵される複数のセンサと、複数のセンサと電気的に接続されることで複数のセンサのそれぞれの検出結果を読み取る駆動ＩＣとの間に配置されるセンサ入出力数低減回路であって、複数のセンサは、２以上のセンサからなる複数のセンサ群にブロック化され、かつ、ブロック化されたそれぞれのセンサ群は、さらにサブブロック化されており、表示パネル上で複数のセンサ群と駆動ＩＣとの間に設けられ、外部指令に応じて、ブロック化された複数のセンサ群の２以上のセンサ群を選択するとともに、選択されたそれぞれのセンサ群の中からサブブロック化されたセンサを順次選択切り替えして駆動ＩＣに接続するマルチプレクサを実現する薄膜トランジスタ回路を備え、複数のセンサのそれぞれの検出結果を２以上のサブブロック単位で並列に読み出すことを可能とするものである。

【発明の効果】

【0014】

本発明によれば、複数のセンサをブロック化し、ブロック化された２以上の領域について、ストライプ状あるいはボーダー状にサブブロック化された複数のセンサデータを並列に順次読み出せる回路を、マルチプレクサを用いて実現する回路構成を備えている。この結果、センサ精度を劣化させることなく、駆動ＩＣ面積の縮小およびコスト低減を可能にするセンサ入出力数低減回路およびセンサ入出力数低減回路を備えた表示装置を得ることができる。

【図面の簡単な説明】

【0015】

【図1】本発明の実施の形態１におけるセンサ入出力線数低減回路を適用した表示装置による配線構成を示した説明図である。

【図2】本発明の実施の形態１におけるセンサ入出力数低減回路を備えた表示装置によるセンサ部による検出データを読み出す機能を説明するための図である。

【図3】本発明の実施の形態１に係るセンサ入出力数低減回路を備えた表示装置において、ストライプ状にデータを読み出す一例を示した説明図である。

【図4】本発明の実施の形態１におけるマルチプレクサ回路とシフトレジスタ回路の具体的な配置例を示した図である。

【図5】本発明の実施の形態１に係るセンサ入出力数低減回路を備えた表示装置において、ボーダー状にデータを読み出す一例を示した説明図である。

【図6】本発明の実施の形態１におけるマルチプレクサ回路とシフトレジスタ回路の具体的な配置例を示した図である。

【図7】ＡＩＴタッチセンサの配線に関する説明図である。

【図8】従来型ＡＩＴ駆動ＩＣの配線構成を示した説明図である。

【発明を実施するための形態】

【0016】

以下、本発明のセンサ入出力数低減回路およびセンサ入出力数低減回路を備えた表示装置の好適な実施の形態につき、図面を用いて説明する。

【0017】

実施の形態１．
図１は、本発明の実施の形態１におけるセンサ入出力線数低減回路を適用した表示装置による配線構成を示した説明図である。本実施の形態１における駆動ＩＣは、ビデオ信号を入力する従来のＤｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ（ＤＤＩＣ）の機能と、センサを駆動するＲｅａｄ Ｏｕｔ ＩＣ（ＲＯＩＣ）の機能の両方を含むものである。

【0018】

本実施の形態１に係るセンサ入出力線数低減回路の主要ポイントを以下に示す。
・従来技術では、センサ線を駆動ＩＣに直接接続していた。これに対して、本実施の形態１におけるセンサ入出力線数低減回路は、パネル上に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を介して、駆動ＩＣに接続されている。ここで、ＴＦＴは、切り替え機能を有したマルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ：図１および後述する図３、図５では、単に「Ｍｕｘ．」と省略して表記している）に相当する。

【0019】

・マルチプレクサ用ＴＦＴは、同一パネル上に形成されたシフトレジスタ回路によって駆動され、時分割で、ＲＯＩＣと接続される。
・図１においては、本実施の形態１におけるセンサ入出力線数低減回路の具体的な接続構成として、（ａ）〜（ｃ）の３パターンを示している。

【0020】

・図１（ａ）は、センサ線を左側に配置し、ビデオデータ線を右側に配置することで、信号線を２つに分離した場合を示している。この場合には、センサ配線の負荷のバランスは、悪いこととなる。

【0021】

・図１（ｂ）は、センサ線を両側に配置し、ビデオデータ線を中央に配置することで、信号線を３つに分離した場合を示している。この場合は、先の図３（ａ）と比較して、負荷のバランスはよい。

【0022】

・図１（ｃ）は、センサ線を両側に配置し、ビデオデータ線を中央に配置し、さらに、駆動ＩＣをセンサ線用の２つのＲＯＩＣと、ビデオデータ線用のＤＤＩＣとに分離した場合を示している。すなわち、図１（ｃ）では、駆動ＩＣの機能を特化して、３つのＩＣを個別配置している。この場合には、汎用ＩＣを使うこともできるため、コスト低下に有効である。

【0023】

次に、本発明によるセンサ部による検出データを読み出す機能の改善について、検証結果も含めて説明する。
図２は、本発明の実施の形態１におけるセンサ入出力数低減回路を備えた表示装置によるセンサ部による検出データを読み出す機能を説明するための図である。

【0024】

図２（ａ）は、従来型の読み出し回路を示した図である。なお、図２（ａ）および図２（ｂ）における領域Ｓは、センサ回路がレイアウトされた画素を示している。図２（ａ）において、画素Ｒ、Ｇ、Ｂ、Ｓの両側に配置された線が、ビデオデータやセンサ信号を伝達する信号線である。

【0025】

特に、センサ信号を伝達する信号線（センサ線）は、点線枠で囲まれたＲｅａｄ Ｂｕｆｆｅｒ回路を経て、ＲＯＩＣに直接接続されている。この場合、センサ線は、２画素に１本あり、ＦＨＤ（Ｆｕｌｌ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）であれば、１０８０×２＝２１６０本のセンサ線が存在する。すなわち、２１６０個のパッド数がＲＯＩＣ側に必要となり、チップ面積が大きくなるのは必至である。

【0026】

これに対して、図２（ｂ）は、本発明を応用した読み出し回路を示した図である。図２（ｂ）では、センサ信号が、「Ｍｕｘ．」として図示されているマルチプレクサとして機能する切り替えＴＦＴに接続されており、後段のシフトレジスタ回路によって、センサ信号を時分割でＲＯＩＣに伝達している。

【0027】

この場合、センサ信号の読み出しとセンシング時間に余裕があれば、出力数は、１つでよいが、通常は、マルチプレクサとシフトレジスタ回路をペアにして、複数用意する方がよい。例えば、２１６０本のセンサ線が存在する場合に４０分割すれば、１分割５４本のセンサ線となる。この結果、ＲＯＩＣへの入出力線は、４０パッドで済み、５４回に分けてセンシングを行うことになる。

【0028】

すなわち、図２（ｂ）の回路構成を採用することで、従来の図２（ａ）の回路構成において必要であった２１６０個のパッド数を、４０個に激減させることが可能となる。

【0029】

図３は、本発明の実施の形態１に係るセンサ入出力数低減回路を備えた表示装置において、ストライプ状にデータを読み出す一例を示した説明図である。具体的には、ＡＩＴセンサにおいて、ストライプ状にデータを読み出す場合を例に、以下のような図３（ａ）から図３（ｃ）に分けて記載されている。

【0030】

図３（ａ）は、センサ電極の配置図を示しており、縦３０×横１８、合計５４０個のセンサが表示装置に配置されている状態を示している。

【0031】

図３（ｂ）は、ストライプ状にセンサデータを読み出す方法を説明した図であり、センサ部を表示装置の上下左右で４つの領域にブロック化して分割し、さらに、それぞれのブロック内をストライブ状にサブブロック化し、４つのブロックのうちの左右２つのブロックからサブブロック単位で１５個ずつ、１５個×２＝３０個のデータを一度に読み出す場合を示している。なお、ストライブ状とは、ブロック化されたそれぞれのセンサ群のうち、垂直方向の１ライン分のセンサの集合に相当する。

【0032】

図３に示した具体例では、上部における左右のデータを読み出した後、下部における左右のデータを読み出す方法であり、全部で９×２＝１８回のスキャンで全データが読み出されることになる

【0033】

図３（ｃ）は、センサ部から入出力パッドまでの配線の流れを示した図である。配線は、センサ部から左右に集められ、マルチプレクサに接続されている。そして、マルチプレクサは、シフトレジスタ回路によって順次「Ｏｎ」され、「Ｏｎ」された部分のデータが、パッドを介してＲＯＩＣに順次出力される。

【0034】

図３（ｃ）に例示したシフトレジスタ回路は、１つのマルチプレクサ回路の左右に、それぞれ１つずつ分散配置されている。

【0035】

この図３のように、ストライプ状のサブブロック単位でセンサデータを順次、２ブロックごとに並列に読み出す回路構成とすることで、センサ数５６０個は変えることなく、パッド数およびセンサ配線数を、３０に縮小することができる。

【0036】

図４は、本発明の実施の形態１におけるマルチプレクサ回路とシフトレジスタ回路の具体的な配置例を示した図である。より具体的には、先の図３に示したように、ストライプ状のサブブロック単位でセンサ信号を順次読み出すための具体的な回路構成を示している。

【0037】

Ｈ１の縦に並ぶセンサ部分は、上下（ＵｐとＤｏｗｎ）に分割され、Ｈ１〜Ｈ９のＵｐ側が、時間的に先にセンシングされる。また、Ｕｐ側のＶ１〜Ｖ１５は、シフトレジスタ回路ＳＲ−１によって駆動され、Ｄｏｗｎ側のＶ１６〜Ｖ３０は、シフトレジスタ回路ＳＲ−１０によって駆動される。

【0038】

ＲＯＩＣからセンサを見た場合、従来は、駆動ＩＣ内のＢｕｌｋ Ｓｉ Ｔｒａｎｓｉｓｔｏｒによって、駆動されていた。これに対して、本発明は、性能が低いＴＦＴで駆動することが可能となる。

【0039】

ここで、ＲＯＩＣにとっては、以下のような２点の問題がある。
（問題１）トランジスタの「Ｏｎ抵抗」が大きくなる
（問題２）ＴＦＴの特徴である飛び込み電圧が大きくなる。

【0040】

これらの問題を回避するには、「Ｏｎ抵抗」を小さくし、飛び込み電圧を均一化することに配慮する必要があり、パターン設計が重要となる。「Ｏｎ抵抗」を小さくするためには、
ＧＷ／ＧＬ比＞１０
の条件を満たす必要がある。また、センシング時において、ビデオ信号がセンサ信号に与える影響を除くために、ビデオデータ線は、フローティングとしている。

【0041】

図５は、本発明の実施の形態１に係るセンサ入出力数低減回路を備えた表示装置において、ボーダー状にデータを読み出す一例を示した説明図である。具体的には、ＡＩＴセンサにおいて、ボーダー状にデータを読み出す場合を例に、以下のような図５（ａ）から図５（ｃ）に分けて記載されている。

【0042】

図５（ａ）は、センサ電極の配置図を示しており、縦３０×横１８、合計５４０個のセンサが表示装置に配置されている状態を示している。

【0043】

図５（ｂ）は、ボーダー状にセンサデータを読み出す方法を説明した図であり、センサ部を表示装置の上下左右で４つの領域にブロック化して分割し、さらに、それぞれのブロック内をボーダー状にサブブロック化し、４つの分割領域からサブブロック単位で９個ずつ、９個×４＝３６個のデータを一度に読み出す場合を示している。なお、ボーダー状とは、ブロック化されたそれぞれのセンサ群のうち、水平方向の１ライン分のセンサの集合に相当する。

【0044】

先の図３に示した具体例では、上部における左右のデータを読み出した後、下部における左右のデータを読み出す方法であり、全部で９×２＝１８回のスキャンで全データが読み出されるものであった。

【0045】

これに対して、図５に示した具体例では、上下左右４つの領域から、同時にスキャンデータが検出される方法であり、全部で１５回のスキャンで全データが読み出されることになる。

【0046】

図５（ｃ）は、センサ部から入出力パッドまでの配線の流れを示した図である。配線は、センサ部から左右に集められ、マルチプレクサに接続されている。そして、マルチプレクサは、シフトレジスタ回路によって順次「Ｏｎ」され、「Ｏｎ」された部分のデータが、パッドを介してＲＯＩＣに順次出力される。

【0047】

図３（ｃ）に例示したシフトレジスタ回路は、センター部分に集中配置されている。

【0048】

この図５のように、ボーダー状のサブブロック単位でセンサデータを順次、４ブロック並列に読み出す回路構成とすることで、センサ数５６０個は変えることなく、パッド数およびセンサ配線数を、３６に縮小することができる。

【0049】

図６は、本発明の実施の形態１におけるマルチプレクサ回路とシフトレジスタ回路の具体的な配置例を示した図である。より具体的には、先の図５に示したように、ボーダー状のサブブロック単位でセンサ信号を順次読み出すための具体的な回路構成を示している。

【0050】

Ｈ１ブロックのＶ１〜Ｖ１５までは、パッド１に出力され、Ｈ１ブロックのＶ１６〜Ｖ３０までは、パッドｄ２に出力される。そして、例えば、シフトレジスタ回路の出力ＢＬＫ１が「Ｈｉｇｈ」になると、パッド１〜パッド１８までに、ひとまとまりのデータが出力される。

【0051】

このとき、奇数パッドのデータは、Ｕｐ領域のデータであり、偶数パッドのデータは、Ｄｏｗｎ領域のデータである。

【0052】

上述した本実施の形態１に係るセンサ入出力数低減回路およびセンサ入出力数低減回路を備えた表示装置の特徴を整理すると、以下のようになる。
（１）センサ配線と駆動ＩＣとの間で、パネル基板上にマルチプレクサを実現するＴＦＴを設ける。
（２）ＴＦＴは、同一パネル基板上に作られたシフトレジスタ回路によってＯｎ／Ｏｆｆ駆動される。

【0053】

（３）ＴＦＴのサイズは、ＯＮ抵抗を小さくするため、ＧＷ／ＧＬ比＞１０とする。
（４）シフトレジスタ回路は、１組の極性の異なるＣＬＫ、ＣＬＫＢ信号、センシング開始（Ｓｓｔ）、終了（Ｓｒｓｔ）を指示する信号で駆動される。
（５）シフトレジスタ回路は、センシングの内容に応じて、以下の配置とする。
（５−１）指紋センサ、すなわち、Ｒｅａｄ Ｏｕｔのみを用いる場合：シフトレジスタ回路は、あらかじめ分割されたセンサブロック毎に分散配置される。
（５−２）本願の出願人によるタッチ技術（ＡＩＴ）、すなわち、信号入力とＤａｔａ出力の両方を伴う場合であって、垂直センサ読み出しを行う場合：シフトレジスタ回路は、１つのセンサ毎に分散配置される。
（５−３）本願の出願人によるタッチ技術（ＡＩＴ）、すなわち、信号入力とＤａｔａ出力の両方を伴う場合であって、水平センサ読み出しを行う場合：シフトレジスタ回路は、左右同時活性化ブロック毎に２つ、中央部に配置される。

【0054】

（６）センシングは、それぞれのゲート線活性化後に行われ、１画面終了と同時に、全センサからのデータ読み出しを終える。
（７）センシング時、ビデオ信号のセンサ信号への影響を除くため、ビデオデータ線は、フローティングとする。

【0055】

以上のように、実施の形態１によれば、複数のセンサをブロック化し、ブロック化された２以上の領域について、ストライプ状あるいはボーダー状にサブブロック化された複数のセンサデータを順次、並列に読み出せる回路を、マルチプレクサおよびシフトレジスタを用いて実現している。この結果、以下のような優れた効果を得ることができる。
（効果１）センサ数は減らないため、検知精度維持が可能となる。
（効果２）センサをブロック化し、ブロック内のセンサデータをストライプ状あるいはボーダー状のまとまりとしてサブブロック化し、２以上のブロックを選択し、選択したブロック内のデータをサブブロックの単位で時分割多重して順次読み出せる構成とすることで、センサ内蔵パネルと駆動ＩＣとの間の入出力パッド数を劇的に減らすことができ、駆動ＩＣ面積の縮小化が可能となる。
（効果３）汎用ＩＣ化、多チップ化構成を採用することで、コスト削減が可能となる。

【0056】

なお、上述した実施の形態１では、マルチプレクサ（薄膜トランジスタ）とシフトレジスタによりセンサ入出力数低減回路を構成する場合について説明したが、本発明のセンサ入出力数低減回路は、この構成に限定されるものではない。シフトレジスタがない構成とし、駆動ＩＣからマルチプレクサを時分割駆動するようにして本発明のセンサ入出力数低減回路を実現することも可能であり、同様の効果を得ることができる。

【0057】

また、上述した実施の形態１では、垂直方向の１ライン分であるストライプ状の集合として、あるいは水平方向１ライン分であるボーダー状の集合として、サブブロック化する場合について説明したが、本発明のセンサ入出力数低減回路は、この構成に限定されるものではない。複数ライン分をまとめてサブブロック化することも可能であり、同様の効果を得ることができる。

【符号の説明】

【0058】

Ｍｕｘ マルチプレクサ（薄膜トランジスタ回路）、ＳＲ シフトレジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】