特許 6687392 シリアライザ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6687392

(24)【登録日】2020年4月6日

(45)【発行日】2020年4月22日

(54)【発明の名称】シリアライザ装置

(51)【国際特許分類】

   H04L 7/00 20060101AFI20200413BHJP

   H03M 9/00 20060101ALI20200413BHJP

   H03K 5/00 20060101ALI20200413BHJP

   H03K 5/26 20060101ALI20200413BHJP

【ＦＩ】

   H04L7/00 500

   H03M9/00 200

   H03K5/00 V

   H03K5/26 P

【請求項の数】4

【全頁数】12

(21)【出願番号】特願2016-2722(P2016-2722)

(22)【出願日】2016年1月8日

(65)【公開番号】特開2017-123607(P2017-123607A)

(43)【公開日】2017年7月13日

【審査請求日】2018年12月4日

(73)【特許権者】

【識別番号】399011195

【氏名又は名称】ザインエレクトロニクス株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100110582

【弁理士】

【氏名又は名称】柴田 昌聰

(72)【発明者】

【氏名】藤田 悠介

(72)【発明者】

【氏名】久保 俊一

(72)【発明者】

【氏名】大島 喜信

【審査官】 阿部 弘

(56)【参考文献】

【文献】 特開平０６−２４４７３９（ＪＰ，Ａ）

【文献】 国際公開第２００４／０４０８３５（ＷＯ，Ａ１）

【文献】 特開平０６−１０４７４１（ＪＰ，Ａ）

【文献】 特開２００９−１１８４４９（ＪＰ，Ａ）

【文献】 特開平１０−１０７７８６（ＪＰ，Ａ）

【文献】 特開２０００−３１５１４７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ７／００

Ｈ０３Ｋ ５／００

Ｈ０３Ｋ ５／２６

Ｈ０３Ｍ ９／００

(57)【特許請求の範囲】

【請求項1】

第１クロックに同期して入力されるパラレルデータをシリアライズして当該シリアルデータを第２クロックに同期して出力するシリアライザ装置であって、
入力される前記パラレルデータを、前記第１クロックが指示するタイミングでラッチする第１ラッチ部と、
前記第１ラッチ部によりラッチされて出力されるパラレルデータを、前記第１クロックと同周期の第３クロックが指示するタイミングでラッチする第２ラッチ部と、
前記第２ラッチ部によりラッチされて出力されるパラレルデータを、前記第１クロックと同周期のロード信号が指示するタイミングでラッチして、そのラッチしたデータを前記第２クロックに同期して前記シリアルデータとして出力する変換部と、
前記第２クロックを分周して前記第３クロックを生成する分周部と、
前記第３クロックに基づいて前記ロード信号を生成するロード信号生成部と、
前記第３クロックおよび前記ロード信号の何れかと前記第１クロックとの間の位相差を検出する位相差検出部と、
前記位相差検出部により検出された前記位相差が目標範囲内にない場合に前記分周部における分周動作をリセットするリセット指示部と、
を備えるシリアライザ装置。

【請求項2】

前記位相差検出部は、
前記第１クロックおよび前記第３クロックのうちの一方を入力データとし、前記第１クロックより短い周期のクロックで前記入力データをシフトさせるシフトレジスタと、
前記第１クロックおよび前記第３クロックのうちの他方または前記ロード信号が指示するタイミングで前記シフトレジスタから出力されるデータをラッチするシフトレジスタ出力ラッチ部と、
前記シフトレジスタ出力ラッチ部によりラッチされたデータに基づいて前記位相差を検出する検出部と、
を含む、
請求項１に記載のシリアライザ装置。

【請求項3】

前記位相差検出部は、
前記第１クロックおよび前記第３クロックのうちの一方を入力データとし、前記第１クロックおよび前記第３クロックのうちの他方または前記ロード信号を入力クロックとするフリップフロップと、
前記フリップフロップから出力されたデータに基づいて前記位相差を検出する検出部と、
を含む、
請求項１に記載のシリアライザ装置。

【請求項4】

第１クロックに同期して入力されるパラレルデータをシリアライズして当該シリアルデータを第２クロックに同期して出力するシリアライザ装置であって、
入力される前記パラレルデータを、前記第１クロックが指示するタイミングでラッチするラッチ部と、
前記ラッチ部によりラッチされて出力されるパラレルデータを、前記第１クロックと同周期のロード信号が指示するタイミングでラッチして、そのラッチしたデータを前記第２クロックに同期して前記シリアルデータとして出力する変換部と、
前記第２クロックに基づいて前記ロード信号を生成するロード信号生成部と、
前記ロード信号と前記第１クロックとの間の位相差を検出する位相差検出部と、
前記位相差検出部により検出された前記位相差が目標範囲内にない場合に前記ロード信号生成部におけるロード信号生成動作をリセットするリセット指示部と、
を備えるシリアライザ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シリアライザ装置に関するものである。

【背景技術】

【0002】

シリアライザ装置は、第１クロックに同期して入力されるパラレルデータをシリアライズして、当該シリアルデータを第２クロックに同期して出力する。シリアライザ装置は、ラッチ部および変換部を備える。ラッチ部は、入力されるパラレルデータを第１クロックが指示するタイミングでラッチする。変換部は、ラッチ部によりラッチされて出力されるパラレルデータをロード信号が指示するタイミングでラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する。第２クロックの周期は第１クロックの周期より短い。変換部に与えられるロード信号は、第１クロックと同周期であり、第２クロックに基づいて生成される（特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第７７４６２５１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

シリアライザ装置において、ラッチ部から出力されるパラレルデータを変換部が確実にラッチすることができるように、変換部によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて、第１クロックとロード信号との間の位相差は適正範囲内に設定されることが重要である。

【0005】

ノイズに因る誤動作や温度変化によって第１クロックとロード信号との間の位相差が適正範囲から外れると、シリアライザ装置から出力されるシリアルデータにエラーが生じる。シリアライザ装置から出力されるシリアルデータを受信する受信装置により、その受信したデータのビットエラーレートが大きいことが検出されると、その旨が受信装置から送信側のシリアライザ装置へ通知される。そして、その通知を受けたシリアライザ装置において、第１クロックとロード信号との間の位相差が適正範囲内に回復するようにロード信号生成動作がリセットされる。

【0006】

しかし、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ装置へ通知するシステム構成は、双方向通信を前提とするものであり、また、受信側から送信側のシリアライザ装置への通信が高速であることを前提とするものである。

【0007】

受信側から送信側への通信線が存在しない場合には、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ装置へ通知することができず、シリアライザ装置において第１クロックとロード信号との間の位相差を適正範囲内に回復させることができない。

【0008】

受信側から送信側への通信線が存在していても該通信線が簡易なものであって低速である場合には、ビットエラーレートが大きい旨を受信装置から送信側のシリアライザ装置へ通知するのに長時間を要し、シリアライザ装置において第１クロックとロード信号との間の位相差を適正範囲内に回復させる迄に長時間を要するので、長時間に亘ってビットエラーレートが大きい状態が続くことになる。

【0009】

本発明は、上記問題点を解消する為になされたものであり、簡易な構成で早期にビットエラーレートを低減することができるシリアライザ装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明のシリアライザ装置は、第１クロックに同期して入力されるパラレルデータをシリアライズして当該シリアルデータを第２クロックに同期して出力するシリアライザ装置であって、(1) 入力されるパラレルデータを、第１クロックが指示するタイミングでラッチする第１ラッチ部と、(2) 第１ラッチ部によりラッチされて出力されるパラレルデータを、第１クロックと同周期の第３クロックが指示するタイミングでラッチする第２ラッチ部と、(3) 第２ラッチ部によりラッチされて出力されるパラレルデータを、第１クロックと同周期のロード信号が指示するタイミングでラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する変換部と、(4) 第２クロックを分周して第３クロックを生成する分周部と、(5) 第３クロックに基づいてロード信号を生成するロード信号生成部と、(6) 第３クロックおよびロード信号の何れかと第１クロックとの間の位相差を検出する位相差検出部と、(7) 位相差検出部により検出された位相差が目標範囲内にない場合に分周部における分周動作をリセットするリセット指示部と、を備える。

【0011】

本発明のシリアライザ装置において、位相差検出部は、(1) 第１クロックおよび第３クロックのうちの一方を入力データとし、第１クロックより短い周期のクロックで入力データをシフトさせるシフトレジスタと、(2) 第１クロックおよび第３クロックのうちの他方またはロード信号が指示するタイミングでシフトレジスタから出力されるデータをラッチするシフトレジスタ出力ラッチ部と、(3) シフトレジスタ出力ラッチ部によりラッチされたデータに基づいて位相差を検出する検出部と、を含むのが好適である。

【0012】

また、本発明のシリアライザ装置において、位相差検出部は、(1) 第１クロックおよび第３クロックのうちの一方を入力データとし、第１クロックおよび第３クロックのうちの他方またはロード信号を入力クロックとするフリップフロップと、(2) フリップフロップから出力されたデータに基づいて位相差を検出する検出部と、を含むのも好適である。

【0013】

本発明の他の形態のシリアライザ装置は、第１クロックに同期して入力されるパラレルデータをシリアライズして当該シリアルデータを第２クロックに同期して出力するシリアライザ装置であって、(1) 入力されるパラレルデータを、第１クロックが指示するタイミングでラッチするラッチ部と、(2) ラッチ部によりラッチされて出力されるパラレルデータを、第１クロックと同周期のロード信号が指示するタイミングでラッチして、そのラッチしたデータを第２クロックに同期してシリアルデータとして出力する変換部と、(3) 第２クロックに基づいてロード信号を生成するロード信号生成部と、(4) ロード信号と第１クロックとの間の位相差を検出する位相差検出部と、(5) 位相差検出部により検出された位相差が目標範囲内にない場合にロード信号生成部におけるロード信号生成動作をリセットするリセット指示部と、を備える。

【発明の効果】

【0014】

本発明のシリアライザ装置は、簡易な構成で早期にビットエラーレートを低減することができる。

【図面の簡単な説明】

【0015】

【図1】図１は、第１実施形態のシリアライザ装置１の構成を示す図である。

【図2】図２は、第１実施形態のシリアライザ装置１の動作を説明するタイミングチャートである。

【図3】図３は、位相差検出部１６の第１構成例を示す図である。

【図4】図４は、位相差検出部１６の第２構成例を示す図である。

【図5】図５は、第２実施形態のシリアライザ装置２の構成を示す図である。

【発明を実施するための形態】

【0016】

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【0017】

（第１実施形態）
図１は、第１実施形態のシリアライザ装置１の構成を示す図である。シリアライザ装置１は、第１クロックCLK1に同期して入力されるパラレルデータPar_Dataをシリアライズして、当該シリアルデータSer_Dataを第２クロックCLK2に同期して出力する。第２クロックCLK2の周期は第１クロックCLK1の周期より短い。シリアライザ装置１は、第１ラッチ部１１、第２ラッチ部１２、変換部１３、分周部１４、ロード信号生成部１５、位相差検出部１６およびリセット指示部１７を備える。

【0018】

第１ラッチ部１１は、入力されるパラレルデータPar_Dataを、第１クロックCLK1が指示するタイミングでラッチして出力する。第２ラッチ部１２は、第１ラッチ部１１によりラッチされて出力されるパラレルデータを、第３クロックCLK3が指示するタイミングでラッチして出力する。第３クロックCLK3は第１クロックCLK1と同周期である。第１ラッチ部１１および第２ラッチ部１２それぞれは、例えば、パラレルデータPar_Dataのビット数またはそれ以上の個数のフリップフロップが並列的に配置された構成とすることができる。

【0019】

変換部１３は、パラレルデータをシリアルデータに変換する。変換部１３は、第２ラッチ部１２によりラッチされて出力されるパラレルデータを、ロード信号Loadが指示するタイミングでラッチして、そのラッチしたデータを第２クロックCLK2に同期してシリアルデータSer_Dataとして出力する。ロード信号Loadは第１クロックCLK1と同周期である。変換部１３は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、ロード信号Loadの指示によりパラレルデータをシフトレジスタの各フリップフロップでラッチし、第２クロックCLK2の指示によりシフトレジスタをシフト動作させてシリアルデータSer_Dataを出力することができる。

【0020】

分周部１４は、第２クロックCLK2を分周して第３クロックCLK3を生成する。また、分周部１４は、リセット指示信号RSTnの指示により分周動作をリセットすることができる。分周部１４は、例えば、カウンタを含む構成とし、第２クロックCLK2の指示によりカウンタ動作を行ない、リセット指示信号RSTnの指示によりカウンタ動作をリセットすることができる。分周部１４により生成された第３クロックCLK3は、第２ラッチ部１２、ロード信号生成部１５および位相差検出部１６に与えられる。

【0021】

ロード信号生成部１５は、第３クロックCLK3に基づいてロード信号Loadを生成する。ロード信号生成部１５は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、第３クロックCLK3をシフトレジスタの初段のフリップフロップの入力データとし、第２クロックCLK2（または、第１クロックCLK1より短周期の他のクロック）の指示によりシフトレジスタをシフト動作させて、シフトレジスタの最終段のフリップフロップから出力される信号をロード信号Loadとすることができる。ロード信号生成部１５から出力されるロード信号Loadは、変換部１３に与えられる。

【0022】

位相差検出部１６は、第３クロックCLK3と第１クロックCLK1との間の位相差を検出する。或いは、位相差検出部１６は、ロード信号Loadと第１クロックCLK1との間の位相差を検出してもよい。リセット指示部１７は、位相差検出部１６により検出された位相差が目標範囲内にない場合に分周部１４における分周動作をリセットするためのリセット指示信号RSTnを分周部１４へ出力する。

【0023】

図２は、第１実施形態のシリアライザ装置１の動作を説明するタイミングチャートである。この図には、上から順に、第１ラッチ部１１に入力されるパラレルデータPar＿Data、第１クロックCLK1、第１ラッチ部１１から出力されるパラレルデータ、第２クロックCLK2[0]，CLK2[1]、リセット指示部１７から出力されるリセット指示信号RSTn、第３クロックCLK3、第２ラッチ部１２から出力されるパラレルデータ、ロード信号Load[0]，Load[1]、および、シリアルデータSer_Data[0]，Ser_Data[1]，Ser_Data が示されている。

【0024】

図２では、パラレルデータPar＿Dataを１０ビットデータとしている。また、第２クロックCLK2を二相クロックCLK2[0]，CLK2[1]としている。一方の相の第２クロックCLK2[0]に基づいてロード信号Load[0]およびシリアルデータSer_Data[0]が生成されるものとし、他方の相の第２クロックCLK2[1]に基づいてロード信号Load[1]およびシリアルデータSer_Data[1]が生成されるものとする。

【0025】

シリアライザ装置１には、パラレルデータPar_Data、第１クロックCLK1および第２クロックCLK2が入力される。この図に示されるように、第１クロックCLK1はパラレルデータPar_Dataに同期している。第２クロックCLK2はシリアルデータSer_Dataに同期している。第２クロックCLK2の周期は第１クロックCLK1の周期より短い。第３クロックCLK3およびロード信号Loadは第１クロックCLK1と同周期である。

【0026】

第１クロックCLK1と第３クロックCLK3との間の位相差は、第２ラッチ部１２によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて適正範囲内に設定される。第３クロックCLK3とロード信号Loadとの間の位相差は、変換部１３によるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンに応じて適正範囲内に設定される。

【0027】

第１ラッチ部１１では、入力されたパラレルデータPar_Dataが第１クロックCLK1の立上りエッジのタイミングでラッチされ、そのラッチされたパラレルデータが第２ラッチ部１２へ出力される。第２ラッチ部１２では、第１ラッチ部１１から出力されたパラレルデータが第３クロックCLK3の立上りエッジのタイミングでラッチされ、そのラッチされたパラレルデータが変換部１３へ出力される。

【0028】

変換部１３では、第２ラッチ部１２から出力されたパラレルデータがロード信号Loadの立上りエッジのタイミングでラッチされ、そのラッチされたデータが第２クロックCLK2に同期してシリアルデータSer_Dataとして出力される。

【0029】

分周部１４では、第２クロックCLK2が分周されて第３クロックCLK3が生成される。また、分周部１４では、リセット指示信号RSTnの指示により分周動作がリセットされる。すなわち、リセット指示信号RSTnの立上りエッジがあると、そのタイミングで第３クロックCLK3の立上りエッジが生じるように第３クロックCLK3の位相が調整される。

【0030】

ロード信号生成部１５では、第３クロックCLK3に基づいてロード信号Loadが生成される。第２クロックCLK2の周期をＴとすると、ロード信号Load[0]は、第３クロックCLK3の立上りエッジのタイミングから時間３Ｔ後のタイミングで立下りエッジが生じ、時間４Ｔ後のタイミングで立上りエッジが生じる。ロード信号Load[1]は、第３クロックCLK3の立上りエッジのタイミングから時間３.５Ｔ後のタイミングで立下りエッジが生じ、時間４.５Ｔ後のタイミングで立上りエッジが生じる。

【0031】

位相差検出部１６では、第３クロックCLK3と第１クロックCLK1との間の位相差が検出される。或いは、ロード信号Loadと第１クロックCLK1との間の位相差が検出される。そして、リセット指示部１７では、位相差検出部１６により検出された位相差が目標範囲内にない場合に、第１クロックCLK1の立上りエッジのタイミングから時間３Ｔ後のタイミングで立上りエッジが生じるリセット指示信号RSTnが生成され、このリセット指示信号RSTnが分周部１４へ出力される。

【0032】

図３は、位相差検出部１６の第１構成例を示す図である。第１構成例の位相差検出部１６Ａは、シフトレジスタ３０、シフトレジスタ出力ラッチ部４０および検出部５０を含む。シフトレジスタ３０は、フリップフロップ３１〜３９が直列的に接続されて構成される。シフトレジスタ出力ラッチ部４０、フリップフロップ４１〜４８が並列的に配置されて構成される。検出部５０は、論理反転回路５１および論理積回路５２を含む。

【0033】

フリップフロップ３１の出力データは、次段のフリップフロップ３２の入力データとなるとともに、フリップフロップ４１の入力データとなる。フリップフロップ３２の出力データは、次段のフリップフロップ３３の入力データとなるとともに、フリップフロップ４２の入力データとなる。フリップフロップ３３の出力データは、次段のフリップフロップ３４の入力データとなるとともに、フリップフロップ４３の入力データとなる。フリップフロップ３４の出力データは、次段のフリップフロップ３５の入力データとなるとともに、フリップフロップ４４の入力データとなる。

【0034】

フリップフロップ３５の出力データは、次段のフリップフロップ３６の入力データとなるとともに、フリップフロップ４５の入力データとなる。フリップフロップ３６の出力データは、次段のフリップフロップ３７の入力データとなるとともに、フリップフロップ４６の入力データとなる。フリップフロップ３７の出力データは、次段のフリップフロップ３８の入力データとなるとともに、フリップフロップ４７の入力データとなる。フリップフロップ３８の出力データは、最終段のフリップフロップ３９の入力データとなるとともに、フリップフロップ４８の入力データとなる。最終段のフリップフロップ３９はダミーとして設けられている。

【0035】

論理積回路５２は、フリップフロップ４８の出力データが論理反転回路５１により論理反転されたデータを入力するとともに、フリップフロップ４４の出力データを入力して、これら入力した２つのデータの論理積を表すデータを出力する。

【0036】

シフトレジスタ３０のフリップフロップ３１〜３９それぞれに共通に与えられる入力クロックCLK30として、第１クロックCLK1より短い周期のクロックが用いられ、第２クロックCLK2が用いられるのが好適である。

【0037】

シフトレジスタ３０の初段のフリップフロップ３１の入力データData30として第１クロックCLK1が用いられ、シフトレジスタ出力ラッチ部４０のフリップフロップ４１〜４８それぞれに共通に与えられる入力クロックCLK40として第３クロックCLK3またはロード信号Loadが用いられる。或いは、入力データData30として第３クロックCLK3が用いられ、入力クロックCLK40として第１クロックCLK1またはロード信号Loadが用いられる。

【0038】

このように構成される位相差検出部１６Ａでは、検出部５０の論理積回路５２から出力されるデータは、入力クロックCLK30の周期の分解能で入力データData30の立上りエッジと入力クロックCLK40の立上りエッジとの間の位相差が適正範囲内にあるか否かを表す。

【0039】

なお、シフトレジスタ出力ラッチ部４０と検出部５０との間に選択部を設けて、この選択部により、シフトレジスタ出力ラッチ部４０のフリップフロップ４１〜４８それぞれの出力データのうちから検出部５０に入力させる２つの出力データを選択できるようにすることで、位相差の適正範囲を変更することができる。

【0040】

図４は、位相差検出部１６の第２構成例を示す図である。第２構成例の位相差検出部１６Ｂは、フリップフロップ６０および検出部７０を含む。フリップフロップ６０の入力データData60として第１クロックCLK1が用いられ、フリップフロップ６０の入力クロックCLK60として第３クロックCLK3またはロード信号Loadが用いられる。或いは、入力データData60として第３クロックCLK3が用いられ、入力クロックCLK60として第１クロックCLK1またはロード信号Loadが用いられる。

【0041】

検出部７０は、フリップフロップ６０から出力されたデータに基づいて、入力データData60と入力クロックCLK60との間の位相差が適正範囲内にあるか否かを検出する。すなわち、フリップフロップによるラッチ動作の際のセットアップ・タイムおよびホールド・タイムそれぞれのマージンが十分であれば、フリップフロップから出力されるデータは安定しているので、検出部７０は、フリップフロップ６０から出力されたデータが安定しているか否かを判定することで、位相差が適正範囲内にあるか否かを検出することができる。

【0042】

なお、シリアライザ装置１は、第１構成例の位相差検出部１６Ａおよび第２構成例の位相差検出部１６Ｂの双方を備えて、両者を使い分けてもよい。例えば、パラレルデータPar_Dataのビット数に応じて分周部１４における分周比率が可変である場合（すなわち、第３クロックCLK3の周期が可変である場合）、第３クロックCLK3の周期が短いと、第１構成例の位相差検出部１６Ａではシフトレジスタ３０が複数サイクル分のシフト動作をすることができない場合があるので、第２構成例の位相差検出部１６Ｂを用いるのが好ましい。

【0043】

本実施形態のシリアライザ装置１は、変換部１３から出力されるシリアルデータにおいてビットエラーレートが大きくなると、その旨を直ちに位相差検出部１６による位相差検出結果に基づいて検出することができる。受信側から送信側のシリアライザ装置１への信号線がない場合や、受信側から送信側への通信線が存在していても該通信線が簡易なものであって低速である場合であっても、送信側のシリアライザ装置１が自ら位相差を検出することにより早期にビットエラーレートを低減することができる。

【0044】

また、本実施形態のシリアライザ装置１は、第１ラッチ部１１に加えて第２ラッチ部１２を備えることにより、以下のような効果をも奏する。一般に、シリアライザ装置１を含む送信装置を半導体基板上に形成する場合、シリアライザ装置１のレイアウトはカスタム設計されるが、第１ラッチ部１１より前段の回路のレイアウトはＣＡＤシステムにより自動的に配置配線される。したがって、第１ラッチ部１１に入力されるパラレルデータPar_Dataの遅延が大きくなりがちであり、セットアップが厳しくなる。また、パラレルデータPar_Dataのビット間の遅延のばらつきも大きくなりがちであり、セットアップが厳しい状態でセットアップ・タイムがばらつくと、第１ラッチ部１１からの出力データの遅延も大きくばらつく。その結果、第１ラッチ部１１の出力データとロード信号Loadとの間のタイミングが厳しくなる。第１ラッチ部１１の後段に第２ラッチ部１２を設けることで、第１ラッチ部１１の出力データのタイミングの制約は第３クロックCLK3の立上りエッジのみとなり、タイミングの制約が緩和され得る。

【0045】

（第２実施形態）
図５は、第２実施形態のシリアライザ装置２の構成を示す図である。シリアライザ装置２は、第１クロックCLK1に同期して入力されるパラレルデータPar_Dataをシリアライズして、当該シリアルデータSer_Dataを第２クロックCLK2に同期して出力する。第２クロックCLK2の周期は第１クロックCLK1の周期より短い。シリアライザ装置２は、ラッチ部２１、変換部２３、ロード信号生成部２５、位相差検出部２６およびリセット指示部２７を備える。

【0046】

ラッチ部２１は、入力されるパラレルデータPar_Dataを、第１クロックCLK1が指示するタイミングでラッチする。ラッチ部２１は、例えば、パラレルデータPar_Dataのビット数またはそれ以上の個数のフリップフロップが並列的に配置された構成とすることができる。

【0047】

変換部２３は、パラレルデータをシリアルデータに変換する。変換部２３は、ラッチ部２１によりラッチされて出力されるパラレルデータを、ロード信号Loadが指示するタイミングでラッチして、そのラッチしたデータを第２クロックCLK2に同期してシリアルデータSer_Dataとして出力する。ロード信号Loadは第１クロックCLK1と同周期である。変換部２３は、例えば、複数のフリップフロップが直列的に接続されたシフトレジスタを含む構成とし、ロード信号Loadの指示によりパラレルデータをシフトレジスタの各フリップフロップでラッチし、第２クロックCLK2の指示によりシフトレジスタをシフト動作させてシリアルデータSer_Dataを出力することができる。

【0048】

ロード信号生成部２５は、第２クロックCLK2に基づいてロード信号Loadを生成する。また、ロード信号生成部２５は、リセット指示信号RSTnの指示によりロード信号生成動作をリセットすることができる。ロード信号生成部２５は、例えば、カウンタおよびシフトレジスタを含む構成とし、第２クロックCLK2の指示によりカウンタ動作を行なって分周クロックを生成し、リセット指示信号RSTnの指示によりカウンタ動作をリセットすることができる。また、ロード信号生成部２５は、分周クロックをシフトレジスタの初段のフリップフロップの入力データとし、第２クロックCLK2（または、第１クロックCLK1より短周期の他のクロック）の指示によりシフトレジスタをシフト動作させて、シフトレジスタの最終段のフリップフロップから出力される信号をロード信号Loadとすることができる。ロード信号生成部２５から出力されるロード信号Loadは、変換部２３に与えられる。

【0049】

位相差検出部２６は、ロード信号Loadと第１クロックCLK1との間の位相差を検出する。位相差検出部２６は、第１実施形態における位相差検出部１６と同様の構成とすることができる。リセット指示部２７は、位相差検出部２６により検出された位相差が目標範囲内にない場合にロード信号生成部２５におけるロード信号生成動作をリセットするためのリセット指示信号RSTnをロード信号生成部２５へ出力する。

【0050】

本実施形態のシリアライザ装置２は、変換部２３から出力されるシリアルデータにおいてビットエラーレートが大きくなると、その旨を直ちに位相差検出部２６による位相差検出結果に基づいて検出することができる。受信側から送信側のシリアライザ装置２への信号線がない場合や、受信側から送信側への通信線が存在していても該通信線が簡易なものであって低速である場合であっても、送信側のシリアライザ装置２が自ら位相差を検出することにより早期にビットエラーレートを低減することができる。

【符号の説明】

【0051】

１，２…シリアライザ装置、１１…第１ラッチ部、１２…第２ラッチ部、１３…変換部、１４…分周部、１５…ロード信号生成部、１６，１６Ａ，１６Ｂ…位相差検出部、１７…リセット指示部、２１…ラッチ部、２３…変換部、２５…ロード信号生成部、２６…位相差検出部、２７…リセット指示部、３０…シフトレジスタ、３１〜３９…フリップフロップ、４０…シフトレジスタ出力ラッチ部、４１〜４８…フリップフロップ、５０…検出部、５１…論理反転回路、５２…論理積回路、６０…フリップフロップ、７０…検出部。

【図1】

【図2】

【図3】

【図4】

【図5】