特許 6690950 ＣＭＯＳ出力バッファ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6690950

(24)【登録日】2020年4月13日

(45)【発行日】2020年4月28日

(54)【発明の名称】ＣＭＯＳ出力バッファ回路

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20200421BHJP

【ＦＩ】

   H03K19/0175

【請求項の数】2

【全頁数】7

(21)【出願番号】特願2016-10374(P2016-10374)

(22)【出願日】2016年1月22日

(65)【公開番号】特開2017-130866(P2017-130866A)

(43)【公開日】2017年7月27日

【審査請求日】2018年11月8日

(73)【特許権者】

【識別番号】390009667

【氏名又は名称】セイコーＮＰＣ株式会社

(74)【代理人】

【識別番号】100077986

【弁理士】

【氏名又は名称】千葉 太一

(72)【発明者】

【氏名】佐藤 正敏

【審査官】 工藤 一光

(56)【参考文献】

【文献】 特開平７−２０２６７７（ＪＰ，Ａ）

【文献】 特開２００７−２１４６０５（ＪＰ，Ａ）

【文献】 特開昭６０−２３７７２４（ＪＰ，Ａ）

【文献】 特開平２−２３３０１７（ＪＰ，Ａ）

【文献】 特開平８−６５１４１（ＪＰ，Ａ）

【文献】 特開平２−２６６７１４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ１７／００−１７／７０

Ｈ０３Ｋ１９／００−１９／２３

(57)【特許請求の範囲】

【請求項1】

入力信号が入力すると前記入力信号を反転させ、かつ位相差を有する二つの出力信号を出力する貫通電流防止回路と、前記貫通電流防止回路の各出力信号が各別に入力する各最終段用のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのドレイン同士を接続するとともに出力端子に接続し、前記ＰＭＯＳトランジスタのソースを第１電源に接続し、前記ＮＭＯＳトランジスタのソースを第２電源に接続し、前記貫通電流防止回路の入力端と前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのドレイン同士の接続点とを容量を介して接続し、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタがともにオフの時には、前記入力信号を前記容量を介して出力するよう構成してなることを特徴とするＣＭＯＳ出力バッファ回路。

【請求項2】

前記貫通電流防止回路は、入力信号がそれぞれ入力する二つのＣＭＯＳインバータからなり、これらＣＭＯＳインバータは位相差を有する出力信号を出力すべくなすとともに、互いの入力端同士を接続してなり、前記最終段用のＰＭＯＳトランジスタは、そのゲートを前記各ＣＭＯＳインバータの一方の出力端に接続し、前記最終段用のＮＭＯＳトランジスタは、そのゲートを前記各ＣＭＯＳインバートの他方の出力端に接続してなることを特徴とする請求項１記載のＣＭＯＳ出力バッファ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＣＭＯＳ出力バッファ回路に関し、特に、発生するノイズを減少させたＣＭＯＳ出力バッファ回路に関する。

【背景技術】

【0002】

従来のこの種ＣＭＯＳ出力バッファ回路としては、ＣＭＯＳ出力バッファの最終段用ＰＭＯＳトランジスタと最終段用ＮＭＯＳトランジスタの各前段に、ＣＭＯＳインバータをそれぞれ設け、これら各ＣＭＯＳインバータを構成するＰＭＯＳトランジスタの利得定数比とＮＭＯＳトランジスタの利得定数比を変えることによって、前記最終段用ＰＭＯＳトランジスタのゲートと前記最終段用ＮＭＯＳトランジスタのゲートに入力する電圧の立ち上がりまたは立ち下がりを遅くするよう構成して、ＣＭＯＳ出力バッファ回路の貫通電流を小さくすることにより、消費電流の低減と、ノイズ発生の低減を図ったものが知られている（特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平７−２０２６７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図３は上述の先行技術とほぼ同一の構成を有する従来のＣＭＯＳバッファ回路を示すもので、最終段用のＰＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１０１のソースをVDD電源（３Ｖ電源）に接続し、最終段用のＮＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１０２のソースをVSS電源（接地）に接続する一方、互いのドレインを接続したうえ、出力端子１０３に接続している。ＰＭＯＳ１０１のゲートは、第２ＣＭＯＳインバータ１０４の出力端に接続する一方、ＮＭＯＳ１０２のゲートは、第３ＣＭＯＳインバータ１０５の出力端に接続し、各ＣＭＯＳインバータ１０４，１０５の入力端は第１ＣＭＯＳインバータ１０７の出力端に接続している。第２ＣＭＯＳインバータ１０４と第３ＣＭＯＳインバータ１０５で貫通電流防止回路１０６を構成する。なお、図中の１０８は外部機器等の接続による外部負荷容量、１０９は最終段用のＰＭＯＳ１０１及びＮＭＯＳ１０２のゲート・ドレイン間の寄生容量の一種であるオーバーラップ容量である。

【0005】

そして、第２ＣＭＯＳインバータ１０４を構成するＰＭＯＳとＮＭＯＳの各ゲートのチャンネル幅Ｗとチャンネル長Ｌの比であるＷ／Ｌは、ＰＭＯＳの方がＮＭＯＳよりも大きく設定されている。また、第３ＣＭＯＳインバータ１０５を構成するＰＭＯＳとＮＭＯＳの各ゲートのチャンネル幅Ｗとチャンネル長Ｌの比であるＷ／Ｌは、ＮＭＯＳの方がＰＭＯＳよりも大きく設定されている。そして、第２ＣＭＯＳインバータ１０４と第３ＣＭＯＳインバータ１０５の駆動能力は、各トランジスタのＷ／Ｌの大小によって、第２ＣＭＯＳインバータ１０４の方が大きく設定されている。

【0006】

図４（１）は第１ＣＭＯＳインバータ１０７に入力する１００MHz、３Ｖ振幅の正弦波である入力信号１１０の波形図であり、同図（２）は出力端子１０３から出力された出力信号１１１の波形図である。出力信号１１１は、駆動能力の異なる各ＣＭＯＳインバータ１０４，１０５とＰＭＯＳ１０１及びＮＭＯＳ１０２によって入力信号１１０よりも遅延されたほぼ矩形波となっている。ところが、この矩形波には、図４（２）で理解できるように、その立ち上がり時及び立ち下がり時において、電源電圧（VDD）以上（立ち下がり時）及び電源電圧（VSS）以下（立ち上がり時）の波形歪み（破線で囲んだ部分）が存在する。

【0007】

この波形歪みは、駆動能力の異なるＣＭＯＳインバータ１０４，１０５からなる貫通電流防止回路の位相差を有する出力信号が、最終段用のＰＭＯＳ１０１とＮＭＯＳ１０２に入力することに起因して、最終段用のＰＭＯＳ１０１及びＮＭＯＳ１０２のゲート・ドレイン間のオーバーラップ容量１０９と外部負荷容量１０８の充放電によって発生するものである。そして、この最終出力信号に存在する波形歪みは、高調波成分として、スイッチングノイズの増大や、出力波形に生じるリンギング起因の誤作動を生じさせ、外部回路に悪影響を与えるという不都合がある。また、ノイズにともなう高調波成分の増大は、ＥＭＩ（Electro Magnetic Interference：電磁妨害）対策において、不利な波形を生成する要因ともなる。このように、従来においては、ノイズの低減が不十分であり、これに起因する不都合を解消することはできなかった。

【0008】

本発明は、この不都合を解消して、貫通電流を減少させるとともに、最終出力における波形歪みを抑制して、ノイズを低減した、ＣＭＯＳ出力バッファ回路を提供することを目的とする。

【課題を解決するための手段】

【0009】

前記目的を達成するために、本発明の請求項１に係るＣＭＯＳ出力バッファ回路は、入力信号が入力すると前記入力信号を反転させ、かつ位相差を有する二つの出力信号を出力する貫通電流防止回路と、前記貫通電流防止回路の各出力信号が各別に入力する各最終段用のＰＭＯＳ及びＮＭＯＳを備え、前記ＰＭＯＳと前記ＮＭＯＳのドレイン同士を接続するとともに出力端子に接続し、前記ＰＭＯＳのソースを第１電源に接続し、前記ＮＭＯＳのソースを第２電源に接続し、前記貫通電流防止回路の入力端と前記ＰＭＯＳと前記ＮＭＯＳのドレイン同士の接続点とを容量を介して接続し、前記ＰＭＯＳと前記ＮＭＯＳがともにオフの時には、前記入力信号を前記容量を介して出力するよう構成してなるものである。

【0010】

この構成によると、貫通電流防止回路を介してそれぞれＰＭＯＳ、ＮＭＯＳのゲートに入力する位相差を有する各信号よりも先に、容量を介して前記ＰＭＯＳ、ＮＭＯＳのドレインに入力する信号によって、前記ＰＭＯＳ、ＮＭＯＳの立ち上がり動作、立ち下がり動作がなされる。これにより、前記貫通電流防止回路の位相のずれた出力信号に起因する前記ＰＭＯＳ、ＮＭＯＳのゲート・ドレイン間のオーバーラップ容量と外部負荷容量の充放電によって発生する波形歪みを抑制した最終出力信号が出力される。

【0011】

前記目的を達成するために本発明の請求項２に係るＣＭＯＳ出力バッファ回路は、請求項１の構成において、前記貫通電流防止回路は、入力信号がそれぞれ入力する二つのＣＭＯＳインバータからなり、これらＣＭＯＳインバータは位相差を有する出力信号を出力すべくなすとともに、互いの入力端同士を接続してなり、前記最終段用のＰＭＯＳは、そのゲートを前記各ＣＭＯＳインバータの一方の出力端に接続し、前記最終段用のＮＭＯＳは、そのゲートを前記各ＣＭＯＳインバータの他方の出力端に接続してなるものである。

【0012】

この構成によると、貫通電流防止回路の各ＣＭＯＳインバータを介してそれぞれＰＭＯＳ、ＮＭＯＳのゲートに入力する位相差を有する各信号よりも先に、容量を介して前記ＰＭＯＳ、ＮＭＯＳのドレインに入力する信号によって、前記ＰＭＯＳ、ＮＭＯＳの立ち上がり動作、立ち下がり動作がなされる。これにより、前記貫通電流防止回路の位相のずれた出力信号に起因する前記ＰＭＯＳ、ＮＭＯＳのゲート・ドレイン間のオーバーラップ容量と外部負荷容量の充放電によって発生する波形歪みを抑制した最終出力信号が出力される。

【発明の効果】

【0013】

本発明の出力バッファ回路によれば、貫通電流を防止できるとともに、最終出力信号における波形歪みを抑制してノイズを減少することができるという効果を奏する。

【図面の簡単な説明】

【0014】

【図1】本発明の一実施形態を示す回路図。

【図2】同じく二つのＣＭＯＳインバータへの入力信号と各出力信号及び従来技術と比較した出力端子からの出力信号の波形図。

【図3】従来技術を示す回路図。

【図4】同じく第１ＣＭＯＳインバータへの入力信号と出力端子からの出力信号の波形図。

【発明を実施するための形態】

【0015】

以下、本発明の一実施形態を添付図面に基づいて説明する。図１に示すように、ＣＭＯＳ出力バッファ回路は、入力信号１１が第１ＣＭＯＳインバータ１を介してそれぞれ入力する入力端同士を接続した二つのＣＭＯＳインバータである第２ＣＭＯＳインバータ２及び第３ＣＭＯＳインバータ３からなる貫通電流防止回路４と、第２ＣＭＯＳインバータ２の出力端にゲートが接続された最終段用のＰＭＯＳ５と、第３ＣＭＯＳインバータ３の出力端にゲートが接続された最終段用のＮＭＯＳ６とを備えている。そして、ＰＭＯＳ５とＮＭＯＳ６のドレイン同士を接続するとともに出力端子７に接続し、ＰＭＯＳ５のソースを３Ｖの第１電源（VDD）に接続し、ＮＭＯＳ６のソースを０Ｖの第２電源（VSS）に接続している。出力端子７から出力信号１２が出力される。

【0016】

また、ＰＭＯＳ５とＮＭＯＳ６のドレイン同士の接続点と、第２ＣＭＯＳインバータ２と第３ＣＭＯＳインバータ３の入力端同士の接続点とを、容量８を介して接続している。なお、図中、９はＰＭＯＳ５、ＮＭＯＳ６の各ゲート・ドレイン間のオーバーラップ容量、１０は外部負荷容量である。

【0017】

第２ＣＭＯＳインバータ２を構成する図示していないＰＭＯＳとＮＭＯＳの各Ｗ／Ｌは、ＰＭＯＳのほうが大きく設定されている。また、第３ＣＭＯＳインバータ３を構成する同じく図示していないＰＭＯＳとＮＭＯＳの各Ｗ／ＬはＮＭＯＳのほうが大きく設定されている。そして、第２ＣＭＯＳインバータ２と第３ＣＭＯＳインバータ３の駆動能力は、各トランジスタのＷ／Ｌの大小によって、第２ＣＭＯＳインバータ２の方が大きく設定されている。これによって、第２ＣＭＯＳインバータ２と第３ＣＭＯＳインバータ３の出力信号には位相差が生じる。このため、ＰＭＯＳ５とＮＭＯＳ６がともにオンになることが回避できる。

【0018】

また、第２ＣＭＯＳインバータ２の出力信号が入力するＰＭＯＳ５では、「Ｌ」（オン）から「Ｈ」（オフ）への移行動作は速く、「Ｈ」（オフ）から「Ｌ」（オン）への移行動作は遅くなる。一方、第３ＣＭＯＳインバータ３の出力信号が入力するＮＭＯＳ６では、「Ｌ」（オフ）から「Ｈ」（オン）への移行動作は遅く、「Ｈ」（オン）から「Ｌ」（オフ）への移行動作は速くなる。

【0019】

続いて、本実施形態の動作を説明する。入力信号１１は、１００MHz、３Ｖ振幅の正弦波（図４（１）参照）であり、この入力信号１１は、第１ＣＭＯＳインバータ１で反転されて、図２（１）に示す電圧波形で貫通電流防止回路４に入力する。そして、第２ＣＭＯＳインバータ２と第３ＣＭＯＳインバータ３の各出力は、図２（２）に示すように、各ＣＭＯＳインバータ２，３の駆動能力の相違によって、立ち上がり時間及び立ち下がり時間が異なった、位相差を有する電圧波形（ｂ），（ｃ）で貫通電流防止回路４から反転出力される。各ＣＭＯＳインバータ２，３の各出力の立ち上がり時間及び立ち下がり時間の相違により、ＰＭＯＳ５とＮＭＯＳ６がともにオンになる期間がないため、貫通電流が防止される。

【0020】

図２に示す時間Ｔ１では、ＰＭＯＳ５はオン、ＮＭＯＳ６はオフとなる。そして、時間Ｔ２では、ＰＭＯＳ５はオフとなり、ＮＭＯＳ６はオフを維持するので、図２（３）に示すように、出力信号１２は、第１ＣＭＯＳインバータの出力電圧が容量８を介して降下することにより、緩やかに電圧が降下する。時間Ｔ３では、ＰＭＯＳ５はオフを維持し、ＮＭＯＳ６はオンとなる。そして、時間Ｔ４では、ＰＭＯＳ５は依然としてオフを維持し、ＮＭＯＳ６はオフとなる。このため、時間Ｔ４では、図２（３）に示すように、出力信号１２は、第１ＣＭＯＳインバータの出力電圧が容量８を介して上昇することにより、緩やかに電圧が上昇する。さらに、時間Ｔ５では、時間Ｔ１と同様に、ＰＭＯＳ５はオンとなり、ＮＭＯＳ６はオフを維持する。

【0021】

このように、第１ＣＭＯＳインバータの出力信号は、容量８を介した出力信号の方が、各ＣＭＯＳインバータ２，３を介した位相差を有する出力信号よりも先に、最終の出力信号１２の立ち下がり及び立ち上がりの動作に関与することにより、出力信号１２の立ち下がり及び立ち上がりに生じる各ＣＭＯＳインバータ２，３の出力信号に起因する波形歪みを抑制することができる。

【0022】

図２（３）で理解できるように、破線で示す従来技術の出力信号１１１は、立ち上がりにおいて、VSS（０Ｖ）以下のオーバーシュートに類似した波形歪みが存在し、立ち下がりにおいて、VDD（３Ｖ）以上のオーバーシュートに類似した波形歪みが存在するが、実線で示す本実施形態の出力信号１２では、各波形歪みが減少し、高調波成分が減少している。

【0023】

なお、本発明は上述した実施形態に限定されるものではなく、例えば、貫通電流防止回路４は、二つのＣＭＯＳインバータ２，３を用いたものに限らず、ＣＭＯＳトランスミッションゲートを用いたものでもよい。また、各ＣＭＯＳインバータ２，３は、トランジスタサイズ（ゲート面積）の大小によって、互いの駆動能力が異なるよう構成してもよい。さらに、第１ＣＭＯＳインバータ１は、貫通電流防止回路４の構成によっては設ける必要がない。

【符号の説明】

【0024】

１ 第１ＣＭＯＳインバータ
２ 第２ＣＭＯＳインバータ
３ 第３ＣＭＯＳインバータ
４ 貫通電流防止回路
５ 最終段用のＰＭＯＳ
６ 最終段用のＮＭＯＳ
７ 出力端子
８ 容量
９ オーバーラップ容量
１０ 外部負荷容量
１１ 入力信号
１２ 出力信号

【図1】

【図2】

【図3】

【図4】