特許 6692574 一時記憶バッファ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6692574

(24)【登録日】2020年4月17日

(45)【発行日】2020年5月13日

(54)【発明の名称】一時記憶バッファ装置

(51)【国際特許分類】

   H03M 1/12 20060101AFI20200427BHJP

   H03M 1/66 20060101ALI20200427BHJP

   G06F 3/05 20060101ALI20200427BHJP

【ＦＩ】

   H03M1/12 C

   H03M1/66 C

   G06F3/05 D

   G06F3/05 311A

【請求項の数】18

【全頁数】44

(21)【出願番号】特願2016-38795(P2016-38795)

(22)【出願日】2016年3月1日

(65)【公開番号】特開2017-158004(P2017-158004A)

(43)【公開日】2017年9月7日

【審査請求日】2018年12月7日

(73)【特許権者】

【識別番号】391016358

【氏名又は名称】東芝情報システム株式会社

(74)【代理人】

【識別番号】100090169

【弁理士】

【氏名又は名称】松浦 孝

(74)【代理人】

【識別番号】100074147

【弁理士】

【氏名又は名称】本田 崇

(72)【発明者】

【氏名】岩野 隆

【審査官】 竹内 亨

(56)【参考文献】

【文献】 特表２００１−５０６４４０（ＪＰ，Ａ）

【文献】 特開平８−２６５１５７（ＪＰ，Ａ）

【文献】 国際公開第２０１４／１９１７３２（ＷＯ，Ａ１）

【文献】 特開２０１７−１５８００３（ＪＰ，Ａ）

【文献】 特開平０７−２６２１５９（ＪＰ，Ａ）

【文献】 特表２００５−５１４８０５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００−１／８８

Ｇ０６Ｆ ３／０５

(57)【特許請求の範囲】

【請求項1】

アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部と、
前記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するアナログメモリ部と、
前記アナログメモリ部からアナログデータを取り出し前記処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部と
を具備することを特徴とする一時記憶バッファ装置。

【請求項2】

前記Ａ／Ｄ変換部は、
Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、
サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段と、
前記演算手段により得られるグレイコードをバイナリコードに変換する変換手段と
を具備することを特徴とする請求項１に記載の一時記憶バッファ装置。

【請求項3】

前記Ａ／Ｄ変換部では、
前記演算手段を、テント写像のアナログ演算を１回分行う１回分演算部を複数カスケード接続して構成し、
上流側に位置する１回分演算部の演算結果を次段の１回分演算部へ順送りして演算を行い、
各１回分演算部の出力に基づき所定ビットのＡ／Ｄ変換出力を得ることを特徴とする請求項２に記載の一時記憶バッファ装置。

【請求項4】

前記Ａ／Ｄ変換部では、
前記演算手段を、テント写像のアナログ演算を１回分行う１回分演算部と、該１回分演算部の出力を入力へフィードバックする経路により構成し、
前記１回分演算部の１回演算毎の出力を蓄積するバッファを設け、
前記演算手段において、前記１回分演算部により演算を所定回繰り返して行い、前記バッファから所定ビットのＡ／Ｄ変換出力を得ることを特徴とする請求項２に記載の一時記憶バッファ装置。

【請求項5】

前記Ａ／Ｄ変換部では、
前記１回分演算部は、１ビットまたは２ビット以上の所定ビットを出力することを特徴とする請求項３または４に記載の一時記憶バッファ装置。

【請求項6】

前記Ａ／Ｄ変換部では、
テント写像関数が一次式に定数を掛ける形式の関数であり、
前記１回分演算部には、
前記定数を掛ける演算を行う第１の演算回路と、
前記一次式の演算を行う第２の演算回路と、
前記１回分演算部へ入力された信号を、前記第１の演算回路へ直接導くか、または、前記第２の演算回路を介して前記第１の演算回路へ導くか、経路を切り換えるスイッチ群と、
前記１回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部と
を備えることを特徴とする請求項３乃至５のいずれか１項に記載の一時記憶バッファ装
置。

【請求項7】

前記Ａ／Ｄ変換部では、
第１の演算回路と第２の演算回路は、オペアンプ或いはＮＭＯＳトランジスタにより構成されていることを特徴とする請求項６に記載の一時記憶バッファ装置。

【請求項8】

前記Ａ／Ｄ変換部では、
第１の演算回路と第２の演算回路は、オペアンプ或いはＰＭＯＳトランジスタにより構成されていることを特徴とする請求項６に記載の一時記憶バッファ装置。

【請求項9】

前記Ａ／Ｄ変換部では、
前記１回分演算部には、
所定数を減算する第３の演算回路が備えられていることを特徴とする請求項６乃至８のいずれか１項記載の一時記憶バッファ装置。

【請求項10】

前記Ａ／Ｄ変換部では、
制御部は、比較器を含んで構成されることを特徴とする請求項６乃至９のいずれか１項に記載の一時記憶バッファ装置。

【請求項11】

前記Ｄ／Ａ変換部は、
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換部であり、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段と
を具備し、
前記制御手段は、最終段から初段に向かって順次に関数を特定し、
前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする請求項１乃至１０のいずれか１項に記載の一時記憶バッファ装置。

【請求項12】

前記Ｄ／Ａ変換部では、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、
前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行う
ことを特徴とする請求項１１に記載の一時記憶バッファ装置。

【請求項13】

前記Ｄ／Ａ変換部では、
前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成
されており、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、
最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする請求項１２に記載の一時記憶バッファ装置。

【請求項14】

前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、
前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする請求項１３に記載の一時記憶バッファ装置。

【請求項15】

前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｎ段カスケード接続され、
前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする請求項１３に記載の一時記憶バッファ装置。

【請求項16】

前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、
第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、
前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする請求項１３に記載の一時記憶バッファ装置。

【請求項17】

前記Ｄ／Ａ変換部では、
Ｎが２であり、
一方の逆演算回路がＸｉ＝Ｘｉ＋１／２の計算を行う回路であり、
他方の逆演算回路がＸｉ＝１−（Ｘｉ＋１／２）の計算を行う回路であることを特徴とする請求項１４乃至１６のいずれか１項に記載の一時記憶バッファ装置。

【請求項18】

前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路の出力端には、サンプルホールドアンプまたはコンデンサが設けられていることを特徴とする請求項１４乃至１７のいずれか１項に記載の一時記憶バッファ装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、ディジタルデータをアナログデータとして一時記憶し、記憶したアナログデータを再びディジタルデータに戻して出力する一時記憶バッファ装置に関するものである。

【背景技術】

【0002】

従来、データをアナログ形式で記憶し、ディジタル出力する装置が知られている。例えば、アレイにマルチレベルあるいはアナログ情報を記憶することが特許文献１の特に図５に開示されている。また、特許文献２には、サンプリングゲート１０８の出力をアナログメモリセル１１０に記憶することが開示されている。この特許文献２においては、アナログメモリセル１１０は図５の読み出しＩＣ６４において実装され、アナログメモリセル１１０の出力はアナログ／ディジタル変換器６２によりＡ／Ｄ変換されて用いられる。

【0003】

更に、特許文献３の特に請求項３には、特許文献４の特に請求項１１には、特許文献５の特に請求項５には、信号をアナログ信号として記憶することが開示され、これらは、ディジタル化されて使用される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特表２００２−５１９８０８号公報

【特許文献2】特開２０１５−７６１５号公報

【特許文献3】特開平０９−２４３９９４号公報

【特許文献4】特開平０８−２４１０６２号公報

【特許文献5】特開２００６−７１０１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記のように従来の一時記憶バッファ装置としてはアナログデータとして一時記憶することは行われているものの、それに付随するＡ／Ｄ変換器やＤ／Ａ変換器は大型であり、装置全体が大きくならざるを得なかった。従来のＡ／Ｄ変換器とＤ／Ａ変換器の特徴をまとめて表形式としたものを図１、図２に示す。

【0006】

本発明は、上記のような従来の一時記憶バッファ装置が有する問題点に鑑みてなされたもので、その目的は、比較的小型で高速な一時記憶バッファ装置を提供することである。

【課題を解決するための手段】

【0007】

本発明に係る一時記憶バッファ装置は、アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るＤ／Ａ変換部と、
前記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するアナログメモリ部と、
前記アナログメモリ部からアナログデータを取り出し前記処理ステップを繰り返し実行してディジタルデータを得るＡ／Ｄ変換部とを具備することを特徴とする。

【0008】

本発明に係る一時記憶バッファ装置では、前記Ａ／Ｄ変換部は、
Ａ／Ｄ変換の対象信号をサンプルホールドするサンプルホールド手段と、
サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力する演算手段と、
前記演算手段により得られるグレイコードをバイナリコードに変換する変換手段と
を具備することを特徴とする。

【0009】

本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
前記演算手段を、テント写像のアナログ演算を１回分行う１回分演算部を複数カスケード接続して構成し、
上流側に位置する１回分演算部の演算結果を次段の１回分演算部へ順送りして演算を行い、
各１回分演算部の出力に基づき所定ビットのＡ／Ｄ変換出力を得ることを特徴とする。

【0010】

本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
前記演算手段を、テント写像のアナログ演算を１回分行う１回分演算部と、該１回分演算部の出力を入力へフィードバックする経路により構成し、
前記１回分演算部の１回演算毎の出力を蓄積するバッファを設け、
前記演算手段において、前記１回分演算部により演算を所定回繰り返して行い、前記バッファから所定ビットのＡ／Ｄ変換出力を得ることを特徴とする。

【0011】

本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
前記１回分演算部は、１ビットまたは２ビット以上の所定ビットを出力することを特徴とする。

【0012】

本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
テント写像関数が一次式に定数を掛ける形式の関数であり、
前記１回分演算部には、
前記定数を掛ける演算を行う第１の演算回路と、
前記一次式の演算を行う第２の演算回路と、
前記１回分演算部へ入力された信号を、前記第１の演算回路へ直接導くか、または、前記第２の演算回路を介して前記第１の演算回路へ導くか、経路を切り換えるスイッチ群と、
前記１回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部と
を備えることを特徴とする。

【0013】

本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
第１の演算回路と第２の演算回路は、オペアンプ或いはＮＭＯＳトランジスタにより構成されていることを特徴とする。

【0014】

本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
第１の演算回路と第２の演算回路は、オペアンプ或いはＰＭＯＳトランジスタにより構成されていることを特徴とする。

【0015】

本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
前記１回分演算部には、
所定数を減算する第３の演算回路が備えられていることを特徴とする。

【0016】

本発明に係る一時記憶バッファ装置は、前記Ａ／Ｄ変換部では、
制御部は、比較器を含んで構成されることを特徴とする。

【0017】

本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部は、
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換部であり、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段と
を具備し、
前記制御手段は、最終段から初段に向かって順次に関数を特定し、
前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする。

【0018】

本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、
前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行う
ことを特徴とする。

【0019】

本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、
最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする。

【0020】

本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、
前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする。

【0021】

本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｎ段カスケード接続され、
前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする。

【0022】

本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、
第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、
前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする。

【0023】

本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
Ｎが２であり、
一方の逆演算回路がＸ_ｉ＝Ｘ_ｉ＋１／２の計算を行う回路であり、
他方の逆演算回路がＸ_ｉ＝１−（Ｘ_ｉ＋１／２）の計算を行う回路であることを特徴とする。

【0024】

本発明に係る一時記憶バッファ装置は、前記Ｄ／Ａ変換部では、
前記Ｎ個の逆演算回路の出力端には、サンプルホールドアンプまたはコンデンサが設けられていることを特徴とする。

【発明の効果】

【0025】

本発明によれば、テント写像の演算とテント写像を逆に遡る演算により比較的簡単な構成によって、高速な一時記憶バッファ装置を得ることができる。

【図面の簡単な説明】

【0026】

【図1】従来のＡ／Ｄ変換の特徴をまとめた図。

【図2】従来例に係る各Ｄ／Ａ変換装置の特徴を記述した図。

【図3】本発明に係る第１の本実施形態の一次記憶バッファ装置の構成を示す図。

【図4】テント写像のリターンマップ。

【図5】テント写像の式（１）のｒを横軸とし、Ｘ_ｒ＋１ を縦軸とした時系列を示す図。

【図6】式（２）による４ビットのグレイコードを示す図。

【図7】テント写像からビット列を４ビット分取り出す場合のテントマップイメージを示す図。

【図8】図７に対応する、各初期値Ｘ_０の範囲の値を示す図。

【図9】グレイコードをバイナリ変換する回路の一例を示す図。

【図10】本発明に係る一次記憶バッファ装置のＡ／Ｄ変換部にて用いられるアナログ演算回路の第一の回路例を示す図。

【図11】本発明に係る一次記憶バッファ装置のＡ／Ｄ変換部にて用いられるアナログ演算回路の第二の回路例を示す図。

【図12】本発明に係る一次記憶バッファ装置のＡ／Ｄ変換部の第２の実施形態の要部の詳細構成図。

【図13】本発明の一次記憶バッファ装置に適用される第１の実施形態に係るＡ／Ｄ変換部の構成図。

【図14】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第２の実施形態の構成図。

【図15】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第２の実施形態の動作を示すタイミングチャート。

【図16】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第３の実施形態の構成図。

【図17】図４に示すテント写像から生成された４ビット分のビット列のグレイコード “０１１０” の計算過程を示す図。

【図18】本発明の一次記憶バッファ装置に適用される第１の本実施形態のＤ／Ａ変換部の構成を示す図。

【図19】本発明の一次記憶バッファ装置に適用される第２の本実施形態のＤ／Ａ変換部の構成を示す図。

【図20】本発明の一次記憶バッファ装置に適用されるＤ／Ａ変換部において用いることが可能なバイナリコード／グレイコード変換回路の構成図。

【図21】本発明に係る第３の本実施形態のＤ／Ａ変換部の構成を示す図。

【図22】本発明の一次記憶バッファ装置に適用される第３の本実施形態のＤ／Ａ変換部に用いる逆演算手段の構成を示す図。

【図23】本発明の一次記憶バッファ装置に適用される第３の本実施形態のＤ／Ａ変換部に用いる逆演算回路の要部構成を示す図。

【図24】図２３の逆演算回路のＤＣ解析を行った結果を示す図。

【図25】本発明の一次記憶バッファ装置に適用される第４の本実施形態のＤ／Ａ変換部の構成を示す図。

【図26】本発明の一次記憶バッファ装置に適用される第４の本実施形態のＤ／Ａ変換部の動作を分解能４ビットでシミュレーションした結果の波形図。

【図27】本発明の一次記憶バッファ装置に適用される第５の本実施形態のＤ／Ａ変換部の構成を示す図。

【図28】本発明の一次記憶バッファ装置に適用される第６の本実施形態のＤ／Ａ変換部の構成を示す図。

【図29】本発明の一次記憶バッファ装置に適用されるＤ／Ａ変換部に用いる逆演算手段の構成を示す図。

【図30】図２９の逆演算手段を用いて構成したＤ／Ａ変換部の動作を分解能４ビットでシミュレーションした結果の波形図。

【図31】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第４の実施形態において用いるテントマップイメージを示す図。

【図32】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第４の実施形態の構成図。

【図33】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第５の実施形態において用いるテントマップイメージを示す図。

【図34】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第５の実施形態において得られるグレイコードと変換されたバイナリコード及びそれを反転処理した最終ディジタル値を示す図。

【図35】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第５の実施形態の構成図。

【図36】本発明の一次記憶バッファ装置に適用されるＡ／Ｄ変換部の第５の実施形態の要部構成図。

【図37】図３６の回路についてＤＣ解析を行った結果を示す図。

【図38】本発明に係るＡ／Ｄ変換部の第６の実施形態の構成図。

【図39】本発明に係るＡ／Ｄ変換部の第６の実施形態の要部構成図。

【図40】図３９の回路についてＤＣ解析を行った結果を示す図。

【図41】本発明に係る第１の本実施形態の一次記憶バッファ装置に適用可能なサンプルホールドアンプをＭＯＳトランジスタにより構成した一例を示す図。

【図42】一般的なＤフリップフロップの構成を示す図。

【図43】従来例に係る半導体メモリシステムの構成図。

【図44】図４３の従来例に係る半導体メモリシステムのリードコマンド実行時のタイミングチャート。

【発明を実施するための形態】

【0027】

以下添付図面を参照して本発明に係る一時記憶バッファ装置の実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図３に、一時記憶バッファ装置に係る実施形態の構成図を示す。この一時記憶バッファ装置は、Ｄ／Ａ変換部１００とアナログメモリ部２００とＡ／Ｄ変換部３００とを備える。

【0028】

Ｄ／Ａ変換部１００は、アナログデータに対してテント写像関数による演算を行って得られる演算結果を、所定閾値と比較して所定ビットを得る処理ステップを繰り返し実行して得られるビット数のグレイコードについて、上記繰り返しの各処理ステップと逆の処理を行ってアナログデータを得るものである。

【0029】

アナログメモリ部２００は、上記Ｄ／Ａ変換部により得られたアナログデータを一時記憶するものである。Ａ／Ｄ変換部３００は、上記アナログメモリ部２００からアナログデータを取り出し上記処理ステップを繰り返し実行してディジタルデータを得るものである。

【0030】

本実施形態では、一例として、一次元の反復写像として知られるテント写像の演算をオペアンプにて行い、アナログ電圧値をディジタル値として変換するＡ／Ｄ（アナログ→ディジタル）変換部３００を実現する。

【0031】

テント写像はカオス的性質を持つものとして、一般的に知られている。例えば、傾き２のテント写像において、ある初期値からテント写像演算を行い、写像が０．５以上の値を採ったときにビット”１”を取得し、０．５未満ではビット”０”を取得するものとする。このような取り決めの下で、取りうる初期値の範囲を均等に等分し、初期値を上記等分された各範囲内から始めてビット値を取得すると、各範囲に応じたグレイコードを出力することが知られている（例えば、「奥富秀俊、“テント写像から得られた疑似ランダムビット列に対する初期値推定法の性質について”、２０１２年１月３０日発行、２０１２年暗号と情報セキュリティシンポジウム（ＳＣＩＳ２０１２）、予稿集ＣＤ−ＲＯＭ［２Ｆ３−６］」）。

【0032】

本実施形態では、テント写像の初期値をサンプリングするアナログ電圧値とし、テント写像の演算をオペアンプによるアナログ演算で行い、コンパレータによるビット抽出を行ってグレイコードを取得する。更に、取得したグレイコードに対してバイナリ変換を行い、アナログ電圧値に相当するＡ／Ｄ変換値を得るように構成しても良い。

【0033】

本実施形態のテント写像によるＡ／Ｄ変換部３００では、回路規模を大きくすることなく並列型（フラッシュ型）のような一括変換を実現でき、アナログ演算と同時にエンコードを行う構成となるため、エンコード回路は不要となる。また、本実施形態のテント写像によるＡ／Ｄ変換部３００は、逐次比較型Ａ／Ｄ変換回路のようにサンプリングした電圧値を保持しておく必要がなく、Ｄ／Ａ変換回路も不要であるなどの様々な優位性を備えている。更に、本実施形態のＡ／Ｄ変換部３００の回路規模はテント写像の反復演算を行う構成で主に決定され、より理想的な計算精度をもつアナログ演算回路を採用すれば、高い分解能を持つことができる。即ち、本実施形態によって小規模で高速なＡ／Ｄ変換部３００を得ることができる。

【原理】

【0034】

まず、実施形態に係るＡ／Ｄ変換の原理を説明する。
［Ｉ］テント写像について
テント写像は以下の式（１）で定義される。

【0035】

【数1】

【0036】

テント写像のリターンマップを図４に示し、更に、式（１）のｒを横軸とし、Ｘ_ｒ＋１を縦軸とした時系列を図５に示す。図４はテント写像の幾何学的イメージであり、Ｘ_ｒが０．５未満の場合、２Ｘ_ｒ の演算を実行し、０．５以上の場合、２（１−Ｘ_ｒ）の演算を実行し、値域となる区間［０，１］を反復して写像を行うことによって得られる。図４は、初期値Ｘ_０＝０．１２３とした場合であり、Ｘ_４＝０．０３２までの例を載せている。

【0037】

本実施形態では、式（１）の演算を実行するアナログ演算回路を用い、Ａ／Ｄ変換部３００を構成する。Ａ／Ｄ変換のディジタル値は図５に示すように、０．５未満の場合にはビット”０”を、０．５以上の場合にはビット”１”を抽出する処理を継続する。

【0038】

［ＩＩ］グレイコードの生成について
グレイコードは２進数において、前後に隣接する符合のハミング距離が常に１となる特徴をもつ、ディジタル回路用の数値符号として知られている。
グレイコードは以下の式（２）により変換する。ここで”ｂ”は２進数ビット列になる。

【0039】

【数2】

【0040】

式（２）よる４ビットのグレイコードを図６に示す。

【0041】

次に、テント写像によるグレイコードの生成について説明する。
テント写像において採り得る初期値の領域を均等に分割し、各領域内の値であれば、どれでもよく初期値を決め、テント写像演算を行い、写像が０．５以上の値を採ったときにビット”１”を取得し、０．５未満の値を採ったときにビット”０”を取得し、取得されたビット値を連続してビット列を取得すると、各範囲に対応するグレイコードが出力される。

【0042】

ここで例として、初期値 Ｘ_０ の領域を１６分割し、各領域内より初期値Ｘ_０を選択し、上記のルールにてテント写像からビット列を４ビット分取り出す場合のテントマップイメージが、図７になる。図７に対応する、各初期値Ｘ_０の範囲の値を図８に示す。図８に示すように、各初期値Ｘ_０の範囲からテント写像の最上位ビットを連続して取った場合、式（２）によるグレイコードと同じコードが出力される。

【0043】

初期値Ｘ_０は、図８で示した範囲内ならばどの値をとってもよく、各範囲に応じたグレイコードをテント写像の反復を行うことで出力できる。グレイコードをバイナリ変換することによって、元のバイナリのビット列を得ることができる。グレイコードをバイナリ変換する回路を図９に示す。グレイコードとバイナリ変換のビット列の関係は図６になる。

【0044】

ここで、テント写像の演算により得られたビット列がグレイコードと一致しているかを、式を追跡して確かめることにする。
グレイコードに変換する前の任意のｎビット分のビット列

【0045】

【数3】

【0046】

を与える。ｉは各ビット桁とする。
グレイコードのビット列をＧ_ｉとすると式（２）より、グレイコードの各ビット桁は

【0047】

【数4】

【0048】

で表現される。
テント写像Ｘ_ｒのビット列を、写像の回数（ラウンド）をｒ、ビット桁をｉとしてＴ_ｒ，ｉとする。
テント写像から得られる写像毎の最上位ビット桁Ｔ_ｒ，ｎの値は、以下のようにグレイコードと等価に

【0049】

【数5】

【0050】

となるはずであるが、写像毎の最上位ビット桁Ｔ_ｒ，ｎと、グレイコードの各ビット桁Ｇ_ｉが等しくなっているかを確かめる。

【0051】

初期値Ｘ_０は、図８に示した各範囲の中間の値から取得した場合を考えて（例えば “ｎ＝４”において、テント写像では図７の第１番目の区間の場合、中間の値は“０．０３１２５（０．００００１）_２“となる）、初期値Ｘ_０とすると、任意の初期値Ｘ_０小数点以下のビット列は

【0052】

【数6】

となる。ここで

以外（

)は (3)と同じビット列である。
以下より、テント写像の１回ずつの演算結果Ｘ_ｒについて、各最上位ビットＴ_r,nについて検証する。

【0053】

初期値Ｘ_０（ｒ＝０）
初期値Ｘ_０の最上位ビットは

【0054】

【数7】

【0055】

となり、グレイコードの最上位ビットＧ_ｎと一致する。

【0056】

１回の写像Ｘ_１（ｒ＝１）
写像Ｘ_ｒが０．５以上の場合の計算結果を考慮すると、最上位ビットｂ_ｎが”１”の場合は１−Ｘ_ｒの操作を行う必要がある。その場合は１の補数（ビット反転）に１を加える操作を行う。
反転を考慮したビット列をα_１，ｉとすると、

【0057】

【数8】

【0058】

となる。
最後に、２Ｘ_ｒ或いは２（１−Ｘ_ｒ）の演算はβ_１，ｉを１ビット右シフトするため、１回目のテント写像を行ったＸのビットの並びＴ_１，ｉは

【0059】

【数9】

【0060】

となり、式（５）が成り立ち、１回のテント写像の最上位ビットはグレイコードの最上位から２つ目のビットと等しくなることがわかる。

【0061】

２回の写像Ｘ_２（ｒ＝２）
Ｔ_１，ｉ（最上位ビット）が１の場合、反転を考慮したビット列をα_２，ｉとすると

【0062】

【数10】

【0063】

【数11】

【0064】

となり、ラウンドごとに下位ビットは左１ビットずつシフトしてゆく構造となる。
これらからテント写像より出力された最上位ビットの列は、グレイコード変換したビット列と同じであることが確かめられ、以下の関係にあることが導かれる。

【0065】

【数12】

【0066】

任意の値Ｘ_０（ｂ_０，ｉ）から、テント写像の最上位ビット“Ｔ_ｒ，ｎ”を順番に出力したものと、グレイコードによって変換された値は一致する。

【0067】

以上はディジタル演算で確かめたが、本実施形態では、ディジタルサンプリングするアナログ電圧値をテント写像の初期値Ｘ_０とし、アナログ演算回路によりテント写像の計算を行い、コンパレータでグレイコードを取り出して図９に示す回路によりバイナリ変換を行うことで、ディジタル値を取得する。

【0068】

［ＩＩＩ］テント写像の演算を行うアナログ演算回路
テント写像の演算は、オペアンプを使用したアナログ演算で行う。
写像Ｘ_ｒを電圧値として、０．５［Ｖ］未満の場合には、図１０に示したオペアンプ３０による非反転増幅回路のアナログ演算にて、Ｘ_ｒ＋１＝２Ｘ_ｒの演算を行い、Ｘ_ｒが０．５［Ｖ］以上の場合には図１１のオペアンプ３１による反転増幅回路で、１−Ｘ_ｒの計算を実行した後、図１０の非反転増幅回路にてＸ_ｒ＋１＝２（１−Ｘ_ｒ）の演算を行う。ここで図１１のオペアンプ３１による反転増幅回路は抵抗の比が１対１（増幅率は１）となっており、レファレンス電圧は０．５［Ｖ］のため、０．５［Ｖ］を境に折り返すようにして、１−Ｘ_ｒの演算を行う。注意点として、反転増幅回路は負帰還型であり、前の回路に電流が生じることで影響を及ぼすため、抵抗素子の抵抗値（Ω）を高抵抗にすることが望ましい。

【0069】

図１２に、式（１）のテント写像の１回分の演算を行う回路図を示す。図１２に示すように、始めにＸ_ｒの電圧値が、０．５［Ｖ］未満か或いは０．５［Ｖ］以上かによってコンパレータ２４がＬｏｗあるいはＨｉｇｈレベルを出力し、クロック信号がＨｉｇｈ状態となったとき、どちらも入力がＨｉｇｈ状態となるＡＮＤ回路の出力がＨｉｇｈになり、アナログスイッチＳＷ１かＳＷ２が選択され、どちらかの導通を行う。この図１２の回路については、後に詳細に説明する。

【0070】

スイッチＳＷ１が選択された場合、Ｘ_ｒ＋１＝２Ｘ_ｒの演算が行われ、電圧レベルＸ_ｒ＋１を出力する。スイッチＳＷ２が選択された場合は、１−Ｘ_ｒの演算を反転増幅回路（図１１）によって行い、その後、非反転増幅回路（図１０）にてＸ_ｒ＋１＝２（１−Ｘ_ｒ）の演算を行い、電圧レベルＸ_ｒ＋１を出力する。出力された電位レベルが、テント写像１回の演算結果となり、この演算結果の電位レベルを再び入力値として、テント写像の反復演算（図１２）を継続する。

【0071】

図１３に本発明の第１の実施形態に係るＡ／Ｄ変換部３００の構成図を示す。このＡ／Ｄ変換回路は、サンプルホールド手段１１、演算手段１２、変換手段１３を備える。サンプルホールド手段１１は、Ａ／Ｄ変換の対象信号（アナログ信号）をサンプルホールドするものである。演算手段１２は、サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。既に説明した通り、アナログ信号の初期値に対しテント写像のアナログ演算を行い、演算結果が採り得る値（上記例では、「１」）の１／２である「０．５」を閾値として比較器により比較を行うことでグレイコードが得られる。変換手段１３は、演算手段により得られるグレイコードをバイナリコードに変換するものであり、適宜採用される。この第１の実施形態によって、アナログ信号を適切にディジタル信号に変換することができる。

【0072】

図１４に、第２の実施形態に係るＡ／Ｄ変換部３００の構成図を示す。この第２の実施形態は、一括型と称することができ、クロック信号のＨｉｇｈエッジをトリガとしてＨｉｇｈエッジを受けるたびに、一括でＡ／Ｄ変換（標本化・量子化・符号化）を行う回路構成となっている。このＡ／Ｄ変換部３００は、４ビットの分解能を有するために、テント写像のアナログ演算を１回分行う１回分演算部であるテント写像演算回路１（１−１〜１−３）を３回路カスケード接続して構成される。１回分演算部であるテント写像演算回路１の数は、分解能に応じて変更される。最終段のテント写像演算回路１−３の出力は比較器ＣＭＰに与えられる。

【0073】

テント写像演算回路１−１〜１−３のグレイコード端子Ｇからの出力と比較器ＣＭＰの出力は、バイナリ変換回路３へ与えられて、バイナリ変換回路３ではグレイコードをバイナリコードへ変換する処理が行われる。バイナリ変換回路３の出力は出力バッファ４に保持されて、ここから出力される。バイナリ変換回路３と出力バッファ４は、必要に応じて採用されるもので、必須の構成でないことは前述の通りである。

【0074】

１回分演算部であるテント写像演算回路１は、図１２に示すように構成される。即ち、テント写像演算回路１は、制御部２１、第１の演算回路であるアナログ演算回路２２、第２の演算回路であるアナログ演算回路２３、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路へ直接導くか、または、上記第２の演算回路であるアナログ演算回路２３を介して上記第１の演算回路であるアナログ演算回路２２へ導くか、経路を切り換えるスイッチ群である。

【0075】

制御部２１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部２１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）２４と、コンパレータ２４の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路２５により構成される。ここでは、論理回路２５は、インバータ２５ａ、ＡＮＤゲート２５ｂ、２５ｃ、ＯＲゲート２５ｄにより構成されている。スイッチＳＷ１、ＳＷ２の切り替えタイミングはコンパレータ２４の出力がＨｉｇｈかＬｏｗに確定した後に行うため、入力クロック信号に遅延回路を設けることで切り替えの同期を取ることができる。

【0076】

本実施形態では、テント写像関数が一次式に定数を掛ける形式の関数であるため、アナログ演算回路２２を、上記定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路２３を、上記一次式の演算を行う第２の演算回路として構成している。

【0077】

アナログ演算回路（第１の演算回路）２２は、図１０に示したオペアンプ３０による非反転増幅回路のアナログ演算にて入力信号Ｘ_ｒまたは１−Ｘ_ｒに定数２を掛ける演算を行う。

【0078】

アナログ演算回路（第２の演算回路）２３は、反転増幅回路であり、抵抗の比が１対１（増幅率は１）となっており、入力信号Ｘ_ｒを１−Ｘ_ｒとする一次式の計算を行う。

【0079】

以上の通りに構成された第２の実施形態に係るＡ／Ｄ変換部３００は、次の通りに動作する。変換対象のアナログ信号は、スイッチＳＷ１を介してサンプルホールドアンプ２へ与えられる。また、サンプルホールドアンプ２の出力は、スイッチＳＷ２を介してテント写像演算回路１−１へ与えられている。クロック信号がＬｏｗ状態にあるとき、スイッチＳＷ１が導通状態、スイッチＳＷ２が非導通状態にあり、サンプルホールドの出力の電圧レベルは入力のアナログ信号と常に同期している。次にクロック信号がＨｉｇｈ状態になることで、スイッチＳＷ１が非導通状態に遷移され、その時の電圧レベルがサンプリングされ保持される。

【0080】

サンプルホールドアンプ２によりサンプリングされた電圧レベルは、スイッチＳＷ２が導通状態になると、テント写像の初期値Ｘ_０として、テント写像演算回路１−１に与えられ、演算結果Ｘ_１が出力される。演算結果Ｘ_１は入力値として、次のテント写像演算回路１−２に与えられる。一方、テント写像演算回路１−１のコンパレータ２４によって、０．５以上かまたは０．５未満かの判別により得られた信号が論理回路２５へ出力され、ＯＲゲート２５ｄの出力クロック信号のＨｉｇｈ状態がテント写像演算回路１−２へ送られる。このような繰り返しの動作が分解能のビット分のテント写像演算回路１−１〜１−３において行われ、テント写像の演算が行われていく。

【0081】

テント写像演算回路１−１〜１−３による演算結果の各Ｘ_ｒ＋１は、それぞれが内蔵する０．５以上か０．５未満の判別を行うコンパレータ２４によって１か０かに分別されることで、グレイコードが生成される最終段のテント写像演算回路１−３の出力は比較器ＣＭＰに与えられ、閾値０．５［Ｖ］と比較されてグレイコードとされる。グレイコードはバイナリ変換回路３を介してバイナリコードとされ、最終的に出力バッファ４からディジタル値を得ることができる。

【0082】

バイナリ変換回路３は、図９に示すように３つの排他的論理和回路により構成される。最上位側の排他的論理和回路は、ＭＳＢと第２桁目の排他的演算を行い、２番目の排他的論理和回路は、最上位側の排他的論理和回路の出力と第３桁目の排他的演算を行い、３番目の排他的論理和回路は、２番目の排他的論理和回路の出力と第３桁目の排他的演算を行う。

【0083】

図１５は、図１４に示した第２の実施形態に係るＡ／Ｄ変換部３００の動作時における各部の信号波形の遷移を示すタイミングチャートである。クロック信号のＨｉｇｈエッジを受けるたびに、その時点のアナログ信号の電圧値をテント写像の初期値Ｘ_０として、サンプルホールドアンプ２により取り込まれ、テント写像演算回路１−１〜１−３においてテント写像の演算が一括で行われる。演算の結果、テント写像演算回路１−１〜１−３のＶｏｕｔからアナログ電圧値として出力された各電圧レベルをＸ_１，Ｘ_２，Ｘ_３として示している。

【0084】

各アナログ電圧値Ｘ_０，Ｘ_１，Ｘ_２，Ｘ_３は、テント写像演算回路１−１〜１−３内のコンパレータ２４と図１４に示すコンパレータＣＭＰにより０．５［Ｖ］以上か０．５［Ｖ］未満かにより１と０とに峻別されたグレイコードとして出力され、バイナリ変換回路３によるバイナリ変換を経て、最終的に図１４と図１５にＯＵＴ０，ＯＵＴ１，ＯＵＴ２，ＯＵＴ３として示したディジタル値とされて出力される。

【0085】

図１５では、１回目のクロック信号のＨｉｇｈエッジによる一連のＡ／Ｄ変換が、テント写像の初期値Ｘ_０＝０．１５［Ｖ］によって実行された例を示している。テント写像演算回路１−１〜１−３によるテント写像の結果として、Ｘ_０＝０．１５［Ｖ］，Ｘ_１＝０．３０［Ｖ］，Ｘ_２＝０．６０［Ｖ］，Ｘ_３＝０．８０［Ｖ］の電圧レベルが出力されている。この電圧レベルを受けて、テント写像演算回路１−１〜１−３内のコンパレータ２４と図１４に示すコンパレータＣＭＰによりグレイコード（０ ０ １ １）が出力され、図９のバイナリ変換回路３により、最終的にディジタル出力（００１０）が出力されている。

【0086】

２回目のクロック信号のＨｉｇｈエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値Ｘ_０＝０．４８［Ｖ］が取り込まれ、３回目のクロック信号のＨｉｇｈエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値Ｘ_０＝０．７９［Ｖ］が取り込まれ、２回目のクロック信号のＨｉｇｈエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値Ｘ_０＝０．６３［Ｖ］が取り込まれ、それぞれの回において前述の通りの動作によりグレイコードが得られ、更にバイナリコードが得られることが図１５により示されている。

【0087】

図１５中に示されている”遅延”は、図１２のサンプリングするクロックが遅延回路により遅延された時間に該当している。クロック信号がＬｏｗになった場合は、全てのスイッチＳＷ１、ＳＷ２が非導通状態とされるため、各電圧レベルＸ_ｒ＋１（図１４と図１５に示したＸ_０，Ｘ_１，Ｘ_２，Ｘ_３）は、リセットされた状態になる。

【0088】

なお、ここでは基準電圧を１［Ｖ］としているが、例えば基準電圧を１０［Ｖ］とした場合、コンパレータの閾値は５［Ｖ］となり、５［Ｖ］以上か未満で判定がされることになる。このように、基準電圧やコンパレータの閾値は、実装環境によって基準電圧を任意に設定してよい。

【0089】

この一括型の第２の実施形態に係るＡ／Ｄ変換部３００は、１回のクロックでＡ／Ｄ変換を終了させるといった点で、従来のＡ／Ｄ変換回路として並列型（フラッシュ型）、またはパイプライン型に相当する。従来の並列型（フラッシュ型）では分解能が２５６階調の８ビットの場合、コンパレータ（オペアンプ）を２５５（＝２^８−１）個必要とする。これに対して、第２の実施形態に係るＡ／Ｄ変換部３００では、図１４に示す４ビットで段数に応じてテント写像演算回路１が３個であるので、８ビットではテント写像演算回路１が７個で済むことが分かる。１つのテント写像演算回路１にはオペアンプが３個含まれており、８ビット分の回路設計には、３ｘ７＝２１個のオペアンプに、サンプルホールドと最後のコンパレータの２個を追加すると実質２３個となることが分かる。

【0090】

更に分解能１６ビットの回路を考えると、従来の並列型（フラッシュ型）は必要とするコンパレータ（オペアンプ）が６５５３５（＝２^１６−１）個になるのに対し、本実施形態による構成では１５段となるため、３ｘ１５＋２＝４７個程度で一括変換が構成可能であることが分かる。また、並列型（フラッシュ型）Ａ／Ｄ変換回路では、各抵抗による分圧が閾値電圧として入力され、アナログ入力の電圧レベルとの区分けによるコンパレータ群による量子化後に、符号化のためのエンコード回路が必要であるが、テント写像による方式では、０．５以上か、０．５未満かでコンパレータによる１／０ビット抽出を行い、アナログ演算と同時にエンコードを行える性質のため、エンコード回路は不要となる。

【0091】

図１６に、第３の実施形態に係るＡ／Ｄ変換部３００の構成図を示す。この第３の実施形態は、反復型と称することができ、クロック信号のＨｉｇｈエッジを受け、１回のテント写像の演算を行い、Ｌｏｗエッジにより演算結果の電圧レベルをサンプルホールドアンプ３８で保持し、次のクロック信号のＨｉｇｈエッジを受けて２回目のテント写像の演算を行う。以下同様にクロック信号のＨｉｇｈエッジを受けてテント写像の演算を行うもので、１クロックに１ビットずつ繰り返し連続してグレイコードを抽出するタイプである。

【0092】

第３の実施形態に係るＡ／Ｄ変換部３００は、サンプルホールドアンプ３８、テント写像演算回路１、レジスタ３２、スイッチＳＷ０、ＳＷ１、ＳＷ２、制御部５を備えている。スイッチＳＷ０は、Ａ／Ｄ変換対象のアナログ入力信号をサンプルホールドアンプ３８の入力端子に導く経路に設けられ、スイッチＳＷ１は、サンプルホールドアンプ３８の出力をテント写像演算回路１の入力端子に導く経路に設けられ、スイッチＳＷ２は、テント写像演算回路１の出力信号をサンプルホールドアンプ３８の入力端子に導く経路に設けられる。

【0093】

制御部５は、スイッチＳＷ０、ＳＷ１、ＳＷ２の開閉制御を行う制御部である。制御部５は、第３の実施形態に係るＡ／Ｄ変換回路の分解能をＮビットとした場合、最初のアナログ信号のサンプリングは、クロック信号のＬｏｗエッジを受けてスイッチＳＷ０を導通状態とし、アナログ信号をサンプルホールドアンプ３８へ取り込む。次に制御部５は、クロック信号のＨｉｇｈエッジでスイッチＳＷ０を非導通状態とし、スイッチＳＷ１を導通状態として、サンプルホールドされた電圧レベルを、テント写像演算回路１へ転送する。クロック信号における２回目からは、そのＬｏｗエッジでスイッチＳＷ２を導通状態（スイッチＳＷ１は非導通状態）とし、ＨｉｇｈエッジでスイッチＳＷ１を導通状態（スイッチＳＷ２は非導通状態）とする制御を行い、テント写像演算回路１によるテント写像の演算結果の電圧レベルをサンプルホールドアンプ３８に送り、以降”Ｎ−１“回繰り返しテント写像演算回路１においてテント写像の演算を行う。また、テント写像演算回路１内のコンパレータ２４によって抽出されグレイコード端子Ｇから出力されたグレイコードは１ビットずつレジスタ３２に蓄積されて、Ｎビット分蓄えられた時点で、バイナリ変換回路３へと転送されて変換がなされ、出力バッファ４を介し、最終的にディジタル値を得るように制御が行われる。このような動作を１セットとして繰り返し動作が行われ、Ｎビットずつの取得が可能である。

【0094】

この第３の実施形態に係るＡ／Ｄ変換部３００は、第２の実施形態に係るＡ／Ｄ変換部３００（一括型）に比べて時間を要するが、１回分のテント写像回路（テント写像演算回路１）が１つで済むため、オペアンプの個数としては４個となり、面積削減になる。回数の点では逐次比較型に近くなる。

【0095】

従来の逐次比較型ではＤ／Ａ変換回路を搭載するため、分解能を大きくするほど回路規模も大きくなる、といった問題があった。逐次比較型との違いとして、この第３の実施形態に係るＡ／Ｄ変換部３００は、一連のディジタル変換が終了するまで、初期電圧値をサンプルホールドアンプ３８で保つ必要がなく、Ｄ／Ａ変換回路がいらない（コンパレータのレファレンス電圧が０．５［Ｖ］のみでよい）ことが利点である。

【0096】

図３の一次記憶バッファ装置の実施形態に用いられるＤ／Ａ変換部１００は、テント写像の演算より出力される上記グレイコードの値を基にして、逆に写像をたどることで初期値Ｘ_０の範囲を求める構成とすることができる。

【初期値Ｘ０範囲の算出方法】

【0097】

Ｄ／Ａ変換部１００の実施形態では、例として、テント写像から生成された４ビット分のビット列のグレイコードが、“０１１０”であったとする。ここで取得したビット列からテント写像の計算過程は、図１７のようである。

【0098】

テント写像から生成される上記グレイコードビット列が図１７における右側の矢印に示すように、上から順に生成されたとする。そのときに選択された写像式は、“○”と“×”で表した、“○”側の式を必ず実行して遷移していることが分かる。テント写像の最後の解 “Ｘ_４”から考えると写像Ｘ_ｉの値域は閉区間［０，１］のため、“０≦Ｘ_４≦１”の範囲のいずれかに必ず含まれている。

【0099】

即ち、Ａ／Ｄ変換は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係の不等式を用いてグレイコードを発生させるようにしたものである。そして、本実施形態のＤ／Ａ変換装置は、Ａ／Ｄ変換によって発生される上記グレイコードを、アナログデータに変換するものである。

【0100】

“Ｘ_４ ”を生成した式（関数）は、グレイコードのビット列が“０”であることから、関数“Ｘ_４＝２Ｘ_３”が実行されていることが特定され、“Ｘ_３”はどの範囲であるのか、不等式を得ると、

【数13】

となり、この範囲から必ず“Ｘ_３”が計算されていることが判る。

【0101】

次に“Ｘ_３”について考察すると、グレイコードのビット列が“１”であるから、関数“Ｘ_３＝２（１−Ｘ_２）”が選択されたことが分かる。これを不等式“０≦Ｘ_３≦０．５”に代入すると、

【数14】

から、“Ｘ_２”の範囲を絞ることができる。

【0102】

同様にして、次のグレイコードのビット列が“１”であるから、関数“Ｘ_２＝２（１−Ｘ_１）”が選択されたことが特定され、“Ｘ_１”の範囲は、

【数15】

となる。

【0103】

最後に初期値“Ｘ_０”の範囲は、グレイコードのビット列“０”より、関数“Ｘ_１＝２Ｘ_０ ”が選択されたことが特定され、“Ｘ_０”の範囲は、

【数16】

となる。

【0104】

以上により、初期値“Ｘ_０”は０．２５から０．３１２５の範囲内のいずれから始まっていたことが分かり、これは図８の「丸５」の範囲に該当し、この範囲内の初期値“Ｘ_０”について、テント写像式（１）を実行しグレイコードを生成すると必ず、“０１１０”が得られることを示している。なお、初期値Ｘ_０の境界については、厳密には上限の値を含まず、図８の「丸５」のように“０．２５≦Ｘ_０＜０．３１２５”となる。Ｄ／Ａ変換装置として、不等式の範囲の値をアナログデータとして出力することになる。

【0105】

上記の通り、第１の本実施形態のＤ／Ａ変換装置は、まず、第ｎ（１以上の整数であり、この実施形態では４である。）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理（図１８のＡ１）を行う。

【0106】

次に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算に適用することにより第ｎ−１段目演算結果を得ると共に、上記第ｎ段目演算結果が満たすべき不等式に基づき、上記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理（図１８のＡ２）を行う。

【0107】

次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理（図１８のＡ３）を行う。

【0108】

更に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算に適用することにより第ｎ−２段目演算結果を得ると共に、上記不等式検出処理に得られた不等式に基づき、上記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理（図１８のＡ４）を行う。

【0109】

以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と不等式検出処理とを繰り返して、最終的に得られた不等式の範囲の値をアナログデータとして出力（図１８のＡ５）する。

【0110】

上記の実施形態を、式（１１）の写像関数の逆演算という考え方による実施形態として説明する。

【数17】

これらを式（１１）のテント写像をさかのぼるイメージを数式化すると、グレイコードのビット列を
｛ｂ_０，ｂ_１，…，ｂ_ｉ，…，ｂ_ｎ−１｝として、以下の式（１２）で表現できる。

【数18】

【0111】

ここで、グレイコードのビット数はｎで、“Ｘ_ｎ”の最小値と最大値は“０≦Ｘ_ｎ≦１”から始められるため、最初（ｉ＝ｎ−１）で、上記不等式の“Ｘ_ｎ ”の右辺は“Ｘ_ｎ＝１ ”とし、左辺は“Ｘ_ｎ＝０ ”として別々に計算を行ってゆき最終的に“Ｘ_０ ”の最小値と最大値の範囲として算出できる。

【0112】

Ｄ／Ａ変換として式（１２）の演算をアナログ演算回路で行うことを考えた場合、最終的な“Ｘ_０”の最小値と最大値の中間値を出力すればＤ／Ａ変換後のアナログ電圧値とすることができるが、あらかじめ最大値“１．０”と最小値“０．０”の中間値である“０．５”から始めれば別々に演算を行うことなく中間の値を得ることができる。

【0113】

本実施形態では、上記グレイコードのビット列４ビット分“０１１０”を考え、
“Ｘ_４＝０．５“から始めてグレイコードのビット列“０”の情報から関数“Ｘ_４＝２Ｘ_３”が実行されているため“Ｘ_３”は

【数19】

となる。

【0114】

次に“Ｘ_３”を考えると、グレイコードのビット列“１”の情報から、関数“Ｘ_３＝２（１−Ｘ_２）”が選択されたことが分かるため、これを“Ｘ_３＝０．２５”に代入することにより、

【数20】

となる。

【0115】

以下、同様にして、グレイコードのビット列“１”のため、関数“Ｘ_２＝２（１−Ｘ_１）”が選択されたことが分かるため、“Ｘ_１”は

【数21】

となる。

【0116】

最後に、グレイコードのビット列“０”より、関数“Ｘ_１＝２Ｘ_０”が選択されたことが分かるため、初期値“Ｘ_０”は

【数22】

上記、初期値“Ｘ_０”の範囲の解“０．２５≦Ｘ_０≦０．３１２５”の中間値となっていることが確かめられる。

【0117】

式（１２）の処理は、ディジタル値としてグレイコードを基にし、アナログ演算回路を構成して行うことでアナログ電圧値として出力させることができる。

【0118】

本実施形態に係るＤ／Ａ変換部１００は、以上の説明から明らかなように、グレイコードを、アナログデータに変換するＤ／Ａ変換装置である。グレイコードは、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生させることができる。本実施形態に係るＤ／Ａ変換部１００は、上記グレイコードを、アナログデータに変換するＤ／Ａ変換装置であり、次のように構成されている。

【0119】

本実施形態に係るＤ／Ａ変換装置は、まず、第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理（図１９のＡ１１）を行う。

【0120】

次に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るようにする逆演算処理（図１９のＡ１２）を行う。

【0121】

次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理（図１９のＡ１３）を行う。

【0122】

更に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るようにする逆演算処理（図１９のＡ１４）を行う。

【0123】

以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理とを繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力（図１９のＡ１５）する。

【0124】

また、Ｄ／Ａ変換対象とするディジタル値がバイナリコードである場合、変換対象とするディジタル値のバイナリコードをグレイコード変換してから、式（１２）の手続きを行えば良い。

【0125】

グレイコードは、以下の式（１３）によりバイナリコードを変換することにより得ることができる。ここでディジタル値とする“ｂ”は２進数ビット列である。

【数23】

式（１３）は、図２０のＢ／Ｇ変換回路１１０にて実現される。バイナリコードをグレイコードへ変換するＢ／Ｇ変換回路１１０は、図１８ではＡ１の前段に設けられ、図１９ではＡ１１の前段に設けられる。

【0126】

次に、式（１２）を実現する逆演算回路を用いた第３の実施形態に係るＤ／Ａ変換部１００の構成図を図２１に示す。この実施形態のＤ／Ａ変換部１００は、関数特定処理を行う制御手段１４０と、逆演算処理を行う逆演算手段１２０とを主な構成要素としている。本実施形態では、制御手段１４０のグレイコード入力端子１１３に、図２０に示したＢ／Ｇ変換回路１１０の出力を接続しているが、グレイコードを用いた処理を行っている回路からグレイコードを直接に取り込む構成であれば、上記Ｂ／Ｇ変換回路１１０は不要である。

【0127】

このＤ／Ａ変換部１００は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換する。

【0128】

制御手段１４０は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行う。

【0129】

逆演算手段１２０は、上記第ｎ、ｎ−１、・・・、１段目演算結果を上記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目演算結果を得るようにする逆演算処理を行う。

【0130】

制御手段１４０は、第ｎ段目グレイコードに基づく処理のときには、第ｎ段目関数を特定すると共に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るように逆演算手段を制御し、第ｎ−１段目グレイコードに基づく処理のときには、第ｎ−１段目関数を特定すると共に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るように逆演算手段を制御し、以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理の制御を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。

【0131】

図２２に、逆演算手段１２０の具体的な構成を示す。逆演算手段１２０は、テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に上記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成される。この逆演算手段１２０は、式（１２）を実現するものであるため、Ｎ＝２である。

【0132】

グレイコードが“１”でも“０”でも、“Ｘ_ｉ＋１／２ ”の計算が必ず行われるため、電圧レベル“Ｘ_ｉ＋１”を抵抗素子Ｒ１、Ｒ２で半分に分圧する構成を採用しており、この部分が１個目の逆演算回路である。電圧レベル“Ｘ_ｉ＋１”の最大は１．０［Ｖ］のため、抵抗素子で分圧された後は必ず“（Ｘ_ｉ＋１／２）≦０．５”になる。

【0133】

グレイコードが“１”の場合、 “１−（Ｘ_ｉ＋１／２）”が選択されるため、これについては電圧レベル“Ｘ_ｉ＋１”［Ｖ］に対して、上記抵抗素子Ｒ１、Ｒ２にて半分に分圧された電圧値“Ｘ_ｉ＋１／２ ”を引き算する回路を２つのＮＭＯＳトランジスタで構成された逆演算回路１２１により行う。この部分が２個目の逆演算回路である。

【0134】

逆演算回路１２１は、図２３に示すように、同じサイズのＮＭＯＳトランジスタでダイオード接続したＮＭＯＳトランジスタ１２２ａ、１２２ｂから構成される。ＮＭＯＳトランジスタ１２２ａのゲートとソースの接続部の電圧値をＶｇｓとした場合、出力Ｖｏｕｔの電圧レベルは、ゲートがＶｉｎに接続され、ソースがＶｓに接続されたＮＭＯＳトランジスタ１２２ｂのＶｉｎとＶｓに対して、“Ｖｏｕｔ＝Ｖｇｓ−Ｖｉｎ＋Ｖｓ（但し、Ｖｉｎ≦Ｖｇｓ／２）”の関係にある。

【0135】

図２４は、図２３の２つのＮＭＯＳトランジスタ１２２ａ、１２２ｂにより構成される逆演算回路１２１のＤＣ解析を行った結果である。この図２４では、Ｖｉｎを０．０［Ｖ］〜１．０［Ｖ］まで変化させた場合のＶｏｕｔの電圧レベルを示している。“Ｖｉｎ≦Ｖｇｓ／２（＝０．５［Ｖ］）”の範囲（ＮＭＯＳトランジスタ１２２ａ、１２２ｂの静特性五極管（飽和）領域）では、Ｖｏｕｔは０．５［Ｖ］を境に、Ｖｉｎの電圧レベルに対して、リニアにＶｇｓ＝１．０［Ｖ］からの引き算を行っている。なお、ＤＣ解析の電圧条件についてＶｇｓ＝１．０［Ｖ］、Ｖｓ＝０．０［Ｖ］としている。

【0136】

図２２に示すように、抵抗素子Ｒ１、Ｒ２の接続点はスイッチＳＷ０を介してサンプルホールドアンプ１２３の非反転端子へ接続されている。また、逆演算回路１２１の出力端子ＶｏｕｔはスイッチＳＷ１を介してサンプルホールドアンプ１２３の非反転端子へ接続されている。スイッチＳＷ０、ＳＷ１はグレイコードに基づき関数特定を行う制御手段１４０によりオンオフ制御される。すなわち、グレイコードが“０”の場合、スイッチＳＷ０がオン（導通）状態に、スイッチＳＷ１がオフ（断線）状態とされる。グレイコードが“１”の場合はスイッチＳＷ０がオフ（断線）状態に、スイッチＳＷ１がオン（導通）状態にされる。これによりグレイコードに応じ、式（１２）がアナログ演算にて１回分実行される。

【0137】

このようにＤ／Ａ変換部１００は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される上記グレイコードを、アナログデータに変換する。上記制御手段１４０は、Ａ／Ｄ変換を行う場合のテント写像関数による演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う。また、逆演算手段１２０は、上記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う。

【0138】

スイッチＳＷ０またはスイッチＳＷ１を介して出力された電圧値のレベルはサンプルホールドアンプ１２３で保存され、再び図２２と同一の回路に入力されることで式（１２）の反復演算が行われる。つまり、Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理の制御を繰り返す。演算回数ｎの繰り返しは分解能分行うことを意味し、最終的にはサンプルホールドアンプ１２３がＤ／Ａ変換結果のアナログ電圧として出力する。

【0139】

別言するならば、上記制御手段１４０は、最終段から初段に向かって順次に関数を特定し、上記逆演算手段１２０は、上記制御手段１４０により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、次に、上記制御手段１４０により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。

【0140】

図２５に第４の実施形態に係るＤ／Ａ変換部１００の構成を示す。このＤ／Ａ変換部１００は、１クロックに同期して式（１２）の演算を１回ずつ行う反復型の装置である。本Ｄ／Ａ変換部１００は、上記Ｎ個の逆演算回路の出力を、最終出力とするか、上記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチＳＷｎｅｘｔ、ＳＷｏｕｔを備え、上記制御手段１４０の制御回路１４１が上記スイッチＳＷｎｅｘｔ、ＳＷｏｕｔを切り換えることにより、上記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行う。

【0141】

フィードバックの経路には、サンプルホールドアンプ１４２が設けられている。このサンプルホールドアンプ１４２の非反転端子にはスイッチＳＷｉｎを介して定常電圧０．５Ｖが与えられる。スイッチＳＷｉｎは制御手段１４０の制御回路１４１がオンオフ制御する。この反復型Ｄ／Ａ変換部１００は、制御回路１４１からの分解能分のクロックパルス回数を与えることで１回分のＤ／Ａ変換処理を行う。図２２に示した逆演算手段１２０を１つだけ備えて１回の演算結果を再び入力電圧として与え反復して演算し、分解能分の回数（Ａ／Ｄ変換の際に行われた演算回数ｎ）を演算した後に最終的にアナログ電圧として出力を行う。

【0142】

演算の開始の際には、スイッチＳＷｉｎがオン状態とされ、サンプルホールドアンプ１４２に０．５［Ｖ］が与えられて電圧値が保持される。次に、制御回路１４１からクロックＣＬＫｇｒａｙがＨｉｇｈ状態で与えられることで関数特定処理が可能状態となり、最初のグレイコードの情報によりＡＮＤ回路を介して図２２のスイッチＳＷ０かスイッチＳＷ１がオンとされ、逆演算手段１２０において式（１２）の演算が行われ、図２２のサンプルホールドアンプ１２３に逆演算結果が電圧値として保持される。この電圧値は図２５の出力“Ｘ_ｉ”となり、グレイコードが“０”である場合に式（１２）の関数は“Ｘ_ｉ＋１／２”であり、その演算結果は０．２５［Ｖ］となる。

【0143】

図２６に、上記Ｄ／Ａ変換部１００の構成にて分解能４ビットでＤ／Ａ変換のシミュレーションを行った結果の波形を示す。図２５に示されている信号Ｇｒａｙが図２６における最上位欄の値として示されている。即ち、Ｄ／Ａ変換対象とするディジタル値としてグレイコードがシリアルに入力されていることを示している。上記第１段目の演算で得られた演算結果である０．２５［Ｖ］は、図２６の波形ではＸ_ｉとして示されている。

【0144】

次に、制御回路１４１からクロックＣＬＫｇｒａｙがＬｏｗ状態で出力され、スイッチＳＷ０とスイッチＳＷ１がオフとされた僅かの時間差後に、スイッチＳＷｎｅｘｔにＨｉｇｈの信号ＣＬＫｎｅｘｔが与えられてオン状態とされる。このとき、スイッチＳＷｉｎを制御する信号ＣＬＫｉｎは、ＬｏｗでスイッチＳＷｉｎはオフ状態である。この結果、０．２５［Ｖ］が図２５のサンプルホールドアンプ１４２へ転送保持される。

【0145】

再びクロックＣＬＫｇｒａｙがＨｉｇｈ状態とされ、次のグレイコードの情報によってＡＮＤ回路を介してスイッチＳＷ０とスイッチＳＷ１が制御される。ここで、グレイコードが“１”であるため、式（１２）の関数“１−（Ｘ_ｉ＋１／２）”を演算する逆演算回路１２１が選択されて逆演算が行われ、その演算結果である電圧値０．８７５［Ｖ］が図２２のサンプルホールドアンプ１２３に保持される。

【0146】

また、スイッチＳＷｎｅｘｔに対する制御信号ＣＬＫｎｅｘｔがＨｉｇｈとされて、スイッチＳＷｎｅｘｔがオン状態になり、サンプルホールドアンプ１２３に保持された電圧値は、図２５のサンプルホールドアンプ１４２に転送される。このような動作が繰り返されることで所望の分解能ビット回数（Ａ／Ｄ変換の際に行われた演算回数ｎ）の演算が行われ、最終的にスイッチＳＷｏｕｔに対する制御信号ＣＬＫｏｕｔがＨｉｇｈにされてスイッチＳＷｏｕｔがオン状態になることによりアナログ電圧が出力される。

【0147】

図２６の波形に示すように、スイッチＳＷｏｕｔに対し制御信号ＣＬＫｏｕｔがＨｉｇｈ状態とされて出力され、同時にスイッチＳＷｉｎに対する制御信号ＣＬＫｉｎもＨｉｇｈ状態とされると、図２５に示すサンプルホールドアンプ１４２に次のラウンドとなる式（１２）の演算を行うための初期電圧値０．５［Ｖ］がセットされ、ここから再び前述の通りの処理が繰り返されてＤ／Ａ変換が進行される。

【0148】

図２６では、２サンプルの処理を示しており、第１ラウンドでグレイコード列“０１１０”の処理を行い、第２ラウンドではグレイコード列“１１０１”の処理を行っている。それぞれの計算結果であるテント写像の初期値Ｘ_０に相当する電圧レベル“０．２８１２５［Ｖ］”と“０．８４３７５［Ｖ］”がそれぞれ出力されている。なお、シミュレーションはフリーのアナログ回路シミュレータとして知られるリニアテクノロジー社が提供する“LTspice IV”を用いた。

【0149】

次に、第５の実施形態として、一括型のＤ／Ａ変換部１００を図２７に示す。本実施形態に係るＤ／Ａ変換部は、図２２に示した逆演算手段１２０を、必要な分解能に応じた数だけ直列にカスケード接続して構成したもので、それぞれが逆演算手段１２０と同一構成の逆演算手段１２０−１〜１２０−４が備えられている。また、逆演算手段１２０−１〜１２０−４のそれぞれに、２つのＡＮＤ回路とインバータにより構成される回路を制御手段１４０内に備え、これらを制御回路１４１Ａにより制御することで、図２５に示した制御手段１４０の機能（関数特定の機能）を実現する。このＤ／Ａ変換部は、第４の実施形態として示した反復型のＤ／Ａ変換部よりも高速にＤ／Ａ変換を実現することが可能である。

【0150】

この第５の実施形態に係るＤ／Ａ変換部では、制御回路１４１Ａから同期信号ＧＣＴＲＬがＨｉｇｈレベルとして出力されるとき、Ｄ／Ａ変換の対象とするグレイコードの情報が２つのＡＮＤ回路とインバータにより構成される回路により論理演算される。論理演算の結果は、逆演算手段１２０−１〜１２０−４のそれぞれ対応するスイッチＳＷ０とスイッチＳＷ１にパラレルにオンオフ制御信号として伝達される。逆演算手段１２０−１〜１２０−４は、前段から送られる信号に対し式（１２）の演算を行う。これにより、所要の分解能分が一括で計算される。この計算の後、制御回路１４１ＡからスイッチＳＷＯＵＴに対する制御信号がＨｉｇｈレベルとして出力される。これにより、最終段の逆演算手段１２０−４で生成されたアナログ電圧レベルを出力し、１個のクロックパルスでＤ／Ａ変換を行う。反復型のＤ／Ａ変換部と比較して素子数は増加するが、高速にＤ／Ａ変換できるというメリットがある。

【0151】

次に、第６の実施形態として反復型と一括型の組み合わせに係るＤ／Ａ変換部を図２８に示す。本実施形態に係るＤ／Ａ変換部は、図２２に示した逆演算手段１２０を、所要数（ここでは２）だけ直列にカスケード接続して構成したもので、逆演算手段１２０−１、１２０−２が備えられている。また、逆演算手段１２０−１、１２０−２のそれぞれに、２つのＡＮＤ回路とインバータにより構成される図２７と同様の機能を有する回路を備え、これらを制御回路１４１Ｂにより制御することで、図２５に示した制御手段１４０の機能を実現する。

【0152】

更に、逆演算手段１２０−２の出力信号Ｘ_ｉを初段の逆演算手段１２０−１の入力信号Ｘ_ｉ＋１としてフィードバックする経路を備えている。このフィードバック経路には、逆演算手段１２０−２の出力信号Ｘ_ｉを保持してフィードバックするためのサンプルホールドアンプ１２５が設けられている。逆演算手段１２０−２の出力とサンプルホールドアンプ１２５の間には、フィードバックするか所定分解能のＤ／Ａ変換結果のアナログ信号として出力するかを選択するスイッチＳＷｎｅｘｔ、ＳＷｏｕｔが備えられ、これらのスイッチＳＷｎｅｘｔ、ＳＷｏｕｔは制御回路１４１Ｂによりオンオフ制御される。

【0153】

この実施形態は、一般的には、Ｎ個の逆演算回路がｎ段カスケード接続され、上記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うものである。本実施形態は、１個のクロックパルスで２ビットのＤ／Ａ変換を行う。反復型では分解能４ビットのＤ／Ａ変換の場合にクロックパルス数を４個必要とするのに対し、２つカスケード接続した本実施形態ではクロックパルス数が２個で済む。このため応答時間（レイテンシ）が速くなるといったメリットがある。このように反復型と一括型を組み合わせた本実施形態のＤ／Ａ変換部は、回路面積と変換速度に合わせることが可能なトレードオフな構成が選択できる。

【0154】

図２２に示した逆演算手段１２０は、式（１２）の結果をサンプルホールドアンプ１２３に与えて電圧レベルを保持する構成を備えている。これに対し、図２９に示すように電圧レベルを保持するサンプルホールドアンプ１２３を、コンデンサ１２８に保持するタイプの逆演算手段１２０Ａに置き換えることができる。

【0155】

図３０に、図２５の逆演算手段１２０を、上記図２９の逆演算手段１２０Ａに置き換えて、図２６に示したものと同じグレイコード（ディジタル値）のパターンでシミュレーションした結果を示す。

【0156】

コンデンサは時間経過により電荷漏れが生じてしまうため、図２９の逆演算手段１２０Ａにおいては、ＣＲ（容量・抵抗）時定数と電荷漏れを考慮したスイッチング素子の切り替えや、サンプルホールドアンプ１２３の代用とするコンデンサ１２８の静電容量を大きくし、その他のコンデンサは影響を軽減させるため静電容量を小さくするなどのチューニングを行う。シミュレーションでは図２５のコンデンサＣｏｕｔの静電容量は２０ｆ［Ｆ］、コンデンサＣｓａｍｐｌｅの静電容量は０．５ｐ［Ｆ］としている。ここに、ｆはフェムト（１０^−１５）であり、ｐはピコ（１０^−１２）を表している。

【0157】

サンプルホールドアンプ１２３を図２９のようにコンデンサ１２８に置き換える構成の逆演算手段１２０Ａは、図２２のようにサンプルホールドアンプ１２３で電圧レベルを保持する構成と比較してＤ／Ａ変換の精度が落ちるといったデメリットがある。しかしながら、この構成の逆演算手段１２０Ａは、サンプルホールドアンプ１２３を用いなくともよいため、簡単な回路構成となり回路面積を縮小できるといったメリットがある。

【0158】

以上説明した式（１２）を実行することでＤ／Ａ変換を実現する反復型のＤ／Ａ変換部１００は、所定値の抵抗素子や容量素子を複数用意しなくとも、固定の素子数で反復回数を多くすることで分解能を変更してＤ／Ａ変換が行えるため小さい回路面積でも高い分解能のＤ／Ａ変換部を実現できる。また、同じ物理条件の抵抗とトランジスタなどによる回路を反復使用する構成であるため、素子ばらつきの影響が少ない高精度なＤ／Ａ変換が期待できる。

【0159】

従来のＤ／Ａ変換装置は分解能を変更したい場合には素子を変更・追加するなどハードウェア上での変更が必要であったのに対し、本実施形態に係るＤ／Ａ変換装置では素子の変更は不要であるため、反復回数の制御というソフト的手法により柔軟に変更が可能である。

【0160】

本実施形態に係るＤ／Ａ変換部は、グレイコードをＤ／Ａ変換する構成であるため、ディジタルデータとしてグレイコードを採用し処理を行っているシステム等に適用する場合には、バイナリ変換の構成が不要であり、回路規模を大きくすることなくＤ／Ａ変換が行える利点がある。

【0161】

アナログ回路設計において必要な中間電位を生成したい場合、抵抗ストリング型で分圧して所望の参照電圧を生成し、アナログ回路に供給するシーンがある。本実施形態に係るＤ／Ａ変換装置では必要最小限な素子を用いて制御回路から制御パルスを与えることで所望の分解能にて参照電圧を生成できるため、このようなシーンに好適である。

【0162】

次に説明を行う、第４の実施形態に係るＡ／Ｄ変換部は、図３のＡ／Ｄ変換部３００として用いることができる。この実施形態に係るＡ／Ｄ変換部は、１回の写像につき、複数ビット出力する。１回の写像演算につき、２ビット分の出力を行う場合、以下の式（７）を使用する。

【0163】

【数24】

【0164】

式（７）のテント写像マップの幾何学的イメージは図３１に示すように、２つの山を持つようなテント写像になる。
Ｘ_ｒの範囲が、

【0165】

【数25】

【0166】

というように、式（７）の演算１回につき、ビット列を２ビット分出力して、分解能ビット数分を連続して、グレイコード（ディジタル値）を取得する構成を備えている。

【0167】

例えば、４ビットの分解能を有する構成とする場合には、図８に対応した初期値Ｘ_０の１６種の範囲から、はじめに初期値 Ｘ_０ から２ビット分を出力し、次に初期値 Ｘ_０を用いて式（７）の演算を実行して得られたＸ_１ から２ビット分を得て、合わせて４ビット分のグレイコード（ディジタル値）が得られるため、写像の演算は１回分を行うことで済む構成となっている。

【0168】

図３２に、第４の実施形態に係るＡ／Ｄ変換部の構成図を示す。このＡ／Ｄ変換部は、制御部４１、アナログ演算回路４２、４３、４４及びスイッチＳＷ１〜ＳＷ６を備えている。制御部４１は、スイッチＳＷ１〜ＳＷ６のオンオフを制御する制御信号を作成すると共に、入力端子４０から到来する初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。

【0169】

スイッチＳＷ１は、入力端子４０とアナログ演算回路４２との間の経路に設けられ、スイッチＳＷ２はアナログ演算回路４３の出力端子とアナログ演算回路４２の入力端子の間に設けられている。更に、スイッチＳＷ３は、アナログ演算回路４２の出力端子と出力端子４９との間の経路に設けられ、スイッチＳＷ４はアナログ演算回路４２の出力端子とアナログ演算回路４４の入力端子の間に設けられている。また、スイッチＳＷ５は、アナログ演算回路４３へレファレンス電圧０．７５［Ｖ］を与えるためのスイッチであり、スイッチＳＷ６は、アナログ演算回路４３へレファレンス電圧０．２５［Ｖ］を与えるためのスイッチである。

【0170】

アナログ演算回路４２は、入力された信号を４倍する回路であり、アナログ演算回路４３は入力信号Ｘ_ｒ（Ｖｉｎ）を０．５ − Ｘ_ｒ ｏｒ １．５ − Ｘ_ｒとする一次式の計算を行う回路であり、アナログ演算回路４４は２を引く引き算を行う回路である。アナログ演算回路４４は、ダイオード接続したＮＭＯＳトランジスタ４４ａのドレインにＮＭＯＳトランジスタ４４ｂのドレインを接続し、この接続点を出力端子とした回路である。また、ＮＭＯＳトランジスタ４４ａのソースとゲートの接続点にスイッチＳＷ４が接続されて入力信号を取込可能とされている。ＮＭＯＳトランジスタ４４ｂのゲートには０．０［Ｖ］が与えられ、ＮＭＯＳトランジスタ４４ｂのソースには−２．０［Ｖ］が与えられている。

【0171】

制御部４１には、コンパレータＣＭＰ５１〜５３が備えられている。コンパレータＣＭＰ５１は、入力信号と閾値０．２５［Ｖ］とを比較するもので、その出力をインバータ４１ａにより反転させて“−０２５Ａ”を作成する。コンパレータＣＭＰ５２は、入力信号と閾値０．５［Ｖ］とを比較するもので、その出力“Ｈｉｇｈ０５”を作成する。“Ｈｉｇｈ０５”はスイッチＳＷ４に対する制御信号であり、“Ｈｉｇｈ０５”がＨレベルのときＳＷ４が閉成される。“Ｈｉｇｈ０５”をインバータ４１ｂにより反転させて“Ｌｏｗ０５”を作成する。“Ｌｏｗ０５”はスイッチＳＷ３に対する制御信号であり、“Ｌｏｗ０５”がＨレベルのときＳＷ３が閉成される。

【0172】

コンパレータＣＭＰ５３は、入力信号と閾値０．７５［Ｖ］とを比較するもので、その出力“０７５−Ｄ”を作成する。“０７５−Ｄ”はスイッチＳＷ５に対する制御信号であり、“０７５−Ｄ”がＨレベルのときＳＷ５が閉成される。“Ｌｏｗ０５”とコンパレータＣＭＰ５１の出力をＡＮＤゲートにより論理積演算して“０２５−０５Ｂ”を作成する。“０２５−０５Ｂ”はスイッチＳＷ６に対する制御信号であり、“０２５−０５ＢがＨレベルのときＳＷ６が閉成される。

【0173】

コンパレータＣＭＰ５３の出力“０７５−Ｄ”とＡＮＤゲート４１ｃの出力信号“０２５−０５Ｂ”はＯＲゲート４１ｅにより論理和演算され、この論理和信号はＡＮＤゲート４１ｆによりクロック信号と論理積演算されスイッチＳＷ２の制御信号が作成される。スイッチＳＷ２の制御信号がＨレベルのときにスイッチＳＷ２が閉成される。

【0174】

また、ＡＮＤゲート４１ｄにより作成された信号“０５−０７５Ｃ”とインバータ４１ａの出力は、ＯＲゲート４１ｇにより論理和演算され、この論理和信号はＡＮＤゲート４１ｈによりクロック信号と論理積演算されスイッチＳＷ１の制御信号が作成される。スイッチＳＷ１の制御信号がＨレベルのときにスイッチＳＷ１が閉成される。

【0175】

また制御部４１には、それぞれの一方の入力端子が接続されたＯＲゲート４１ｉ、４１ｊが備えられている。ＯＲゲート４１ｉに信号“０７５−Ｄ”と信号“０５−０７５Ｃ”とを与えてグレイコードの１ビット目の信号Ｇ１を得ると共に、ＯＲゲート４１ｊに信号“０２５−０５Ｂ”と信号“０５−０７５Ｃ”とを与えてグレイコードの２ビット目の信号Ｇ２を得るように構成されている。

【0176】

以上の通りに構成された第４の実施形態に係るＡ／Ｄ変換回路においては、入力端子４０へ入力される入力信号Ｘ_ｒ（Ｖ_ｉｎ）が、Ｘ_ｒ＜０．２５のとき、スイッチＳＷ１、ＳＷ３が閉成されてＸ_ｒ＋１＝４Ｘ_ｒの写像演算が実行される。また、入力端子４０へ入力される入力信号Ｘ_ｒ（Ｖ_ｉｎ）が、０．２５≦Ｘ_ｒ＜０．５のとき、スイッチＳＷ２、ＳＷ３、ＳＷ６が閉成されてＸ_ｒ＋１＝２−４Ｘ_ｒの写像演算が実行される。

【0177】

更に、入力端子４０へ入力される入力信号Ｘ_ｒ（Ｖ_ｉｎ）が、０．５≦Ｘ_ｒ＜０．７５のとき、スイッチＳＷ１、ＳＷ４が閉成されてＸ_ｒ＋１＝４Ｘ_ｒ−２の写像演算が実行される。また、入力端子４０へ入力される入力信号Ｘ_ｒ（Ｖ_ｉｎ）が、０．７５≦Ｘ_ｒのとき、スイッチＳＷ２、ＳＷ４、ＳＷ５が閉成されてＸ_ｒ＋１＝４−４Ｘ_ｒの写像演算が実行される。

【0178】

第３の実施形態に係るＡ／Ｄ変換部では写像の反復毎に１ビットずつ出力しているが、式（７）を使用する本第４の実施形態に係るＡ／Ｄ変換部によれば、反復毎に２ビットずつ出力できるため、分解能のビット数が４とした場合、必要なクロック数は２でよい。第３の実施形態にあってはＡ／Ｄ変換に必要なクロック数が４であるのに対し、少ないクロックで済むことが分かる。

【0179】

本第４の実施形態に係るＡ／Ｄ変換部は、従来例に係るＡ／Ｄ変換回路が用いていたＤ／Ａ変換を使用せず、従来のパイプライン型Ａ／Ｄ変換回路が採用していた残差アンプや１ビット出力毎のサンプルホールドアンプを使用しない特徴を有している。更に本第４の実施形態に係るＡ／Ｄ変換部は、テント写像によるＡ／Ｄ変換において１回の写像で数ビットを出力できる写像関数を用意するので、フラッシュ型とパイプライン型を合わせたサブレンジ型のような、変換速度と回路面積、分解能精度のトレードオフ的な構成をとることが可能である。

【0180】

また、本第４の実施形態に係るＡ／Ｄ変換部を用いて、例えば、分解能８ビットのＡ／Ｄ変換を行う装置を、図１４に示した第２の実施形態のような構成によって実現することができる。即ち、図１４に示すテント写像演算回路１−１〜１−３のそれぞれを図３２に記載の本実施形態に係るＡ／Ｄ変換部によって置換し、図１４のコンパレータＣＭＰを図３２に示す制御部４１によって置換することになる。すると、本実施形態に係るＡ／Ｄ変換部は、１つのＡ／Ｄ変換部のコンパレータ（オペアンプ）を５個含むから、テント写像演算回路１−１〜１−３の３回路で、合計５×３＝１５個である。また、制御部４１には、３個のコンパレータ（オペアンプ）が含まれるから１５＋３＝１８個となり、サンプルホールド１個を含めると合計１９個である。これに対し並列型（フラッシュ型）で同様の分解能が８ビット回路を作成する場合にはコンパレータを２５５個必要とすることから、本実施形態が遥かに少ない部品点数で同じ分解能の回路を実現することが可能である。

【0181】

なお、上記第４の実施形態に係るＡ／Ｄ変換部を用いる場合には、一度の演算で２ビットのグレイコードに基づき関数特定を行い、テント写像関数が４個の関数から構成されている場合であり、上記４個の関数による演算とは逆の演算を行う４個の逆演算回路により逆演算手段が構成されるＤ／Ａ変換部１００を用いることになる。即ち、上記第４の実施形態に係るＡ／Ｄ変換部に対応するＤ／Ａ変換部１００を構成し、これを用いればよい。

【0182】

次に、第５の実施形態に係るＡ／Ｄ変換部３００に適用される１回分演算部の説明を行う。式（１）の写像を１回分行う１回分演算部であるテント写像演算回路１を、既に図１２に示した。この図１２に示す反転増幅回路は負帰還型であり、“１ − Ｘ_ｒ”を実行するが、応答時間（レイテンシ）が遅くなるという懸念と、複数段のカスケード接続を行う場合に、前段の回路に電流が生じることで演算精度に影響を及ぼす懸念を有している。そのため、上記反転増幅回路を例えばＮＭＯＳトランジスタを用いて構成することで、応答時間（レイテンシ）向上や演算精度向上、更に回路面積削減といった効果を上げることが期待できる。そこで、本実施形態のＡ／Ｄ変換回路では、テント写像式として、以下の式（８）を使用することができる。

【0183】

【数26】

【0184】

図３３に、上記式（８）のテント写像マップの幾何学的イメージを示す。このテント写像マップはＶ字型のテント写像になり、値域［１，２］を反復する。Ｘ_ｒの範囲が、
Ｘ_ｒ＜１．５の時 ビット列 “１“
１．５≦Ｘ_ｒの時 ビット列 “０“
を取得する。

【0185】

式（８）を実現する場合、図３４に示す各初期値Ｘ_０の範囲から写像を行い、グレイコードを生成し、バイナリ変換を行うことで、最終的なディジタル値を取得する。ところが、式（８）により上記のルールによってビット列を取得すると、図３４に示すように、バイナリ変換した値が降順（初期値Ｘ_０の昇順と逆）に生成されてしまう。このため、最後にバイナリ変換した値を反転することで、最終的に適正なディジタル値（昇順）を得ることができる。

【0186】

図１２に示した反転増幅回路を、ＮＭＯＳトランジスタに置き換えて構成したテント写像演算回路５０を図３５に示す。この図３５に示すテント写像演算回路５０は、式（８）を実現する１回分演算部である。即ち、テント写像演算回路５０は、制御部５１、第１の演算回路であるアナログ演算回路５２、第２の演算回路であるアナログ演算回路５３、第３の演算回路であるアナログ演算回路５４、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。

【0187】

スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路へ直接導くか、または、上記第２の演算回路を介して上記第１の演算回路へ導くか、経路を切り換えるスイッチ群である。

【0188】

制御部５１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部５１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）５６及びインバータ５１ａと、コンパレータ５６の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路５５により構成される。ここでは、論理回路５５は、ＡＮＤゲート５５ｂ、５５ｃ、ＯＲゲート５５ｄにより構成されている。論理回路５５の出力は、図１４に示したカスケード接続を利用する場合の次段へ送るクロック信号となる。

【0189】

本実施形態では、テント写像関数が一次式に第１の定数を掛け、更に第２の定数を引く形式の関数であるため、アナログ演算回路５２を、上記第１の定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路５３を、上記一次式の演算を行う第２の演算回路として構成し、更にアナログ演算回路５４を、上記第２の定数を引く演算を行う第３の演算回路として構成している。

【0190】

アナログ演算回路（第１の演算回路）５２は、図１０に示したオペアンプ３０による非反転増幅回路のアナログ演算にて入力信号Ｘ_ｒまたは３−Ｘ_ｒに定数２を掛ける演算を行う。

【0191】

アナログ演算回路（第２の演算回路）５３は、Ｘ_ｒ＜１．５の場合に、図３３に示す”１．５”を折り返すようにして、”３−Ｘ_ｒ”の演算を、ＮＭＯＳトランジスタ５３ａ、５３ｂで構成した引き算回路で行うものである。ここでアナログ演算回路（第２の演算回路）５３は、図３６に示すように、ダイオード接続したＮＭＯＳトランジスタ５３ａのドレインに別のＮＭＯＳトランジスタ５３ｂを接続して構成される。ダイオード接続したＮＭＯＳトランジスタ５３ａのゲートとソースの接続点に電圧値Ｖｇｓが与えられている。上記別のＮＭＯＳトランジスタ５３ｂではゲートがＶｉｎに接続され、ソースがＶｓに接続されている。２つのＮＭＯＳトランジスタ５３ａ、５３ｂの接続点は出力端子であり、出力Ｖｏｕｔの電圧レベルは、“Ｖｏｕｔ＝Ｖｇｓ−Ｖｉｎ＋Ｖｓ（但しＶｉｎ≦Ｖｇｓ／２）”の関係にある。

【0192】

図３７に、図３６に示したＮＭＯＳトランジスタ５３ａ、５３ｂによる回路のＤＣ解析を行った結果を示す。この図３７では、Ｖｉｎを０．０［Ｖ］〜３．０［Ｖ］まで変化させた場合のＶｏｕｔの電圧レベルを示している。”Ｖｉｎ≦Ｖｇｓ／２（＝１．５［Ｖ］）”の範囲では、Ｖｏｕｔは１．５［Ｖ］を境にＶｉｎの電圧レベルに対して、Ｖｇｓ＝３．０［Ｖ］からの引き算を行った値が、図３７にリニアに現れている。なお、ＤＣ解析の電圧条件については、Ｖｇｓ＝３．０［Ｖ］、Ｖｓ＝０．０［Ｖ］である。

【0193】

アナログ演算回路（第３の演算回路）５４は、アナログ演算回路（第２の演算回路）５３と構成は同じである。アナログ演算回路（第３の演算回路）５４では、アナログ演算回路（第１の演算回路）５２の出力信号を、ダイオード接続したＮＭＯＳトランジスタのゲートとソースの接続点に入力している。この構成により、アナログ演算回路（第３の演算回路）５４は入力から２を引く回路として機能する。

【0194】

図３５において電圧レベル入力Ｖｉｎに相当する“Ｘ_ｒ”が、Ｘ_ｒ＜１．５のとき制御部５１によりスイッチＳＷ２が閉成され、１．５≦Ｘ_ｒのとき、スイッチＳＷ１が閉成される。以上の構成により、１．５≦Ｘ_ｒのとき制御部５１によりスイッチＳＷ１が閉成（ＳＷ２は開放）され、アナログ演算回路５２とアナログ演算回路５４とが接続されて、Ｘ_ｒ＋１＝“２Ｘ_ｒ−２”の演算を行う回路が構成され、Ｘ_ｒ＋１が得られる。一方、Ｘ_ｒ＜１．５のとき制御部５１によりスイッチＳＷ２が閉成（ＳＷ１は開放）され、アナログ演算回路５３とアナログ演算回路５２とアナログ演算回路５４が接続されて、Ｘ_ｒ＋１＝“２（３−Ｘ_ｒ）−２（＝４−２Ｘ_ｒ）”の演算を行う回路が構成され、Ｘ_ｒ＋１が得られる。

【0195】

図３５に示した、第５の実施形態に係るＡ／Ｄ変換部に適用される１回分演算部は、図１２に示した１回分演算部と比較して、図１２の反転増幅回路により構成されるアナログ演算回路２３をＮＭＯＳトランジスタにより構成されるアナログ演算回路５３へ置き換えることで、応答時間（レイテンシ）向上、演算精度向上、また回路面積削減、といった効果が期待される。

【0196】

次に、第６の実施形態に係るＡ／Ｄ変換部３００に適用される１回分演算部の説明を行う。図３８に、第６の実施形態に係るＡ／Ｄ変換部３００に適用される１回分演算部であるテント写像演算回路であるテント写像演算回路２０の回路図を示す。この１回分演算部であるテント写像演算回路２０は、図１２に示した１回分演算部に対して、図１２の反転増幅回路により構成されるアナログ演算回路２３をＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換えたものである。この１回分演算部であるテント写像演算回路２０は、式（１）の写像演算を行うものである。

【0197】

図１２のアナログ演算回路２３を、ＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換えたアナログ演算回路６３は、”１−Ｘ_ｒ”を実行する引き算回路であり、図３９に示すように２個のＰＭＯＳトランジスタで構成される。図の下側に示されるＰＭＯＳトランジスタ６３ｂはソースとゲートがＶｓ＝０．０［Ｖ］に接続されている。このＰＭＯＳトランジスタ６３ｂのドレインには別のＰＭＯＳトランジスタ６３ａのドレインが接続されている。上記別のＰＭＯＳトランジスタ６３ａのソースから電源がＶｄｄ＝１．０［Ｖ］が供給され、そのＰＭＯＳトランジスタ６３ａのゲートに演算対象である入力電位レベルＶｉｎがＸ_ｒとして供給されている。ソースとゲートがＶｓ＝０．０［Ｖ］に接続されたＰＭＯＳトランジスタ６３ｂのドレインからの出力電圧Ｖｏｕｔは、”Ｖｏｕｔ＝Ｖｄｄ−Ｖｉｎ（但しＶｄｄ／２≦Ｖｉｎ）“の関係である。

【0198】

図４０に、図３９のＰＭＯＳトランジスタ６３ａ、６３ｂにより構成される回路のＤＣ解析を行った結果を示す。図４０には、入力電位レベルＶｉｎを０．０［Ｖ］〜１．０［Ｖ］まで変化させた場合における、出力電圧レベルＶｏｕｔの変化が示されている。”Ｖｄｄ／２（＝０．５［Ｖ］）≦Ｖｉｎ”の範囲では、Ｖｏｕｔは０．５［Ｖ］を境にＶｉｎの電圧レベルに対して、Ｖｄｄ＝１．０［Ｖ］からの引き算を行った値が、図４０にリニアに現れている。

【0199】

この第６の実施形態によれば、図３５に示した、第５の実施形態に係るＡ／Ｄ変換部３００に適用される１回分演算部同様に、図１２に示した１回分演算部に対して、図１２の反転増幅回路により構成されるアナログ演算回路２３をＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換え構成することで、応答時間（レイテンシ）向上や演算精度向上、また回路面積削減といった効果を上げることができる。

【0200】

なお、上記第５、第６の実施形態に係るＡ／Ｄ変換部を用いる場合には、一度の演算で１ビットのグレイコードに基づき関数特定を行い、テント写像関数が２個の関数から構成されている場合であり、上記２個の関数による演算とは逆の演算を行う２個の逆演算回路により逆演算手段が構成されるＤ／Ａ変換部１００を用いることになる。即ち、上記第５、第６の実施形態に係るＡ／Ｄ変換部に対応するＤ／Ａ変換部１００を構成し、これを用いればよい。

【0201】

以上に説明した各実施形態に係るＤ／Ａ変換部１００とＡ／Ｄ変換部３００のいずれを用いる場合においても、アナログメモリ部２００は図３に示したサンプルホールドアンプを用いることができる。このアナログメモリ部２００は、出力端子を反転入力端子へフィードバック接続したサンプルホールドアンプ２０１により構成され、そのサンプルホールドアンプ２０１の非反転入力端子にはＤ／Ａ変換部１００の出力信号が与えられる。また、サンプルホールドアンプ２０１の非反転入力端子とグラウンドの間にはコンデンサが接続されている。更に、サンプルホールドアンプ２０１の出力はスイッチＳＷを介してＡ／Ｄ変換部３００に接続されている。

【0202】

上記のサンプルホールドアンプ２０１によりＮビット分のデータを記憶保持する場合は、保持する電圧の最小振れのΔＶを、Ｄ／Ａ変換により得られたアナログ電圧値を中央値として、Δ１／２^Ｎ＋１前後の振れとなるように設定すると好適である。この振れの範囲内に測定限界が保証できる電圧値を収めることにより、正確なデータ読み出しが可能である。

【0203】

サンプルホールドアンプ２０１を、ＭＯＳトランジスタを用いて構成したものを、図４１に示す。ＰＭＯＳを４つとＮＭＯＳを６つで構成することができ、ＭＯＳトランジスタの合計は１０個になる。

【0204】

一方、ディジタルによる記憶保持で例えば８ビット分記憶する構成としては、８個分のＤフリップフロップ（レジスタ）を用意する必要がある。図４２に、一般的なＤフリップフロップにより構成した１ビット分を記憶保持する回路を示す。１ビット分を記憶保持するために、ＮＡＮＤ回路が８つ、インバータが２つ必要である。

【0205】

これを、ＭＯＳトランジスタレベルに分解すると、ＮＡＮＤはＰＭＯＳ２つとＮＭＯＳ２つで構成され、インバータはＰＭＯＳ１つとＮＭＯＳ１で構成される。従って、ＭＯＳトランジスタの数は、８ｘ４＋２ｘ２＝３６個となり、８ビット保存する構成では、３６ｘ８＝２８８個のＭＯＳトランジスタで構成する必要がある。またレジスタに保存して取り出す動作について、より大きい記憶容量と高速動作が要求される場合、制御する回路も大がかりになりタイミングを合わせるチューニングコストが大きくなる。

【0206】

これに対し、サンプルホールドアンプ２０１による構成では、サンプルホールドアンプ２０１を１つ用意すれば８ビット分をＤ／Ａ変換後にアナログ電圧値として記憶できるため、トランジスタ数を大幅に削減できる効果が考えられる。また、ＭＯＳトランジスタのＷ／Ｌ［ｕｍ］サイズを設定する必要はあるが、８ビットの情報量を保存したい場合、数の面ではサンプルホールドアンプ２０１によるアナログ量で保存する構成が記憶素子部の素子数を少なくできる。

【0207】

しかしながらサンプルホールドアンプ２０１は、時間経過に伴って電圧レベルが電荷漏れにより変化する性質があるため、ある時間内に電圧レベルの揺れがΔ１／２^Ｎ＋１前後以内を保証できるといった一時的にデータを保存する用途に好適である。

【0208】

本実施形態に係る一時記憶バッファ装置は、例えばキャッシュレジスタを備える半導体メモリシステムに適用すると好適である。係る半導体メモリシステムは、リードクロック信号が出力開始となってからデータが出力されるまでの応答時間（レイテンシ）を良くするために次の通りの工夫がされている。具体的には、リードコマンドとアドレスの入力時に内部クロックを生成させて、上記アドレスで指定された所望のデータを記憶保持するセル部からキャッシュレジスタへ予め読み込んでおく。即ち、実際にリードクロック信号が出力開始となったときに、上記キャッシュレジスタから即座に上記所望のデータを出力できるように、一時的にデータをキャッシュレジスタ保存しておくものである。

【0209】

具体例として図４３に上記構成を採用した半導体メモリシステムの構成図を示し、図４４にデータのリード時の各信号のタイミングダイアグラムを示す。ＴＷ１によってリードコマンド信号が出力されるとき（こと）を示し、ＴＷ２によって読み出すべき所望のデータの保存アドレス（保存先アドレス）を指定入力されるとき（こと）を示す。このＴＷ１とＴＷ２とをトリガとして、制御回路がＴＷ３により示すように内部クロックを生成して、図４３のメモリセル部からデータレジスタへデータを読み出し、更に、キャッシュレジスタへ転送しておく。つまり、ＴＷ１とＴＷ２のときに、後に生じるリードクロック信号の出力開始のタイミングを受けて即座にデータを外部Ｉ／Ｏピンに出力させることを可能とするための処理が行われる。

【0210】

図４３において、データの内部バス配線がＴＷ３により指示されているＤ１，Ｄ２，Ｄ３，Ｄ４に対応し、図４４ではＴＷ３により指示される連続した６ビット分のデータがそれぞれの内部バス配線へ出力されることを示している。即ち、バス配線は４本であり、各６ビットであるため、合計２４ビット分のデータが図４３のキャッシュレジスタに一時記憶される例となっている。最終的には、図４３と図４４におけるＴＷ４によって示されるリードクロック信号の出力開始を受けて、キャッシュレジスタから外部Ｉ／Ｏにデータが出力（データリード）される（図４４の”ａ”）。

【0211】

また、リードクロック信号が出力開始されると、同時に次に読み出すべきデータをデータレジスタからキャッシュレジスタに読み込む（図４４の”ｂ”）。つまり、リードクロック信号の出力開始を受けて、キャッシュレジスタから外部Ｉ／Ｏにデータが出力されているタイミングでは同時に、外部Ｉ／Ｏに出力済みのキャッシュレジスタ部分は新しいデータに書き換えがなされている。このようにして図４３のシステムでは、緩衝記憶としてキャッシュレジスタが入力と出力を同時に行う処理に用いられる。

【0212】

上記のメモリシステムに本発明の実施形態の一次記憶バッファ装置を次のように適用することができる。即ち、図４３のキャッシュレジスタを、図３に示したＤ／Ａ変換部１００とアナログメモリ部２００とＡ／Ｄ変換部３００により構成される一次記憶バッファ装置に置き換える。具体的には、図４３における内部バス配線Ｄ１，Ｄ２，Ｄ３，Ｄ４の各々に対応して図３に示す装置がそれぞれ１基ずつ割り当てられる。つまり、合計４基の一次記憶バッファ装置がキャッシュレジスタ部に設置される。

【0213】

図４４のＴＷ３のように連続したビット列が６ビット分を反復型Ｄ／Ａ変換部１００（図２５）によりアナログ電圧に変換し、サンプルホールドアンプ２０１に、キャッシュレジスタへ記憶した６ビット分の情報をアナログ信号として保持させる。図４３と図４４のＴＷ４により指示されるように、リードクロック信号を受けて、Ａ／Ｄ変換部３００（図１２）によりディジタルデータを外部Ｉ／Ｏに出力する。

【0214】

この場合において注意すべきポイントを指摘する。テント写像型Ｄ／Ａ変換では最後にＤ／Ａ変換を行ったビット値から、Ａ／Ｄ変換部３００より出力されるため、Ｄ／Ａ変換時には、最終的に始めに出力すべきデータが最後に出力されるようにＬＩＦＯ（Ｌａｓｔ ｉｎ Ｆａｓｔ ｏｕｔ）にする。図４４の例では、内部バス配線Ｄ１では始めの６ビットは”０１０１０１”の順番でＤ／Ａ変換し、Ａ／Ｄ変換出力すると”１０１０１０”の順番で外部出力のＩＯ＜１＞まで出力される。

【0215】

リードクロック信号が入力されると、Ａ／Ｄ変換部３００からデータを出力と同時に、データキャッシュから新しいデータがキャッシュレジスタに入力されてくるが、Ａ／Ｄ変換出力と同時に新しい入力データをＤ／Ａ変換にて計算する。図４４の例においては、６ビット分をアナログ電圧レベルに変換し、記憶保持部のサンプルホールドアンプ２０１に渡す。Ａ／Ｄ変換の出力とＤ／Ａ変換の入力処理を任意のビット量分の単位で並列処理することで、データが途切れることなく連続したビット列の緩衝記憶バッファとして使用することができる。

【0216】

以上の例で示したようにテント写像型Ａ／Ｄ変換とＤ／Ａ変換では、反復演算によりＡ／Ｄ変換とＤ／Ａ変換を行うため、少ない記憶素子数で、連続したデータの緩衝記憶に好適である。また電圧レベルのみでなく磁力や抵抗などを利用したアナログ量に対して、本実施形態に係る一時記憶バッファ装置を適用することで記憶領域の面積、また消費電流を低減させることが期待できる。

【符号の説明】

【0217】

１ テント写像演算回路
２ サンプルホールドアンプ
３ バイナリ変換回路
４ 出力バッファ
５ 制御部
１１ サンプルホールド手段
１２ 演算手段
１３ 変換手段
２０ テント写像演算回路
２１ 制御部
２２、２３ アナログ演算回路
２４ コンパレータ
２５ 論理回路
３０、３１ オペアンプ
３２ レジスタ
３８ サンプルホールドアンプ
４１、５１ 制御部
４２、４３、４４ アナログ演算回路
５０ テント写像演算回路
５２、５３、５４ アナログ演算回路
１００ Ａ／Ｄ変換部
１１０ Ｂ／Ｇ変換回路
１２０、１２０Ａ 逆演算手段
１２１ 逆演算回路
１２３、１２５ サンプルホールドアンプ
１４０ 制御手段
１４１、１４１Ａ、１４１Ｂ 制御回路
１４２ サンプルホールドアンプ
２００ アナログメモリ部
２０１ サンプルホールドアンプ
３００ Ｄ／Ａ変換部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】