特許 6694090 ＤＡ変換回路、不良ビット数検出回路及び不揮発性半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6694090

(24)【登録日】2020年4月20日

(45)【発行日】2020年5月13日

(54)【発明の名称】ＤＡ変換回路、不良ビット数検出回路及び不揮発性半導体記憶装置

(51)【国際特許分類】

   H03M 1/74 20060101AFI20200427BHJP

   G11C 7/16 20060101ALI20200427BHJP

   G11C 16/34 20060101ALI20200427BHJP

【ＦＩ】

   H03M1/74

   G11C7/16

   G11C16/34 140

【請求項の数】3

【全頁数】12

(21)【出願番号】特願2019-37523(P2019-37523)

(22)【出願日】2019年3月1日

【審査請求日】2019年3月1日

【早期審査対象出願】

(73)【特許権者】

【識別番号】519213274

【氏名又は名称】力晶積成電子製造股▲フン▼有限公司

【氏名又は名称原語表記】Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100132241

【弁理士】

【氏名又は名称】岡部 博史

(72)【発明者】

【氏名】木谷 朋文

【審査官】 竹内 亨

(56)【参考文献】

【文献】 特開２０００−０１３２３４（ＪＰ，Ａ）

【文献】 特開２００１−１１１４２７（ＪＰ，Ａ）

【文献】 特開２００７−０９６５０４（ＪＰ，Ａ）

【文献】 特開昭６３−０６７９２０（ＪＰ，Ａ）

【文献】 特開平１１−１２２１１１（ＪＰ，Ａ）

【文献】 特開２００２−１４０８９９（ＪＰ，Ａ）

【文献】 特開平０６−３０３１４３（ＪＰ，Ａ）

【文献】 特開２００９−０２７２８２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００−１／８８

Ｇ１１Ｃ ７／１６

Ｇ１１Ｃ １６／３４

(57)【特許請求の範囲】

【請求項1】

複数の入力デジタル電圧に対して複数の入力キャパシタを有する入力回路と、第１の帰還回路とを有する第１の差動増幅器を備えたスイッチドキャパシタ回路で構成され、前記複数の入力デジタル電圧をアナログ電圧にＤＡ変換する並列積分型ＤＡ変換回路であって、
第２の帰還回路を有する第２の差動増幅器を備えたオフセットキャンセル回路を備え、
前記オフセットキャンセル回路は、
サンプリング期間において、前記第２の帰還回路が短絡された状態で、第１のキャパシタを介した前記第１の差動増幅器の出力電圧と、所定の基準電圧との差電圧を前記第２の差動増幅器の反転入力端子に帰還し、
ホールド期間において、前記第２の帰還回路が短絡されない状態で、前記第１のキャパシタを介した基準電圧と、前記基準電圧との差電圧を第２のキャパシタを介して前記第１の差動増幅器の反転入力端子に入力することにより、
前記第１の差動増幅器のオフセットを、前記第２の差動増幅器のオフセットの存在にかかわらず補償することを特徴とするＤＡ変換回路。

【請求項2】

請求項１記載のＤＡ変換回路を備えた、不揮発性半導体記憶装置のための不良ビット数検出回路であって、
前記第１の差動増幅器の反転入力端子に接続され、複数の第３のキャパシタを介して接地する数を不良ビット検出数として設定する不良ビット検出数設定回路を備え、
前記入力回路は、前記不揮発性半導体記憶装置のメモリアレイ内の各メモリセルのベリファイフェイルのときに所定の電圧を前記各入力キャパシタを介して前記第１の差動増幅器の反転入力端子に入力し、
前記不揮発性半導体記憶装置のメモリアレイ内の各メモリセルの不良ビット検出数が所定の設定数未満のとき、前記第１の差動増幅器の出力電圧が前記基準電圧を超えるように構成されたことを特徴とする不良ビット数検出回路。

【請求項3】

請求項２記載の不良ビット数検出回路を備えたことを特徴とする不揮発性半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば並列積分型デジタルアナログ変換回路（以下、デジタルアナログ変換をＤＡ変換という。）であるＤＡ変換回路と、前記ＤＡ変換回路を用いた不揮発性半導体記憶装置のための不良ビット数検出回路と、前記不良ビット数検出回路を備えた不揮発性半導体記憶装置とに関する。

【背景技術】

【0002】

図１は、従来例に係るスイッチドキャパシタ回路を用いた並列積分型ＤＡ変換回路の構成例を示す回路図である。当該ＤＡ変換回路は例えば特許文献１において開示されている。

【0003】

図１において、ＤＡ変換回路は、差動増幅器１と、帰還回路１Ｆと、入力回路３０とを備えて構成される。ここで、差動増幅器はオペアンプともいう。帰還回路１Ｆは差動増幅器１の出力端子と反転入力端子との間に接続され、スイッチＳ_１と、容量Ｃ_１０のキャパシタ５との並列回路で構成される。入力回路３０は、複数ｎ個のインバータ３−１〜３−ｎと、キャパシタ４−１〜４−ｎとを備えて構成される。ここで、キャパシタ４−１〜４−ｎは入力キャパシタであって、それぞれ容量Ｃ_１〜Ｃ_ｎを有する。

【0004】

入力回路３０において、入力デジタル電圧Ｖ_ＩＮ１はインバータ３−１及びキャパシタ４−１を介して差動増幅器１の反転入力端子に入力され、入力デジタル電圧Ｖ_ＩＮ２はインバータ３−２及びキャパシタ４−２を介して差動増幅器１の反転入力端子に入力され、以下同様に、入力デジタル電圧Ｖ_ＩＮｎはインバータ３−ｎ及びキャパシタ４−ｎを介して差動増幅器１の反転入力端子に入力される。差動増幅器１の非反転入力端子には所定の基準電圧ＶＲＥＦが印加される。

【0005】

以上のように構成されたＤＡ変換回路は、ＤＡＣ用の基本的なスイッチトキャパシタ回路を用いて構成され、一般に、サンプリング期間と、ホールド期間を有する。サンプリング期間中は、スイッチＳ_１はオンされ、すべての入力デジタル電圧Ｖ_ＩＮ１〜Ｖ_ＩＮｎが仮想的に接地される。このとき、反転入力端子の電圧Ｖｍ１は出力電圧Ｖ_ＯＵＴ１になる。次いで、ホールド期間に移る。このホールド期間中、スイッチＳ_１はオフされ、すべての入力デジタル電圧Ｖ_ＩＮ１〜Ｖ_ＩＮｎの信号をアナログ電圧にＤＡ変換する。ここで、出力電圧Ｖ_ＯＵＴ１は次式で表される。

【0006】

【数1】

【0007】

従って、すべての入力容量Ｃ_１〜Ｃ_ｎが同じであるとき、出力電圧Ｖ_ＯＵＴ１は次式で表される。

【0008】

【数2】

【0009】

最下位ビット（ＬＳＢ）の電圧Ｖ_ＬＳＢは次式で表される。

【0010】

【数3】

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開平６−３０３１４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

図２は図１のＤＡ変換回路におけるビットエラーの概念を示すためのグラフであって、ビット計数値に対する出力電圧Ｖ_ＯＵＴ１を示すグラフである。

【0013】

一般に、どの差動増幅器にもオフセット電圧Ｖ_ＯＦＳＴが存在する。しかし、最下位ビット（ＬＳＢ）の電圧Ｖ_ＬＳＢがオフセット電圧Ｖ_ＯＦＳＴより十分大きい限り、問題は発生しない。このとき、入力ビット数ｎが増大すると、最下位ビット（ＬＳＢ）の電圧Ｖ_ＬＳＢは小さくなる。最終的には、最下位ビット（ＬＳＢ）の電圧Ｖ_ＬＳＢはオフセット電圧Ｖ_ＯＦＳＴに近いか、もしくはオフセット電圧Ｖ_ＯＦＳＴよりも小さい。この場合、ビットエラーが発生したことを意味する（図２）。なお、出力電圧Ｖ_ＯＵＴ１とオフセット電圧Ｖ_ＯＦＳＴとの関係は次式で表される。

【0014】

【数4】

【0015】

ところで、フラッシュメモリはプログラムベリファイ動作中に不良ビットの検出機能を有する。元々、フラッシュメモリはすべてのプログラムされたビットが正確にプログラムされた否かをチェックする。当該フラッシュメモリをアドバンスさせるために、いくつかのフラッシュメモリはプログラムベリファイ動作中にいくつかの不良ビットを許容する。また、フラッシュメモリは、読み出し動作中にエラーコレクションコーディング（ＥＣＣ）を用いてこれらのエラービットを修正することもできる。従って、フラッシュメモリのために、不良ビット数検出回路を提供する必要があった。

【0016】

本発明の目的は以上の問題点を解決し、スイッチドキャパシタ回路を用いたＤＡ変換回路において、オフセット電圧Ｖ_ＯＦＳＴを補償することができるＤＡ変換回路と、前記ＤＡ変換回路を用いて不揮発性半導体記憶装置の不良ビット数を検出する不良ビット数検出回路と、前記不良ビット数検出回路を備える不揮発性半導体記憶装置とを提供することにある。

【課題を解決するための手段】

【0017】

本発明に係るＤＡ変換回路は、
複数の入力デジタル電圧に対して複数の入力キャパシタを有する入力回路と、第１の帰還回路とを有する第１の差動増幅器を備えたスイッチドキャパシタ回路で構成され、前記複数の入力デジタル電圧をアナログ電圧にＤＡ変換する並列積分型ＤＡ変換回路であって、
第２の帰還回路を有する第２の差動増幅器を備えたオフセットキャンセル回路を備え、
前記オフセットキャンセル回路は、
サンプリング期間において、前記第２の帰還回路が短絡された状態で、第１のキャパシタを介した前記第１の差動増幅器の出力電圧と、所定の基準電圧との差電圧を前記第２の差動増幅器の反転入力端子に帰還し、
ホールド期間において、前記第２の帰還回路が短絡されない状態で、前記第１のキャパシタを介した基準電圧と、前記基準電圧との差電圧を第２のキャパシタを介して前記第１の差動増幅器の反転入力端子に入力することにより、
前記第１の差動増幅器のオフセットを、前記第２の差動増幅器のオフセットの存在にかかわらず補償することを特徴とする。

【発明の効果】

【0018】

従って、本発明によれば、スイッチドキャパシタ回路を用いたＤＡ変換回路において、オフセット電圧Ｖ_ＯＦＳＴを補償することができるＤＡ変換回路と、前記ＤＡ変換回路を用いて不揮発性半導体記憶装置の不良ビット数を検出する不良ビット数検出回路と、前記不良ビット数検出回路を備える不揮発性半導体記憶装置とを提供できる。

【図面の簡単な説明】

【0019】

【図1】従来例に係る並列積分型ＤＡ変換回路の構成例を示す回路図である。

【図2】図１のＤＡ変換回路におけるビットエラーの概念を示すためのグラフであって、ビット計数値に対する出力電圧ＶＯＵＴ１を示すグラフである。

【図3】実施形態１に係る並列積分型ＤＡ変換回路の構成例を示す回路図である。

【図4A】図３の差動増幅器１とその周辺回路におけるサンプリング期間の動作を示す回路図である。

【図4B】図３の差動増幅器１とその周辺回路におけるホールド期間の動作を示す回路図である。

【図5A】図３の差動増幅器２とその周辺回路におけるサンプリング期間の動作を示す回路図である。

【図5B】図３の差動増幅器２とその周辺回路におけるホールド期間の動作を示す回路図である。

【図6A】実施形態２に係るフラッシュメモリのための不良ビット数検出回路の構成例を示す回路図であって、サンプリング期間の動作を示す回路図である。

【図6B】図６Ａの不良ビット数検出回路におけるサンプリング期間の動作を示す回路図である。

【図7】図６Ａの不良ビット数検出回路における不良ビット検出数と設定数ＳＤＥＴｎとの関係の設定テーブルである。

【図8】図６Ａの不良ビット数検出回路を用いたフラッシュメモリのプログラム処理を示すフローチャートである。

【発明を実施するための形態】

【0020】

以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。

【0021】

（実施形態１）
図３は実施形態１に係る並列積分型ＤＡ変換回路の構成例を示す回路図である。図３のＤＡ変換回路は、図１のＤＡ変換回路に比較して、オフセットキャンセル回路４０をさらに備えたことを特徴とする。

【0022】

図３において、オフセットキャンセル回路４０は、差動増幅器２と、帰還回路２Ｆと、キャパシタ６及び８とを備えて構成される。帰還回路２Ｆは、スイッチＳ_２と容量Ｃ_２０のキャパシタ７の並列回路で構成される。キャパシタ６は容量Ｃ_２０を有し、キャパシタ８は容量Ｃ_２２を有する。差動増幅器１の出力端子は、スイッチＳ_３の接点ａ及びキャパシタ６を介して差動増幅器２の反転入力端子に接続され、当該反転入力端子は帰還回路２Ｆを介して差動増幅器２の出力端子に接続される。当該出力端子はキャパシタ８を介して差動増幅器１の反転入力端子に接続される。差動増幅器２の非反転入力端子には所定の基準電圧ＶＲＥＦが印加され、当該基準電圧ＶＲＥＦはスイッチＳ_３の接点ｂ及びキャパシタ６を介して差動増幅器２の反転入力端子に印加される。なお、制御信号発生回路５０は、スイッチＳ_１〜Ｓ_３を切り替える制御信号を発生してスイッチＳ_１〜Ｓ_３の各制御端子に出力する。

【0023】

ここで、キャパシタ５，８の容量Ｃ_１０，Ｃ_２２は互いに同一値に設定され、キャパシタ６，７の容量Ｃ_２１，Ｃ_２０は互いに同一値に設定される。なお、差動増幅器１のオフセット電圧をＶ_{ＯＦＳＴ１}とし、差動増幅器２のオフセット電圧をＶ_{ＯＦＳＴ２}とする。

【0024】

本実施形態において、オフセット電圧Ｖ_ＯＦＳＴはホールド期間に補正される。従って、入力デジタル電圧Ｖ_ＩＮｎは１ビットの論理信号なので、出力電圧Ｖ_ＯＵＴ１は次式で表される。

【0025】

【数5】

【0026】

図４Ａは図３の差動増幅器１とその周辺回路におけるサンプリング期間の動作を示す回路図である。また、図４Ｂは図３の差動増幅器１とその周辺回路におけるホールド期間の動作を示す回路図である。ここで、図４Ａ及び図４Ｂはオフセット電圧Ｖ_ＯＦＳＴを補償して相殺する方法を示す。

【0027】

図４Ａのサンプリング期間において、スイッチＳ_１がオンされ、キャパシタ８の一端にはスイッチＳ_１を介して電圧Ｖ_{ＯＵＴ１−φ１}が印加され、キャパシタ８の他端には電圧Ｖ_{ＯＵＴ２−φ１}が印加され、このとき、出力電圧Ｖ_{ＯＵＴ１−φ１}は次式で表される。

【0028】

【数6】

【0029】

次いで、図４Ｂのホールド期間において、スイッチＳ_１がオフされる。このとき、電圧Ｖ_{ＯＵＴ２−φ１}は電圧Ｖ_{ＯＵＴ２−φ２}になる。従って、電圧Ｖ_{ＯＵＴ１−φ２}は次式で表される。

【0030】

【数7】

【0031】

図５Ａは図３の差動増幅器２とその周辺回路におけるサンプリング期間の動作を示す回路図である。また、図５Ｂは図３の差動増幅器２とその周辺回路におけるホールド期間の動作を示す回路図である。図５Ａ及び図５Ｂは差動増幅器２の詳細動作を示す。

【0032】

図５Ａのサンプリング期間において、スイッチＳ_２はオンされ、スイッチＳ_３は接点ａ側に切り替えられて電圧Ｖ_{ＯＵＴ１−φ１}に接続される。このとき、キャパシタ６の一端には電圧Ｖ_{ＯＵＴ１−φ１}が印加され、その他端にはスイッチＳ_２を介して電圧Ｖ_{ＯＵＴ２−φ１}が印加される。このとき、電圧Ｖ_{ＯＵＴ２−φ１}は次式で表される。

【0033】

【数8】

【0034】

次いで、図５Ｂのホールド期間において、スイッチＳ_２はオフされ、スイッチＳ_３は接点ｂ側に切り替えられ基準電圧ＶＲＥＦに接続される。このとき、電圧Ｖ_{ＯＵＴ２−φ２}は次式で表される。

【0035】

【数9】

【0036】

ここで、Ｃ２１＝Ｃ２０であるので、式（６）は式（９）に代入され、次式を得る。

【0037】

【数10】

【0038】

また、Ｃ２２＝Ｃ１０であるので、式（８）および（１０）は式（７）に代入され、次式を得る。

【0039】

【数11】

【0040】

式（１２）から明らかなように、出力電圧Ｖ_ＯＵＴ１にはオフセットが存在しない。その上、差動増幅器２のオフセット電圧Ｖ_{ＯＦＳＴ２}は差動増幅器１の動作に影響を与えない。正しくオフセット電圧Ｖ_{ＯＦＳＴ１}を帰還させるためには、Ｃ_２１＝Ｃ_２０とＣ_２２＝Ｃ_１０の条件が必要であり、これにより、差動増幅器１のオフセット電圧Ｖ_{ＯＦＳＴ１}を相殺できる。

【0041】

以上説明したように、実施形態１に係るＤＡ変換回路によれば、複数の入力デジタル電圧Ｖ_ＩＮ１〜Ｖ_ＩＮｎをアナログ電圧である出力電圧Ｖ_ＯＵＴ１にＤＡ変換する。ここで、差動増幅器１のオフセット電圧Ｖ_{ＯＦＳＴ１}を、差動増幅器２を有するオフセットキャンセル回路４０により相殺して補償することができる。

【0042】

（実施形態２）
図６Ａは実施形態２に係るフラッシュメモリのための不良ビット数検出回路の構成例を示す回路図であって、サンプリング期間の動作を示す回路図である。また、図６Ｂは図６Ａの不良ビット数検出回路におけるサンプリング期間の動作を示す回路図である。

【0043】

図６Ａ及び図６Ｂの不良ビット数検出回路は、図３のＤＡ変換回路に比較して以下の点が異なる。
（１）入力回路３０として、入力回路３０に代えて、例えばフラッシュメモリのページバッファ２０−１〜２０−ｎを備える。
（２）差動増幅器１の反転入力端子に接続され、不良ビット検出数を設定する不良ビット検出数設定回路３２をさらに備える。

【0044】

図６Ａ及び図６Ｂの不良ビット数検出回路は、フラッシュメモリのプログラムベリファイ中にどの程度の不良ビットがあるかをチェックする（不良ビット数を検出する）ための回路である。

【0045】

ページバッファ２０−１において、メモリアレイ１０のビット線に接続されたセンス回路１１は、ビット線電圧を検出してセンス電圧ＳＮＳとして出力し、当該センス電圧ＳＮＳは、スイッチＳ_４のＭＯＳトランジスタＭ１３を介してラッチＬＡＴ１の一端に印加されて、プログラムベリファイデータＱ_１が保持される。なお、不良ビットを検出したときに、プログラムベリファイデータＱ_１がＬレベルになり、検出しないときに、プログラムベリファイデータＱ_１がＨレベルになる（図６Ａ参照）。ラッチＬＡＴ１は一対のインバータ１２，１３で構成され、保持されたプログラムベリファイデータＱ_１の反転データＱ_１ＢがスイッチＳ_５及び容量Ｃ１のキャパシタ４−１を介して差動増幅器１の反転入力端子に出力される。ここで、保持されたプログラムベリファイデータＱ_１の反転データＱ_１ＢをＤＡ変換回路によりアナログ電圧ＶＯＵＴ１に変換するために、スイッチＳ_５とキャパシタ４−１（入力回路３０の一部の素子）が設けられる。また、ページバッファ２０−２〜２０−ｎにおいても、ページバッファ２０−１と同様に構成されて、各保持されたプログラムベリファイデータの反転データが差動増幅器１の反転入力端子に出力される。

【0046】

図６Ａ及び図６Ｂの不良ビット数検出回路において、不良ビット検出数ｍを設定するために、不良ビット検出数設定回路３２が設けられる。不良ビット検出数設定回路３２は、スイッチＳ_６，Ｓ_ＤＥＴ１〜Ｓ_ＤＥＴｎと、キャパシタ１５−０〜１５−ｎとを備えて構成される。ここで、キャパシタ１５−０は容量０．５Ｃ_１を有し、キャパシタ１５−０の他端はスイッチＳ_６の接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳ_６の接点ｂは接地される。また、キャパシタ１５−１は容量Ｃ_１を有し、キャパシタ１５−１の他端はスイッチＳ_ＤＥＴ１の接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳ_ＤＥＴ１の接点ｂは接地される。以下同様にして、キャパシタ１５−ｎは容量Ｃ_１を有し、キャパシタ１５−ｎの他端はスイッチＳ_ＤＥＴｎの接点ａを介して電源電圧ＶＤＤに接続され、スイッチＳ_ＤＥＴｎの接点ｂは接地される。

【0047】

ここで、スイッチＳ_６とキャパシタ１５−０は、差動増幅器１の出力電圧Ｖ_ＯＵＴ１を、基準電圧ＶＲＥＦより０．５ＬＳＢに対応する電圧だけ低くするために設けられる。

【0048】

図７は図６Ａの不良ビット数検出回路における不良ビット検出数ｍと設定数ＳＤＥＴｎとの関係の設定テーブルである。図７から明らかなように、不良ビット検出数ｍをＭとすると、（Ｍ−１）個のスイッチＳ_ＤＥＴ１〜Ｓ_ＤＥＴｎが接点ｂ側に切り替えられてオンされる。

【0049】

不良ビット検出数ｍがＭ以上になると、出力電圧Ｖ_ＯＵＴ１は基準電圧ＶＲＥＦより低くなる。フラッシュメモリは出力電圧Ｖ_ＯＵＴ１が基準電圧ＶＲＥＦより低いときにプログラム動作を継続するように構成される。

【0050】

図６Ａのサンプリング期間において、スイッチＳ_４がオンされる。センス回路１１はメモリアレイ１０の所定のメモリセルからのビット線の電圧をセンスし、そのセンス電圧ＳＮＳのプログラムベリファイデータはスイッチＳ_４を介してラッチＬＡＴ１に転送されて一時的に記憶される。ここで、プログラムベリファイデータがＨレベルのときはベリファイパスを表す一方、プログラムベリファイデータがＬレベルのときはベリファイフェイル（不良ビット発生を示す。ここで、ＤＡ変換回路において、スイッチＳ_１，Ｓ_２はオンされ、スイッチＳ３は接点ａ側に切り替えられて出力電圧Ｖ_ＯＵＴ１に接続される。スイッチＳ_５は接点ａ側に切り替えられて接地され、スイッチＳ_６は接点ａ側に切り替えられて電源電圧ＶＤＤに接続される。前記のラッチＬＡＴ１へのデータ転送後、ホールド期間に移行する。

【0051】

次いで、図６Ｂのホールド期間において、スイッチＳ_１，Ｓ_２はオフされ、スイッチＳ_３は接点ｂ側に切り替えられて基準電圧ＶＲＥＦに接続される。また、スイッチＳ_５は接点ａ側に切り替えられてラッチＬＡ１の他端に接続され、スイッチＳ_６は接点ｂ側に切り替えられて接地される。ラッチＬＡＴ１に記憶されたプログラムベリファイデータがＬレベルであってベリファイフェイルのときは、ページバッファ２０−１〜２０−ｎ内のキャパシタＣ_１４の一端（ラッチＬＡＴ１側）の電位は０Ｖから電源電圧ＶＤＤに変化する一方、その他端は０Ｖに保持される。従って、Ｍ−１個のＳ_ＤＥＴ１〜Ｓ_ＤＥＴｎがオンに設定されるとき、出力電圧Ｖ_ＯＵＴ１は次式で表される。

【0052】

【数12】

【0053】

なお、ベリファイが失敗した場合、差動増幅器１への入力電圧Ｖ_ＩＮｎは電源電圧ＶＤＤになり、ベリファイ成功のときは入力電圧Ｖ_ＩＮｎが０Ｖになる。

【0054】

以上のように構成された図６Ａ及び図６Ｂの不良ビット数検出回路によれば、不良ビット検出数ｍがＭ以上になると、出力電圧Ｖ_ＯＵＴ１は基準電圧ＶＲＥＦより低くなる。フラッシュメモリは出力電圧Ｖ_ＯＵＴ１が基準電圧ＶＲＥＦより低いときにプログラム動作を継続するように構成される。

【0055】

図８は図６Ａの不良ビット数検出回路を用いたフラッシュメモリのプログラム処理を示すフローチャートである。

【0056】

図８のステップＳ１において、所定のメモリセルに対してプログラムのための高電圧を印加するプログラムストレス処理を実行し、ステップＳ２のプログラムベリファイ処理において、当該メモリセルに対してデータが正確にプログラムされたか否かがベリファイされる。ステップＳ３で、図６Ａの不良ビット数検出回路により検出された不良ビット数ｍが設定数Ｍ以上であるとき、プログラム動作を継続するためステップＳ１に戻る。一方、ステップＳ３で、図６Ａの不良ビット数検出回路により検出された不良ビット数ｍが設定数Ｍ未満であると当該プログラム処理を終了する。

【0057】

以上の実施形態においては、フラッシュメモリのための不良ビット数を検出する不良ビット数検出回路について説明しているが、本発明はこれに限らず、他の種々の不揮発性半導体記憶装置に適用できる。

【0058】

以上説明したように、本実施形態１，２によれば、スイッチドキャパシタ回路を用いたＤＡ変換回路において、オフセット電圧Ｖ_ＯＦＳＴを補償することができるＤＡ変換回路を実現できる。また、当該ＤＡ変換回路を用いて、フラッシュメモリ等の不揮発性半導体記憶装置のための不良ビット数を検出する不良ビット数検出回路を実現できる。さらに、当該不良ビット数検出回路を備えて、フラッシュメモリ等の不揮発性半導体記憶装置を実現できる。

【符号の説明】

【0059】

１，２ 差動増幅器（オペアンプ）
３−１〜３−ｎ インバータ
４−１〜４−ｎ キャパシタ
５〜８，１４，１５−０〜１５−ｎ キャパシタ
１０ メモリアレイ
１１ センス回路
１２，１３ インバータ
２０−１〜２０−ｎ ページバッファ
３０ 入力回路
３２ 不良ビット数設定回路
４０ オフセットキャンセル回路
５０ 制御信号発生回路
ＬＡＴ１ ラッチ
Ｍ１３ ＭＯＳトランジスタ
Ｓ_１〜Ｓ_６，Ｓ_ＤＥＴ１〜Ｓ_ＤＥＴｎ スイッチ

【要約】

【課題】スイッチドキャパシタ回路を用いたＤＡ変換回路において、オフセット電圧Ｖ_ＯＦＳＴを補償する。
【解決手段】複数の入力デジタル電圧に対して複数の入力キャパシタを有する入力回路を有する第１の差動増幅器を備えたスイッチドキャパシタ回路で構成され、複数の入力デジタル電圧をアナログ電圧にＤＡ変換する並列積分型ＤＡ変換回路であって、第２の差動増幅器を備えたオフセットキャンセル回路は、サンプリング期間において、第２の差動増幅器の帰還回路が短絡された状態で、第１のキャパシタを介した第１の差動増幅器の出力電圧と、所定の基準電圧との差電圧を第２の差動増幅器の反転入力端子に帰還し、ホールド期間において、第２の差動増幅器の帰還回路が短絡されない状態で、第１のキャパシタを介した基準電圧と、基準電圧との差電圧を第２のキャパシタを介して第１の差動増幅器の反転入力端子に入力する。
【選択図】図３

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7】

【図8】