特許 6696735 Ｇｅ系光素子及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6696735

(24)【登録日】2020年4月27日

(45)【発行日】2020年5月20日

(54)【発明の名称】Ｇｅ系光素子及びその製造方法

(51)【国際特許分類】

   H01L 31/10 20060101AFI20200511BHJP

   G02B 6/12 20060101ALI20200511BHJP

【ＦＩ】

   H01L31/10 A

   G02B6/12 301

   G02B6/12 361

【請求項の数】2

【全頁数】17

(21)【出願番号】特願2015-122817(P2015-122817)

(22)【出願日】2015年6月18日

(65)【公開番号】特開2017-11020(P2017-11020A)

(43)【公開日】2017年1月12日

【審査請求日】2018年3月2日

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２５年度、国立研究開発法人新エネル ギー・産業技術総合開発機構、「超低消費電力型光エレクトロニクス実装システム技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(73)【特許権者】

【識別番号】513065077

【氏名又は名称】技術研究組合光電子融合基盤技術研究所

(74)【代理人】

【識別番号】100094525

【弁理士】

【氏名又は名称】土井 健二

(74)【代理人】

【識別番号】100094514

【弁理士】

【氏名又は名称】林 恒徳

(74)【代理人】

【識別番号】100105337

【弁理士】

【氏名又は名称】眞鍋 潔

(72)【発明者】

【氏名】奥野 昌樹

(72)【発明者】

【氏名】下山 峰史

(72)【発明者】

【氏名】奥村 滋一

【審査官】 山本 元彦

(56)【参考文献】

【文献】 特開２０１１−０９１３５４（ＪＰ，Ａ）

【文献】 特開２０１４−０９９５２７（ＪＰ，Ａ）

【文献】 特開２００３−１８８４０６（ＪＰ，Ａ）

【文献】 特開２０１０−２１２４６９（ＪＰ，Ａ）

【文献】 国際公開第２０１４／１７１００５（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２００７／０１０４４４１（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ３１／００−３１／０３９２、３１／０８−３１／１１９

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

単結晶シリコン基板と、
前記単結晶シリコン基板上に設けられた第１の酸化膜と、
前記第１の酸化膜上に設けられた第２の酸化膜と、
前記第１の酸化膜及び前記第２の酸化膜に設けられた前記単結晶シリコン基板の表面に達する開口部と、
前記開口部に設けられ、前記第１の酸化膜の頂面から５００ｎｍ以下の高さでその頂面が突出するＧｅを含むＩＶ族半導体層と、
前記Ｇｅを含むＩＶ族半導体層の表面側に設けられた第１導電型領域と、
前記Ｇｅを含むＩＶ族半導体層の表面側であって、前記第１導電型領域と離れた領域に設けられた前記第１導電型と反対導電型の第２導電型領域を有し、
前記第１導電型領域／前記Ｇｅを含むＩＶ族半導体層の表面部／前記第２導電型領域により形成される前記単結晶シリコン基板の主表面と水平な方向のｐｉｎ構造の受光部と、
前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部に、反射防止膜となる多層誘電体膜とを有し、前記単結晶シリコン基板は、ＳＯＩ基板の単結晶シリコン基板であり、前記第１の酸化膜は前記ＳＯＩ基板のＢＯＸ層であり、前記第２の酸化膜は前記ＳＯＩ基板の表面の単結晶シリコン層を除去して露出した前記ＢＯＸ層上に設けられたことを特徴とするＧｅ系光素子。

【請求項2】

ＳＯＩ基板のＢＯＸ層上の単結晶シリコン層を除去し、前記ＢＯＸ層上に酸化膜を形成する工程と、
前記ＳＯＩ基板の単結晶シリコン基板に達する開口部を形成する工程と、
前記開口部において、前記単結晶シリコン基板に対してＧｅを含むＩＶ族半導体をエピタキシャル成長させて、前記ＢＯＸ層の頂面から５００ｎｍ以下の高さでその頂面が突出するＧｅを含むＩＶ族半導体層を形成する工程と、
前記Ｇｅを含むＩＶ族半導体層の表面の一部に第１導電型の不純物をイオン注入する工程と、
前記Ｇｅを含むＩＶ族半導体層の表面の前記第１導電型の不純物をイオン注入した領域と離れた領域に前記第１導電型と反対導電型の第２導電型の不純物をイオン注入する工程と、
イオン注入した前記第１導電型の不純物と前記第２導電型の不純物を活性化アニールして、第１導電型領域／Ｇｅを含むＩＶ族半導体層の表面部／第２導電型領域により前記単結晶シリコン基板の主表面と水平な方向にｐｉｎ構造の受光部を形成する工程と、
前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部に、反射防止膜となる多層誘電体膜を形成する工程と
を有することを特徴とするＧｅ系光素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、Ｇｅ系光素子及びその製造方法に関するものであり、例えば、Ｓｉフォトニクス技術に用いるＧｅ受光素子等のＧｅ系光素子及びその製造方法に関する。

【背景技術】

【0002】

近年、光通信技術分野をはじめとして、Ｓｉフォトニクスが注目を集めている。Ｓｉフォトニクスとは、ＳＯＩ基板上に、光導波路、光変調器、受光器（Ｇｅ受光器）、グレーティングカプラーなどの光ＩＯ素子を、Ｓｉ半導体プロセスで作成し、光信号を送受信する集積チップを形成する技術である。

【0003】

この中で、従来のｐｉｎ型Ｇｅ受光素子は、ＳＯＩ基板の単結晶シリコン層をパターニングしてＳｉ導波路を形成し、その上にＧｅ層をエピタキシャル成長させて、このＧｅ層を利用してＧｅ受光素子を形成している。

【0004】

図１６は、従来の集積化Ｇｅ受光素子の説明図であり、図１６（ａ）は平面図であり、図１６（ｂ）は、図１６（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図１６（ｃ）は、図１６（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。図に示すように、単結晶シリコン基板６１上にＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層６２を介して単結晶シリコン層を設けたＳＯＩ基板を用い、単結晶シリコン層をパターニングしてＳｉ導波路６３、テーパ部６４及びＧｅ成長部を形成する。

【0005】

このＧｅ成長部にＢをドープしてｐ^＋型Ｓｉ領域６５を形成した後、このｐ^＋型Ｓｉ領域６５上にｉ型Ｇｅ層６６を選択成長させる。次いで、ｉ型Ｇｅ層６６の表面にＰをドープしてｎ^＋型Ｇｅ領域６７を形成する。次いで、全面に上部クラッド層６８となるＳｉＯ_２膜６８を形成し、ｐ^＋型Ｓｉ領域６５及びｎ^＋型Ｇｅ領域６７に達するコンタクトホールを形成する。このコンタクトホールを導電部材で埋め込んでｐ側電極６９及びｎ側電極７０を形成することにより集積化Ｇｅ受光素子が完成する。

【0006】

このように、従来のＧｅ受光素子は、Ｇｅ層の下側のＳｉ層をｐ型とし、光吸収層となるｉ型Ｇｅ層を挟んで上部をｎ型にする縦型構造となっている。ｐ側電極６９に負電位を印加し、ｎ側電極７０に正電位を印加した状態で、ｉ型Ｇｅ層６６に光が入射すると光励起により電子−ホールペアが発生し、電子はｎ^＋型Ｇｅ領域６７に、ホールはｐ^＋型Ｓｉ領域６５に伝播していき、電気信号として検出される。

【0007】

このような、Ｇｅ受光素子において、受光感度を高めるために、低温／高温の二段階成長により、貫通転位及び欠陥密度を低減した上層部の高温成長Ｇｅ層を吸収層とすることが提案されている（例えば、非特許文献１参照）。

【先行技術文献】

【非特許文献】

【0008】

【非特許文献1】Ｔａｏ Ｙｉｎ，Ｒａｍｉ Ｃｏｈｅｎ，Ｍｉｋｅ Ｍ．Ｍｏｒｓｅ，Ｇａｄｉ Ｓａｒｉｄ，Ｙｏｅｌ Ｃｈｅｔｒｉｔ，Ｄｏｒｏｎ Ｒｕｂｉｎ，ａｎｄ Ｍａｒｉｏ Ｊ．Ｐａｎｉｃｃｉａ，Ｏｐｔｉｃｓ Ｅｘｐｒｅｓｓ，Ｖｏｌ．１５, ｐ．１３９６６ （２００７）

【発明の概要】

【発明が解決しようとする課題】

【0009】

このようなＧｅ受光素子において、Ｓｉフォトニクスチップの製造工程のインテグレーションを容易にするために、従来構造よりＧｅ層の高さの低いデバイスを作成するという課題がある。従来構造では、光吸収層となるｉ型Ｇｅ層の高さが充分必要なため、Ｇｅ層の全体の高さは約１μｍ前後の高さが必要になる。このように、Ｇｅ受光素子の高さが１μｍ前後と高くなるため、ＳＯＩ基板の単結晶シリコン層に形成した信号処理回路等との配線による電気的接続等の後続のプロセスインテグレーションを難しくしている問題がある。

【0010】

即ち、Ｇｅ受光素子を形成したのち、クラッド酸化膜と呼ばれる上部クラッド層を兼ねる層間絶縁膜を堆積して、コンタクト形成、メタル配線工程へと進む。Ｇｅ層に起因して１μｍの段差がある状態でクラッド酸化膜を成膜すると、クラッド酸化膜の表面に１μｍの段差が発生するが、このままコンタクト形成やメタル配線工程に進むと、段差のある部分間で露光機のフォーカスができない等の理由で露光がうまくできなくなる。また、段差の側壁部分にメタルエッチング後にメタルの残渣が残ったり、段差部のメタル配線が切れやすいなどの問題が発生する。

【0011】

そのため、クラッド酸化膜形成後は、１μｍの段差をなくすようなＣＭＰ（化学機械研磨）による平坦化プロセスが入ることが望ましい。しかし、１μｍの段差をＣＭＰにより平坦化することは難しい。また、平坦化できた場合でも、単結晶シリコン層上のクラッド酸化膜厚さは１μｍ以上となる。

【0012】

例えば、４５ｎｍノード、６５ｎｍＣＭＯＳは、トランジスタを覆う層間絶縁膜の厚さは、３００ｎｍ〜５００ｎｍ程度であり、それと比較すると１μｍ以上のクラッド酸化膜は厚いことになる。このため、ｐ^＋型Ｓｉ領域６５へのコンタクトメタルの断面のアスペクト比がＣＭＯＳと比較すると大きくなり、通常のＬＳＩ製造ラインで作成するには、エッチングやコンタクトメタルの埋め込み工程が困難になるという問題がある。

【0013】

したがって、Ｇｅ系光素子及びその製造方法において、Ｇｅ系半導体層の高さを低くして、Ｓｉフォトニクスのプロセスのインテグレーションを容易にすることを目的とする。

【課題を解決するための手段】

【0014】

開示する一観点からは、単結晶シリコン基板と、前記単結晶シリコン基板上に設けられた第１の酸化膜と、前記第１の酸化膜上に設けられた第２の酸化膜と、前記第１の酸化膜及び前記第２の酸化膜に設けられた前記単結晶シリコン基板の表面に達する開口部と、前記開口部に設けられ、前記第１の酸化膜の頂面から５００ｎｍ以下の高さでその頂面が突出するＧｅを含むＩＶ族半導体層と、前記Ｇｅを含むＩＶ族半導体層の表面側に設けられた第１導電型領域と、前記Ｇｅを含むＩＶ族半導体層の表面側であって、前記第１導電型領域と離れた領域に設けられた前記第１導電型と反対導電型の第２導電型領域を有し、前記第１導電型領域／前記Ｇｅを含むＩＶ族半導体層の表面部／前記第２導電型領域により形成される前記単結晶シリコン基板の主表面と水平な方向のｐｉｎ構造の受光部と、前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部に、反射防止膜となる多層誘電体膜とを有し、前記単結晶シリコン基板は、ＳＯＩ基板の単結晶シリコン基板であり、前記第１の酸化膜は前記ＳＯＩ基板のＢＯＸ層であり、前記第２の酸化膜は前記ＳＯＩ基板の表面の単結晶シリコン層を除去して露出した前記ＢＯＸ層上に設けられたことを特徴とするＧｅ系光素子が提供される。

【0015】

また、開示する別の観点からは、ＳＯＩ基板のＢＯＸ層上の単結晶シリコン層を除去し、前記ＢＯＸ層上に酸化膜を形成する工程と、前記ＳＯＩ基板の単結晶シリコン基板に達する開口部を形成する工程と、前記開口部において、前記単結晶シリコン基板に対してＧｅを含むＩＶ族半導体をエピタキシャル成長させて、前記ＢＯＸ層の頂面から５００ｎｍ以下の高さでその頂面が突出するＧｅを含むＩＶ族半導体層を形成する工程と、前記Ｇｅを含むＩＶ族半導体層の表面の一部に第１導電型の不純物をイオン注入する工程と、前記Ｇｅを含むＩＶ族半導体層の表面の前記第１導電型の不純物をイオン注入した領域と離れた領域に前記第１導電型と反対導電型の第２導電型の不純物をイオン注入する工程と、イオン注入した前記第１導電型の不純物と前記第２導電型の不純物を活性化アニールして、第１導電型領域／Ｇｅを含むＩＶ族半導体層の表面部／第２導電型領域により前記単結晶シリコン基板の主表面と水平な方向にｐｉｎ構造の受光部を形成する工程と、前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部に、反射防止膜となる多層誘電体膜を形成する工程とを有することを特徴とするＧｅ系光素子の製造方法が提供される。

【発明の効果】

【0016】

開示のＧｅ系光素子及びその製造方法によれば、Ｇｅ系半導体層の高さを低くして、Ｓｉフォトニクスのプロセスのインテグレーションを容易にすることが可能になる。

【図面の簡単な説明】

【0017】

【図1】本発明の実施の形態のＧｅ系光素子の説明図である。

【図2】本発明の実施の形態のＧｅ系光素子の動作の説明図である。

【図3】本発明の実施例１の集積化Ｇｅ受光素子の説明図である。

【図4】本発明の実施例１の集積化Ｇｅ受光素子の製造工程の途中までの説明図である。

【図5】本発明の実施例１の集積化Ｇｅ受光素子の製造工程の図４以降の途中までの説明図である。

【図6】本発明の実施例１の集積化Ｇｅ受光素子の製造工程の図５以降の途中までの説明図である。

【図7】本発明の実施例１の集積化Ｇｅ受光素子の製造工程の図６以降の途中までの説明図である。

【図8】本発明の実施例１の集積化Ｇｅ受光素子の製造工程の図７以降の途中までの説明図である。

【図9】本発明の実施例１の集積化Ｇｅ受光素子の製造工程の図８以降の途中までの説明図である。

【図10】本発明の実施例１の集積化Ｇｅ受光素子の製造工程の図９以降の途中までの説明図である。

【図11】本発明の実施例１の集積化Ｇｅ受光素子の製造工程の図１０以降の説明図である。

【図12】本発明の実施例２の集積化ＳｉＧｅ受光素子の説明図である。

【図13】本発明の実施例３の集積化ＳｉＧｅ光素子の説明図である。

【図14】本発明の実施例４の集積化Ｇｅ受光素子の説明図である。

【図15】本発明の実施例５の集積化Ｇｅ受光素子の説明図である。

【図16】従来の集積化Ｇｅ受光素子の説明図である。

【発明を実施するための形態】

【0018】

ここで、図１及び図２を参照して、本発明の実施例１のＧｅ系光素子を説明する。図１は、本発明の実施の形態のＧｅ系光素子の説明図であり、図１（ａ）は平面図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図１（ｃ）は、図１（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。単結晶シリコン基板１上に設けられた酸化膜２に単結晶シリコン基板１に達する開口部を形成する。この開口部において、単結晶シリコン基板１に対してＧｅを含むＩＶ族半導体をエピタキシャル成長させて、酸化膜２の頂面から５００ｎｍ以下の高さでその頂面が突出するＧｅを含むＩＶ族半導体層３を形成する。なお、Ｇｅを含むＩＶ族半導体層としては、Ｓｉ_ｘＧｅ_１−ｘ（但し、０≦ｘ≦０．５）が典型的なものである。

【0019】

次いで、Ｇｅを含むＩＶ族半導体層３の表面の一部に第１導電型の不純物をイオン注入するとともに、第１導電型の不純物をイオン注入した領域と離れた領域に第２導電型の不純物をイオン注入する。次いで、イオン注入した不純物を活性化アニールして、第１導電型領域７／Ｇｅを含むＩＶ族半導体層３の表面部／第２導電型領域８により単結晶シリコン基板１の主表面と水平な方向にｐｉｎ構造を形成する。上部クラッド層を兼ねる絶縁膜６を設け、この絶縁膜６にコンタクトホールを形成して第１導電型領域７に接続する電極９と、第２導電型領域８に接続する電極１０を形成する。

【0020】

なお、開口部を形成する前に、酸化膜６上に設けた単結晶シリコン層を加工してテーパ部５を含む単結晶シリコン光導波路４を予め形成して、ｐｉｎ構造のｉ型層となるＧｅを含むＩＶ族半導体層３の表面部の端部と接合させても良い。この場合には、Ｇｅを含むＩＶ族半導体層３を成長する工程において、単結晶シリコン光導波路４の露出側端面から横方向成長しない低圧条件で結晶成長を行う。

【0021】

このｐｉｎ構造を受光部とする場合には、単結晶シリコン光導波路４をｐｉｎ構造のｉ型層となるＧｅを含むＩＶ族半導体層３の表面部の一方の端部のみに接合させれば良い。また、ｐｉｎ構造を光変調部とする場合には、ｐｉｎ構造のｉ型層となるＧｅを含むＩＶ族半導体層３の表面部の互いに対向する両方の端部に、それぞれ単結晶シリコン光導波路４を接合させれば良い。

【0022】

また、単結晶シリコン光導波路４と接合せずに、面入射型の受光素子としても良い。その場合には、ｐｉｎ構造のｉ型層となるＧｅを含むＩＶ族半導体層３の表面に反射防止膜となる多層誘電体膜を設けて、表面入射型受光素子としても良い。或いは、ｐｉｎ構造のｉ型層となるＧｅを含むＩＶ族半導体層３の表面に対向する単結晶シリコン基板１の底面に反射防止膜となる多層誘電体膜を設けて、裏面入射型受光素子としても良い。なお、いずれの場合も、反射防止膜は必須ではない。

【0023】

また、高速動作型の光素子として用いる場合には、動作帯域の観点から素子容量を極力抑えることが望ましく、容量低減のためにはｐ−ｉ−ｎの接合面積を抑える必要がある。ｐ−ｉ−ｎ接合面積を抑えるためには、第１導電型領域７及び第２導電型領域８がＧｅを含むＩＶ族半導体層３の上面から比較的浅い範囲に留まっていることが望ましい。

【0024】

但し、この第１導電型領域７及び第２導電型領域８が浅すぎる場合には、Ｇｅを含むＩＶ族半導体層３内への入射光によって発生したフォトキャリアに十分な電界が印加されず、光電変換効率の劣化あるいは電子輸送時間の増大による動作速度劣化を招く。

【0025】

導波路型受光素子の場合には、入射光の広がりは一般的に光の波長程度の範囲に留まる。したがって、フォトキャリアの発生範囲も光波長程度の範囲に留まるので、第１導電型領域７及び第２導電型領域８の表面からの深さを、光入射位置を中心としてＧｅを含むＩＶ族半導体層３内での光波長に相当する広がりの範囲までに留めておけば、接合面積を抑えつつ発生するフォトキャリアへの効率的な電界印加を阻害せずに好ましい。

【0026】

具体的には、シリコン光導波路では吸収されずＧｅでは吸収される光の波長範囲がおよそ１．２μｍ〜１．６μｍであり、この波長域における半導体層の屈折率が３．５〜４程度であることから、導電型領域の深さは光入射位置を中心として０．３μｍ〜０．５μｍの広がり範囲までに設定することが望ましい。例えば、Ｇｅ層がシリコン導波路層の中心より上方に０．４μｍ程度の厚みを有する構造の場合、Ｇｅ層の表面から０．４μｍの深さの位置を中心として０．５μｍの広がり範囲を考えれば良いから、この場合０．４μｍの深さの位置からさらに０．２５μｍ下方までの範囲、すなわちＧｅ層表面から０．６５μｍの深さの位置までの範囲に導電型領域を留めれば良い。

【0027】

また、光機能部を形成する領域の結晶性を向上するために、Ｇｅを含むＩＶ族半導体層３を成長する際に、まず、３００℃〜４００℃の低温成長工程で結晶欠陥の多い第１の成長層を形成する。次いで、６００℃〜７００℃の高温成長工程で結晶欠陥の少ない第２の成長層を形成する低温／高温２段階成長法を用いても良い。

【0028】

単結晶シリコン基板１上にＧｅを含むＩＶ族半導体層３を成長させる場合には、両者の格子不整合により、臨界膜厚を超えるとＧｅを含むＩＶ族半導体層３に結晶欠陥を生じる。因みにＧｅの場合には、４．２％の格子不整合となる。Ｇｅを含むＩＶ族半導体層３の膜厚が増加するにしたがい格子緩和が進み、結晶欠陥の密度が減少する。従来の受光素子は、ＳＯＩ基板上にＧｅ層を成長させるため、Ｇｅ層の層厚が薄いことから、Ｇｅ層の中には多くの結晶欠陥が存在する。結晶欠陥の多い領域では不純物準位を介した光吸収過程、即ち、受光素子としての電気信号出力に寄与しない光吸収過程が支配的となってしまうため、この領域での光吸収は受信感度の低下を招く。

【0029】

しかし、本発明においては、酸化膜２の下部の単結晶シリコン基板１の表面からＧｅを含むＩＶ族半導体層３を成長させるため、光を吸収する領域ではＧｅを含むＩＶ族半導体層３が十分に厚く成長されており、結晶欠陥が抑えられ、暗電流の低減の効果がある。特に、低温／高温２段階成長により、単結晶シリコン基板１との界面近傍の結晶欠陥の多い第１の成長層と、光が入射するＰＤ素子形成領域が形成される結晶欠陥の少ない第２の成長層とを分離することができる。したがって、欠陥の多い領域での無駄な光吸収が起こらず、全ての光吸収過程が高品位の結晶領域のみで起こり、受信感度が従来構造に比べ改善される。

【0030】

図２は、本発明の実施の形態のＧｅ系光素子の動作の説明図であり、ここでは、単結晶シリコン光導波路４と接合した受光素子として説明する。単結晶シリコン光導波路４を伝搬してきた導波光１１は、テーパ部５を介してｐｉｎ構造のｉ型層となるＧｅを含むＩＶ族半導体層３に入射する。入射した導波光１１は、ｉ型層で電子−ホール対を生成し、生成した電子及びホールは単結晶シリコン基板１の主表面と水平方向に伝播して信号となる。したがって、従来の縦型の受光素子と比較して、結晶欠陥の多い領域を電子やホールが通過することがなくなる。

【0031】

本発明の実施の形態においては、酸化膜２の頂面から突出するＧｅを含むＩＶ族半導体層３の高さが抑えられるため、後のプロセスインテクレーションが容易になる。例えば、本発明の実施の形態では、酸化膜２の頂面から突出するＧｅを含むＩＶ族半導体層３の高さを単結晶シリコン光導波路４の高さ（２００ｎｍ〜３００ｎｍ）と同じか少し高い程度に抑えることができる。したがって、層間絶縁膜を兼ねるクラッド酸化膜となる絶縁膜６を形成したときに、Ｇｅを含むＩＶ族半導体層３のでっぱりが問題にならなくなり、層間絶縁膜の段差の問題が解消される。さらに、層間絶縁膜を兼ねるクラッド酸化膜となる絶縁膜６の高さを従来の１μｍ以上に対して２００ｎｍから５００ｎｍ程度と薄くできるため、通常のＣＭＯＳ−ＬＳＩのコンタクト形成プロセスでその後のデバイス作成が可能になる。

【実施例1】

【0032】

次に、図３を参照して、本発明の実施例１の集積化Ｇｅ受光素子を説明する。図３は、本発明の実施例１のＧｅ受光素子の説明図であり、図３（ａ）は平面図であり、図３（ｂ）は、図３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図３（ｃ）は、図３（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。単結晶シリコン基板２１上に設けられたＢＯＸ層２２に単結晶シリコン基板２１に達する開口部を形成する。この開口部において、単結晶シリコン基板２１に対して結晶欠陥の多いｉ型Ｇｅ層２８及び結晶欠陥の少ないｉ型Ｇｅ層２９からなる埋込層をエピタキシャル成長させて、ＢＯＸ層２２の頂面から３００ｎｍの高さでその頂面が突出するように形成する。

【0033】

この結晶欠陥の少ないｉ型Ｇｅ層２９の表面の一部にｐ^＋型Ｇｅ領域３０とｎ^＋型Ｇｅ領域３１を１μｍの間隔で設けてｐｉｎ構造を形成する。このｐ^＋型Ｇｅ領域３０とｎ^＋型Ｇｅ領域３１の間のｉ型Ｇｅ層２９が光吸収層となる。上部クラッド層３２を兼ねるＳｉＯ_２膜を設け、このＳｉＯ_２膜にコンタクトホールを形成してｐ側電極３３及びｎ側電極３４を形成する。

【0034】

Ｓｉ導波路２４を伝搬してきた導波光が、テーパ部２５を介してｐｉｎ構造のｉ型層となるｉ型Ｇｅ層２９の表面部に入射すると、ｉ型Ｇｅ層２９の表面部で電子−ホール対を生成する。生成した電子及びホールは単結晶シリコン基板２１の主表面と水平方向に伝播して電子はｎ^＋型Ｇｅ領域３１に達し、ホールはｐ^＋型Ｇｅ層３０に達して信号となる。

【0035】

次に、図４乃至図１１を参照して、本発明の実施例１のＧｅ受光素子の製造工程を説明する。なお、各図における図（ａ）は平面図であり、図（ｂ）は、図（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図（ｃ）は、図（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。まず、図４に示すように、単結晶シリコン基板２１上に厚さが２μｍのＢＯＸ層２２を介して厚さが２２０ｎｍの単結晶シリコン層２３を設けたＳＯＩ基板２０を用意する。

【0036】

次いで、図５に示すように、単結晶シリコン層２３をレジストパターン（図示は省略）をマスクとしてＣｌ_２＋Ｏ_２混合ガスを用いたＲＩＥ（リアクティブイオンエッチング）によりＳｉ導波路２４と、テーパ部２５を形成する。ここではＳｉ導波路２４の幅を４４０ｎｍとし、テーパ部２５は、幅が４４０ｎｍから１μｍに拡張するテーパ状とする。なお、エッチングガスとしては、ＨＢｒ＋Ｏ_２混合ガスを用いても良い。

【0037】

次いで、図６に示すように、ＣＶＤ（化学気相成長）法を用いて全面に成長阻止膜となるＳｉＯ_２膜２６を堆積する。なお、ここでは、ＳｉＯ_２膜２６の厚さは５０ｎｍとする。

【0038】

次いで、図７に示すように、レジストパターン（図示は省略）をマスクとして、ＣＦ_４或いはＣ_４Ｆ_８等のフッ素系ガスを用いて単結晶シリコン基板２１の表面が露出する開口部２７を形成する。ここでは、開口部の上端のサイズを幅６μｍ、長さを３０μｍとし、エッチングガスとしてはＣＦ_４を用いる。

【0039】

次いで、図８に示すように、原料ガスとしてＧｅＨ_４、キャリアガスとしてＨ_２を用いた減圧化学気相成長法（ＬＰ−ＣＶＤ法）により、開口部２７をｉ型Ｇｅ層２８，２９で埋め込む。この時、結晶欠陥の低減を目的に、２段成長法を適用する。具体的には、低温Ge層を３００℃〜４００℃の低温で厚さが１００ｎｍ〜２００ｎｍのｉ型Ｇｅ層２８を成長させたのち、６００℃〜７００℃の高温で厚さが２３２０ｎｍ〜２４２０ｎｍのｉ型Ｇｅ層２９を成長させる。ここでは、３５０℃で厚さが１５０ｎｍのｉ型Ｇｅ層２８を成長させ、６５０℃で厚さが２３７０ｎｍのｉ型Ｇｅ層２９を成長させて、ｉ型Ｇｅ層２９の頂面がＳｉ導波路２４の頂面から３００ｎｍ程度突出した高さとする。なお、テーパ部２５の露出端部から横方向成長しないように、低圧雰囲気で成長を行う。

【0040】

次いで、図９に示すように、まず、レジストパターン（図示を省略）をマスクとしてＢをイオン注入して深さが０．６μｍ〜０．７μｍのｐ^＋型Ｇｅ領域３０を形成する。次いで、新たなレジストパターン（図示は省略）をマスクとしてＰをイオン注入して深さが０．６μｍ〜０．７μｍのｎ^＋型Ｇｅ領域３１を形成する。次いで、５００℃〜８００℃で活性化アニールを行う。後続のメタルコンタクトとオーミック接続できるように活性化アニール後のｐ^＋型Ｇｅ領域３０及びｎ^＋型Ｇｅ領域３１の表面濃度が１×１０^２０ｃｍ^−３前後になるようにドーズ量を設定する。なお、ここでは、活性化アニール温度を６００℃とし、ｐ^＋型Ｇｅ領域３０及びｎ^＋型Ｇｅ領域３１の深さを０．６５μｍとし、両者の間隔を１μｍとする。

【0041】

次いで、図１０に示すように、ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤ法により、４００℃〜５００℃の温度条件で、ｉ型Ｇｅ層２９の表面上における厚さが５００ｎｍになるように、上部クラッド層３２となるＳｉＯ_２膜を堆積する。なお、ここでは、温度は４５０℃とする。

【0042】

次いで、図１１に示すように、レジストパターン（図示を省略）をマスクとしてＣＦ_４、ＣＨＦ_３、Ｃ_４Ｆ_８等のフッ素系ガスを用いたＲＩＥにより、ｐ^＋型Ｇｅ領域３０及びｎ^＋型Ｇｅ領域３１に達するコンタクトホールを形成する。なお、ここでは、エッチングガスとしてＣＦ_４を用いる。次いで、バリア層となる厚さが５ｎｍ〜１０ｎｍのＴｉＮ膜をスパッタリング法で堆積したのち、ＣＶＤ法によりＷ層を堆積してコンタクトホールを埋め込みｐ側電極３３及びｎ側電極３４を形成する。なお、ここでは、ＴｉＮ膜の厚さを１０ｎｍとするが、ＴｉＮ膜の代わりにＴｉ膜を用いても良い。以降は、図示を省略するが、Ｗ層をＣＭＰで平坦化したのち、エッチングによりパターニングすることによって、ＳＯＩ基板上に集積化した信号処理回路等に接続する引出配線を形成することによって、本発明の実施例１の集積化Ｇｅ受光素子の基本構造が完成する。

【0043】

本発明の実施例１においては、受光素子となるＧｅ層を埋込成長により形成しているので、Ｓｉ導波路から突出する厚さを小さくすることができるので、後続のプロセスが容易になる。また、Ｇｅ層を成長させる際に、低温／高温２段階成長法を用いているので、受光部におけるＧｅ層の結晶性が向上し、それによって、暗電流を低減させることができる。なお、実施例１では、導波路と受光器が一端で接する場合を記載したが、互いに対向する２方向で導波路と受光器が接するものであっても良い。

【実施例2】

【0044】

次に、図１２を参照して、本発明の実施例２の集積化ＳｉＧｅ受光素子を説明するが、この実施例２は、上記の実施例１のＧｅ層をＳｉＧｅ層に置き換えたもので、その他の構成は上記の実施例１と同様である。図１２は、本発明の実施例２のＳｉＧｅ受光素子の説明図であり、図１２（ａ）は平面図であり、図１２（ｂ）は、図１２（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図１２（ｃ）は、図１２（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。

【0045】

図１２に示すように、低温／高温２段階成長法により開口部をｉ型ＳｉＧｅ層３５，３６で埋め込み、ｉ型ＳｉＧｅ層３６の表面にｐ^＋型ＳｉＧｅ領域３７及びｎ^＋型ＳｉＧｅ領域３８を形成するとともに、ｐ側電極３９及びｎ側電極４０を設ける。なお、ｉ型ＳｉＧｅ層３５，３６の成長に際しては、原料ガスとしてＳｉＨ_４及びＧｅＨ_４を用い、キャリアガスとしてＨ_２を用いる。なお、ＳｉＧｅ層におけるＳｉ組成比は０〜０.５とするが、ここでは、Ｓｉ_０．２Ｇｅ_０．８とする。

【実施例3】

【0046】

次に、図１３を参照して、本発明の実施例３の集積化ＳｉＧｅ光素子を説明するが、この実施例３は、上記の実施例２のＳｉＧｅ受光素子をＳｉＧｅ電界吸収型光変調器に置き換えたもので、その他の構成は上記の実施例２と同様である。図１３は、本発明の実施例３の集積化ＳｉＧｅ光素子の説明図であり、図１３（ａ）は平面図であり、図１３（ｂ）は、図１３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図１３（ｃ）は、図１３（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。

【0047】

図１３に示すように、一対の対向するＳｉ導波路４１，４３及びテーパ部４２，４４をパターニングしたのち、テーパ部４２とテーパ部４４との間に開口部を形成する。次いで、ＳｉＯ_２膜４５を成長阻止膜として、低温／高温２段階成長法により開口部をｉ型ＳｉＧｅ層４６，４７で埋め込み、ｉ型ＳｉＧｅ層４７の表面にｐ^＋型ＳｉＧｅ層４８及びｎ^＋型ＳｉＧｅ層４９を形成する。次いで、上部クラッド層５０となるＳｉＯ_２膜を形成し、ｐ側電極５０及びｎ側電極５２を設ける。なお、ｉ型ＳｉＧｅ層４６，４７の成長に際しては、原料ガスとしてＳｉＨ_４及びＧｅＨ_４を用い、キャリアガスとしてＨ_２を用いる。なお、ＳｉＧｅ層におけるＳｉ組成比は０〜０.５とするが、ここでは、Ｓｉ_０．２Ｇｅ_０．８とする。

【0048】

このように、埋込層としてＳｉＧｅ層を用いることによって、ＳＯＩ基板に受光素子と電界吸収型光変調器とを集積化する際に、一度の成長工程で、受光素子用埋込層と光変調器用埋込層を形成することができる。

【実施例4】

【0049】

次に、図１４を参照して、本発明の実施例４の集積化Ｇｅ受光素子を説明するが、この実施例４は、受光素子を表面入射型受光素子にした以外の基本的な製造工程は上記の実施例１と同様である。図１４は、本発明の実施例４の集積化Ｇｅ受光素子の説明図であり、図１４（ａ）は平面図であり、図１４（ｂ）は、図１４（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図１４（ｃ）は、図１４（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。

【0050】

図１４に示すように、ＳｉＯ_２膜２６及びＢＯＸ層２２をエッチングして単結晶シリコン基板２１の表面が露出する開口部を形成する。ここでは、開口部の上端のサイズを幅２４μｍ、長さを２０μｍとし、エッチングガスとしてはＣＦ_４を用いる。なお、ＳｉＯ_２膜２６は、ＳＯＩ基板の他の領域に形成してある、信号処理回路等の上にＧｅ層が成長することを阻止するために必要となる。次いで、ＳｉＯ_２膜２６を成長阻止膜として、低温／高温２段階成長法により開口部をｉ型Ｇｅ層２８，２９で埋め込み、ｉ型Ｇｅ層２９の表面にｐ^＋型Ｇｅ領域５３及びｎ^＋型Ｇｅ領域５４を形成する。次いで、ＳｉＯ_２膜５５を形成し、ｐ側電極５６及びｎ側電極５７を設ける。

【0051】

次いで、光吸収層となるｉ型Ｇｅ層２９の表面を露出させて多層誘電体膜を形成して反射防止膜５８とする。ｐ側電極５６に負電位を印加し、ｎ側電極５７に正電位を印加した状態で、反射防止膜５８を介してｉ型Ｇｅ層２９に光が入射すると光励起により電子−ホールペアが発生する。発生した電子はｎ^＋型Ｇｅ領域５４に、ホールはｐ^＋型Ｇｅ領域５３に伝播していき、電気信号として検出される。

【0052】

本発明の実施例４においては、Ｓｉ導波路と結合しないＧｅ受光素子をＳｉフォトニクスによりＳＯＩ基板に集積化する場合に、埋込Ｇｅ層を用いることによって、Ｇｅ層の突出高さを低くして、後続のプロセスを容易にすることができる。なお、この場合もＧｅ層の代わりにＳｉＧｅ層を用いてＳｉＧｅ受光素子としても良い。

【実施例5】

【0053】

次に、図１５を参照して、本発明の実施例５の集積化Ｇｅ受光素子を説明するが、この実施例５は、裏面入射型の受光素子にした以外は上記の実施例４と同様である。図１５は、本発明の実施例５の集積化Ｇｅ受光素子の説明図であり、図１５（ａ）は平面図であり、図１５（ｂ）は、図１５（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図１５（ｃ）は、図１５（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。

【0054】

図１５に示すように、ＳｉＯ_２膜２６及びＢＯＸ層２２をエッチングして単結晶シリコン基板２１の表面が露出する開口部を形成する。ここでは、開口部の上端のサイズを幅２０μｍ、長さを２０μｍとし、エッチングガスとしてはＣＦ_４を用いる。なお、ＳｉＯ_２膜２６は、ＳＯＩ基板の他の領域に形成してある、信号処理回路等の上にＧｅ層が成長することを阻止するために必要となる。次いで、ＳｉＯ_２膜２６を成長阻止膜として、低温／高温２段階成長法により開口部をｉ型Ｇｅ層２８，２９で埋め込み、ｉ型Ｇｅ層２９の表面にｐ^＋型Ｇｅ領域５３及びｎ^＋型Ｇｅ領域５４を形成する。次いで、ＳｉＯ_２膜５５を形成し、ｐ側電極５６及びｎ側電極５７を設ける。

【0055】

次いで、単結晶シリコン基板２１の裏面に多層誘電体膜を形成して反射防止膜５９とする。ｐ側電極５６に負電位を印加し、ｎ側電極５７に正電位を印加した状態で、基板裏面から反射防止膜５９を介してｉ型Ｇｅ層２９に光が入射すると光励起により電子−ホールペアが発生する。発生した電子はｎ^＋型Ｇｅ領域５４に、ホールはｐ^＋型Ｇｅ領域５３に伝播していき、電気信号として検出される。

【0056】

本発明の実施例５においても、Ｓｉ導波路と結合しないＧｅ受光素子をＳｉフォトニクスによりＳＯＩ基板に集積化する場合に、埋込Ｇｅ層を用いることによって、Ｇｅ層の突出高さを低くして、後続のプロセスを容易にすることができる。なお、この場合もＧｅ層の代わりにＳｉＧｅ層を用いてＳｉＧｅ受光素子としても良い。

【0057】

ここで、実施例１乃至実施例５を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）単結晶シリコン基板と、前記単結晶シリコン基板上に設けられた酸化膜と、
前記酸化膜上に設けられた単結晶シリコン薄膜と、前記酸化膜及び前記単結晶シリコン薄膜に設けられた前記単結晶シリコン基板の表面に達する開口部と、前記開口部に設けられ、前記酸化膜の頂面から５００ｎｍ以下の高さでその頂面が突出するＧｅを含むＩＶ族半導体層と、前記Ｇｅを含むＩＶ族半導体層の表面側に設けられた第１導電型領域と、前記Ｇｅを含むＩＶ族半導体層の表面側であって、前記第１導電型領域と離れた領域に設けられた前記第１導電型と反対導電型の第２導電型領域を有し、前記第１導電型領域／前記Ｇｅを含むＩＶ族半導体層の表面部／前記第２導電型領域により前記単結晶シリコン基板の主表面と水平な方向にｐｉｎ構造を形成することを特徴とするＧｅ系光素子。
（付記２）前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部の端部が、前記酸化膜の表面に設けられた単結晶シリコン光導波路と接合していることを特徴とする付記１に記載のＧｅ系光素子。
（付記３）前記単結晶シリコン光導波路の前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部の端部との接続部がテーパ部となっていることを特徴とする付記２に記載のＧｅ系光素子。
（付記４）前記ｐｉｎ構造が受光部であり、前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部の一方もしくは互いに対向する両方の端部でのみ、前記単結晶シリコン光導波路と接合していることを特徴とする付記２または付記３に記載のＧｅ系光素子。
（付記５）前記ｐｉｎ構造が光変調部であり、前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部の互いに対向する両方の端部に、それぞれ前記単結晶シリコン光導波路が接合していることを特徴とする付記２または付記３に記載のＧｅ系光素子。
（付記６）前記ｐｉｎ構造が受光部であり、前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部に、反射防止膜となる多層誘電体膜を有することを特徴とする付記１に記載のＧｅ系光素子。
（付記７）前記ｐｉｎ構造が受光部であり、前記ｐｉｎ構造のｉ型層となる前記Ｇｅを含むＩＶ族半導体層の表面部に対向する前記単結晶シリコン基板の底面に、反射防止膜となる多層誘電体膜を有することを特徴とする付記１に記載のＧｅ系光素子。
（付記８） 前記第１導電型領域及び前記第２導電型領域が、前記Ｇｅを含むＩＶ族半導体層の表面から前記Ｇｅを含むＩＶ半導体層内における伝搬光の波長の範囲に留まっていることを特徴とする付記１乃至付記７のいずれか１に記載のＧｅ系光素子。
（付記９）前記Ｇｅを含むＩＶ族半導体層が、前記単結晶シリコン基板と接する結晶欠陥の多い第１の成長層と、前記第１の成長層上に設けられて、前記第１の成長層より結晶欠陥の少ない第２の成長層とを有することを特徴とする付記１乃至付記８のいずれか１に記載のＧｅ系光素子。
（付記１０）前記Ｇｅを含むＩＶ族半導体層が、Ｓｉ_ｘＧｅ_１−ｘ（但し、０≦ｘ≦０．５）であることを特徴とする付記１乃至付記９のいずれか１に記載のＧｅ系光素子。
（付記１１）単結晶シリコン基板上に設けられた酸化膜に前記単結晶シリコン基板に達する開口部を形成する工程と、前記開口部において、前記単結晶シリコン基板に対してＧｅを含むＩＶ族半導体をエピタキシャル成長させて、前記酸化膜の頂面から５００ｎｍ以下の高さでその頂面が突出するＧｅを含むＩＶ族半導体層を形成する工程と、前記Ｇｅを含むＩＶ族半導体層の表面の一部に第１導電型の不純物をイオン注入する工程と、前記Ｇｅを含むＩＶ族半導体層の表面の前記第１導電型の不純物をイオン注入した領域と離れた領域に前記第１導電型と反対導電型の第２導電型の不純物をイオン注入する工程と、イオン注入した前記第１導電型の不純物と前記第２導電型の不純物を活性化アニールして、第１導電型領域／Ｇｅを含むＩＶ族半導体層の表面部／第２導電型領域により前記単結晶シリコン基板の主表面と水平な方向にｐｉｎ構造を形成する工程とを有することを特徴とするＧｅ系光素子の製造方法。
（付記１２）前記Ｇｅを含むＩＶ族半導体層を成長する工程が、３００℃〜４００℃の低温による第１の成長工程と、６００℃〜７００℃の高温による第２の成長工程とを有することを特徴とする付記１１に記載のＧｅ系光素子の製造方法。
（付記１３）前記開口部を形成する工程の前に、前記酸化膜上に設けられた単結晶シリコン層を加工して単結晶シリコン光導波路を形成する工程を有し、前記Ｇｅを含むＩＶ族半導体層を成長する工程において、前記単結晶シリコン光導波路の露出側端面から横方向成長しない低圧条件で結晶成長を行うことを特徴とする付記１１または付記１２に記載のＧｅ系光素子の製造方法。

【符号の説明】

【0058】

１ 単結晶シリコン基板
２ 酸化膜
３ Ｇｅを含むＩＶ族半導体
４ 単結晶シリコン光導波路
５ テーパ部
６ 絶縁膜
７ 第１導電型領域
８ 第２導電型領域
９，１０ 電極
１１ 導波光
２０ ＳＯＩ基板
２１，６１ 単結晶シリコン基板
２２，６２ ＢＯＸ層
２３ 単結晶シリコン層
２４，４１，４３，６３ Ｓｉ導波路
２５，４２，４４，６４ テーパ部
２６，４５，５５ ＳｉＯ_２膜
２７ 開口部
２８，２９，６７ ｉ型Ｇｅ層
３０，５３，６５ ｐ^＋型Ｇｅ領域
３１，５４，６６ ｎ^＋型Ｇｅ領域
３２，５０，６８ 上部クラッド層
３３，３９，５１，５６，６９ ｐ側電極
３４，４０，５２，５７，７０ ｎ側電極
３５，３６，４６，４７ ｉ型ＳｉＧｅ層
３７，４８ ｐ^＋型ＳｉＧｅ領域
３８，４９ ｎ^＋型ＳｉＧｅ領域
５８，５９ 反射防止膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】