特許 6697798 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6697798

(24)【登録日】2020年4月30日

(45)【発行日】2020年5月27日

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H03K 19/096 20060101AFI20200518BHJP

   G01R 31/28 20060101ALI20200518BHJP

   G01R 31/3185 20060101ALI20200518BHJP

   H03K 21/40 20060101ALI20200518BHJP

   H03K 21/00 20060101ALI20200518BHJP

【ＦＩ】

   H03K19/096 210

   G01R31/28 W

   H03K21/40 500

   H03K21/00 Z

【請求項の数】7

【全頁数】25

(21)【出願番号】特願2015-209926(P2015-209926)

(22)【出願日】2015年10月26日

(65)【公開番号】特開2017-85278(P2017-85278A)

(43)【公開日】2017年5月18日

【審査請求日】2018年9月13日

(73)【特許権者】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(74)【代理人】

【識別番号】100109715

【弁理士】

【氏名又は名称】塩谷 英明

(72)【発明者】

【氏名】日野 達也

【審査官】 竹内 亨

(56)【参考文献】

【文献】 特開平１０−２３３６７９（ＪＰ，Ａ）

【文献】 特開昭５６−０９３４３４（ＪＰ，Ａ）

【文献】 特開平１１−１７４１２３（ＪＰ，Ａ）

【文献】 特開２０１１−２５７２４０（ＪＰ，Ａ）

【文献】 特開２０１２−０５７９９７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １９／００−１９／０９６

Ｈ０３Ｋ ２１／００−２１／４０

Ｇ０１Ｒ ３１／２８

(57)【特許請求の範囲】

【請求項1】

少なくとも第１のモード又は第２のモードのいずれかで動作する分周回路と、
前記第１のモード又は前記第２のモードのいずれかで前記分周回路が動作するように、前記分周回路を制御する制御回路と、
入力される第１のクロックに基づいて、第１の信号を出力する第１の順序回路と、
前記第１の信号に対して所定の処理を行う論理回路と、
前記分周回路から入力される第２のクロックに基づいて、前記所定の処理の結果を第２の信号として出力する第２の順序回路と、を備え、
前記分周回路は、
前記第１のモードにおいて、入力される前記第１のクロックを、第１の経路を含む第２の経路を介して、所定の分周数で分周することによって、前記第２のクロックを生成し、出力し、
前記第２のモードにおいて、
前記第１のクロックを、前記第１の経路を介して、前記第２のクロックとして出力する、
半導体集積回路。

【請求項2】

前記分周回路は、
第１の出力制御回路と、
前記第１の出力制御回路に接続された第２の出力制御回路と、を含み、
前記第１のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力し、前記第２の出力制御回路は、前記第１の出力制御回路から入力される前記第１のクロックに基づく信号を出力し、
前記第２のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力することなく、前記第２の出力制御回路は、前記第１のクロックに基づく信号を出力する、
請求項１記載の半導体集積回路。

【請求項3】

前記分周回路は、
前記第２の出力制御回路に接続された第１の記憶回路と、
前記第１の記憶回路に接続されたスイッチと、
前記スイッチに接続された第２の記憶回路と、を含み、
前記第１の経路は、前記第２の出力制御回路から前記第２の記憶回路までの経路であり、
前記第２の経路は、前記第１の出力制御回路から前記第２の記憶回路までの経路である、
請求項２記載の半導体集積回路。

【請求項4】

前記分周回路は、前記第１の記憶回路、前記スイッチ、及び前記第２の記憶回路の少なくともいずれかを制御するスイッチ制御回路をさらに含む、請求項３記載の半導体集積回路。

【請求項5】

入力される第１のクロックに基づいて、第１の信号を出力する第１の順序回路と、
前記第１の信号に対して所定の処理を行う論理回路と、
入力される第２のクロックに基づいて、前記所定の処理の結果を第２の信号として出力する第２の順序回路と、
前記第１のクロックが入力され、前記第２のクロックを出力する分周回路と、を含む半導体集積回路であって、
前記分周回路は、
第１の経路及び該第１の経路を含む第２の経路と、出力制御回路とを備え、
第１のモードにおいて、入力される前記第１のクロックに基づいて、入力される所定の信号を前記第２の経路を介して前記第２のクロックとして出力し、
第２のモードにおいて、前記第１のクロックを、前記第１の経路を介して、前記第２のクロックとして出力し、
前記出力制御回路は、
第１の出力制御回路と、
前記第１の出力制御回路に接続された第２の出力制御回路と、を含み、
前記第１のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力し、前記第２の出力制御回路は、前記第１の出力制御回路から入力される前記第１のクロックに基づく信号を出力し、
前記第２のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力することなく、前記第２の出力制御回路は、前記第１のクロックに基づく信号を出力する、
半導体集積回路。

【請求項6】

前記第２の出力制御回路に接続された第１の記憶回路と、
前記第１の記憶回路に接続されたスイッチと、
前記スイッチに接続された第２の記憶回路と、をさらに備え、
前記第１の経路は、前記第２の出力制御回路から前記第２の記憶回路までの経路であり、
前記第２の経路は、前記第１の出力制御回路から前記第２の記憶回路までの経路である、
請求項５記載の半導体集積回路。

【請求項7】

分周回路を備える半導体集積回路の動作制御方法であって、
前記分周回路は、第１の経路及び該第１の経路を含む第２の経路を備え、
第１の順序回路が、入力される第１のクロックに基づいて、第１の信号を出力することと、
論理回路が、前記第１の信号に対して所定の処理を行うことと、
第２の順序回路が、入力される第２のクロックに基づいて、前記所定の処理の結果を第２の信号として出力することと、
前記分周回路が、入力される前記第１のクロックに基づいて、前記第２のクロックを出力することと、を含み、
前記第２のクロックを出力することは、
テストモード又は通常モードのいずれかを選択することと、
前記テストモードが選択された場合に、前記分周回路を前記テストモードで動作させて、入力される前記第１のクロックを、前記第１の経路を介して、前記第２のクロックとして出力することと、
前記通常モードが選択された場合に、前記分周回路を前記通常モードで動作させて、前記第１のクロックを前記第２の経路を介して、所定の分周数で分周することによって、前記第２のクロックを生成し、出力することと、
を含む、動作制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に関し、特に、分周回路を備える半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路は、典型的には、それぞれ異なる機能を実現する複数の回路を備えている。半導体集積回路におけるこのような回路は、それぞれ実現する機能が異なるために、動作に必要なクロックの周波数もそれぞれ異なっている場合が多い。したがって、このような半導体集積回路では、さまざまな周波数のクロックが必要とされる。

【0003】

このような半導体集積回路において用いられるさまざまな周波数のクロックを用意するための方法は、通常、２通りが考えられる。第１の方法は、外部からさまざまな周波数のクロックを半導体集積回路に供給するという方法である。第２の方法は、半導体集積回路内部で、さまざまな周波数のクロックを生成するという方法である。第１の方法では、半導体集積回路と外部とを接続する複数の信号線を通る信号間のスキューの問題や、信号線を配置するためのスペースの確保などが問題になるため、第１の方法よりも第２の方法が用いられる場合が多い。第２の方法は、典型的には、クロックを所定の分周数で分周する分周回路によって実現される。

【0004】

例えば、下記特許文献１は、周波数でクロック信号を分周するよう動作し、かつ、第１及び第２シングルエンド信号を供給するシングルエンド周波数分周器と、該シングルエンド周波数分周器に結合され、該クロック信号に基づいて、該第１及び第２シングルエンド信号をリサンプリングし、差動出力信号を供給するよう動作する同期回路とを備える装置を開示する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特表２０１２−５２１６６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述した特許文献１に開示されるような装置は、周波数分周器の制御が煩雑であることにより、クロック信号に基づいて動作する順序回路から、周波数分周器の出力に基づいて動作する順序回路（以下「後段順序回路」という。）までに至るデータパスのテストを行うことが困難である。そのため、特許文献１に開示されるような装置は、外部からテスト用クロックを後段順序回路に供給するか、又は、分周回路をバイパスすることによってクロック信号を後段順序回路に直接供給していた。

【0007】

しかしながら、特許文献１に開示されるような装置は、該データパスのテストにおいて、後段順序回路が通常動作時とは異なる経路を通るクロック（すなわち、テスト用クロックや、分周回路をバイパスしたクロック信号）に基づいて動作するため、十分に動作速度を下げた状態での動作確認のテストは行うことはできるものの、通常動作時と同じ動作速度で正常に動作するか否かを確認する実動作テストを行うことができないという問題を有していた。

【0008】

また、特許文献１に開示されるような装置は、該データパスのテストにおいて、後段順序回路を異なる経路のクロックによって動作させるための回路を必要とするため、該回路の分だけ、半導体集積回路の設計に余計なコストを必要とするという問題を有していた。

【0009】

そこで、本発明は、分周前のクロックに基づいて動作する順序回路から分周後のクロックに基づいて動作する順序回路までのデータパスの実動作テストを容易に行うことができる半導体集積回路を提供することを目的とする。

【0010】

また、本発明は、低コストで設計することができる半導体集積回路を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

【0012】

すなわち、ある観点に従う本発明は、少なくとも第１のモード又は第２のモードのいずれかで動作する分周回路と、前記第１のモード又は前記第２のモードのいずれかで前記分周回路が動作するように、前記分周回路を制御する制御回路と、を備える半導体集積回路である。前記分周回路は、前記第１のモードにおいて、入力される第１のクロックを、第１の経路を含む第２の経路を介して、所定の分周数で分周することによって、第２のクロックを生成し、出力し得る。また、前記分周回路は、前記第２のモードにおいて、前記第１のクロックを、前記第１の経路を介して、前記第２のクロックとして出力し得る。

【0013】

これにより、半導体集積回路は、第１のモードにおいて、第１のクロックを第１の経路を含む第２の経路を介して所定の分周数で分周して第２のクロックとして出力する一方で、第２のモードにおいて、第１のクロックを第１の経路を介して第２のクロックとして出力する分周回路を備えるため、第１のモード及び第２のモードの分周回路の内部的な遅延時間を実質的に同じにすることができるようになる。

【0014】

半導体集積回路は、前記第１のクロックに基づいて、第１の信号を出力する第１の順序回路と、前記第１の信号に対して所定の処理を行う論理回路と、前記第２のクロックに基づいて、前記所定の処理の結果を第２の信号として出力する第２の順路回路とをさらに備え得る。

【0015】

これにより、半導体集積回路は、第１の順序回路から論理回路を介して第２の順序回路までに至るデータパスの遅延故障が容易に検出されるようになる。

【0016】

また、前記分周回路は、前記第１のモードにおいて、入力される前記第１のクロックに基づく信号を出力し、前記第２のモードにおいて、入力される前記第１のクロックに基づく信号を出力することなく、前記第１のクロックに基づく信号を出力する出力制御回路をさらに備え得る。

【0017】

これにより、半導体集積回路は、第１のモード及び第２のモードにおいて、分周回路が出力する信号を切り替えることができるようになる。

【0018】

さらに、前記出力制御回路は、第１の出力制御回路と、前記第１の出力制御回路に接続された第２の出力制御回路と、を含み得る。前記第１のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力し、前記第２の出力制御回路は、前記第１の出力制御回路から入力される前記第１のクロックに基づく信号を出力し、前記第２のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力することなく、前記第２の出力制御回路は、前記第１のクロックに基づく信号を出力し得る。

【0019】

これにより、半導体集積回路は、第１のモードにおいて、出力制御回路に入力される第１のクロックに基づく信号を第１の出力制御回路から第２の出力制御回路を介して出力する一方で、第２のモードにおいて、第１のクロックに基づく信号を第２の出力制御回路からことができるようになる。

【0020】

さらにまた、前記分周回路は、前記第２の出力制御回路に接続された第１の記憶回路と、前記第１の記憶回路に接続されたスイッチと、前記スイッチに接続された第２の記憶回路と、を含み得る。前記第１の経路は、前記第２の出力制御回路から前記第２の記憶回路までの経路であり、前記第２の経路は、前記第１の出力制御回路から前記第２の記憶回路までの経路であり得る。

【0021】

これにより、半導体集積回路は、第１のモードにおける分周回路の内部的な遅延時間を第１の出力制御回路から第２の記憶回路までの経路に依存させ、第２のモードにおける分周回路の内部的な遅延時間を第２の出力制御回路から第２の記憶回路までの経路に依存させることができるようになる。

【0022】

さらに、前記分周回路は、前記第１の記憶回路、前記スイッチ、及び前記第２の記憶回路の少なくともいずれかを制御するスイッチ制御回路をさらに含み得る。

【0023】

さらに、別の観点に従う本発明は、第１の経路及び該第１の経路を含む第２の経路と、出力制御回路とを備える順序回路である。前記順序回路は、第１のモードにおいて、入力される第１のクロックに基づいて、入力される所定の信号を前記第２の経路を介して第２のクロックとして出力し、第２のモードにおいて、前記第１のクロックを、前記第１の経路を介して、前記第２のクロックとして出力し得る。また、前記出力制御回路は、第１の出力制御回路と、前記第１の出力制御回路に接続された第２の出力制御回路とを含み得る。さらに、前記第１のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力し、前記第２の出力制御回路は、前記第１の出力制御回路から入力される前記第１のクロックに基づく信号を出力し、前記第２のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力することなく、前記第２の出力制御回路は、前記第１のクロックに基づく信号を出力し得る。

【0024】

これにより、順序回路は、第１のモードにおいて、第１のクロックに基づいて、入力される信号を第１の経路を含む第２の経路を介して第２のクロックとして出力する一方で、第２のモードにおいて、第１のクロックを第１の経路を介して第２のクロックとして出力するため、第１のモード及び第２のモードにおける順序回路の内部的な遅延時間を実質的に同じにすることができるようになる。

【0025】

順序回路は、前記第２の出力制御回路に接続された第１の記憶回路と、前記第１の記憶回路に接続されたスイッチと、前記スイッチに接続された第２の記憶回路と、をさらに備え得る。また、前記第１の経路は、前記第２の出力制御回路から前記第２の記憶回路までの経路であり、前記第２の経路は、前記第１の出力制御回路から前記第２の記憶回路までの経路であり得る。

【0026】

これにより、順序回路は、第１のモードにおける分周回路の内部的な遅延時間を第１の出力制御回路から第２の記憶回路までの経路に依存させ、第２のモードにおける分周回路の内部的な遅延時間を第２の出力制御回路から第２の記憶回路までの経路に依存させることができるようになる。

【0027】

さらに、別の観点に従う本発明は、分周回路を備える半導体集積回路の動作制御方法である。ここで、前記分周回路は、第１の経路及び該第１の経路を含む第２の経路を備える。前記動作制御方法は、テストモード又は通常モードのいずれかを選択することと、前記テストモードが選択された場合に、前記分周回路を前記テストモードで動作させて、入力される第１のクロックを、前記第１の経路を介して、前記第２のクロックとして出力することと、前記通常モードが選択された場合に、前記分周回路を前記通常モードで動作させて、前記第１のクロックを前記第２の経路を介して、所定の分周数で分周することによって、第２のクロックを生成し、出力することと、を含み得る。

【0028】

これにより、半導体集積回路は、第１のモードで第１のクロックを第１の経路を含む第２の経路を介して所定の分周数で分周する一方で、第２のモードで第１のクロックを第１の経路を介して第２のクロックとして出力する分周回路を備えるため、第１のモード及び第２のモードの分周回路の内部的な遅延時間を実質的に同じにすることができるようになる。

【発明の効果】

【0029】

本発明によれば、半導体集積回路は、分周前のクロックに基づいて動作する順序回路から分周後のクロックに基づいて動作する順序回路までのデータパスの実動作テストを容易に行うことができるようになる。

【0030】

また、本発明によれば、半導体集積回路は、低コストで設計されるようになる。

【0031】

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

【図面の簡単な説明】

【0032】

【図1】本発明の一実施形態に係る半導体集積回路の概略構成の一例を示す図である。

【図2】本発明の一実施形態に係る分周回路の構成の一例を示す図である。

【図3】本発明の一実施形態に係る分周回路におけるスイッチ制御回路の構成の一例を示す図である。

【図4】本発明の一実施形態に係る分周回路における第１の出力制御回路及び第２の出力制御回路の構成の一例を示す図である。

【図5】本発明の一実施形態に係る分周回路における第１の記憶回路、スイッチ、及び第２の記憶回路の構成を示す図である。

【図6】本発明の一実施形態に係る半導体集積回路における分周回路の“通常モード”での動作を説明するための図である。

【図7】本発明の一実施形態に係る半導体集積回路における分周回路の“テストモード”での動作を説明するための図である。

【図8】本発明の一実施形態に係る分周回路の各モードにおける動作を説明するためのタイミングチャートである。

【図9】本発明の一実施形態に係る半導体集積回路の各モードにおける動作を説明するためのタイミングチャートである。

【図10】本発明の一実施形態に係る半導体集積回路の動作を示すフローチャートである。

【発明を実施するための形態】

【0033】

次に、本発明の実施の形態について、図面を参照しつつ説明する。以下の図の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図は、模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。

【0034】

図１は、本発明の一実施形態に係る半導体集積回路の概略構成の一例を示す図である。同図に示すように、本実施形態に係る半導体集積回路１は、複数の論理回路１０と、複数の順序回路１１と、制御回路１２と、分周回路１３とを含んで構成される。

【0035】

論理回路１０は、外部から入力される信号やクロック等に対して論理演算や遅延調整等の所定の処理を行い、該所定の処理の結果を出力する回路である。なお、本例では、論理回路１０（１）乃至１０（３）が示されている。

【0036】

順序回路１１は、クロック端子ＣＫに入力されるクロックに基づいて、データ入力端子Ｄに入力される信号をデータ出力端子Ｑから出力する回路である。なお、本例では順序回路１１（１）及び１１（２）が示されている。

【0037】

制御回路１２は、後述する分周回路１３の動作の制御を行うための回路である。制御回路１２は、例えば、外部から入力される設定信号ＳＥＴに従って、分周回路１３の動作モードを決定するための制御信号ＣＮＴ、及び分周回路１３の状態を初期化するためのリセット信号ＲＳＴを生成し、該２つの信号を分周回路１３に出力する。

【0038】

分周回路１３は、入力されるクロックを所定の分周数で分周し、出力する回路である。本実施形態の分周回路１３は、制御回路１２から出力される制御信号ＣＮＴが示す動作モードに従って、例えば、少なくとも“通常モード（第１のモード）”又は“テストモード（第２のモード）”で動作する。分周回路１３は、“通常モード”で動作する場合、入力されるクロックを所定の分周数で分周し、該分周したクロックを出力する。これに対して、“テストモード”で動作する場合、分周回路１３は、入力されるクロックの論理を維持したまま、該クロックを出力する。すなわち、分周回路１３は、“テストモード”では、バッファとして動作する。他の例では、分周回路１３は、論理否定回路としても動作し得る。また、分周回路１３は、制御回路１２から出力されるリセット信号ＲＳＴに従って、その状態を初期化する。本実施形態の分周回路１３は、後述するように、“通常モード”で動作する際の内部的な遅延時間と“テストモード”で動作する際の内部的な遅延時間とが実質的に同じになるように構成される。

【0039】

同図に示すように構成される半導体集積回路１は、例えば、以下のように動作する。なお、同図は、分周回路１３を備えた半導体集積回路１の回路構成の一例を示したものに過ぎず、半導体集積回路１は、各種の論理回路１０及び各種の順序回路１１によってさまざまに構成され得る。

【0040】

すなわち、論理回路１０（１）は、外部から入力されるデータ信号Ｄ０を受け取り、これに対して所定の処理（例えば、論理演算や遅延調整等）を行って、該処理の結果をデータ信号Ｄ１として順序回路１１（１）に出力する。また、論理回路１０（１）は、外部から入力されるクロックＣＬＫ０を受け取り、これに対して所定の処理を行って、該処理の結果をＣＬＫ１として順序回路１１（１）及び分周回路１３に出力し得る。本例では、論理回路１０（１）は、データ信号Ｄ０及びクロックＣＬＫ０に基づいて、データ信号Ｄ１及びクロックＣＬＫ１をそれぞれ出力するように構成されるが、これに限られるものでなく、別個の論理回路がそれぞれ出力するように構成されても良いし、外部からクロックＣＬＫ１が入力されても良い。

【0041】

順序回路１１（１）は、論理回路１０（１）からクロック端子ＣＫに入力されるクロックＣＬＫ１に従って、論理回路１０（１）からデータ入力端子Ｄに入力されるデータ信号Ｄ１を、データ信号Ｑ１として、データ出力端子Ｑから論理回路１０（２）に出力する。

【0042】

論理回路１０（２）は、順序回路１１（１）から入力されるデータ信号Ｑ１に対して所定の処理を行い、該処理の結果をデータ信号Ｄ２として順序回路１１（２）に出力する。

【0043】

順序回路１１（２）は、分周回路１３からクロック端子ＣＫに入力されるクロックＣＬＫ２に従って、データ入力端子Ｄに入力される入力データ信号Ｄ２を、データ信号Ｑ２として、データ出力端子Ｑから論理回路１０（３）に出力する。

【0044】

論理回路１０（３）は、順序回路１１（２）から入力されるデータ信号Ｑ２に対して所定の処理を行い、該処理の結果をデータ信号Ｄ３として外部に出力する。また、論理回路１０（３）は、分周回路１３から入力されるクロックＣＬＫ２に対して所定の処理を行い、該処理の結果をクロックＣＬＫ３として外部に出力し得る。論理回路１０（１）と同様に、論理回路１０（３）も、別個の論理回路によって構成されてもよい。

【0045】

図２は、本発明の一実施形態に係る分周回路の構成の一例を示す図である。同図に示すように、本実施形態に係る分周回路１３は、スイッチ制御回路１３１、第１の出力制御回路１３２１、第２の出力制御回路１３２２、第１の記憶回路１３３、スイッチ１３４、第２の記憶回路１３５、及び論理否定回路１３６を有する順序回路１３０を含んで構成される。本例では、第１の出力制御回路１３２１及び第２の出力制御回路１３２２は、出力制御回路１３２を構成する。

【0046】

スイッチ制御回路１３１は、制御回路１２（図１参照）から入力される制御信号ＣＮＴに従って、分周回路１３内の各種の回路を制御するための各種の制御信号を生成し、出力する回路である。すなわち、スイッチ制御回路１３１は、制御信号ＣＮＴに従って、一対の制御信号ＣＮＴｐ及びＣＮＴｎを生成し、これらを第１の出力制御回路１３２１及び第２の出力制御回路１３２２に出力する。また、スイッチ制御回路１３１は、制御信号ＣＮＴに従って、論理回路１０（１）から出力されるクロックＣＬＫ１に基づくスイッチ切替信号ＳＷｐ１、ＳＷｎ１、ＳＷｐ２及びＳＷｎ２を生成する。スイッチ切替信号ＳＷｐ１及びＳＷｎ１は、第１の出力制御回路１３２１、スイッチ１３４及び第２の記憶回路１３５に出力され、スイッチ切替信号ＳＷｐ２及びＳＷｎ２は、第１の記憶回路１３３に出力される。

【0047】

より具体的には、スイッチ制御回路１３１は、制御信号ＣＮＴが“通常モード”を示す場合、状態がそれぞれ例えば“Ｌ”（すなわち、接地線ＧＮＤの電位）及び“Ｈ”（すなわち、電源線ＶＤＤの電位）である一対の制御信号ＣＮＴｐ及びＣＮＴｎを第１の出力制御回路１３２１及び第２の出力制御回路１３２２に出力し、また、クロックＣＬＫ１に対して位相がそれぞれ同相及び逆相であるスイッチ切替信号ＳＷｐ１及びＳＷｎ１を第１の出力制御回路１３２１、スイッチ１３４及び第２の記憶回路１３５に出力し、さらに、クロックＣＬＫ１に対して位相がそれぞれ同相及び逆相であるスイッチ切替信号ＳＷｐ２及びＳＷｎ２を第１の記憶回路１３３に出力する。

【0048】

これに対して、スイッチ制御回路１３１は、制御信号ＣＮＴが“テストモード”を示す場合、状態がそれぞれ“Ｈ”及び“Ｌ”である一対の制御信号ＣＮＴｐ及びＣＮＴｎを第１の出力制御回路１３２１及び第２の出力制御回路１３２２に出力し、また、状態がそれぞれ“Ｈ”及び“Ｌ”である一対のスイッチ切替信号ＳＷｐ１及びＳＷｎ１を第１の出力制御回路１３２１、スイッチ１３４及び第２の記憶回路１３５に出力する一方、状態がそれぞれ“Ｌ”及び“Ｈ”である一対のスイッチ切替信号ＳＷｐ２及びＳＷｎ２を第１の記憶回路１３３に出力する。

【0049】

第１の出力制御回路１３２１及び第２の出力制御回路１３２２からなる出力制御回路１３２は、第１の出力制御回路１３２１に入力されるクロックＮＣＬＫ２に基づく信号を第２の出力制御回路１３２２から出力するように動作するか、又は、入力されるクロックＮＣＬＫ２の出力を抑制して、クロックＣＬＫ１に基づく信号を第２の出力制御回路１３２２から出力するように動作する。

【0050】

すなわち、第１の出力制御回路１３２１は、制御信号ＣＮＴｐ及びＣＮＴｎに従って、スイッチ切替信号ＳＷｐ１及びＳＷｎ１に基づいてクロックＮＣＬＫ２に対して論理否定演算を行い該演算の結果を第２の出力制御回路１３２２に出力するか、又は、該演算及び該出力を停止する。より具体的には、第１の出力制御回路１３２１は、一対の制御信号ＣＮＴｐ及びＣＮＴｎの状態がそれぞれ“Ｌ”及び“Ｈ”である場合（すなわち、“通常モード”である場合）、クロックＮＣＬＫ２に対して論理否定演算を行い、該演算の結果を第２の出力制御回路１３２２に出力する。これに対して、第１の出力制御回路１３２１は、制御信号ＣＮＴｐ及びＣＮＴｎの状態がそれぞれ“Ｈ”及び“Ｌ”である場合（すなわち、“テストモード”である場合）、クロックＮＣＬＫ２に対する論理否定演算及び該演算の結果の出力を停止する。

【0051】

一方、第２の出力制御回路１３２２は、第１の出力制御回路１３２１の後段に接続され、制御信号ＣＮＴｐ及びＣＮＴｎに従って、第１の出力制御回路１３２１からの出力又はクロックＣＬＫ１に対して論理否定演算を行った結果のいずれかを第１の記憶回路１３３に出力する。具体的には、第２の出力制御回路１３２２は、制御信号ＣＮＴｐ及びＣＮＴｎの状態がそれぞれ例えば“Ｌ”及び“Ｈ”である場合（すなわち、“通常モード”である場合）、論理を維持したまま、第１の出力制御回路１３２１からの出力を第１の記憶回路１３３に出力する。これに対して、第２の出力制御回路１３２２は、制御信号ＣＮＴｐ及びＣＮＴｎの状態がそれぞれ例えば“Ｈ”及び“Ｌ”である場合（すなわち、“テストモード”である場合）、クロックＣＬＫ１に対して論理否定演算を行い、該演算の結果を第１の記憶回路１３３に出力する。

【0052】

第１の記憶回路１３３は、スイッチ切替信号ＳＷｐ２及びＳＷｎ２に従って、第２の出力制御回路１３２２からの出力の状態を記憶するか、又は、該記憶した状態に対して論理否定演算を行った結果をスイッチ１３４に出力する。具体的には、第１の記憶回路１３３は、スイッチ切替信号ＳＷｐ２及びＳＷｎ２の状態がそれぞれ例えば“Ｌ”及び“Ｈ”である場合、第２の出力制御回路１３２２からの出力の状態を記憶する。これに対して、第１の記憶回路１３３は、スイッチ切替信号ＳＷｐ２及びＳＷｎ２の状態がそれぞれ例えば“Ｈ”及び“Ｌ”である場合、該記憶した状態に対して論理否定演算を行い、該演算の結果をスイッチ１３４に出力する。なお、第１の記憶回路１３３は、制御回路１２から出力されるリセット信号ＲＳＴに従って、記憶している状態の初期化（例えば、記憶している状態を“Ｈ”に設定する）を行う。

【0053】

スイッチ１３４は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１に従って、第１の記憶回路１３３からの出力を第２の記憶回路１３５に出力する。具体的には、スイッチ１３４は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ例えば“Ｈ”及び“Ｌ”である場合、導通状態となり、第１の記憶回路１３３からの出力を第２の記憶回路１３５に出力する。これに対して、スイッチ１３４は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ例えば“Ｌ”及び“Ｈ”である場合、非導通状態となり、第１の記憶回路１３３からの出力の第２の記憶回路１３５への出力を停止する。

【0054】

第２の記憶回路１３５は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１に従って、スイッチ１３４からの出力の状態を記憶するとともに、該出力に対して論理否定演算を行うか、又は該記憶した状態に対して論理否定演算を行うとともに、論理否定演算の結果をクロックＮＣＬＫ２として第１の出力制御回路１３２１及び論理否定回路１３６に出力する。具体的には、第２の記憶回路１３５は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ例えば“Ｈ”及び“Ｌ”である場合、スイッチ１３４からの出力の状態を記憶するとともに、該出力に対して論理否定演算を行い、該演算の結果をクロックＮＣＬＫ２として第１の出力制御回路１３２１及び論理否定回路１３６に出力する。これに対して、第２の記憶回路１３５は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ例えば“Ｌ”及び“Ｈ”である場合、該記憶した状態に対して論理否定演算を行い、該演算の結果をクロックＮＣＬＫ２として第１の出力制御回路１３２１及び論理否定回路１３６に出力する。第２の記憶回路１３５は、制御回路１２から出力されるリセット信号ＲＳＴに従って、記憶している状態の初期化（例えば、記憶している状態を“Ｌ”に設定する）を行う。

【0055】

論理否定回路１３６は、例えばインバータ回路である。論理否定回路１３６は、第２の記憶回路１３５から出力されるクロックＮＣＬＫ２に対して論理否定演算を行い、該演算の結果をクロックＣＬＫ２として、順序回路１１（２）及び論理回路１０（３）に出力する。

【0056】

以上のように構成される分周回路１３は、上述したように、“通常モード”ではクロックＣＬＫ１を分周する分周回路として動作する一方で、“テストモード”ではクロックＣＬＫ１の論理を維持したまま出力するバッファとして動作する。本例では、分周回路１３は２分周回路として構成されているが、これに限られるものではなく、ｎ分周回路として構成されても良い。分周回路１３がｎ分周回路として構成される場合、順序回路１３０が該ｎ分周回路の最後段の順序回路に適用される。したがって、本実施形態に係る半導体集積回路１は、従来の分周回路の最後段の順序回路に順序回路１３０が適用されるだけで分周回路１３が設計されるので、低コストで設計され得る。なお、分周回路１３の“通常モード”及び“テストモード”での動作の詳細については後述する。

【0057】

図３は、本発明の一実施形態に係る分周回路におけるスイッチ制御回路の構成の一例を示す図である。同図に示すように、スイッチ制御回路１３１は、例えば、複数の論理否定回路１３１１と、複数の選択回路１３１２とを含んで構成される。

【0058】

論理否定回路１３１１は、例えばインバータ回路である。論理否定回路１３１１は、入力される信号に対して論理否定演算を行い、該演算の結果を出力する。なお、本例では、論理否定回路１３１１（１）乃至１３１１（４）が示されている。

【0059】

選択回路１３１２は、例えばマルチプレクサである。選択回路１３１２は、選択端子ＳＬに入力される信号の状態が“Ｌ”である場合、入力端子Ａ０に入力される信号を選択する一方で、選択端子ＳＬに入力される信号の状態が“Ｈ”である場合、入力端子Ａ１に入力される信号を選択し、該選択の結果を出力端子Ｙから出力する。なお、本例では、選択回路１３１２（１）乃至１３１２（４）が示されている。

【0060】

次に、スイッチ制御回路１３１の各構成要素の動作について説明する。

【0061】

論理否定回路１３１１（１）は、制御回路１２から出力される制御信号ＣＮＴに対して論理否定演算を行い、該演算の結果を制御信号ＣＮＴｎとして、論理否定回路１３１１（２）、第１の出力制御回路１３２１、及び第２の出力制御回路１３２２に出力する。

【0062】

論理否定回路１３１１（２）は、論理否定回路１３１１（１）から出力される制御信号ＣＮＴｎに対して論理否定演算を行い、該演算の結果を制御信号ＣＮＴｐとして、選択回路１３１２（１）乃至１３１２（４）の選択端子ＳＬ、第１の出力制御回路１３２１、及び第２の出力制御回路１３２２に出力する。

【0063】

論理否定回路１３１１（３）は、論理回路１０（１）から出力されるクロックＣＬＫ１に対して論理否定演算を行い、該演算の結果を選択回路１３１２（１）及び１３１２（２）の入力端子Ａ０及び論理否定回路１３１１（４）に出力する。

【0064】

論理否定回路１３１１（４）は、論理否定回路１３１１（３）からの出力に対して論理否定演算を行い、該演算の結果を選択回路１３１２（３）及び１３１２（４）の入力端子Ａ０に出力する。

【0065】

選択回路１３１２（１）は、制御信号ＣＮＴｐに従って、論理否定回路１３１１（３）から入力端子Ａ０に入力されるクロック又は入力端子Ａ１に入力される接地線ＧＮＤの電位“Ｌ”を有する信号のいずれかを選択し、該選択した信号をスイッチ切替信号ＳＷｎ１として第１の出力制御回路１３２１、スイッチ１３４及び第２の記憶回路１３５に出力する。

【0066】

選択回路１３１２（２）は、制御信号ＣＮＴｐに従って、論理否定回路１３１１（３）から入力端子Ａ０に入力されるクロック又は入力端子Ａ１に入力される電源線ＶＤＤの電位“Ｈ”を有する信号のいずれかを選択し、該選択した信号をスイッチ切替信号ＳＷｎ２として第１の記憶回路１３３に出力する。

【0067】

選択回路１３１２（３）は、制御信号ＣＮＴｐに従って、論理否定回路１３１１（４）から入力端子Ａ０に入力されるクロック又は入力端子Ａ１に入力される電源線ＶＤＤの電位“Ｈ”を有する信号のいずれかを選択し、該選択した信号をスイッチ切替信号ＳＷｐ１として第１の出力制御回路１３２１、スイッチ１３４及び第２の記憶回路１３５に出力する。

【0068】

選択回路１３１２（４）は、制御信号ＣＮＴｐに従って、論理否定回路１３１１（４）から入力端子Ａ０に入力されるクロック又は入力端子Ａ１に入力される接地線ＧＮＤの電位“Ｌ”を有する信号のいずれかを選択し、該選択した信号をスイッチ切替信号ＳＷｐ２として第１の記憶回路１３３に出力する。

【0069】

図４は、本発明の一実施形態に係る分周回路における第１の出力制御回路及び第２の出力制御回路の構成の一例を示す図である。上述したように、第１の出力制御回路１３２１は、動作モードに従って、スイッチ切替信号ＳＷｐ１及びＳＷｎ１に基づいてクロックＮＣＬＫ２に対して論理否定演算を行い該演算の結果を出力するか、又は該演算及び該出力を停止する回路である。同図に示すように、第１の出力制御回路１３２１は、例えば、トランジスタＴＲ２１及びＴＲ２６によって構成されるインバータ回路に対して、トランジスタＴＲ２１及びＴＲ２６のドレイン間の導通／非導通を制御するトランジスタＴＲ２２乃至ＴＲ２５が設けられることによって構成される。

【0070】

具体的には、トランジスタＴＲ２１乃至ＴＲ２３は、例えばＰ型トランジスタであり、また、トランジスタＴＲ２４乃至ＴＲ２６は、例えばＮ型トランジスタである。トランジスタＴＲ２１乃至２６は、互いに直列に接続されており、トランジスタＴＲ２１のソースは電源線ＶＤＤに接続される一方、トランジスタＴＲ２６のソースは接地線ＧＮＤに接続される。また、トランジスタＴＲ２３及びＴＲ２４のドレインは、第２の出力制御回路１３２２に接続されている。トランジスタＴＲ２１及び２６のゲートにはクロックＮＣＬＫ２が、トランジスタＴＲ２２のゲートにはスイッチ切替信号ＳＷｐ１が、トランジスタＴＲ２３のゲートには制御信号ＣＮＴｐが、トランジスタＴＲ２４のゲートには制御信号ＣＮＴｎが、トランジスタＴＲ２５のゲートにはスイッチ切替信号ＳＷｎ１がそれぞれ入力される。

【0071】

このように構成される第１の出力制御回路１３２１において、一対の制御信号ＣＮＴｐ及びＣＮＴｎの状態がそれぞれ“Ｌ”及び“Ｈ”である場合（すなわち“通常モード”である場合）、トランジスタＴＲ２３及びＴＲ２４は、いずれもそのドレイン及びソース間を導通状態にする。トランジスタＴＲ２２及びＴＲ２５は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ“Ｌ”及び“Ｈ”である間、いずれもそのドレイン及びソース間を導通状態にする。通常モードでは、スイッチ切替信号ＳＷｐ１及びＳＷｎ１は、クロックＣＬＫ１（図２及び図３を参照）に対して位相がそれぞれ同相及び逆相であるため、第１の出力制御回路１３２１は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の交番タイミングに基づいて、クロックＮＣＬＫ２に対して論理否定演算を行い、該演算の結果を第２の出力制御回路１３２２に出力する。これに対して、制御信号ＣＮＴｐ及びＣＮＴｎの状態がそれぞれ“Ｈ”及び“Ｌ”である場合（すなわち“テストモード”である場合）、トランジスタＴＲ２３及びＴＲ２４は、いずれもそのドレイン及びソース間を非導通状態にする。これにより、第１の出力制御回路１３２１は、その出力及び演算を停止する。

【0072】

第２の出力制御回路１３２２は、上述したように、動作モードに従って、クロックＣＬＫ１に対して論理否定演算を行い、該演算の結果を出力するか、又は、第１の出力制御回路１３２１からの出力をそのまま出力する回路である。第２の出力制御回路１３２２は、例えば、トランジスタＴＲ３２及びＴＲ３５で構成されるインバータ回路に対して、トランジスタＴＲ３２及びＴＲ３５のドレイン間の導通／非導通を制御するトランジスタＴＲ３３及びＴＲ３４と、電源線ＶＤＤからトランジスタＴＲ３２及びＴＲ３３に流れる電流量を制御するトランジスタＴＲ３１と、トランジスタＴＲ３４及びＴＲ３５から接地線ＧＮＤに流れる電流量を制御するトランジスタＴＲ３６とが設けられ、該インバータ回路の出力端（すなわち、トランジスタＴＲ３３及びＴＲ３４のドレイン）が第１の出力制御回路１３２１及び第１の記憶回路１３３を接続する信号線に接続されることによって構成される。

【0073】

具体的には、トランジスタＴＲ３１乃至ＴＲ３３は、例えばＰ型トランジスタであり、また、トランジスタＴＲ３４乃至ＴＲ３６は、例えばＮ型トランジスタである。ＴＲトランジスタＴＲ３１乃至ＴＲ３６は、互いに直列に接続されており、トランジスタＴＲ３１のソースは電源線ＶＤＤに接続される一方、トランジスタＴＲ３６のソースは接地線ＧＮＤに接続される。また、トランジスタＴＲ３３及びＴＲ３４のドレインは、第１の出力制御回路１３２１及び第１の記憶回路１３３を接続する信号線に接続されている。トランジスタＴＲ３１のゲートには接地線ＧＮＤの電位を有する信号が、トランジスタＴＲ３２及び３５のゲートにはクロックＣＬＫ１が、トランジスタＴＲ３３のゲートには制御信号ＣＮＴｎが、トランジスタＴＲ３４のゲートには制御信号ＣＮＴｐが、トランジスタＴＲ３６のゲートには電源線ＶＤＤの電位を有する信号がそれぞれ入力される。

【0074】

このように構成される第２の出力制御回路１３２２において、制御信号ＣＮＴｐ及びＣＮＴｎの状態がそれぞれ“Ｌ”及び“Ｈ”である場合（すなわち“通常モード”である場合）、トランジスタＴＲ３３及びＴＲ３４が、いずれもそのドレイン及びソース間を非導通状態にする。これにより、第２の出力制御回路１３２２は、第１の出力制御回路１３２１からの出力をそのまま第１の記憶回路１３３に出力する。これに対して、制御信号ＣＮＴｐ及びＣＮＴｎの状態がそれぞれ“Ｈ”及び“Ｌ”である場合（すなわち“テストモード”である場合）、トランジスタＴＲ３３及びＴＲ３４は、いずれもそのドレイン及びソース間を導通状態にする。これにより、第２の出力制御回路１３２２は、クロックＣＬＫ１に対して論理否定演算を行い、該演算の結果を第１の記憶回路１３３に出力する。なお、分周回路１３が“テストモード”である場合”、上述したように第１の出力制御回路１３２１がその出力を停止するため、第１の出力制御回路１３２１の出力と第２の出力制御回路１３２２の出力との衝突は回避される。

【0075】

図５は、本発明の一実施形態に係る分周回路における第１の記憶回路、スイッチ、及び第２の記憶回路の構成を示す図である。同図は、図２に示したＶ−Ｖ線で囲まれた部分に対応する。

【0076】

同図に示すように、第１の記憶回路１３３は、例えば、論理否定回路１３３１の後段に否定論理積回路１３３２が接続され、該否定論理積回路１３３２の後段にトランジスタＴＲ５１（１）及びＴＲ５２（１）からなるスイッチ１３３３が接続され、該スイッチ１３３３の後段に論理否定回路１３３１が接続される環状構造を有する。また、論理否定回路１３３１の入力端及び出力端に、第２の出力制御回路１３２２及びスイッチ１３４がそれぞれ接続される。なお、第１の記憶回路１３３は、入力されるスイッチ切替信号ＳＷｐ２及びＳＷｎ２が動作モードによって異なる点を除いて、一般的なＤ型フリップフロップのものと同じであるため、各構成要素の詳細については、その説明を省略する。

【0077】

また、本例では、第１の記憶回路１３３はリセット機能を有しているが、これに限られるものではなく、第１の記憶回路１３３はリセット機能を有さなくても良い。かかる場合において、第１の記憶回路１３３は、否定論理積回路１３３２の代わりに論理否定回路を含んで構成される。

【0078】

第１の記憶回路１３３の動作について説明する。なお、リセット信号ＲＳＴの状態は“Ｈ”であるものとする。

【0079】

“通常モード”では、スイッチ切替信号ＳＷｐ２及びＳＷｎ２の位相は、クロックＣＬＫ１に対してそれぞれ同相及び逆相となる。かかる場合において、第１の記憶回路１３３は、スイッチ切替信号ＳＷｐ２及びＳＷｎ２の状態がそれぞれ“Ｌ”及び“Ｈ”である場合、環状構造によって保持する信号の状態を第２の出力制御回路１３２２からの出力の状態に更新する一方で、スイッチ切替信号ＳＷｐ２及びＳＷｎ２の状態が“Ｈ”及び“Ｌ”である場合、該更新した状態に対して論理否定演算を行い、該演算の結果をスイッチ１３４に出力する。

【0080】

これに対して、“テストモード”では、スイッチ切替信号ＳＷｐ２及びＳＷｎ２の状態はそれぞれ“Ｌ”及び“Ｈ”となる。かかる場合において、第１の記憶回路１３３は、スイッチ１３３３が非導通状態になるため、第２の出力制御回路１３２２からの出力に対して論理否定演算を行い、該演算の結果をスイッチ１３４に出力する。

【0081】

スイッチ１３４は、トランジスタＴＲ５１（２）及びＴＲ５２（２）から成り、第１の記憶回路１３３の後段に接続される。スイッチ１３４は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１に従って、第１の記憶回路１３３からの出力を第２の記憶回路１３５に出力する。具体的には、スイッチ１３４は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ“Ｈ”及び“Ｌ”である場合、導通状態となり、第１の記憶回路１３３からの出力を第２の記憶回路１３５に出力する。これに対して、スイッチ１３４は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ“Ｌ”及び“Ｈ”である場合、非導通状態となり、第１の記憶回路１３３からの出力の第２の記憶回路１３５への出力を停止する。

【0082】

第２の記憶回路１３５は、否定論理積回路１３５１の後段に論理否定回路１３５２が接続され、該論理否定回路１３５２の後段にトランジスタＴＲ５１（３）及びＴＲ５２（３）から成るスイッチ１３５３が接続され、該スイッチ１３５３の後段に否定論理積回路１３５１が接続される環状構造を有する。また、第２の記憶回路１３５において、否定論理積回路１３５１の入力端及び出力端にスイッチ１３４及び論理否定回路１３６がそれぞれ接続される。なお、第２の記憶回路１３５は、入力されるスイッチ切替信号ＳＷｐ１及びＳＷｎ１が動作モードによって異なる点を除いて、一般的なＤ型フリップフロップのものと同じであるため、各構成要素の詳細については、第１の記憶回路１３３と同様にその説明を省略する。

【0083】

また、本例では、第２の記憶回路１３５はリセット機能を有しているが、これに限られるものではなく、第２の記憶回路１３５はリセット機能を有さなくても良い。かかる場合において、第２の記憶回路１３５は、否定論理積回路１３５１の代わりに論理否定回路を含んで構成される。

【0084】

次に、第２の記憶回路１３５の動作について説明する。なお、リセット信号ＲＳＴの状態は“Ｈ”であるものとする。

【0085】

“通常モード”では、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の位相は、クロックＣＬＫ１に対してそれぞれ同相及び逆相となる。かかる場合において、第２の記憶回路１３５は、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ“Ｈ”及び“Ｌ”である場合、環状構造によって保持する信号の状態をスイッチ１３４からの出力の状態に更新するとともに、該出力に対して論理否定演算を行い、該演算の結果を論理否定回路１３６に出力する一方で、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態がそれぞれ“Ｌ”及び“Ｈ”である場合、該更新した状態に対して論理否定演算を行い、該演算の結果を論理否定回路１３６に出力する。

【0086】

これに対して、“テストモード”では、スイッチ切替信号ＳＷｐ１及びＳＷｎ１の状態はそれぞれ“Ｈ”及び“Ｌ”となる。かかる場合において、第２の記憶回路１３５は、スイッチ１３５３が非導通状態になるため、スイッチ１３４からの出力に対して否定論理積回路１３５１によって論理否定演算を行い、該演算の結果を第１の出力制御回路１３２１及び論理否定回路１３６に出力する。

【0087】

［通常モードでの分周回路１３の動作］
図６は、本発明の一実施形態に係る半導体集積回路における分周回路の“通常モード”での動作を説明するための図である。

【0088】

スイッチ制御回路１３１は、論理が制御信号ＣＮＴに対して同じである制御信号ＣＮＴｐと、論理が制御信号ＣＮＴに対して逆である制御信号ＣＮＴｎを出力する。また、スイッチ制御回路１３１は、“通常モード”では、位相がクロックＣＬＫ１に対して同相であるスイッチ切替信号ＳＷｐ１及びＳＷｐ２と、位相がクロックＣＬＫ１に対して逆相であるスイッチ切替信号ＳＷｎ１及びＳＷｎ２とを出力する。

【0089】

これにより、分周回路１３は、“通常モード”で、順序回路１３０が一般的なＤ型フリップフロップとして動作するため、クロックＣＬＫ１を２分周する分周回路として動作する。この場合、分周回路１３におけるクロックの経路は、第１の出力制御回路１３２１から、第２の出力制御回路１３２２、第１の記憶回路１３３、スイッチ１３４及び第２の記憶回路１３５を介して論理否定回路１３６に至るまでの経路となる。

【0090】

［テストモードでの分周回路１３の動作］
図７は、本発明の一実施形態に係る半導体集積回路における分周回路の“テストモード”での動作を説明するための図である。上述したように、スイッチ制御回路１３１は、論理が制御信号ＣＮＴに対して同じである制御信号ＣＮＴｐと、論理が制御信号ＣＮＴに対して逆である制御信号ＣＮＴｎとを出力する。また、スイッチ制御回路１３１は、“テストモード”では、スイッチ切替信号ＳＷｐ１及びＳＷｎ２の状態を“Ｈ”とする一方で、スイッチ切替信号ＳＷｎ１及びＳＷｐ２の状態を“Ｌ”とし、該４つの信号を各構成要素に出力する。

【0091】

第１の出力制御回路１３２１は、上述したように、“テストモード”では、その動作を停止する。

【0092】

第２の出力制御回路１３２２は、上述したように、“テストモード”では、クロックＣＬＫ１に対して論理否定演算を行い、該演算の結果を第１の記憶回路１３３に出力する。

【0093】

第１の記憶回路１３３は、“テストモード”では、スイッチ切替信号ＳＷｐ２及びＳＷｎ２によってスイッチ１３３３が常に非導通状態となるため、第２の出力制御回路１３２２からの出力に対して論理否定演算を行い、スイッチ１３４を介して該演算の結果を第２の記憶回路１３５に出力する論理否定回路として動作する。

【0094】

スイッチ１３４は、“テストモード”では、スイッチ切替信号ＳＷｐ１及びＳＷｎ１によって常に導通状態となるため、第１の記憶回路１３３からの出力をそのまま第２の記憶回路１３５に出力する。

【0095】

第２の記憶回路１３５は、“テストモード”では、スイッチ切替信号ＳＷｐ１及びＳＷｎ１によってスイッチ１３５３が常に非導通状態となるため、第１の記憶回路１３３からの出力に対して論理否定演算を行い、該演算の結果を論理否定回路１３６に出力する論理否定回路として動作する。

【0096】

論理否定回路１３６は、第２の記憶回路１３５から出力されるクロックＮＣＬＫ２に対して論理否定演算を行い、該演算の結果をクロックＣＬＫ２として論理回路１０（３）及び順序回路１１（２）に出力する。

【0097】

したがって、分周回路１３は、“テストモード”では、第２の出力制御回路１３２２に入力されるクロックＣＬＫ１に対して、４回論理否定演算を行い、該演算の結果をクロックＣＬＫ２として論理回路１０（３）及び順序回路１１（２）に出力する。これにより、分周回路１３は、“テストモード”ではバッファとして動作することができる。なお、分周回路１３は、論理否定回路を奇数個追加又は除外することによって、“テストモード”において論理否定回路としても動作し得る。

【0098】

“テストモード”では、分周回路１３におけるクロックの経路は、第２の出力制御回路１３２２から、第１の記憶回路１３３、スイッチ１３４及び第２の記憶回路１３５を介して論理否定回路１３６に至るまでの経路となる。すなわち、分周回路１３における“テストモード”でのクロックの経路（第１の経路）は、第１の出力制御回路１３２１を含まないことを除いて、“通常モード”でのクロックの経路（第２の経路）と同じであり、分周回路１３における“テストモード”でのクロックの経路は、“通常モード”のクロックの経路に含まれる。このように、本実施形態に係る分周回路１３は、“通常モード”と“テストモード”とで、分周回路１３のクロックの経路が第１の出力制御回路１３２１を含むか否かという点を除いて同じであることによって、“通常モード”及び“テストモード”の内部的な遅延時間を実質的に同じにすることができる。

【0099】

図８は、本発明の一実施形態に係る分周回路の各モードにおける動作を説明するためのタイミングチャートである。まず、同図（ａ）を参照して、分周回路１３は、“通常モード”で２分周回路として動作する場合、クロックＣＬＫ１を２分周し、所定の遅延時間ｄ１を与え、該分周及び遅延時間の付与の結果をクロックＣＬＫ２として出力する。

【0100】

次に、同図（ｂ）を参照して、分周回路１３は、“テストモード”でバッファとして動作する場合、クロックＣＬＫ１に対して所定の遅延時間ｄ２を与え、該遅延時間の付与の結果をクロックＣＬＫ２として出力する。

【0101】

上述したように、分周回路１３の内部的な遅延時間である所定の遅延時間ｄ１及びｄ２は、実質的に同じになる。すなわち、所定の遅延時間ｄ１及びｄ２は、半導体集積回路１における順序回路１１（１）から順序回路１１（２）までのデータパスに例えば故障による遅延（以下「遅延故障」という）が存在する場合であっても、順序回路１１（２）においてクロックＣＬＫ２でデータ信号Ｄ２をラッチすることによって、該遅延故障が順序回路１１（２）から出力されるデータ信号Ｑ２に現れる程度に同じになる。これにより、本実施形態に係る半導体集積回路１においては、順序回路１１（１）から順序回路１１（２）までのデータパスの遅延故障が容易に検出されるようになる。

【0102】

図９は、本発明の一実施形態に係る半導体集積回路の各モードにおける動作を説明するためのタイミングチャートである。同図（ａ）乃至（ｃ）において、クロックＣＬＫ１が交番するタイミングを時刻ｔ１乃至ｔ１０と定義する。同図（ａ）は、半導体集積回路１のどこにも遅延故障がなく、かつ、半導体集積回路１が“通常モード”で動作している場合の各種の信号のタイミングチャートである。

【0103】

時刻ｔ１で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ０に維持している。時刻ｔ１で、分周回路１３は、クロックＣＬＫ２の状態を“Ｌ”に維持している。時刻ｔ１で、順序回路１１（２）は、クロックＣＬＫ２の状態が“Ｌ”であるため、データ信号Ｄ２の状態Ｘ０を未だ取り込まない。

【0104】

時刻ｔ１及びｔ２の間で、論理回路１０（２）は、クロックＣＬＫ１に基づく順序回路１１（１）の出力の変化を受け、該出力に基づいてデータ信号Ｄ２の状態をＸ１に変化させる。論理回路１０（２）が出力を変化させた時刻より後であり、時刻ｔ１から所定の遅延時間ｄ１が経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｈ”に変化させる。また順序回路１１（２）は、時刻ｔ１から所定の遅延時間ｄ１が経過した時刻で、クロックＣＬＫ２に基づいて、データ信号Ｄ２の状態Ｘ１を取り込む。

【0105】

時刻ｔ２で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ１に維持している。時刻ｔ２で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ１として出力する。

【0106】

時刻ｔ３乃至ｔ５で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ１に維持している。時刻ｔ３から所定の遅延時間ｄ１だけ経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｌ”に変化させる。時刻ｔ３乃至ｔ５で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ１に維持している。

【0107】

時刻ｔ５及びｔ６の間で、論理回路１０（２）は、クロックＣＬＫ１に基づく順序回路１１（１）の出力の変化を受け、該出力に基づいてデータ信号Ｄ２の状態をＸ２に変化させる。論理回路１０（２）が出力を変化させた時刻より後であり、時刻ｔ５から所定の遅延時間ｄ１が経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｈ”に変化させる。また、時刻ｔ５から所定の遅延時間ｄ１が経過した時刻で、順序回路１１（２）は、クロックＣＬＫ２に基づいて、データ信号Ｄ２の状態Ｘ２を取り込む。

【0108】

時刻ｔ６で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ２に維持している。時刻ｔ６で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ２として出力する。

【0109】

時刻ｔ７乃至ｔ１０において、半導体集積回路１は、時刻ｔ３乃至ｔ６と同様に動作する。

【0110】

半導体集積回路１は、“通常モード”で、かつ、正常に動作する場合（すなわち、どこにも遅延故障がない場合）、時刻ｔ２乃至ｔ５でデータ信号Ｑ２の状態をＸ１として出力し、時刻ｔ６乃至ｔ９でデータ信号Ｑ２の状態をＸ２として出力し、時刻ｔ１０でデータ信号Ｑ２の状態をＸ３として出力する。

【0111】

同図（ｂ）は、半導体集積回路１の順序回路１１（１）から順序回路１１（２）までのデータパスに遅延故障があり、かつ、半導体集積回路１が“通常モード”で動作している場合の各種の信号のタイミングチャートである。

【0112】

時刻ｔ１で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ０に維持している。時刻ｔ１で、分周回路１３は、クロックＣＬＫ２の状態を“Ｌ”に維持している。時刻ｔ１で、順序回路１１（２）は、クロックＣＬＫ２の状態が“Ｌ”であるため、データ信号Ｄ２の状態Ｘ０を未だ取り込まない。

【0113】

時刻ｔ１から所定の遅延時間ｄ１が経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｈ”に変化させる。また、時刻ｔ１から所定の遅延時間ｄ１が経過した時刻で、順序回路１１（２）は、クロックＣＬＫ２に基づいて、データ信号Ｄ２の状態Ｘ０を取り込む。

【0114】

時刻ｔ２で、論理回路１０（２）は、クロックＣＬＫ１に基づく順序回路１１（１）の出力の変化を受け、該出力に基づいてデータ信号Ｄ２の状態をＸ１に変化させる。時刻ｔ２で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ０として出力する。

【0115】

時刻ｔ３乃至ｔ５で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ１に維持している。時刻ｔ３から所定の遅延時間ｄ１だけ経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｌ”に変化させる。時刻ｔ３乃至ｔ５で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ０に維持している。

【0116】

時刻ｔ５から所定の遅延時間ｄ１が経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｈ”に変化させる。また、時刻ｔ５から所定の遅延時間ｄ１が経過した時刻で、順序回路１１（２）は、クロックＣＬＫ２に基づいて、データ信号Ｄ２の状態Ｘ１を取り込む。

【0117】

時刻ｔ６で、論理回路１０（２）は、クロックＣＬＫ１に基づく順序回路１１（１）の出力の変化を受け、該出力に基づいてデータ信号Ｄ２の状態をＸ２に変化させる。時刻ｔ６で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ１として出力する。

【0118】

時刻ｔ７乃至ｔ１０において、半導体集積回路１は、時刻ｔ３乃至ｔ６と同様に動作する。

【0119】

半導体集積回路１は、“通常モード”で、かつ、誤動作する場合（すなわち、遅延故障が存在する場合）、時刻ｔ２乃至ｔ５でデータ信号Ｑ２の状態をＸ０として出力し、時刻ｔ６乃至ｔ９でデータ信号Ｑ２の状態をＸ１として出力し、時刻ｔ１０でデータ信号Ｑ２の状態をＸ２として出力する。

【0120】

同図（ｃ）は、本発明の一実施形態に係る半導体集積回路１の順序回路１１（１）から順序回路１１（２）までのデータパスに遅延故障があり、かつ、半導体集積回路１が“テストモード”で動作している場合の各種の信号のタイミングチャートである。

【0121】

時刻ｔ１で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ０に維持している。時刻ｔ１で、分周回路１３は、クロックＣＬＫ２の状態を“Ｌ”に維持している。時刻ｔ１で、順序回路１１（２）は、クロックＣＬＫ２の状態が“Ｌ”であるため、データ信号Ｄ２の状態Ｘ０を未だ取り込まない。

【0122】

時刻ｔ１から所定の遅延時間ｄ２が経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｈ”に変化させる。また、時刻ｔ１から所定の遅延時間ｄ２が経過した時刻で、順序回路１１（２）は、クロックＣＬＫ２に基づいて、データ信号Ｄ２の状態Ｘ０を取り込む。

【0123】

時刻ｔ２で、論理回路１０（２）は、クロックＣＬＫ１に基づく順序回路１１（１）の出力の変化を受け、該出力に基づいてデータ信号Ｄ２の状態をＸ１に変化させる。時刻ｔ２で、分周回路１３は、クロックＣＬＫ２の状態を“Ｈ”に維持している。時刻ｔ２で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ０として出力する。

【0124】

時刻ｔ２から所定の遅延時間ｄ２だけ経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｌ”に変化させる。

【0125】

時刻ｔ３で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ１に維持している。時刻ｔ３で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ０に維持している。

【0126】

時刻ｔ３から所定の遅延時間ｄ２だけ経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｈ”に変化させる。時刻ｔ３から所定の遅延時間ｄ２だけ経過した時刻で、順序回路１１（２）は、クロックＣＬＫ２に基づいて、データ信号Ｄ２の状態Ｘ１を取り込む。

【0127】

時刻ｔ４で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ１に維持している。時刻ｔ４で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ１として出力する。

【0128】

時刻ｔ４から所定の遅延時間ｄ２だけ経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｌ”に変化させる。

【0129】

時刻ｔ５で、論理回路１０（２）は、データ信号Ｄ２の状態をＸ１に維持している。時刻ｔ５で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ１に維持している。

【0130】

時刻ｔ５から所定の遅延時間ｄ２だけ経過した時刻で、分周回路１３は、クロックＣＬＫ２の状態を“Ｈ”に変化させる。時刻ｔ５から所定の遅延時間ｄ２だけ経過した時刻で、順序回路１１（２）は、クロックＣＬＫ２に基づいて、データ信号Ｄ２の状態Ｘ１を取り込む。

【0131】

時刻ｔ６で、論理回路１０（２）は、クロックＣＬＫ１に基づく順序回路１１（１）の出力の変化を受け、該出力に基づいてデータ信号Ｄ２の状態をＸ２に変化させる。時刻ｔ６で、順序回路１１（２）は、データ信号Ｑ２の状態をＸ１に維持している。

【0132】

時刻ｔ７乃至ｔ１０において、半導体集積回路１は、時刻ｔ３乃至ｔ６と同様に動作する。

【0133】

半導体集積回路１は、“テストモード”で、かつ、誤動作する場合（すなわち、遅延故障が存在する場合）、時刻ｔ２及びｔ３でデータ信号Ｑ２の状態をＸ０として出力し、時刻ｔ４乃至ｔ７でデータ信号Ｑ２の状態をＸ１として出力し、時刻ｔ８乃至ｔ１０でデータ信号Ｑ２の状態をＸ２として出力する。

【0134】

上述したように、半導体集積回路１は、“通常モード”で、かつ、正常動作する場合、時刻ｔ２乃至ｔ５でデータ信号Ｑ２の状態をＸ１として出力する。これに対して、半導体集積回路１は、“テストモード”で、かつ、誤動作する場合、時刻ｔ２及びｔ３でデータ信号Ｑ２の状態をＸ０として出力する。よって、半導体集積回路１は、“テストモード”で、かつ、誤動作する場合、時刻ｔ２及びｔ３で、正常動作する場合の出力と異なる状態の出力をデータ信号Ｑ２として出力する。したがって、半導体集積回路１は、遅延故障が存在する場合にデータ信号Ｑ２の状態が変化するため、順序回路１１（１）から順序回路１１（２）までのデータパスに遅延故障がある場合にも、該遅延故障が容易に検出されるようになる。

【0135】

図１０は、本発明の一実施形態に係る半導体集積回路の動作を示すフローチャートである。同図に示すように、本実施形態に係る半導体集積回路１は、例えば外部から入力される設定信号ＳＥＴに従って動作モードを選択する（Ｓ１００１）。

【0136】

半導体集積回路１は、選択した動作モードが“テストモード”である場合（Ｓ１００２のＹｅｓ）、“テストモード”で動作し、分周回路１３によってクロックＣＬＫ１をクロックＣＬＫ２として出力する（Ｓ１００３）。具体的には、半導体集積回路１は、分周回路１３によって、クロックＣＬＫ１に対して、第２の出力制御回路１３２２、第１の記憶回路１３３、スイッチ１３４、第２の記憶回路１３５及び論理否定回路１３６を含む経路を介して所定の遅延時間ｄ２を与え、クロックＣＬＫ２として出力する。

【0137】

これに対して、半導体集積回路１は、選択した動作モードが“通常モード”である場合（Ｓ１００２のＮｏ）、“通常モード”で動作し、分周回路１３によってクロックＣＬＫ１を所定の分周数で分周し、該分周結果をクロックＣＬＫ２として出力する（Ｓ１００４）。具体的には、半導体集積回路１は、分周回路１３によって、クロックＣＬＫ１を所定の分周数で分周し、第１の出力制御回路１３２１、第２の出力制御回路１３２２、第１の記憶回路１３３、スイッチ１３４、第２の記憶回路１３５及び論理否定回路１３６を含む経路を介して所定の遅延時間ｄ１を与え、クロックＣＬＫ２として出力する。

【0138】

上述したように、半導体集積回路１は、分周回路１３の“通常モード”及び“テストモード”での分周回路１３の内部的な遅延時間である所定の遅延時間ｄ１及びｄ２が実質的に同じであることから、順序回路１１（１）から順序回路１１（２）までのデータパスの遅延故障が容易に検出されるようになる。

【0139】

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

【0140】

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

【0141】

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

【0142】

さらに、以下のような形態も、本発明の要旨に含まれる。

【0143】

（付記１）
少なくとも第１のモード又は第２のモードのいずれかで動作する分周回路と、前記第１のモード又は前記第２のモードのいずれかで前記分周回路が動作するように、前記分周回路を制御する制御回路と、を備え、前記分周回路は、前記第１のモードにおいて、入力される第１のクロックを、第１の経路を含む第２の経路を介して、所定の分周数で分周することによって、第２のクロックを生成し、出力し、前記第２のモードにおいて、前記第１のクロックを、前記第１の経路を介して、前記第２のクロックとして出力し、前記分周回路は、第１の出力制御回路と、前記第１の出力制御回路に接続された第２の出力制御回路と、を含む出力制御回路を備え、前記第１のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力し、前記第２の出力制御回路は、前記第１の出力制御回路から入力される前記第１のクロックに基づく信号を出力し、前記第２のモードにおいて、前記第１の出力制御回路は、前記第１のクロックに基づく信号を前記第２の出力制御回路に出力することなく、前記第２の出力制御回路は、前記第１のクロックに基づく信号を出力する、半導体集積回路。

【0144】

（付記２）
前記第１の出力制御回路は、前記第１のモードにおいて、前記第１のクロックに基づいて、前記第１の出力制御回路に入力される信号に対して論理否定を行い、該論理否定の結果を前記第２の出力制御回路に出力し、前記第２のモードにおいて、出力を停止する、付記１記載の半導体集積回路。

【0145】

（付記３）
前記第２の出力制御回路は、前記第１のモードにおいて、前記第１の出力制御回路から入力される前記信号を出力し、前記第２のモードにおいて、前記第１のクロックに対して論理否定を行い、該論理否定の結果を出力する、付記１記載の半導体集積回路。

【0146】

（付記４）
前記分周回路は、前記第２の出力制御回路に接続された第１の記憶回路と、前記第１の記憶回路に接続されたスイッチと、前記スイッチに接続された第２の記憶回路と、前記第１の記憶回路、前記スイッチ、及び前記第２の記憶回路の少なくともいずれかを制御するスイッチ制御回路とを含み、前記第１の経路は、前記第２の出力制御回路から前記第２の記憶回路までの経路であり、前記第２の経路は、前記第１の出力制御回路から前記第２の記憶回路までの経路である、付記１記載の半導体集積回路。

【0147】

（付記５）
前記スイッチ制御回路は、前記第２のモードにおいて、論理否定回路として動作するように、前記第１の記憶回路を制御する、付記４記載の半導体集積回路。

【0148】

（付記６）
前記スイッチ制御回路は、前記第２のモードにおいて、導通状態となるように、前記スイッチを制御する、付記４記載の半導体集積回路。

【0149】

（付記７）前記スイッチ制御回路は、前記第２のモードにおいて、論理否定回路として動作するように、前記第２の記憶回路を制御する、付記４記載の半導体集積回路。

【0150】

（付記８）
第１の経路及び該第１の経路を含む第２の経路を備える順序回路であって、第１のモードにおいて、入力される第１のクロックに基づいて、入力される所定の信号を前記第２の経路を介して第２のクロックとして出力し、第２のモードにおいて、前記第１のクロックを、前記第１の経路を介して、前記第２のクロックとして出力する、順序回路。

【0151】

（付記９）
前記第１のモードにおいて、入力される前記第１のクロックに基づく信号を出力し、前記第２のモードにおいて、入力される前記第１のクロックに基づく信号を出力することなく、前記第１のクロックに基づく信号を出力する出力制御回路をさらに備える、付記８記載の順序回路。

【0152】

（付記１０）付記８記載の順序回路を備える分周回路。

【産業上の利用可能性】

【0153】

本発明は、半導体集積回路の分野に広く利用することができる。

【符号の説明】

【0154】

１…半導体集積回路
１０…論理回路
１１…順序回路
１２…制御回路
１３…分周回路
１３０…順序回路
１３１…スイッチ制御回路
１３１１…論理否定回路
１３１２…選択回路
１３２…出力制御回路
１３２１…第１の出力制御回路
１３２２…第２の出力制御回路
１３３…第１の記憶回路
１３３１…論理否定回路
１３３２…否定論理積回路
１３３３…スイッチ
１３４…スイッチ
１３５…第２の記憶回路
１３５１…否定論理積回路
１３５２…論理否定回路
１３５３…スイッチ
１３６…論理否定回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】