特許 6701414 遊技機

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6701414

(24)【登録日】2020年5月8日

(45)【発行日】2020年5月27日

(54)【発明の名称】遊技機

(51)【国際特許分類】

   A63F 5/04 20060101AFI20200518BHJP

【ＦＩ】

   A63F5/04 603E

   A63F5/04 601C

   A63F5/04 611A

【請求項の数】3

【全頁数】26

(21)【出願番号】特願2019-101218(P2019-101218)

(22)【出願日】2019年5月30日

(62)【分割の表示】特願2017-85097(P2017-85097)の分割

【原出願日】2017年4月24日

(65)【公開番号】特開2019-171101(P2019-171101A)

(43)【公開日】2019年10月10日

【審査請求日】2019年5月30日

(73)【特許権者】

【識別番号】391010943

【氏名又は名称】株式会社藤商事

(74)【代理人】

【識別番号】100100376

【弁理士】

【氏名又は名称】野中 誠一

(72)【発明者】

【氏名】摩庭 健策

(72)【発明者】

【氏名】安木 明辰

(72)【発明者】

【氏名】中島 圭介

(72)【発明者】

【氏名】伊藤 智之

【審査官】 佐藤 海

(56)【参考文献】

【文献】 特開２００４−１６７０１９（ＪＰ，Ａ）

【文献】 特開２０１３−１８７８６１（ＪＰ，Ａ）

【文献】 特開２０１５−１９８７１５（ＪＰ，Ａ）

【文献】 特開２０１６−０６３８６５（ＪＰ，Ａ）

【文献】 特許第４６６８９６５（ＪＰ，Ｂ２）

【文献】 特許第６５５９７３１（ＪＰ，Ｂ２）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ａ６３Ｆ ５／０４

Ａ６３Ｆ ７／０２

Ｈ０３Ｆ １／００−３／７２

(57)【特許請求の範囲】

【請求項1】

所定のスイッチ信号に基づいた抽選処理を実行して、その抽選結果に基づいた遊技動作を統括的に制御する主制御手段が使用する直流電圧を生成する電源手段は、
交流電圧を受ける第１チョークコイル（ＬＬ）、及び、その下流側のコンデンサ列（Ｃ１，Ｃ２）で構成されたノイズ対策用の第１回路と、前記第１回路の交流出力を整流する第２回路（ＲＥＣＴ）と、前記第２回路（ＲＥＣＴ）の整流出力電圧を受けて力率を改善する第３回路（２４）と、前記第３回路（２４）の出力に基づいて直流出力電圧を生成する第４回路（２５）と、を有して構成され、
前記第３回路（２４）は、
前記第２回路（ＲＥＣＴ）の整流出力電圧、及び、前記第４回路（２５）の直流出力電圧を参照して、ＰＷＭ制御信号を出力するＰＦＣ制御部と、
前記第２回路（ＲＥＣＴ）の出力電流を平滑化する第２チョークコイル（Ｌ１）と、
前記第２チョークコイル（Ｌ１）の下流側に位置する半導体素子であって、第１端子と第２端子と第３端子を有し、前記第１端子にＰＷＭ制御信号を受けてＯＮ動作すると、前記第２端子と前記第３端子間を短絡状態にするスイッチ素子と、
前記スイッチ素子の前記第２端子と前記第３端子間に配置されるスナバ回路と、
を有して構成されていることを特徴とする遊技機。

【請求項2】

スナバ回路は、抵抗と吸収コンデンサの直列回路で構成されている請求項１に記載の遊技機。

【請求項3】

スナバ回路に並列に、ダイオードと出力コンデンサが直列接続された第４回路が接続されている請求項２に記載の遊技機。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、コンピュータ装置を内蔵する電子遊技機に関し、特に、回胴遊技機に好適に適用される。

【背景技術】

【0002】

スロットマシンなどの回胴遊技機では、遊技者がメダル投入口にメダルを投入してスタートレバーを操作すると、これに応じて、回転リールの回転が開始される。そして、遊技者がストップボタンを押して回転リールを停止させたとき、有効な停止ライン（以下、有効ラインという）に図柄が揃うと、その図柄に応じた配当メダルが払い出されるようになっている。

【0003】

但し、実際には、各ゲームの当否状態は、遊技者が停止操作を開始するまでに、主制御部における内部抽選処理によって予め決定されており、この抽選処理によって内部当選した図柄を、遊技者が有効ライン上に揃えることで配当メダルが払出される。

【0004】

当選図柄のうち特に価値が高いのが、ビッグボーナス（ＢＢ）図柄の組合せである。このＢＢ役に内部当選して、遊技者がＢＢ図柄を有効ライン上に揃えると、ビッグボーナスゲームが開始され、その後は、小役図柄の当選確率が格段に高く維持されることで、大量の配当メダル数が期待できるようになっている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１５−１９８７１５号公報

【特許文献2】特開２０１６−０６３８６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、遊技ホールには、この種の遊技機が密集して多数配置されるので、高レベルの高周波ノイズが発散されると、自機の誤動作が懸念されるだけでなく、周りの遊技機にも悪影響を与えてしまう。

【0007】

そこで、出願人は、電源基板に力率改善回路を設ける構成や（特許文献１）、スピーカ配線にフェライトコアやバリスタを設ける構成など（特許文献２）、各種のノイズ対策を提案している。

【0008】

しかし、電源トランスで降圧することなく、商用電源（ＡＣ１００Ｖ）を、そのまま使用する場合には、更なる対策が必要となる。すなわち、商用電源の電源ラインを経由する放射ノイズや伝搬ノイズが法的にも問題となり、電気用品安全法第５章の規制を完全にクリアする必要がある。

【0009】

本発明は、上記の問題点に鑑みてなされたものであって、ノイズ対策を改善した遊技機を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記の目的を達成するため、本発明は、所定のスイッチ信号に基づいた抽選処理を実行して、その抽選結果に基づいた遊技動作を統括的に制御する主制御手段が使用する直流電圧を生成する電源手段は、交流電圧を受ける第１チョークコイル（ＬＬ）、及び、その下流側のコンデンサ列（Ｃ１，Ｃ２）で構成されたノイズ対策用の第１回路と、前記第１回路の交流出力を整流する第２回路（ＲＥＣＴ）と、前記第２回路（ＲＥＣＴ）の整流出力電圧を受けて力率を改善する第３回路（２４）と、前記第３回路（２４）の出力に基づいて直流出力電圧を生成する第４回路（２５）と、を有して構成され、前記第３回路（２４）は、前記第２回路（ＲＥＣＴ）の整流出力電圧、及び、前記第４回路（２５）の直流出力電圧を参照して、ＰＷＭ制御信号を出力するＰＦＣ制御部と、前記第２回路（ＲＥＣＴ）の出力電流を平滑化する第２チョークコイル（Ｌ１）と、前記第２チョークコイル（Ｌ１）の下流側に位置する半導体素子であって、第１端子と第２端子と第３端子を有し、前記第１端子にＰＷＭ制御信号を受けてＯＮ動作すると、前記第２端子と前記第３端子間を短絡状態にするスイッチ素子と、前記スイッチ素子の前記第２端子と前記第３端子間に配置されるスナバ回路と、を有して構成されていることを特徴とする。

【0012】

この場合、スナバ回路は、抵抗と吸収コンデンサの直列回路で構成されているのが好ましく、また、スナバ回路に並列に、ダイオードと出力コンデンサが直列接続された第４回路が接続されているのが好ましい。

【発明の効果】

【0019】

上記した本発明によれば、ノイズ対策を改善した遊技機を実現することができる。

【図面の簡単な説明】

【0020】

【図1】実施例に係るスロットマシンの正面図である。

【図2】図１のスロットマシンの右側面図（ａ）と平面図（ｂ）である。

【図3】スロットマシンの前面パネルを背面から図示した図面である。

【図4】スロットマシンの本体ケースの内部正面図である。

【図5】図１のスロットマシンの回路構成を示すブロック図である。

【図6】主制御基板の回路構成を示すブロック図である。

【図7】電源基板の回路構成を示すブロック図である。

【図8】第１電源基板の回路構成を示す回路図である。

【図9】第１電源基板のＰＦＣ回路を説明する図面である。

【図10】第１電源基板のＬＬＣ電流共振制御回路の内部構成を示すブロック図である。

【図11】ＬＬＣ電流共振制御回路の動作を説明する図面である。

【図12】演出インタフェイス基板の回路構成を示すブロック図である。

【図13】音声ＲＯＭの内部構成と動作を説明する図面である。

【図14】音声合成回路の内部構成と動作を説明する図面である。

【図15】音声合成回路の内部構成を更に詳細に示すブロック図である。

【図16】第１デジタルアンプの内部構成と上側スピーカとの配線を説明する図面である。

【図17】第２デジタルアンプの内部構成と下側スピーカとの配線を説明する図面である。

【図18】デジタルアンプの動作を説明する図面である。

【発明を実施するための形態】

【0021】

以下、実施例に基づいて本発明を更に詳細に説明する。図１〜図４は、実施例に係るスロットマシンＳＬを図示したものである。本スロットマシンＳＬは、矩形箱状の本体ケース１と、各種の遊技部材を装着した前面パネル２とが、ヒンジ３を介して連結され、前面パネル２が本体ケース１に対して開閉可能に構成されている（図２）。そして、図１は前面パネル２の正面図、図２はスロットマシンＳＬの右側面図（ａ）と平面図（ｂ）、図３は前面パネル２の背面図、図４は本体ケース１の内部正面図を示している。

【0022】

図４に示す通り、本体ケース１の略中央には、３つの回転リール４ａ〜４ｃを備える図柄回転ユニット４が配置され、その下側に、メダル払出装置５が配置されている。各回転リール４ａ〜４ｃには、ＢＢ図柄、ＲＢ図柄、各種のフルーツ図柄、及びリプレイ図柄などが描かれている。メダル払出装置５には、メダルを貯留するメダルホッパー５ａと、払出モータＭと、メダル払出制御基板ＭＥと、払出中継基板ＰＡＹと、払出センサ（不図示）などが設けられている。ここで、メダルは、払出モータＭの回転に基づいて、払出口５ｂから図面手前に向けて導出される。なお、限界量を越えて貯留されたメダルは、オーバーフロー部５ｃを通して、補助タンク６に落下するよう構成されている。

【0023】

上記のメダル払出装置５に隣接して電源基板６２Ａ，６２Ｂが配置され、また、図柄回転ユニット４の上部に主制御基板５０が配置され、主制御基板５０に隣接して回胴設定基板ＳＥＴが配置されている。なお、図柄回転ユニット４の内部には、回胴ＬＥＤドライブ基板ＤＲ１と回胴中継基板ＩＭ２とが設けられ、図柄回転ユニット４に隣接して外部集中端子板ＯＵＴが配置されている。

【0024】

図１に示すように、前面パネル２の上部には表示装置（ＬＣＤユニット）７が配置されている。そして、この表示装置７に、各種のキャラクタが表示されることで遊技動作を効果的に盛り上げている。また、表示装置７の下部には、回転リール４ａ〜４ｃに対応する３つの表示窓８ａ〜８ｃが配置されている。表示窓８ａ〜８ｃを通して、各回転リール４ａ〜４ｃの回転方向に、各々３個程度の図柄が見えるようになっており、合計９個の図柄の水平方向の三本と、対角線方向の二本が仮想的な停止ラインとなる。

【0025】

このような表示窓８ａの左側には、遊技状態を示すＬＥＤ群９が設けられ、その下方には、遊技成果として払出されるメダル数を表示する払出表示部１０や、クレジット状態のメダル数を表示する貯留数表示部１１が設けられている。

【0026】

払出表示部１０は、７セグメントＬＥＤを２個連設して構成されており、払出メダル数を特定すると共に、何らかの異常事態の発生時には、異常内容を表示するエラー表示器としても機能している。

【0027】

前面パネル２の垂直方向中央には、メダルを投入するメダル投入口１２が設けられ、これに隣接して、メダル投入口１２に詰まったメダルを返却させるための返却ボタン１３が設けられている。また、クレジット状態のメダルを払出すクレジット精算ボタン１４と、メダル投入口１２へのメダル投入に代えてクレジット状態のメダルを擬似的に一枚投入する投入ボタン１５と、クレジット状態のメダルを擬似的に三枚投入するマックス投入ボタン１６とが設けられている。

【0028】

これらの遊技部材の下方には、回転リール４ａ〜４ｃの回転を開始させるスタートレバー１７と、回転中の回転リール４ａ〜４ｃを停止させるためのストップボタン１８ａ〜１８ｃが設けられている。

【0029】

本実施例では、スタートレバー１７が操作されることに起因して、内部抽選処理が実行され、ＢＢ図柄や小役図柄への内部当選状態か否かが決定される。そして、通常は、３つの回転リール４ａ〜４ｃが、正方向に正常回転を開始するが、内部当選状態を予告する予告演出として、回転リール４ａ〜４ｃの全部又は一部が、変則的に回転した上で正常回転を開始する場合もある。なお、予告演出とは、内部抽選処理の抽選結果を不確定に報知する演出を意味する。

【0030】

このような予告演出時には、表示装置７における画像演出や、ＬＥＤランプなどを点滅させるランプ演出や、スピーカを駆動する音声演出の全部又は一部が適宜に選択されて実行される。

【0031】

図１に示す通り、前面パネル２の下方には、メダルを蓄える横長の受け皿１９と、払出装置５の払出口５ｂに連通するメダル導出口２０とが設けられている。また、メダル導出口２０の左右には、低音用の左右の下側スピーカＳＰｂＬ，ＳＰｂＲが配置され、表示装置７の左右にも、上側スピーカＳＰｔＬ，ＳＰｔＲが配置されている。ここで、下側スピーカＳＰｂＬ，ＳＰｂＲは、重低音を強調した大型スピーカであり、モノラル音の背景音楽（ＢＧＭ）などを左右同一音量で出力している。

【0032】

一方、上側スピーカＳＰｔＬ，ＳＰｔＲは、必要時に、ステレオ音の楽曲や、演出音を出力している。ここで、楽曲には、ステレオ音として出力される背景音が含まれる。また、演出音による予告演出には、上側スピーカＳＰｔＬ，ＳＰｔＲについて、一方のスピーカだけの音声出力、水平方向の音声移動、左右方向の音声往復移動などの動作が含まれる。

【0033】

図３に示すように、前面パネル２の裏側には、メダル投入口１２に投入されたメダルの選別を行うメダル選別装置２１と、メダル選別装置２１により不適正と判別されたメダルをメダル導出口２０に案内する返却通路２２とが設けられている。また、前面パネル２の裏側上部には、演出制御基板６０、及び、演出インタフェイス基板６１などを収容する基板ケース２３が配置されている。そして、メダル選別装置２１の上部には、図１に示す各種の遊技部材と主制御基板５０との間の信号を中継する遊技中継基板ＩＭ１が設けられている。

【0034】

図５は、実施例に係るスロットマシンＳＬの回路構成を示すブロック図である。図示の通り、このスロットマシンＳＬは、回転リール４ａ〜４ｃを含む各種の遊技部材の動作を制御する主制御基板５０と、主制御基板５０から受けた制御コマンドＣＭＤに基づいて各種の演出動作を実現する演出制御基板６０と、商用電源（１００Ｖ）を受けて直流電圧（５Ｖ，１２Ｖ，１８Ｖ，２４Ｖ，３６Ｖ）に変換して装置各部に供給する電源基板６２（６２Ａ，６２Ｂ）と、を中心に構成されている。

【0035】

図５の下部中央に示す通り、本実施例の電源基板６２は、商用電源（１００Ｖ）を直接受ける第１電源基板６２Ａと、第１電源基板６２Ａから交流２４Ｖと直流２４Ｖを受けて、電源リセット信号ＲＥＳ及び電断信号ＡＢＮ１，ＡＢＮ２を出力する第２電源基板６２Ｂと、に区分されている。

【0036】

ここで、電源リセット信号ＲＥＳは、交流電源の投入時に、主制御基板５０と演出インタフェイス基板６１を含む装置各部に伝送される。一方、電断信号ＡＢＮ１，ＡＢＮ２は、交流電源の遮断時に同期して出力され、電断信号ＡＢＮ１は、主制御基板５０に伝送され、電断信号ＡＢＮ２は、演出インタフェイス基板６１に伝送される。

【0037】

図５の上部中央に示す通り、演出インタフェイス基板６１は、適宜な中継基板を経由して、電源基板６２Ａ，６１Ｂから各種レベルの直流電圧（５ＶＢ，１２ＶＢ，１８Ｖ，３６Ｖ）と、電源リセット信号ＲＥＳと、電断信号ＡＢＮ２と、を受けている（図５、図７）。

【0038】

また、演出インタフェイス基板６１は、適宜な中継基板を経由して、主制御基板５０から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている。そして、演出インタフェイス基板６１が受けた各種の制御信号（ＣＭＤ，ＳＴＢ，ＡＢＮ２）は、直流電圧（５ＶＢ，３．３Ｖ）と共に、演出制御基板６０に転送される。

【0039】

なお、直流電圧３．３Ｖは、第２電源基板６２Ｂから受ける直流電圧５ＶＢに基づいて、演出インタフェイス基板６１のコンバータ回路ＤＣ／ＤＣにおいて生成され、演出インタフェイス基板６１では、音声プロセッサＳＤＰＲと音声メモリＳＤＲＯＭの電源電圧となる（図１２参照）。

【0040】

ところで、図５の上部中央に破線で示す通り、演出制御基板６０と、演出インタフェイス基板６１とは、コネクタ連結によって一体化されている。そして、演出制御基板６０のコンピュータ回路ＧＥＰＲは、表示装置７における画像演出と、スピーカＳＰｔ，ＳＰｂによる音声演出と、ＬＥＤランプなどによるランプ演出を統括的に制御している。

【0041】

すなわち、演出制御基板６０には、汎用ワンチップマイコンで実現される制御プロセッサ（コンピュータ回路）ＧＥＰＲと、制御プロセッサＧＥＰＲの制御に基づいて表示装置７における画像演出を実現する画像プロセッサＶＤＰ（Video Display Processor ）と、コンピュータ回路ＧＥＰＲのプログラム暴走時に、異常リセット信号ＥＲＳＴを出力するウォッチドッグタイマＷＤＴと、制御プロセッサＧＥＰＲの制御プログラムを記憶する制御メモリＰＲＯＭと、画像プロセッサＶＤＰの画像基礎データを記憶する画像メモリＣＧＲＯＭと、が搭載されている。

【0042】

一方、演出インタフェイス基板６１には、制御プロセッサＧＥＰＲの制御に基づいて音声演出を実現する音声プロセッサ（音声合成回路）ＳＤＰＲと、音声プロセッサＳＤＰＲの音源データを記憶する音声メモリＳＤＲＯＭと、音声プロセッサＳＤＰＲが出力する音声信号を増幅して出力する第１と第２のデジタルアンプＡＭＰ１，ＡＭＰ２と、直流電圧３．３Ｖ及び電源リセット信号ＲＥＳを受けて音声メモリＳＤＲＯＭ、画像プロセッサＶＤＰ、及び制御プロセッサＧＥＰＲを電源リセットする第１リセット回路ＲＳＴ１と、直流電圧３．３Ｖ及び異常リセット信号ＥＲＳＴを受けて音声プロセッサＳＤＰＲを異常リセットする第２リセット回路ＲＳＴ２と、直流電圧をレベル変換させるコンバータ回路ＤＣ／ＤＣと、が搭載されている（図１２）。

【0043】

図示の通り、第１デジタルアンプＡＭＰ１は、上側スピーカＳＰｔＬ，ＳＰｔＲを駆動し、第２デジタルアンプＡＭＰ２は、下側スピーカＳＰｂＬ，ＳＰｂＲを駆動している。

【0044】

また、演出インタフェイス基板６１には、回胴ＬＥＤドライブ基板ＤＲ１や、ＬＥＤ基板ＤＲ１や、インバータ基板ＤＲ２が接続されており、各基板ＤＲ１〜ＤＲ３には、ＬＥＤ群や冷陰極線管放電管が接続されている。先に説明した通り、演出制御基板６０と、演出インタフェイス基板６１とは、コネクタ連結によって一体化されており、演出制御基板６０の制御プロセッサＧＥＰＲは、ＬＥＤランプや冷陰極線管放電管を使用したランプ演出を、画像演出や音声演出と共に、適宜なタイミングで実行している。

【0045】

次に、主制御基板５０について説明すると、主制御基板５０は、遊技中継基板ＩＭ１を通して、スロットマシンの各種遊技部材に接続されている。具体的には、スタートレバー１７の始動スイッチ、ストップボタン１８ａ〜１８ｃの停止スイッチ、投入ボタン１５，１６の投入スイッチ、清算ボタン１４の清算スイッチ、前面パネル２の開閉を認識するドアセンサ、上流側センサＳ０を構成するレバー検知センサ、メダル通過センサＳ１，Ｓ２を構成するフォトインタラプタＰＨ１，ＰＨ２、不正メダルの通過を阻止するブロッカーをＯＮ／ＯＦＦ制御するブロッカーソレノイドＳＬ、及び、各種ＬＥＤ素子９〜１１などに接続されている。

【0046】

本実施例のメダル選別装置２１は、上流側センサＳ０（レバー検知センサ）と、メダル通過センサＳ１，Ｓ２（フォトインタラプタＰＨ１，ＰＨ２）と、ブロッカーソレノイドＳＬと、を内蔵して構成されており、メダル投入口１２に近接して最上流位置に上流側センサＳ０が配置され、ブロッカーを経由して、その下流位置に一対のメダル通過センサＳ１，Ｓ２が近接して配置されている。

【0047】

上流側センサＳ０は、具体的には、メダル表面で押圧されて揺動するレバーＬＶと、レバーＬＶの揺動に対応してＯＮ／ＯＦＦ動作するフォトインタラプタＰＨと、を有して構成されている。そして、上流側センサＳ０は、メダル表面がレバーＬＶを押圧するメダル通過時にはＯＮ状態となり、メダルの通過後にＯＦＦ状態に復帰するよう構成されている。

【0048】

ブロッカーは、上記した上流側センサＳ０の下流位置に配置され、ブロッカーソレノイドＳＬの通電時にはメダルの通過を許可する導入姿勢となり、非通電時には、メダルの通過を拒否する返却姿勢となる。

【0049】

図５に示す通り、主制御基板５０は、回胴中継基板ＩＭ２を経由して、回転リール４ａ〜４ｃを回転させる３つのステッピングモータ、及び、回転リール４ａ〜４ｃの基準位置を検出するためのインデックスセンサに接続されている。そして、ステッピングモータを駆動又は停止させることによって、回転リール４ａ〜４ｃの回転動作と、目的位置での停止動作を実現している。

【0050】

また、主制御基板５０は、払出中継基板ＰＡＹを通してメダル払出装置５にも接続されている。メダル払出装置５には、メダル払出制御基板ＭＥと、メダル満杯センサと、メダル払出センサと、払出モータＭとが設けられており、メダル払出制御基板ＭＥは、主制御基板５０からの制御コマンドに基づいて払出モータＭを回転させて、所定量のメダルを払出している。

【0051】

メダル満杯センサは、補助収納庫にメダルが満杯状態になったオーバーフロー異常を検出し、メダル払出センサは、払出メダル枚数が不足する不足異常や、遊技機による払出動作を伴わない異常払出を検出している。その他、主制御基板５０は、外部集中端子板ＯＵＴと、回胴設定基板ＳＥＴにも接続されている。外部集中端子板ＯＵＴは、例えばホールコンピュータＨＣに接続されており、主制御基板５０は、外部集中端子板ＯＵＴを通して、メダルの投入枚数やメダルの払出枚数などを出力している。

【0052】

また、回胴設定基板ＳＥＴは、係員が設定キーで設定した設定値を示す設定キー信号などを出力している。ここで、設定値とは、当該遊技機で実行される抽選処理の当選確率などを、設定１から設定６まで６段階で規定するもので、遊技ホールの営業戦略に基づいて適宜に設定される。例えば、最高ランクに設定された遊技機は、メダル払出枚数の期待値が最高レベルであるため、遊技者にとって最も有利である。

【0053】

図６は、主制御基板５０の回路構成を図示したものである。図示の通り、主制御基板５０は、ワンチップマイコン６４と、８ｂｉｔパラレルデータを入出力するＩ／Ｏポート回路６５と、ハードウェア的に乱数値を生成するカウンタ回路６６と、演出制御基板６０などの外部基板とのインタフェイス回路とを中心に構成されている。ここで、ワンチップマイコン６４は、Ｚ８０相当品のＣＰＵコア６４ａ、ＲＯＭ、ＲＡＭなどの他に、ＣＴＣ（Counter/Timer Circuit ）６４ｂや、割込みコントローラ６４ｃなどを内蔵している。

【0054】

ＣＴＣ６４ｂは、８ｂｉｔのカウンタやタイマを集積した回路であり、Ｚ８０システムに、周期的割り込みや一定周期のパルス出力作成機能（ビットレートジェネレータ）や時間計測の機能を付与するものである。そこで、本実施例では、ＣＴＣ６４ｂを利用して、Ｚ８０ＣＰＵ６４ａに１．５ｍＳの時間間隔τでタイマ割込みを生じさせている。

【0055】

インタフェイス回路としては、電源回路とのインタフェイス回路６７、遊技中継基板ＩＭ１とのインタフェイス回路６８と、回胴モータ駆動回路６９と、演出制御基板６０とのインタフェイス回路７０などが設けられている。そして、電源遮断時（電断時）には、インタフェイス回路６７を通して、Ｚ８０ＣＰＵ６４ａに電圧降下割込みをかけている。

【0056】

インタフェイス回路７０は、演出制御基板６０に制御コマンドを出力するための８ビットパラレルポートであり、回胴モータ駆動回路６９は、回転リール４ａ〜４ｃのステッピングモータの駆動信号を生成する回路である。回転リール４ａ〜４ｃを回転させる３つのステッピングモータは、各々、２組の駆動巻線を有する二相モータであって、１相励磁と２相励磁とを繰り返す１−２相励磁によって駆動されている。

【0057】

図６に示す通り、主制御基板５０のインタフェイス回路６８は、遊技中継基板ＩＭ１を経由してメダル選別装置２１が接続されている。そして、上流側センサＳ０のセンサ信号Ｓ０は、入力回路ＩＮ０に入力され、メダル通過センサＳ１とメダル通過センサＳ２のセンサ信号Ｓ１，Ｓ２は、入力回路ＩＮ１、ＩＮ２に入力されている。また、ブロッカーソレノイドＳＬの通電状態は、出力回路によって制御されている。

【0058】

図７は、第１電源基板６２Ａと、第２電源基板６２Ｂと、演出インタフェイス基板６１の内部構成を、主に、電源ラインに関して図示したものである。また、図８は、第１電源基板６２Ａの一部を示す回路図である。

【0059】

先ず、第１電源基板６２Ａは、入力抵抗Ｒ０と入力コンデンサＣ０によるフィルタ回路と、バリスタ群ＶＲ１，ＶＲ１，ＶＲ２を配置した過電圧対策回路ＰＲＴと、コモンモードチョークコイルＬＬと、コンデンサ列Ｃ１，Ｃ１，Ｃ２とが設けられている。

【0060】

ここで、コモンモードチョークコイルとは、磁心に巻かれた２本のコイル巻線の巻き線方向が、互いに逆方向となっているチョークコイルを言う。そのため、コモンモードのノイズ電流が各巻線に流れと、各ノイズ電流によって発生する磁束の向きが同一方向になり、各巻線に発生する逆起電力が強化されることで、ノイズ電流を抑制する効果が高まる。

【0061】

また、コンデンサ列Ｃ１，Ｃ１，Ｃ２は、フレームグランドＦＧとＡＣ電源ラインとの間に配置される一対のコンデンサＣ１，Ｃ１と、ＡＣ電源ラインの間に配置されるコンデンサＣ２とで構成されている。そして、コンデンサＣ１，Ｃ１によってコモンモードノイズを吸収し、コンデンサＣ２及びフィルタ回路Ｃ０，Ｒ０がノーマルモードノイズを吸収している。

【0062】

過電圧対策回路ＰＲＴは、過電圧時に各バリスタＶＲ１，ＶＲ２の電気抵抗が急激に低下することで、サージ電圧やその他の過電圧が下流側に及ばないよう機能している。また、３個のバリスタＶＲ１，ＶＲ１，ＶＲ２が、コンデンサ列Ｃ１，Ｃ１，Ｃ２と同様に配置されていることで、バリスタが通電しない正常時には、キャパシタンス素子として機能して、コモンモードとノーマルモードのノイズ対策としても機能している。

【0063】

第１電源基板の入力部には、このようなノイズ対策が施されているので、商用電源ライン（１００Ｖ）への伝搬ノイズが効果的に抑制される。そして、コンデンサ列Ｃ１，Ｃ１，Ｃ２の下流側には、降圧トランスが配置されており、ＡＣ１００ＶからＡＣ２４Ｖに降圧され第２電源基板６２Ｂに配電される。このＡＣ２４Ｖに基づいて、電源リセット信号ＲＥＳや電断信号ＡＢＮ１，ＡＢＮ２が生成される。

【0064】

一方、ＡＣ１００Ｖは、全波整流回路ＲＥＣＴで整流された後、過電流防止回路ＲＵＳＨを経由して、力率改善回路２４に於いて力率が改善される。その後、ＬＬＣ電流共振型の２つのＤＣ／ＤＣコンバータ２５，２６によって直流電圧３６Ｖ，１８Ｖ，２４ＶＡ，１２ＶＢが生成される。なお、本明細書において、電圧値に付記される記号Ａ，Ｂは、配電先の回路基板を示しており、付記記号Ａが付記された直流電圧は、主制御基板５０に配電され、付記記号Ｂが付記された直流電圧は、演出インタフェイス基板６１に配電される。

【0065】

図８は、過電流防止回路ＲＵＳＨと、力率改善回路２４と、ＬＬＣ電流共振型ＤＣ／ＤＣコンバータ（以下、ＤＣコンバータと略すことがある）２５，２６とを図示した回路図である。なお、ＬＬＣ電流共振型のＤＣコンバータ２５とＤＣコンバータ２６は、回路構成は同一であり、一方の出力電圧が３６Ｖ，１８Ｖであるのに対して、他方の出力電圧が２４ＶＢ，１２ＶＢである点が相違するだけであるので（図７参照）、図８にはＤＣコンバータ２６の詳細を記載していない。

【0066】

まず、過電流防止回路ＲＵＳＨは、電流制限抵抗Ｒ０と、スイッチングトランジスタＴｒ０と、半波整流回路と、を中心に構成されている。半波整流回路は、ＤＣコンバータ２５と、ＤＣコンバータ２６の高周波トランスＴＦ１，ＴＦ２に電磁結合されたセンストランスＴ２、Ｔ２’からの高周波電圧を整流して、スイッチングトランジスタＴｒ０のＯＮ／ＯＦＦ状態を制御している。

【0067】

すなわち、電源投入直後は、半波整流回路の出力レベルが低レベルであるので、スイッチングトランジスタＴｒ０は、ＯＦＦ状態であって、全波整流回路ＲＥＣＴの出力電流が、電流制限抵抗Ｒ０を流れることで、ラッシュ電流が抑制される。そして、その後、迅速に半波整流回路の出力レベルが上昇するので、スイッチングトランジスタＴｒ０がＯＮ動作して、全波整流回路ＲＥＣＴの出力電流が、全てスイッチングトランジスタＴｒ０を流れる。そのため、電流制限抵抗Ｒ０における電力消費が継続されることはない。

【0068】

力率改善回路２４は、その要部を図９に示す通り、専用の電子素子（ＩＣ）ＰＦＣと、チョークコイルＬ１と、スイッチングトランジスタＴｒ１と、電流検出抵抗ＲＳ１，ＲＳ２と、整流電圧の検出抵抗ＲＶ１，ＲＶ２と、抵抗Ｒ１及びコンデンサＣ１が直列接続されたスナバ回路と、ダイオードＤ１及びコンデンサＣ２による平滑回路と、出力電圧の検出抵抗ＲＯ１，ＲＯ２と、を有して構成され、図９（ｂ）に示すように、電流連続モードで動作している。

【0069】

電子素子ＰＦＣは、電流検出部（IL Dect ）と、乗算器（multiplier）と、スイッチング周波数６０ｋＨｚ程度のノコギリ波発生部（Saw tooth OSC ）と、ＰＷＭ波を出力するコンパレータ（PWM Com ）と、ドライバ部Ｄｒと、を有して構成されている。そして、検出抵抗ＲＶ１，ＲＶ２で特定される整流電圧と、検出抵抗ＲＶ１，ＲＶ２によって特定される整流電流と、検出抵抗ＲＯ１，ＲＯ２で特定される出力電圧とに基づいて、スイッチング周波数６０ｋＨｚ程度のＰＷＭ波を出力している。

【0070】

その結果、スイッチングトランジスタＴｒ１が、適度な導通時間でＯＮ／ＯＦＦ動作することになり、トランジスタＴｒ１のＯＮ電流がチョークコイルＬ１で平滑されることで、図９（ｂ）に示すような力率改善されたコイル電流となる。また、全波整流回路だけの場合のようなスパイク状の通電電流が整流ダイオードに流れないので、スパイク状の通電電流の高調波が、電源回路のノイズ源となることもない。

【0071】

但し、力率改善回路２４を設けることで、トランジスタＴｒ１には、スイッチング周波数のＯＮ電流が流れるので（図９（ｂ）のドレイン電位参照）、このＯＮ電流（ＰＷＭ波）がノイズ源となるおそれもある。そこで、本実施例では、トランジスタのドレインソース間に、抵抗Ｒ１及びコンデンサＣ１によるスナバ回路を設けることで、高周波ノイズの発生を効果的に抑制している。

【0072】

続いて、ＬＬＣ電流共振型のＤＣコンバータ２５，２６について説明する。ここで、ＬＬＣ電流共振型のＤＣコンバータとは、高周波トランスＴＦ１，ＴＦ２の励磁インダクタンスＬｍ及び漏れインダクタンスＬｒ（図１１参照）と、共振用のコンデンサＣｒとで、直列共振回路を形成したＤＣコンバータである。そして、ハーフブリッジ型又はフルブリッジ型に配置されたスイッチングトランジスタを、ＬＬＣ共振回路で最適にＯＮ／ＯＦＦし、高周波トランスＴＦ１，ＴＦ２の出力側に設けた整流回路から直流電圧を得ている。

【0073】

具体的な回路構成は、ＤＣコンバータ２５に関して、図８に示す通りであり、図示のＤＣコンバータ２５は、専用の電子素子（ＩＣ）ＬＬＣと、非対称ハーフブリッジ型に配置されたスイッチングトランジスタＴｒ２，Ｔｒ３と、高周波トランスＴＦ１の一次側Ｔ１及び二次側Ｔ５，Ｔ６と、二つの整流回路と、を中心に構成されている。なお、専用ＩＣ（ＬＬＣ）の内部構成は、図１０の通りである。

【0074】

整流回路は、高周波トランスＴＦ１の二次側Ｔ５，Ｔ６に発生する高周波電圧を受ける整流ダイオードＤ１０，Ｄ１１，Ｄ１２，Ｄ１３による第１全波整流回路と、高周波トランスＴＦ１の二次側Ｔ５，Ｔ６に発生する高周波電圧を受ける整流ダイオードＤ１２，Ｄ１３による第２全波整流回路とに区分されている。そして、ブリッジ型の第１全波整流回路からは、ＤＣ３６Ｖが出力され、第２全波整流回路からは、ＤＣ１８Ｖが出力されるよう構成されている。

【0075】

動作内容は、原理図に関して、図１１（ａ）〜図１１（ｊ）に示す通りである。図示の通り、高周波トランスＴＦ１は、等価回路として、漏れインダクタンスＬｒと、励磁インダクタンスＬｍの直列接続状態であり、理想トランス一次側の一次電流Ｉ２，Ｉ３に対応して、理想トランスの二次側には、巻数比Ｎ２に応じた二次電流（負荷電流）Ｉｏが流れる。

【0076】

図示の通り、Ｔｒ２＝ＯＮ、Ｔｒ３＝ＯＦＦの図１１（ａ）及び図１１（ｊ）の動作状態において、一次回路にＬＣ共振電流Ｉ２が流れ、巻き数比Ｎ２に応じた二次電流Ｉｏが二次回路に流れる。また、Ｔｒ２＝ＯＦＦ、Ｔｒ３＝ＯＮの図１１（ｅ）及び図１１（ｆ）の動作状態において、一次回路にＬＣ共振電流Ｉ３が流れ、巻き数比Ｎ２に応じた二次電流Ｉｏが二次回路に流れる。そして、各動作状態において、全波整流回路が機能することで、所定レベルのＤＣ電圧が生成される。

【0077】

以上、図７に示す第１電源基板６２ＡのＤＣコンバータ２５，２６について説明したので、続いて、図７に基づいて、第２電源基板６２Ｂについて説明する。図示の通り、第２電源基板６２Ｂは、第１電源基板から直流２４Ｖを受けて、各レベルの直流電圧１２ＶＡ，５ＶＡ，５ＶＢを生成するＤＣ／ＤＣコンバータ２７Ａ〜２７Ｃと、ＤＣ／ＤＣコンバータ２７Ａ〜２７Ｃの出力電圧の対応する検出電圧を受けて、何れかの出力電圧の異常を検知する電圧降下検出部２８と、第１電源基板２９ＡからＡＣ２４Ｖを受けて電源投入及び電源遮断を検出するＡＣ監視回路２９と、電源投入状態の検出回路３０と、電流遮断状態の検出回路３１とを有して構成されている。

【0078】

ＡＣ監視回路２９は、ＡＣ２４を受ける整流回路と、フォトカプラとを有して構成され、整流回路の直流出力がフォトダイオードをＯＮ動作させるようになっている。したがって、電源投入時には、フォトトランジスタが迅速にＯＮ動作し、電源遮断時には、フォトトランジスタが迅速にＯＦＦ動作する。そして、検出回路３０は、フォトトランジスタのＯＮ遷移動作に対応して電源リセット信号ＲＥＳを出力し、検出回路３１は、フォトトランジスタのＯＦＦ遷移動作に対応して、電断信号ＡＢＮ１，ＡＢＮ２を出力する。

【0079】

図７の最下部には、演出インタフェイス基板６１の一部が記載されている。図示の通り、演出インタフェイス基板６１は、第２電源基板６２Ｂから電断信号ＡＮＢ２と、電源リセット信号ＲＥＳと、直流電圧５ＶＢを受け、第１電源基板６２Ａから直流電圧１２ＶＢ，１８Ｖ，５ＶＢを受けるよう構成されている。

【0080】

図１２（ａ）は、演出インタフェイス基板６１の機能を説明する回路図である。図１２（ａ）に示す通り、演出インタフェイス基板６１は、第２電源基板６２Ｂから受けたＤＣ５ＶＢを受けて、ＤＣ３．３ＶとＤＣ１．０Ｖを生成するＤＣ／ＤＣコンバータ３２Ａ，３２Ｂと、第１リセット回路ＲＳＴ１と、第２リセット回路ＲＳＴ２と、制御プロセッサＧＥＰＲの制御に基づいて音声演出を実現する音声プロセッサ（音声合成回路）ＳＤＰＲと、音声プロセッサＳＤＰＲの音源データを記憶する音声メモリＳＤＲＯＭとが示されている。

【0081】

なお、音声メモリＳＤＲＯＭには、音源データとして、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの予告音などの演出音が、各々、フレーズ番号に対応してフレーズ圧縮データとして記憶されている。

【0082】

第１リセット回路ＲＳＴ１は、直流電圧３．３Ｖ及び電源リセット信号ＲＥＳを受けて、音声メモリＳＤＲＯＭと、画像プロセッサＶＤＰと、制御プロセッサＧＥＰＲとを電源リセットしている（図５参照）。また、第２リセット回路ＲＳＴ２は、直流電圧３．３Ｖ及び異常リセット信号ＥＲＳＴを受けて、音声プロセッサＳＤＰＲを異常リセットしている。先に説明した通り、異常リセット信号ＥＲＳＴは、制御プロセッサＧＥＰＲがプログラム暴走したことを示すウォッチドッグタイマＷＤＴからの出力信号である。

【0083】

第１と第２のリセット回路ＲＳＴ１，ＲＳＴ２は、コンデンサＣｄ１，Ｃｄ２を除いて同一回路であり、直流電圧ＶＤＤを分圧する分圧抵抗Ｒ１０，Ｒ１１と、コンパレータＣＭＰと、遅延回路Ｄｅｌｙと、遅延時間（リセット期間Ｔ１，Ｔ２）を規定するコンデンサＣｄ１，Ｃｄ２と、コンプリメンタリ接続された出力トランジスタＣＭＯＳと、を有して構成されている。

【0084】

第１リセット回路ＲＳＴ１の場合、遅延回路Ｄｅｌｙには、第２電源基板６２Ｂから受けた電源リセット信号ＲＥＳが供給されている。そして、図１２（ｂ）のタイムチャートに示す通り、電源リセット信号ＲＥＳがＬレベルからＨレベルに遷移した後、コンデンサＣｄ１で規定されるリセット期間Ｔ１、Ｌレベルを維持するリセット信号ＲＥＳＥＴ１が出力される。

【0085】

また、直流電圧ＶＤＤが規定レベルを超える場合にも、同じリセット期間Ｔ１を有するリセット信号ＲＥＳＥＴ１が出力される。本実施例の場合、直流電圧ＶＤＤが規定レベルを超えるタイミングと、電源リセット信号ＲＥＳがＨレベルに遷移するタイミングは、互いに近接しているので、何れか遅いタイミングから、所定のリセット期間Ｔ１の間、Ｌレベルを維持するリセット信号ＲＥＳＥＴ１が出力されることになる。

【0086】

本実施例の場合、直流電圧ＶＤＤ＝３．３Ｖは、音声プロセッサＳＤＰＲと、音声メモリＳＤＲＯＭの電源電圧であり、また、リセット信号ＲＥＳＥＴ１のリセット期間Ｔ１は、１〜５μＳ程度である。したがって、音声メモリＳＤＲＯＭに、正規レベルの電源電圧３．３Ｖが供給された後、１〜５μＳ程度のリセット期間Ｔ１を経て、音声メモリＳＤＲＯＭは、起動開始状態となる。

【0087】

次に、第２リセット回路ＲＳＴ２は、直流電圧ＶＤＤ＝３．３Ｖが規定レベルを超えると、所定のリセット期間Ｔ２を有するリセット信号ＲＥＳＥＴ２が出力される。リセット期間Ｔ２は、リセット期間Ｔ１の３倍以上に設定されており、好適には７〜１５μＳ程度である。

【0088】

本実施例の場合、音声プロセッサＳＤＰＲの電源電圧は、３．３Ｖと１．０Ｖであるが、二つの直流電圧は、近接したタイミングで規定レベルに達するので、音声プロセッサＳＤＰＲの電源電圧３．３Ｖ，１．０Ｖが規定レベルに達した後、音声メモリＳＤＲＯＭが起動開始状態に至った後に、音声プロセッサＳＤＰＲが起動されることになる。そのため、起動した音声プロセッサＳＤＰＲが、その後、直ちに、音声メモリＳＤＲＯＭをアクセスしてもトラブルが生じることがない。

【0089】

また、第２リセット回路ＲＳＴ２の遅延回路Ｄｅｌｙには、演出制御基板６０から受けた異常リセット信号ＥＲＳＴが供給されている。したがって、制御プロセッサＧＥＰＲがプログラム暴走したような場合には、音声プロセッサＳＤＰＲも、異常リセット信号ＥＲＳＴに基づき、制御プロセッサＧＥＰＲや画像プロセッサＶＤＰと共に異常リセットされることになる。そのため、制御プロセッサＧＥＰＲによる画像演出、ランプ演出、及び音声演出は、同期して初期状態に戻ることになり、不自然な演出が継続されることがない。

【0090】

図１３は、シーケンシャルアクセス方式の音声メモリＳＤＲＯＭの内部構成（図１３（ａ））と、音声プロセッサＳＤＰＲが音声メモリＳＤＲＯＭをアクセス（メモリリード）する場合のタイムチャート（図１３（ｂ））である。なお、ここでシーケンシャルアクセスとは、メモリリード時に、先頭アドレスを音声メモリＳＤＲＯＭに伝送した後は、先頭アドレスに続く一連のデータを一気に読み出す動作を言う。

【0091】

図１２に示す通り、音声プロセッサＳＤＰＲと、音声メモリＳＤＲＯＭは、１６ビット長のＩ／Ｏバスと、コマンドラッチイネイブル信号ＣＬＥと、チップイネイブル信号ＣＥと、ライトイネイブル信号ＷＥと、アドレスラッチイネイブル信号ＡＬＥと、リードイネイブル信号ＲＥと、レディ・ビジー信号ＲＢとで接続されている。

【0092】

Ｉ／Ｏバスは、アドレス情報の送信と、１６ビットデータの送受信に使用される。メモリリード動作において、音声プロセッサＳＤＰＲは、先ず、コマンドラッチイネイブル信号ＣＬＥに同期して、コマンドデータ（例えば００００Ｈ）を出力した後、所定のインターバルを挟んで、ライトイネイブル信号ＷＥに同期して、音声データの読み出し動作の先頭アドレスを１６ビットずつ順番に出力する（Address Write サイクル）。

【0093】

次に、音声プロセッサＳＤＰＲは、リードイネイブル信号ＲＥの出力動作を、所定の時間間隔で繰り返すことで、先頭アドレス以降の音声データをシーケンシャルアクセスする。本実施例の場合、音声メモリＳＤＲＯＭは、Ｎ＊１６ビット長で１ページを構成し、Ｍページで１ブロックを構成している。

【0094】

そして、リードイネイブル信号ＲＥの出力動作を繰り返すことで、最高、１ブロック分のメモリリード動作を実現できるよう構成されている。本実施例では、１ブロックが、Ｍ＊Ｎ＊１６ビット長であり、この大量の音声データをアドレス情報の伝送なく一気に取得できる利点がある。したがって、長時間の演出音についても迅速に取得することができる。

【0095】

図１４（ａ）は、音声プロセッサＳＤＰＲの概略内部構成と、制御プロセッサＧＥＰＲ（ホストＣＰＵ）と、音声メモリＳＤＲＯＭと、デジタルアンプＡＭＰとの接続関係を図示したものである。また、図１５は、音声合成回路の内部構成をより詳細に図示したものである。

【0096】

図１４（ａ）に示す通り、音声プロセッサＳＤＰＲは、制御プロセッサＧＥＰＲからアクセスされる多数の音声制御レジスタ５１（ＲＧｉ，ＲＳｊ）と、音声再生動作を統括的に制御するサウンドコントロールモジュール５２と、音声メモリＳＤＲＯＭから読み出されたフレーズ圧縮データをデコード（decode）すると共に、複数のフレーズ再生チャンネルＣＨ０〜ＣＨ１５のデコードデータを適宜な音量比率で混合させるメインジェネレータ５３と、デジタルフィルタ処理によって所望の周波数特性を実現するイコライザ機能や入出力ゲイン特性を変化させるコンプレッサ機能を実現するエフェクト部５４と、最終音量を規定するトータルボリュームＴＶと、シリアル伝送用の４種類の信号ＳＣＬＫ，ＬＲＣＬＫ，ＳＤＯ０，ＳＤＯ１を生成するデジタルＩＦ部５５と、を備えて構成されている。

【0097】

音声制御レジスタ５１は、音声プロセッサＳＤＰＲを意図した通りに機能させるために、制御プロセッサＧＥＰＲがWrite 処理する書込みレジスタＲＧｉと、音声プロセッサＳＤＰＲの動作状態を把握するために、制御プロセッサＧＥＰＲがRead処理する読出しレジスタＲＳｊと、に区分されている。

【0098】

各音声制御レジスタ５１には１バイト長のレジスタアドレスが付与されており、書込みレジスタＲＧｉには、１バイト長の動作パラメータ（設定値）が書込み可能であり、読出しレジスタＲＳｊからは、１バイト長のステイタス情報が取得可能に構成されている。そして、制御プロセッサＧＥＰＲが、書込みレジスタＲＧｉをリードアクセスする場合には、レジスタアドレス＋動作パラメータの２バイト長の音声コマンドＳＮＤが、制御プロセッサＧＥＰＲから音声プロセッサＳＤＰＲに送信される。

【0099】

なお、書込みレジスタＲＧｉへの書込みデータ（設定値）には、（１）再生すべきＢＧＭ音や演出音を特定するフレーズ番号、（２）その再生音のボリューム（Ｖ１，Ｖ２）指示、（３）再生回数を規定するループ指示、（４）再生開始や一時停止などの動作指示、（５）上下スピーカや左右スピーカの音量バランスであるパンポットの指示、（６）最終的なボリューム（ＴＶ）指示などが含まれている。

【0100】

図１４に示す通り、音声プロセッサＳＤＰＲは、３．３Ｖと１．０Ｖの電源電圧で機能しており、リセット回路ＲＳＴ２からリセット期間Ｔ２のリセット信号ＲＥＳＥＴ２を受けて初期状態にリセットされる。先に説明した通り、リセット回路ＲＳＴ２は、電源電圧３．３Ｖと異常リセット信号ＥＲＳＴとに基づいて機能するので、音声プロセッサＳＤＰＲは、電源投入時だけでなく、制御プロセッサＧＥＰＲの異常時には、制御プロセッサＧＥＰＲと同期してリセットされる。

【0101】

次に、図１２に戻って、制御プロセッサＧＥＰＲと音声プロセッサＳＤＰＲとの接続関係を説明する。図１２に示す通り、制御プロセッサＧＥＰＲと音声プロセッサＳＤＰＲは、１バイトデータを送受信可能なパラレル信号線（データバス）ＣＤ０〜ＣＤ７と、動作管理データを送信可能な２ビット長の動作管理データ線（アドレスバス）Ａ０〜Ａ１と、読み書き（read/write）動作を制御可能な２ビット長の制御信号線ＷＲ，ＲＤと、音声プロセッサＳＤＰＲを選択するチップセレクト信号線ＣＳとで接続されている。

【0102】

パラレル信号線ＣＤ０〜ＣＤ７は、制御プロセッサＧＥＰＲのデータバスで実現され、また、動作管理データ線Ａ０〜Ａ１は、制御プロセッサＧＥＰＲのアドレスバスで実現されている。そして、音声プロセッサＳＤＰＲには、上位６ビットが共通し、下位２ビットが００，０１，１０となる３個のポート番号ＰＯＲＴが付与されており、制御プロセッサＧＥＰＲが、これらのポート番号ＰＯＲＴに対するＩ／ＯＲＥＡＤ命令や、Ｉ／ＯＷＲＩＴＥ命令を実行すると、何れの場合も、チップセレクト信号ＣＳがアクティブレベルになるよう回路構成されている。

【0103】

そして、Ｉ／ＯＲＥＡＤ命令や、Ｉ／ＯＷＲＩＴＥ命令の実行時にアドレスバスの下位２ビットＡ０〜Ａ１に出力されるデータは、音声プロセッサＳＤＰＲに対する動作管理データＡ０〜Ａ１となり、この２ビットＡ０〜Ａ１に基づいて、その時のデータバスＣＤ０〜ＣＤ７の１バイトデータが、レジスタアドレスであるか、それとも、書込みデータ又は読み出しデータであるかが特定されるようになっている。

【0104】

すなわち、アドレスデータＡ０〜Ａ１が、［００］であれば、そのタイミングのデータバスのデータＣＤ０〜ＣＤ７が、レジスタアドレスと評価され、一方、アドレスデータＡ０〜Ａ１が［０１］であれば、そのタイミングのデータバスのデータＣＤ０〜ＣＤ７が、書込みデータ又は読み出しデータとなる。なお、Ｉ／ＯＲＥＡＤ命令を実行した場合が読み出しデータ、Ｉ／ＯＷＲＩＴＥ命令を実行した場合が書込みデータである。

【0105】

したがって、所定の設定値を、所定の音声制御レジスタＲＧｉに書込む音声コマンドＳＮＤの送信動作（ライト動作）は、図１２（ｃ）のタイムチャートに示す通りとなり、音声プロセッサＳＤＰＲのポート番号ＰＯＲＴの下位２ビットＡ０，Ａ１を推移させつつ、Ｉ／ＯＷＲＩＴＥ命令を連続的に実行することで実現される。具体的には、アドレスデータの下位２ビットＡ０〜Ａ１を、［００］→［０１］と推移させる一方で、データバスの１バイトデータを、［音声制御レジスタＲＧｉのレジスタアドレス］→［音声制御レジスタＲＧｉへの書込みデータ］と推移させることで、所定の音声コマンドＳＮＤの送信動作が実現される。

【0106】

ＳＡＣ番号（１３ビット）やシーケンスコード番号（１３ビット）、及び、これに付随する制御データ（待機情報やループ情報など）を送信する場合のように、書込みデータが複数バイト長であって、制御レジタのレジスタアドレスが連続する場合には、［０１］の動作管理データＡ０〜Ａ１を、［００］→［０１］→［０１］→［０１］と繰り返しつつ、複数バイトの書込みデータを送信する。

【0107】

このようにして送信された音声コマンドは、通信異常がない限り、その後、音声プロセッサＳＤＰＲ内部で実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドＳＮＤが実効化させることはない。そして、音声制御レジスタＲＳｊのエラーフラグがセットされるが、このエラーフラグ（ステイタス情報ＳＴＳ）は、アドレスバスの動作管理データＡ０〜Ａ１を、［０１＝１］から［１０＝２］に推移させたＩ／ＯＲＥＡＤ命令の実行によって受信することができる（図１２（ｅ）参照）。

【0108】

このように、この実施例では、動作管理データＡ０〜Ａ１を、［００］→［０１］→・・・［０１］→［１０］と推移させる最終サイクルにおいて、複数ビット長のエラー情報（異常時はＦＦＨ）を取得することができる。そして、正当にパラレル送信できなかった音声コマンドＳＮＤを再送することで、音声演出を適切に進行させることができる。したがって、本実施例の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。

【0109】

一方、Ｉ／ＯＲＥＡＤ動作によるデータ読み込み動作は、図１２（ｄ）のタイムチャートに示す通りであり、音声プロセッサＳＤＰＲのポート番号ＰＯＲＴの下位２ビットＡ０，Ａ１を推移させつつ、Ｉ／ＯＷＲＩＴＥ命令と、Ｉ／ＯＲＥＡＤ命令を連続的に実行することで実現される。ここで、ポート番号ＰＯＲＴの上位６ビットは、音声プロセッサＳＤＰＲのチップセレクト信号を生成して、音声プロセッサＳＤＰＲに対するＩ／ＯＷＲＩＴＥ命令と、Ｉ／ＯＲＥＡＤを可能にする。

【0110】

具体的に確認すると、先ず、Ｉ／ＯＷＲＩＴＥ動作として、アドレスデータの下位２ビットＡ０〜Ａ１が［００］となるポート番号ＰＯＲＴに対して、［動作ステイタスなどを記憶する音声制御レジスタＲＳｊのレジスタアドレス（１バイト長）］を出力する。次に、アドレスデータの下位２ビットＡ０〜Ａ１が［０１］となるポート番号ＰＯＲＴに対して、Ｉ／ＯＲＥＡＤ命令を実行すれば、所定の音声制御レジスタから動作ステイタスなどの必要データを取得することができる。なお、読み出しデータが複数バイト長の場合には、必要バイト数だけＩ／ＯＲＥＡＤ命令を連続させる。

【0111】

図１４に示す通り、以上のような構成を有する音声プロセッサＳＤＰＲが再生した音声は、音声プロセッサＳＤＰＲのデジタル音声信号として、４ビット信号（ＳＣＬＫ，ＬＲＯ，ＳＤＯ０，ＳＤＯ１）の形式で、デジタルアンプＡＭＰ１，ＡＭＰ２に伝送され、各デジタルアンプでＤ級増幅され、アナログ音声信号として、各スピーカに供給される。具体的には、デジタルアンプＡＭＰ２の増幅出力（アナログ音声信号）は、低音用の下側スピーカＳＰｂＬ，ＳＰｂＲに供給されており、デジタルアンプＡＭＰ１の増幅出力（アナログ音声信号）は、上側スピーカＳＰｔＬ，ＳＰｔＲ供給されている。

【0112】

図１４（ａ）や図１５に示す通り、メインジェネレータ５３は、独立してデコード処理が可能な１６個のフレーズ再生チャンネル（ＣＨ０〜ＣＨ１５）に区分されたデコーダ６０と、一次ボリュームＶ１、二次ボリュームＶ２、及び、パンポット部を有して音声ボリュームや音量バランスを調整可能なチャンネルボリュームと、１６個のフレーズ再生チャンネル（ＣＨ０〜ＣＨ１５）の音声を混合するチャンネルミックス部６１と、を有して構成されている。

【0113】

図１５に示す通り、フレーズ再生チャンネル（ＣＨ０〜ＣＨ１５）毎に、Ｌ０信号、Ｒ０信号、Ｒ１信号、及び、Ｌ１信号が出力されるが、これら４種類（合計１６×４個）の信号は、チャンネルミックス部６１で混合されて、混合Ｌ０信号、混合Ｒ０信号、混合Ｒ１信号、及び、混合Ｌ１信号として出力される。

【0114】

ここで、混合Ｌ０信号は、最終的に左側の上側スピーカＳＰｔＬに供給され、混合Ｒ０信号は、最終的に右側の上側スピーカＳＰｔＲに供給され、混合Ｒ１信号と混合Ｌ１信号は、最終的に、下側スピーカＳＰｂＬ，ＳＰｂＲに供給される。なお、この段階では、各信号（Ｌ０，Ｒ０，Ｒ１，Ｌ１）は、何れもデジタルデータである。

【0115】

本実施例の場合、（１）フレーズ番号の指定、（２）ボリューム（Ｖ１／Ｖ２）指示、（３）ループ指示、（４）動作指示、（５）音声遷移態様の指示、及び（６）パンポット指示は、全て、デコーダ６０のフレーズ再生チャンネルＣＨ０〜ＣＨ１５を指定して行われるよう構成されている。そのため、フレーズ再生チャンネルＣＨ０〜ＣＨ１５に対応して、最高１６種類のフレーズ圧縮データが、各々、上記の指示（１）〜（６）に基づいて独立して再生され、チャンネルミックス部６１でミキシングされて出力されることになる。

【0116】

ところで、サウンドコントロールモジュール５２は、制御レジスタＲＧｉに書込まれた制御プロセッサＧＥＰＲからの個々の指示に基づいて、指示毎に装置各部を機能させるが、制御プロセッサＧＥＰＲの制御動作を簡素化するべく、本実施例の音声プロセッサＳＤＰＲには、シンプルアクセス機能やシーケンサ機能が設けられている。

【0117】

ここで、シンプルアクセス機能とは、外部メモリ（具体的には音声メモリＳＤＲＯＭ）に予め登録しておいた一群の音声コマンド列（レジスタアドレス＋設定値）を、これに対応する複数の制御レジスタＲＧｉに書込む機能である。なお、シンプルアクセス機能を実効化するには、制御プロセッサＧＥＰＲは、一群の音声コマンド列を特定するＳＡＣ番号と、専用の制御レジスタのレジスタアドレスとを含んだ２バイト長の音声コマンドを音声プロセッサＳＤＰＲに送信すれば足りる。

【0118】

また、シーケンサ機能も同様であり、音声メモリＳＤＲＯＭに予め登録しておいた複数群の音声コマンド列（レジスタアドレス＋設定値）を、これに対応する複数の制御レジスタＲＧｉに、一群の音声コマンド列ごとに書込む機能である。そして、一群の音声コマンド列を書込んだ後、待機時間を経て、次の一群の音声コマンド列を書込むなどの動作を実行させることで、複数のフレーズ再生やボリューム／パンなどの機能を、次々と実行することが可能となる。このシーケンサ機能を実効化させる場合も、一群の音声コマンド列を特定するシーケンスコード番号と、専用の制御レジスタのレジスタアドレスとを含んだ複数バイト長の音声コマンドを音声プロセッサＳＤＰＲに送信すれば足りる。

【0119】

先に説明した通り、メインジェネレータ５３は、複数のフレーズ再生チャンネルに区分されたデコーダ６０と、一次ボリューム部Ｖ１と二次ボリューム部Ｖ２を有するチャンネルボリュームと、を有して構成されている（図１５参照）。そこで、このような構成に対応して、本実施例の制御プロセッサＧＥＰＲは、ＢＧＭ音の再生には、フレーズ再生チャンネルＣＨ０〜ＣＨ１のデコーダを使用し、演出音の再生には、１３個のフレーズ再生チャンネルＣＨ２〜ＣＨ１４の何れか空き状態のデコーダを使用し、重大な異常事態の発生を報知する音声報知には、フレーズ再生チャンネルＣＨ１５のデコーダを使用するようにしている。

【0120】

そして、音声演出を実現するフレーズ再生チャンネルＣＨ０〜ＣＨ１４の一次ボリュームＶ１の音量バランスを適宜に設定することで、効果的な音声演出を実現している。具体的には、演出音の出力時には、ＢＧＭ音の音量を抑制することで、演出音の聞き漏らしを防止している。本実施例において、演出音とは、例えば、一連の変動動作中に大当り状態に移行する可能性があることを所定の信頼度（≦１００％）で予告する予告音であり、フレーズ再生チャンネルＣＨ０〜ＣＨ１４の一次ボリュームＶ１の音量バランスを適宜に設定することで、遊技者にとって重要な予告音が、大音量のＢＧＭ音に隠れてしまうおそれが解消される。

【0121】

また、本実施例では、フレーズ再生チャンネル毎に上下パンポットの設定が可能であるので、制御プロセッサＧＥＰＲは、上側スピーカと下側スピーカとの位置関係に基づいて、上側スピーカの方がやや大音量となるよう、全てのフレーズ再生チャンネルについて音量バランスを設定している。具体的には、全てのフレーズ再生チャンネルについて、上下パンポット設定を適宜な音量比とするべく、上下パンポット用の制御レジスタに適宜な動作パラメータを書込んで、上下パンポット比を、例えば、＋２ｄＢ：−２ｂＢに設定している（図１５）。

【0122】

また、本実施例では、フレーズ再生チャンネル毎に左右パンポットの設定が可能であるので、ステレオ音を再生する場合には、隣接する一対のフレーズ再生チャンネルＣＨｉ，ＣＨｉ＋１を使用すると共に、フレーズ再生チャンネルＣＨｉ，ＣＨｉ＋１において、左右パンポット比を適切に設定している。

【0123】

例えば、背景音楽については、フレーズ再生チャンネルＣＨ０，ＣＨ１を使用しており、ＣＨ０のＬ０信号（左側音声）を、左側の上側スピーカＳＰｔＬに供給するべく、フレーズ再生チャンネルＣＨ０の左右パンポット比Ｌ０：Ｒ０を、０ｄＢ：−∞ｄＢに設定している。また、ＣＨ１のＲ０信号（右側音声）を、右側の上側スピーカＳＰｔＲに供給するべく、フレーズ再生チャンネルＣＨ１の左右パンポット比Ｌ０：Ｒ０を、−∞ｄＢ：０ｄＢ：に設定している。

【0124】

なお、ＣＨ０の左右パンポット比Ｌ１：Ｒ１と、ＣＨ１の左右パンポット比Ｌ１：Ｒ１は、均等比０ｄＢ：０ｄＢであるので、ＣＨ０で再生された左側音声と、ＣＨ１で再生された右側音声は、チャンネルミックス部６１で、ＣＨ０のＬ１出力とＣＨ１のＬ１出力が混合されることでモノラル音の背景音楽Ｌ１となる。同様に、ＣＨ０で再生された左側音声と、ＣＨ１で再生された右側音声は、チャンネルミックス部６１で、ＣＨ０のＲ１出力とＣＨ１のＲ１出力が混合されることでモノラル音の背景音楽Ｒ１となる。

【0125】

また、本実施例では、フレーズ再生チャンネル毎に左右パンポットの設定が可能であるので、制御プロセッサＧＥＰＲは、予告演出の一環として、フレーズ再生チャンネルＣＨ２〜ＣＨ１４の再生音について、時として、Ｌ０信号とＲ０信号の音量バランスを相違させている。この場合、上部左右のスピーカから聞こえる予告音を、例えば、左から右に移動させたり（右方向にパン）、逆に、右から左に移動させたりすることができる（左方向にパン）。

【0126】

図１５に示すように、チャンネルミックス６１の出力信号（混合Ｌ０，混合Ｒ０，混合Ｌ１，混合Ｒ１）は、エフェクト部５４において、制御レジスタ５１に規定された動作パラメータに基づくデジタルフィルタ処理がされた後、トータルボリューム部ＴＶに供給される。

【0127】

ここで、トータルボリューム値ＴＶは、対応する制御レジスタ５１に書込まれる動作パラメータで規定されるが、この動作パラメータは、本実施例では、原則として、係員が操作する設定スイッチに基づいて規定される。但し、遊技者が遊技動作中（但し、音声演出待機中）に、音量スイッチを操作した場合には、その設定値に基づいてトータルボリュームＴＶが規定される。

【0128】

トータルボリューム部ＴＶを経過した音声信号（ＰＣＭデータ）混合Ｌ０，混合Ｒ０，混合Ｌ１，混合Ｒ１は、出力バッファＢＵＦに格納され、デジタルＩＦ部５５に基づいて２種類のシリアル信号ＳＤＯ０，ＳＤＯ１に変換される。ここで、シリアル信号ＳＤＯ０は、遊技機上部に配置された左右スピーカを駆動するステレオ信号Ｒ，Ｌに関するＰＣＭデータを特定するシリアル信号であり、シリアル信号ＳＤＯ１は、遊技機下部に配置された重低音スピーカを駆動するモノラル信号に関するＰＣＭデータと特定するシリアル信号である。

【0129】

そして、これらのシリアル信号ＳＤＯ０，ＳＤＯ１は、ビットクロック信号ＢＣＯに同期してデジタルＩＦ部５５から出力される。また、デジタルＩＦ部５５からは、ワードクロック信号ＬＲＯが出力されて、現在送信中のシリアル信号ＳＤＯ０，ＳＤＯ１の内容が、左側信号Ｌ０，Ｌ１であるか、右側信号Ｒ０，Ｒ１であるかが特定されるようになっている。

【0130】

図１４（ｂ）に示す通り、これらの信号ＳＤＯ０，ＳＤＯ１，ＢＣＯ，ＬＲＯは、デジタルアンプＡＭＰ１，ＡＭＰ２に伝送されるが、例えば、ＹＤＡ１７１（ＹＡＭＡＨＡ）のデジタルアンプＡＭＰを使用すると仮定して評価すると、ビットクロック信号ＢＣＯは、シリアルクロックＳＣＬＫを意味し、ワードクロック信号ＬＲＯは、チャンネル制御信号ＬＲＣＬＫを意味し、シリアル信号ＳＤＯ０，ＳＤＯ１は、ＳＤＡＴＡ０，ＳＤＡＴＡ１を意味することになる。

【0131】

音声プロセッサＳＤＰＲの動作は、図１４（ｂ）に示す通りであり、ワードクロック信号ＬＲＯ（チャンネル制御信号ＬＲＣＬＫ）をＬレベルに維持した状態で、左チャンネルの音声信号Ｌ０，Ｌ１を伝送し、ワードクロック信号ＬＲＯ（チャンネル制御信号ＬＲＣＬＫ）をＨレベルに維持した状態で、右チャンネルの音声信号Ｒ０，Ｒ１を伝送する。このように本実施例では、４種類の音声信号Ｒ０，Ｒ１，Ｌ０，Ｌ１を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。

【0132】

シリアル信号ＳＤＯ０，ＳＤＯ１は、ビットクロック信号ＢＣＯ（シリアルクロック信号ＳＣＬＫ）の立上りエッジに同期して、デジタルアンプＡＭＰに取得される。そして、デジタルアンプＡＭＰ内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。

【0133】

図１７と図１８は、デジタルアンプとしてＹＤＡ１７１（ＹＡＭＡＨＡ）を使用した場合を示している。図示の通り、デジタルアンプＡＭＰ１，ＡＭＰ２は、左（Ｌ）チャンネル用と右（Ｒ）チャンネル用の同一特性のＤ級アンプが各々２個内蔵されている。

【0134】

そして、図１６に示すデジタルアンプＡＭＰ１では、シリアルクロック信号ＳＣＬＫ（ＢＣＯ）と、音声シリアル信号ＳＤＡＴＡ０（ＳＤＯ０）と、チャンネル制御信号ＬＲＣＬＫ（ＬＲＯ）を受けることで、左チャンネルの音声信号Ｌ０と、右チャンネルの音声信号Ｒ０とを切り分けてアナログ信号として別々に出力している。

【0135】

一方、図１７に示すデジタルアンプＡＭＰ２では、シリアルクロック信号ＳＣＬＫ（ＢＣＯ）と、音声シリアル信号ＳＤＡＴＡ０及びＳＤＡＴＡ１（何れもＳＤＯ１）と、チャンネル制御信号ＬＲＣＬＫ（ＬＲＯ）と、を受けることで、左チャンネルの音声信号Ｌ０，Ｌ１と、右チャンネルの音声信号Ｒ０，Ｒ１とを切り分けてアナログ信号として別々に出力している。

【0136】

図示の通り、シリアル信号ＳＤＯ１は、音声シリアル信号ＳＤＡＴＡ０、及び、音声シリアル信号ＳＤＡＴＡ１として供給される。また、本実施例では、Ｌ１信号とＲ１信号に対する左右パンポット比が、全ての再生チャンネルにおいて均等比０ｄＢ：０ｄＢであるので（図１５参照）、チャンネルミックス部６１で混合された後の混合Ｌ１信号と、混合Ｒ１信号は、左右同一音量、左右同一音質のモノラル音となっている。

【0137】

この混合Ｌ１と混合Ｒ１は、左右スピーカ用のシリアル信号ＳＤＯ１として伝送され、図１７のように回路接続されたデジタルアンプＡＭＰ２に供給されている。したがって、デジタルアンプＡＭＰ２の４系統の内部回路（L0ch,L1ch,R0ch,R1ch ）から出力される信号は、全て同一音声となる。

【0138】

図１６に示すように、デジタルアンプＡＭＰ１では、４系統の内部回路（L0ch,L1ch,R0ch,R1ch ）のうち、２系統の内部回路だけた機能し、左側の上側スピーカＳＰｔＬに伝送される音声信号Ｌ０と、右側の上側スピーカＳＰｔＲに伝送される音声信号Ｒ０が、各々、デジタルアンプＡＭＰ１から出力される。

【0139】

デジタルアンプＡＭＰ１の出力側には、コモンモードチョークコイルＣＨＬ１と、コンデンサ列Ｃ１０，Ｃ１１，Ｃ１２と、で構成されたＬＣフィルタが配置されている。出願人は、これまで、デジタルアンプの出力側に、フェライトコアや、バリスタを使用してきた（特許文献２）。しかし、この構成では、商用電源ラインへの伝搬ノイズを、効果的に抑制できないとの知見のもと、実験を繰り返した結果、上記の構成を完成させた。

【0140】

ここで、コモンモードチョークコイルとは、フェライトコアに２本のコイル巻線を巻いた４端子構造であって、一対の巻線の巻き線方向が逆方向となっている。そのため、コモンモードのノイズ電流が各巻線に流れと、各ノイズ電流によって発生する磁束の向きが同一方向になり、各巻線に発生する逆起電力が強化されることで、ノイズ電流を抑制する効果が高まる（図１６（ｂ）参照）。

【0141】

一方、差動方向の差動電流に対しては、各巻線の差動電流によって発生する磁束の向きが逆方向になるため、各巻線に発生する逆起電力がキャンセルされてインダクタとして機能せず、差動電流を何ら阻害しない。すなわち、実施例のチョークコイルＣＨＬ１は、コンデンサ列Ｃ１０，Ｃ１１，Ｃ１２と協働して、デジタルアンプＡＭＰ１から出力信号を平滑化するだけでなく、コモンモードのノイズを抑止して、商用電源ラインへの伝搬ノイズを効果的に抑制している。

【0142】

以下、デジタルアンプＡＭＰ１から出力信号を平滑化するＬＣフィルタについて図１６（ｃ）と図１８に基づいて説明する。図１６（ｃ）に示す通り、デジタルアンプＡＭＰの出力側には、ＣＭＯＳ構造を構成するトランジスタ群Ｑ１，Ｑ２が、上下一対に配置されている。そして、図１６（ｃ）では、上側のトランジスタ群Ｑ１，Ｑ２の接続点ＯＵＴＰＬ０と、下側のトランジスタ群Ｑ１，Ｑ２の接続点ＯＵＴＭＬ０との間に、コモンモードチョークコイルＣＨＬ１が接続されている。

【0143】

また、コモンモードチョークコイルＣＨＬ１の２つの出力端子の間にコンデンサＣ１０が配置され、チョークコイルＣＨＬ１の２つの出力端子とグランド間には、各々、コンデンサＣ１１とＣ１２が配置されることで、ＬＣフィルタを実現している。各素子の回路常数は、デジタルアンプの内部動作を規定するスイッチング周波数Ｆｓ（２５０ＫＨｚ〜１．５ＭＨｚ）に基づいて、個々的に設定されるが、典型的には、１０〜３０μＨのコモンモードチョークコイルＣＨＬ１と、０．０５〜０．２μＦのコンデンサＣ１１，Ｃ１２（Ｃ１１＝Ｃ１２）と、コンデンサＣ１１，Ｃ１２の２〜３倍程度の静電容量を有するコンデンサＣ１０と、を使用するのが良いと結論している。

【0144】

以下、デジタルアンプＡＭＰ１，ＡＭＰ２の内部では、音声プロセッサＳＤＰＲから受けるデジタル音声信号Ｌ０，Ｒ０に基づいて、ＰＷＭ波のデュティ比τが変化するが、このＰＷＭ波に基づいて、上側のトランジスタ群Ｑ１，Ｑ２と、下側のトランジスタ群Ｑ１，Ｑ２の各トランジスタがＯＮ／ＯＦＦ駆動される。

【0145】

図１６（ｃ）は、周波数ＦｓのＰＷＭ波のデュティ比τが５０％の場合であり、ＰＷＭ波がＨレベルの場合（左側）には、上側のトランジスタ群のトランジスタＱ２と、下側のトランジスタ群のトランジスタＱ１とがＯＮ動作する。そのため、コンデンサＣ１１が充電されることで、コンデンサＣ１１とグランドとの電位差が上昇傾向となり、一方、コンデンサＣ１２の電荷が放電されることで、コンデンサＣ１２とグランドとの電位差が減少傾向となる。

【0146】

次に、ＰＷＭ波がＬレベルの場合（右側）には、上側のトランジスタ群のトランジスタＱ１と、下側のトランジスタ群のトランジスタＱ２とがＯＮ動作する。そのため、コンデンサＣ１２が充電されることで、コンデンサＣ１２とグランドとの電位差が上昇傾向となり、一方、コンデンサＣ１１の電荷が放電されることで、コンデンサＣ１１とグランドとの電位差が減少傾向となる。

【0147】

ＰＷＭ波のデュティ比τが５０％の場合には、図１６（ｃ）の左側の動作時間と、図１６（ｃ）の右側の動作時間が同じであるので、平均的には、コンデンサＣ１１とコンデンサＣ１２のグランドとの電位差が双方同じとなり、コンデンサＣ１０の両端電圧は０Ｖとなり、スピーカに音声電流が流れることはない。なお、コモンモードチョークコイルＣＨＬ１を通過したコモンモードのノイズ電流が存在したとしても、コモンモード電流は、同一の静電容量を有するコンデンサＣ１１，Ｃ１２を充電することになるので、コンデンサＣ１０の両端電圧に影響を与えず、スピーカに向かう音声電流には重畳されない。

【0148】

続いて、図１８（ａ）に基づいて、ＰＷＭ波のデュティ比τが５０％より高い場合の動作を説明する。この場合には、図１８（ａ）の右側の動作時間より、図１８（ａ）の左側の動作時間の方が長いので、平均的には、コンデンサＣ１１の電位が、コンデンサＣ１２の電位より高くなり、コンデンサＣ１０の両端電圧は、コンデンサＣ１０の上側端子が下側端子より低い関係となり、図示の音声電流が流れる。

【0149】

一方、ＰＷＭ波のデュティ比τが５０％より小さい場合には、図１８（ｂ）の左側の動作時間より、図１８（ｂ）の右側の動作時間の方が長いので、平均的には、コンデンサＣ１２の電位の方がコンデンサＣ１１の電位より高くなり、コンデンサＣ１０の両端電圧は、コンデンサＣ１０の上側端子が下側端子より高い関係となり、図示の音声電流が流れる。

【0150】

以上の通り、本実施例では、ＬＣフィルタとして、チョークコイルＣＨＬ１は、コンデンサ列Ｃ１０，Ｃ１１，Ｃ１２とを配置するので、コモンモードノイズを防止しつつ、コンデンサＣ１０においてノーマルモードのノイズを吸収して、上側左スピーカＳＰｔＬに高音質の音声出力を実現している。以上の点は、上側右スピーカＳＰｔＲについても同様である。なお、左右のスピーカからステレオが出力可能であることは、先に説明した通りである。

【0151】

一方、下側スピーカＳＰｂＬ、ＳＰｂＲについては、常にモノラル音が供給されるので、デジタルアンプＡＭＰ２のＳＤＡＴＡ０端子とＳＤＡＴＡ１端子に、共通する音声シリアル信号（Ｌ１＋Ｒ１）を供給すると共に、図示上側のチョークコイルＣＨＬ１に、Ｌ０ｃｈの出力と、Ｒ０ｃｈの出力とを重複して供給して、下側左スピーカＳＰｂＬを駆動している。

【0152】

また、図示下側のチョークコイルＣＨＬ１に、Ｌ１ｃｈの出力とＲ１ｃｈの出力とを重複して供給して、下側右スピーカＳＰｂＲを駆動している。

【0153】

このような駆動方法を採ることで、モノラル音を出力する下側スピーカＳＰｂＬ，ＳＰｂＲの出力パワーを増加させている。なお、図１５に示す上下パンポット比について、上側を＋０．２ｄＢ、下側を−０．２ｄＢとするのは、図１７の回路構成を前提としたものである。

【0154】

以上、本発明の実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定しない。例えば、実施例では、スロットマシンについて説明したが、弾球遊技機など他の遊技機にも本発明は好適に適用可能である。

【符号の説明】

【0155】

５０ 主制御手段
６０ 演出制御手段
６２ 電源手段
ＧＥＰＲ 制御プロセッサ
ＳＤＲＯＭ 音声メモリ
ＳＤＰＲ 音声プロセッサ
ＡＭＰ１，ＡＭＰ２ デジタルアンプ
ＣＨＬ１ チョークコイル
Ｃ１１ 第１コンデンサ
Ｃ１２ 第２コンデンサ
Ｃ１０ 第３コンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】