特許 6701685 デューティ比調整回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6701685

(24)【登録日】2020年5月11日

(45)【発行日】2020年5月27日

(54)【発明の名称】デューティ比調整回路

(51)【国際特許分類】

   H03K 5/04 20060101AFI20200518BHJP

   H03K 17/687 20060101ALI20200518BHJP

   H03F 3/45 20060101ALI20200518BHJP

【ＦＩ】

   H03K5/04

   H03K17/687 A

   H03F3/45

【請求項の数】4

【全頁数】14

(21)【出願番号】特願2015-225199(P2015-225199)

(22)【出願日】2015年11月17日

(65)【公開番号】特開2017-92921(P2017-92921A)

(43)【公開日】2017年5月25日

【審査請求日】2018年10月24日

(73)【特許権者】

【識別番号】000003193

【氏名又は名称】凸版印刷株式会社

(74)【代理人】

【識別番号】100111763

【弁理士】

【氏名又は名称】松本 隆

(74)【代理人】

【識別番号】100163832

【弁理士】

【氏名又は名称】後藤 直哉

(72)【発明者】

【氏名】対馬 博之

【審査官】 及川 尚人

(56)【参考文献】

【文献】 特開２０１０−１３０２９３（ＪＰ，Ａ）

【文献】 米国特許第０６８１９１５５（ＵＳ，Ｂ１）

【文献】 韓国公開特許第１０−２０１０−０００２６５１（ＫＲ，Ａ）

【文献】 米国特許出願公開第２０１２／０２９３２２５（ＵＳ，Ａ１）

【文献】 特開平０７−３１２５３８（ＪＰ，Ａ）

【文献】 特開２００３−３１８７０５（ＪＰ，Ａ）

【文献】 特開２０１０−０２８３９６（ＪＰ，Ａ）

【文献】 特開平０７−１３１２６０（ＪＰ，Ａ）

【文献】 特開平０８−２５０９５５（ＪＰ，Ａ）

【文献】 特開平０２−１１２３０７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ５／００−５／２６

Ｈ０３Ｆ ３／４５

Ｈ０３Ｋ １７／００−１７／７０

(57)【特許請求の範囲】

【請求項1】

正相入力信号および逆相入力信号を差動増幅して正相出力信号および逆相出力信号を出力するドライバ回路と、
第１のキャパシタと、第１の可変抵抗と、第２のキャパシタと、第２の可変抵抗とを具備する積分演算部であって、前記正相出力信号が第１のレベルである間、前記第１の可変抵抗を介した第１の電流により前記第１のキャパシタの充電を行わせ、前記逆相出力信号が第１のレベルである間、前記第２の可変抵抗を介した第２の電流により前記第２のキャパシタの充電を行わせ、前記第１のキャパシタの充電電圧および前記第２のキャパシタの充電電圧を第１の積分電圧および第２の積分電圧として出力する積分演算部と、
目標デューティ比に応じて前記第１の可変抵抗および前記第２の可変抵抗の各抵抗値の比を調整することにより前記第１の電流および前記第２の電流の比を調整するデューティ比設定手段と、
前記第１の積分電圧と前記第２の積分電圧との差分に応じて前記逆相出力信号に対する前記正相出力信号の出力オフセット電圧を補正するオフセット補正部と
を具備することを特徴とするデューティ比調整回路。

【請求項2】

前記正相入力信号および前記逆相入力信号のデューティ比に応じて前記第１の電流および前記第２の電流を補正する積分補正部を具備することを特徴とする請求項１に記載のデューティ比調整回路。

【請求項3】

前記積分演算部は、前記第１の電流の経路に介挿された第１のトランジスタと前記第２の電流の経路に介挿された第２のトランジスタとを具備し、
前記積分補正部は、前記第１および第２のトランジスタに供給する各ゲート電圧を制御することにより前記第１の電流および前記第２の電流を補正することを特徴とする請求項２に記載のデューティ比調整回路。

【請求項4】

前記積分補正部は、前記正相入力信号が第２のレベルである期間に応じたゲート電圧を前記第１のトランジスタに供給し、前記逆相入力信号が前記第２のレベルである期間に応じたゲート電圧を前記第２のトランジスタに供給することを特徴とする請求項３に記載のデューティ比調整回路。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、入力信号のデューティ比を調整して出力するデューティ比調整回路に関する。

【背景技術】

【0002】

入力信号のデューティ比を調整して出力する機能を備えた回路が知られている。例えば、特許文献１に開示のデューティ補正付きレベル変換回路は、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）差動バッファ部と、レベル変換部と、デューティ補正部とを有している。ここで、ＣＭＬ差動バッファ部は、正相入力信号および逆相入力信号の差動増幅を行って正相出力信号および逆相出力信号を出力する。レベル変換部は、正相出力信号および逆相出力信号のレベル変換を行って出力する。デューティ補正部は、レベル変換後の正相出力信号がＨレベルを維持する期間に応じた正相積分電圧とレベル変換後の逆相出力信号がＨレベルを維持する期間に応じた逆相積分電圧を生成し、正相積分電圧と逆相積分電圧の差分に応じた出力オフセット電圧をＣＭＬ差動バッファ部に発生させる負帰還制御を行う。この負帰還制御が行われる結果、特許文献１に開示のデューティ補正付きレベル変換回路では、レベル変換部の出力信号のデューティ比が５０％に維持される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７−３２９９２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、特許文献１の技術に用いられているＣＭＬ差動バッファ部等のＣＭＬ型の差動増幅回路は、回路から発生するノイズが小さく、かつ、外部から入力される同相ノイズを除去する能力に優れ、高速動作が可能であることから、超高速の分周回路や高速信号伝送用ドライバに使用されることがある。これらの用途では、各種のデューティ比の差動信号を伝送する場合がある。

【0005】

図７（ａ）に示す例では、２分周回路が正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮからなる差動信号の２分周を行って、周波数が１／２の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮを出力している。このような場合、２分周回路の出力振幅｜ＯＵＴＰ−ＯＵＴＮ｜の大小に拘わらず、ＯＵＴＰ＞ＯＵＴＮである期間Ａと、ＯＵＴＰ＜ＯＵＴＮである期間Ｂが同じになり、２分周回路の出力信号のデューティ比は５０％になる。

【0006】

これに対し、図７（ｂ）に示す例では、３分周回路が正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮからなる差動信号の３分周を行って、周波数が１／３の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮを出力している。このような場合、次の問題が発生する。まず、３分周回路は正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮからなる差動信号の３分周を行っているのであるから、本来ならば図７（ｂ）上段に示すように、ＯＵＴＰ＞ＯＵＴＮである期間Ａの長さと、ＯＵＴＰ＜ＯＵＴＮである期間Ｂの長さとの比が１：２である正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが３分周回路から出力されるべきである。ところが、図７（ｂ）下段に示すように直流レベルのバランスが崩れ、期間Ａの出力振幅｜ＯＵＴＰ−ＯＵＴＮ｜が小さく、逆に期間Ｂの出力振幅｜ＯＵＴＰ−ＯＵＴＮ｜が大きく、直流バランスが崩れ、期間ＡおよびＢの長さの比が１：２でない正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが３分周回路の出力段の差動増幅回路から出力されるのである。この問題は分周回路の分周比が３である場合に顕著に現れる。

【0007】

以下、図８を参照し、この問題についてさらに詳細に説明する。
図８（ａ）に示す例では、差動増幅回路に与えられる正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに関して、ＩＮＰ＞ＩＮＮである期間Ａ内の差動振幅|ＩＮＰ−ＩＮＮ|と、ＩＮＰ＜ＩＮＮである期間Ｂ内の差動振幅|ＩＮＰ−ＩＮＮ|とがほぼ等しい。このような場合、正相入力信号ＩＮＰの直流レベル（平均レベル）と逆相入力信号ＩＮＮの直流レベルとの間に大きな差がないので、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対する歪の少ない正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが差動増幅回路から得られる。

【0008】

しかし、図８（ｂ）に例示するように、ＩＮＰ＞ＩＮＮである期間Ａ内の差動振幅|ＩＮＰ−ＩＮＮ|がＩＮＰ＜ＩＮＮである期間Ｂ内の差動振幅|ＩＮＰ−ＩＮＮ|に比べて顕著に小さい場合、正相入力信号ＩＮＰの直流レベル（平均レベル）と逆相入力信号ＩＮＮの直流レベルとの間に大きな差がある。このため、直流レベルが大きく隔たった正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが差動増幅回路から得られる。そして、最悪の場合、図８（ｂ）に例示するように、互いにクロスせず、差動信号として機能しない正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが差動増幅回路から得られるのである。これが差動信号の消失の問題である。

【0009】

上述した分周回路の例では、３分周回路の出力段の差動増幅回路に入力される差動信号に直流バランスの崩れが発生することにより、図７（ｂ）下段に示すような不適切な正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが出力されることとなる。

【0010】

このような問題を回避するためには、伝送対象である差動信号を５０％以外のデューティ比をも含む任意のデューティ比に調整する手段が必要である。

【0011】

しかしながら、特許文献１に開示のデューティ補正付きレベル変換回路は、出力信号のデューティ比を５０％にしか調整することができず、上述した問題を解決する手段となり得ない。

【0012】

本発明は、以上説明した事情に鑑みてなされたものであり、入力信号のデューティ比を５０％以外のデューティ比を含む任意のデューティ比に調整して出力することができるデューティ比調整回路を提供することを目的とする。

【課題を解決するための手段】

【0013】

この発明は、正相入力信号および逆相入力信号を差動増幅して正相出力信号および逆相出力信号を出力するドライバ回路と、正相出力信号が第１のレベルである間、第１の電流を積分して第１の積分電圧を出力し、逆相出力信号が第１のレベルである間、第２の電流を積分して第２の積分電圧を出力する積分演算部と、目標デューティ比に応じて第１の電流および第２の電流を切り換えるデューティ比設定手段と、第１の積分電圧と第２の積分電圧との差分に応じて逆相出力信号に対する正相出力信号の出力オフセット電圧を補正するオフセット補正部とを具備することを特徴とするデューティ比調整回路を提供する。

【0014】

この発明によれば、目標デューティ比に応じてデューティ比設定手段が第１の電流および第２の電流を切り換え、この切り換えにより積分演算部が第１の電流の積分である第１の積分電圧と第２の電流の積分である第２の積分電圧とを出力し、オフセット補正部が第１の積分電圧と第２の積分電圧の差分に応じて出力オフセット電圧を補正する。この補正により、ドライバ回路が出力する正相出力信号および逆相出力信号のデューティ比を所望の値に近づけることができる。

【0015】

より好ましい態様においては、積分演算部は、第１のキャパシタと、第１の可変抵抗と、第２のキャパシタと、第２の可変抵抗とを具備し、正相出力信号が第１のレベルである間、第１の可変抵抗を介した第１の電流により第１のキャパシタの充電を行わせ、逆相出力信号が第１のレベルである間、第２の可変抵抗を介した第２の電流により第２のキャパシタの充電を行わせ、第１のキャパシタの充電電圧および第２のキャパシタの充電電圧を第１の積分電圧および第２の積分電圧として出力するものであり、デューティ比設定手段は、目標デューティ比に応じて第１の可変抵抗および第２の可変抵抗の各抵抗値を切り換える。

【0016】

この態様によれば、第１の可変抵抗および第２の可変抵抗の各抵抗値を切り換えることで、正相出力信号および逆相出力信号のデューティ比を所望の値に近づけることができる。

【0017】

より好ましい態様においては、正相入力信号および逆相入力信号のデューティ比に応じて第１の電流および第２の電流を補正する積分補正部を具備する。

【0018】

この態様によれば、積分補正部がオフセット補正部の過剰な出力オフセット電圧の補正を緩和する。そのため、正相出力信号および逆相出力信号のデューティ比を所望の値により近づけることができる。

【0019】

より好ましい態様においては、積分演算部は、第１の電流の経路に介挿された第１のトランジスタと第２の電流の経路に介挿された第２のトランジスタとを具備し、積分補正部は、第１および第２のトランジスタに供給する各ゲート電圧を制御することにより第１の電流および第２の電流を補正する。

【0020】

この態様によれば、積分演算部の第１のトランジスタと第２のトランジスタにより、正相出力信号および逆相出力信号のデューティ比を所望の値に近づけることができる。

【0021】

より好ましい態様においては、積分補正部は、正相入力信号が第２のレベルである期間に応じたゲート電圧を第１のトランジスタに供給し、逆相入力信号が第２のレベルである期間に応じたゲート電圧を第２のトランジスタに供給する。

【0022】

この態様によれば、正相出力信号および逆相出力信号のデューティ比を所望の値に近づけることができる。

【図面の簡単な説明】

【0023】

【図1】この発明の一実施形態であるデューティ比調整回路１００の構成を示す回路図である。

【図2】同デューティ比調整回路１００の各部の波形を示すタイムチャートである。

【図3】デューティ比が３０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。

【図4】デューティ比が５０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。

【図5】デューティ比が２０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。

【図6】シミュレーション結果をまとめたグラフである。

【図7】分周回路における正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形の分周比に対する依存性を示す図である。

【図8】差動増幅回路における正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形のデューティ比に対する依存性を示す図である。

【発明を実施するための形態】

【0024】

以下、図面を参照し、この発明の実施形態について説明する。

【0025】

（Ａ：構成）
図１は、この発明の一実施形態であるデューティ比調整回路１００の構成を示す回路図である。デューティ比調整回路１００は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比を指定された目標デューティ比に調整し、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮとして出力する回路である。図１に示すように、デューティ比調整回路１００は、ドライバ回路１、直流電圧オフセット補正部２、積分演算部３および積分補正部４を有する。

【0026】

ドライバ回路１は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮを差動増幅して正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮを出力する。直流電圧オフセット補正部２は、ドライバ回路１において正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮが一致している場合における正相出力信号ＯＵＴＰの逆相出力信号ＯＵＴＮに対する出力オフセット電圧ＶＯＦＦＳＥＴを補正する回路である。積分演算部３は、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）である期間、第１の電流Ｉ３７の積分を行って、その積分値である第１の積分電圧Ｖ３７を出力し、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である期間、第２の電流Ｉ３８の積分を行って、その積分値である第２の積分電圧Ｖ３８を出力する回路である。上述した直流電圧オフセット補正部２は、この第１の積分電圧Ｖ３７および第２の積分電圧Ｖ３８の大小関係に応じて、ドライバ回路１に発生させる出力オフセット電圧ＶＯＦＦＳＥＴを制御する。積分補正部４は、正相入力信号ＩＮＰと逆相入力信号ＩＮＮのデューティ比に応じて、積分演算部３の第１の電流Ｉ３７および第２の電流Ｉ３８を補正する。

【0027】

ドライバ回路１は、ＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属酸化膜半導体型の電界効果トランジスタであり、以下、単にトランジスタという）１１および１２と、抵抗１３および１４と、電流値Ｉ１の定電流源１５とからなる差動増幅器である。ここで、Ｎチャネルトランジスタ１１および１２は、ソース同士が接続されており、定電流源１５はこのソース同士の接続点と低電位電源ＶＳＳとの間に介挿されている。また、抵抗１３はＮチャネルトランジスタ１１のドレインと高電位電源ＶＤＤとの間に介挿され、抵抗１４はＮチャネルトランジスタ１２のドレインと高電位電源ＶＤＤとの間に介挿されている。Ｎチャネルトランジスタ１１のゲートには正相入力信号ＩＮＰが、Ｎチャネルトランジスタ１２のゲートには逆相入力信号ＩＮＮが入力される。そして、Ｎチャネルトランジスタ１１のドレインは逆相出力信号ＯＵＴＮの出力ノードとなっており、Ｎチャネルトランジスタ１２のドレインは正相出力信号ＯＵＴＰの出力ノードとなっている。

【0028】

直流電圧オフセット補正部２は、Ｎチャネルトランジスタ２１および２２と、これらのトランジスタのソース同士の接続点と低電位電源ＶＳＳとの間に介挿された電流値Ｉ２の定電流源２３とにより構成されている。ここで、Ｎチャネルトランジスタ２１のドレインは、ドライバ回路１のＮチャネルトランジスタ１１のドレインおよび抵抗１３の接続点に接続されており、Ｎチャネルトランジスタ２２のドレインは、ドライバ回路１のＮチャネルトランジスタ１２のドレインおよび抵抗１４の接続点に接続されている。また、Ｎチャネルトランジスタ２２のゲートには積分演算部３から第１の積分電圧Ｖ３７が与えられ、Ｎチャネルトランジスタ２１のゲートには積分演算部３から第２の積分電圧Ｖ３８が与えられる。

【0029】

積分演算部３は、Ｎチャネルトランジスタ３１および３２と、Ｐチャネルトランジスタ３３および３４と、可変抵抗３５および３６と、キャパシタ３７および３８と、電流値がＩ３の定電流源３９と、抵抗調整部３０とを有する。ここで、Ｎチャネルトランジスタ３１および３２は、ソース同士が接続されており、このソース同士の接続点と低電位電源ＶＳＳの間に電流値Ｉ３の定電流源３９が介挿されている。Ｎチャネルトランジスタ３１のゲートには逆相出力信号ＯＵＴＮが与えられ、Ｎチャネルトランジシタ３２のゲートには正相出力信号ＯＵＴＰが与えられる。Ｎチャネルトランジスタ３１のドレインはＰチャネルトランジスタ３３のドレインに接続され、Ｎチャネルトランジスタ３２のドレインはＰチャネルトランジスタ３４のドレインに接続されている。そして、Ｐチャネルトランジスタ３３のソースと高電位電源ＶＤＤとの間には可変抵抗３５が介挿されている。この可変抵抗３５は、上述した第１の電流Ｉ３７を調整するための手段である。また、Ｐチャネルトランジスタ３４のソースと高電位電源ＶＤＤとの間には可変抵抗３６が介挿されている。この可変抵抗３６は、上述した第２の電流Ｉ３８を調整するための手段である。

【0030】

ここで、Ｐチャネルトランジスタ３３のゲートには積分補正部４から積分補正電圧Ｖ４５が与えられ、Ｐチャネルトランジスタ３４のゲートには積分補正部４から積分補正電圧Ｖ４６が与えられる。そして、Ｎチャネルトランジスタ３１およびＰチャネルトランジスタ３３のドレイン同士の接続点と低電位電源ＶＳＳとの間には、第１の電流Ｉ３７を積分するための第１のキャパシタ３７が介挿され、Ｎチャネルトランジスタ３２およびＰチャネルトランジスタ３４のドレイン同士の接続点と低電位電源ＶＳＳとの間には、第２の電流Ｉ３８を積分するための第２のキャパシタ３８が介挿されている。上述したように、Ｎチャネルトランジスタ３１は、逆相出力信号ＯＵＴＮがゲートに与えられるので、この逆相出力信号ＯＵＴＮが第２のレベル（本実施形態では、Ｌレベル）、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）である間、ＯＦＦとなる。従って、第１のキャパシタ３７は、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）である間の第１の電流Ｉ３７の積分を行う。また、Ｎチャネルトランジスタ３２は、正相出力信号ＯＵＴＰがゲートに与えられるので、この正相出力信号ＯＵＴＰが第２のレベル（本実施形態では、Ｌレベル）、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である間、ＯＦＦとなる。従って、第２のキャパシタ３８は、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である間の第２の電流Ｉ３８の積分を行う。これらのキャパシタ３７および３８の各充電電圧は、上述した第１および第２の積分電圧Ｖ３７およびＶ３８として直流電圧オフセット補正部２に供給される。

【0031】

抵抗調整部３０は、可変抵抗３５および３６の各抵抗値を調整することにより、第１の電流Ｉ３７および第２の電流Ｉ３８を調整する手段である。本実施形態では、可変抵抗３５および３６の抵抗値を調整することにより正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を所望のデューティ比に制御する。具体的には、本実施形態では、例えばシミュレーションにより、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比をＤＲ１とするための可変抵抗３５の抵抗値Ｒ３５＿１と可変抵抗３６の抵抗値Ｒ３６＿１、デューティ比をＤＲ２とする可変抵抗３５の抵抗値Ｒ３５＿２と可変抵抗３６の抵抗値Ｒ３６＿２、…、デューティ比をＤＲＮとする可変抵抗３５の抵抗値Ｒ３５＿Ｎと可変抵抗３６の抵抗値Ｒ３６＿Ｎ、という具合に、所望のデューティ比を実現するための各可変抵抗の抵抗値の組が求められている。そして、可変抵抗３５は、抵抗値Ｒ３５＿１、Ｒ３５＿２、…、Ｒ３５＿Ｎのうち所望のものへ切り換えが可能であり、可変抵抗３６は、抵抗値Ｒ３６＿１、Ｒ３６＿２、…、Ｒ３６＿Ｎのうち所望のものへ切り換えが可能な構成となっている。抵抗調整部３０は、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの目標デューティ比を指定するデューティ比指定信号を外部から受け取り、このデューティ比指定信号が示す目標デューティ比に対応した抵抗値に可変抵抗３５および３６の抵抗値を切り換える。

【0032】

積分補正部４は、Ｐチャネルトランジスタ４１および４２と、抵抗４３および４４と、キャパシタ４５および４６と、電流値Ｉ４の定電流源４７とを有する。ここで、Ｐチャネルトランジスタ４１および４２は、ソース同士が接続されており、このソース同士の接続点と高電位電源ＶＤＤとの間に定電流源４７が介挿されている。Ｐチャネルトランジスタ４１のゲートには正相入力信号ＩＮＰが与えられ、Ｐチャネルトランジスタ４２のゲートには逆相入力信号ＩＮＮが与えられる。そして、Ｐチャネルトランジスタ４１のドレインと低電位電源ＶＳＳとの間には抵抗４３およびキャパシタ４５が並列に介挿され、Ｐチャネルトランジスタ４２のドレインと低電位電源ＶＳＳとの間には抵抗４４およびキャパシタ４６が並列に介挿されている。これらのキャパシタ４５および４６の各充電電圧は、上述した積分補正電圧Ｖ４５およびＶ４６として積分演算部３に供給される。
以上が、デューティ比調整回路１００の構成である。

【0033】

（Ｂ：動作）
次に、デューティ比調整回路１００の動作について説明する。なお、以下では簡単のため、Ｎチャネルトランジスタ１１および１２の電気的特性は互いに等しく、Ｎチャネルトランジスタ２１および２２の電気的特性も互いに等しいものとする。図２は、デューティ比調整回路１００の各部の波形を示すタイムチャートである。図２（ａ）は、デューティ比が５０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの波形を示しており、図２（ｂ）〜（ｄ）は、直流電圧オフセット補正部２のＮチャネルトランジスタ２１および２２のドレイン電流Ｉ２１およびＩ２２を各種変化させた場合の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形の変化の様子を示している。

【0034】

第１の積分電圧Ｖ３７および第２の積分電圧Ｖ３８が等しい状態では、ドライバ回路１のＮチャネルトランジスタ１１のドレインおよび抵抗１３の接続点から直流電圧オフセット補正部２のＮチャネルトランジスタ２１のドレインに流れる電流Ｉ２１と、ドライバ回路１のＮチャネルトランジスタ１２のドレインおよび抵抗１４の接続点から直流電圧オフセット補正部２のＮチャネルトランジスタ２２のドレインに流れる電流Ｉ２２が等しくなる。この場合、ドライバ回路１では、逆相出力信号ＯＵＴＮに対する正相出力信号ＯＵＴＰの出力オフセット電圧ＶＯＦＦＳＥＴが０となり、図２（ｂ）に示すように、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮが互いにクロスするのに応じて正相出力信号ＯＵＴＰと逆相出力信号ＯＵＴＮが互いにクロスする。従って、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％である場合には正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は５０％となる。

【0035】

これに対し、第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも大きい状態では、電流Ｉ２１よりも電流Ｉ２２が大きくなる。この場合、ドライバ回路１では、逆相出力信号ＯＵＴＮに対する正相出力信号ＯＵＴＰの出力オフセット電圧ＶＯＦＦＳＥＴが負の電圧値となり、図２（ｃ）に示すように、正相入力信号ＩＮＰが第１のレベル（本実施形態では、Ｈレベル）、逆相入力信号ＩＮＮが第２のレベル（本実施形態では、Ｌレベル）である期間よりも、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）、逆相出力信号ＯＵＴＮが第２のレベル（本実施形態では、Ｌレベル）である期間が短くなる。また、正相入力信号ＩＮＰが第２のレベル（本実施形態では、Ｌレベル）、逆相入力信号ＩＮＮが第１のレベル（本実施形態では、Ｈレベル）である期間よりも、正相出力信号ＯＵＴＰが第２のレベル（本実施形態では、Ｌレベル）、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である期間が長くなる。このように第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも大きい状態では、直流電圧オフセット補正部２により、正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＮのデューティ比を正相入力信号ＩＮＰ、逆相入力信号ＩＮＮのデューティ比よりも小さくする制御が行われる。

【0036】

また、第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも小さい状態では、電流Ｉ２１が電流Ｉ２２よりも大きくなる。この場合、ドライバ回路１では、逆相出力信号ＯＵＴＮに対する正相出力信号ＯＵＴＰの出力オフセット電圧ＶＯＦＦＳＥＴが正の電圧値となり、図２（ｄ）に示すように、正相入力信号ＩＮＰが第１のレベル（本実施形態では、Ｈレベル）、逆相入力信号ＩＮＮが第２のレベル（本実施形態では、Ｌレベル）である期間よりも、正相出力信号ＯＵＴＰが第１のレベル（本実施形態では、Ｈレベル）、逆相出力信号ＯＵＴＮが第２のレベル（本実施形態では、Ｌレベル）である期間が長くなる。また、正相入力信号ＩＮＰが第２のレベル（本実施形態では、Ｌレベル）、逆相入力信号ＩＮＮが第１のレベル（本実施形態では、Ｈレベル）である期間よりも、正相出力信号ＯＵＴＰが第２のレベル（本実施形態では、Ｌレベル）、逆相出力信号ＯＵＴＮが第１のレベル（本実施形態では、Ｈレベル）である期間が短くなる。このように第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも小さい状態では、直流電圧オフセット補正部２により、正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＮのデューティ比を正相入力信号ＩＮＰ、逆相入力信号ＩＮＮのデューティ比よりも大きくする制御が行われる。
以上が直流電圧オフセット補正部２により行われるドライバ回路１のデューティ比の制御である。

【0037】

次に図２（ｃ）および（ｃ１）〜（ｃ５）を参照し、積分演算部３の積分動作と直流電圧オフセット補正部２によるドライバ回路１のデューティ比の制御との関係について説明する。図２（ｃ１）に示す例では、可変抵抗３５の抵抗値が可変抵抗３６の抵抗値よりも小さく、可変抵抗３５に流れる電流Ｉ３５は可変抵抗３６に流れる電流Ｉ３６よりも大きい。そして、図２（ｃ２）に示す例では、図２（ｃ）に示すように、デューティ比が５０％よりも小さい正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮが出力され、積分演算部３のＮチャネルトランジスタ３１および３２のゲートに逆相出力信号ＯＵＴＮおよび正相出力信号ＯＵＴＰが各々与えられている。そして、図２（ｃ３）に示すように、ＯＵＴＰ＞ＯＵＴＮである期間は、第１の電流Ｉ３７＝Ｉ３５の積分が第１のキャパシタ３７により行われ、ＯＵＴＰ＜ＯＵＴＮである期間、第２の電流Ｉ３８＝Ｉ３６の積分が第２のキャパシタ３８により行われる。ここで、キャパシタ３７および３８とこれらのキャパシタに接続された抵抗（例えば可変抵抗３５、３６）の時定数は十分に大きい。このため、第１のキャパシタ３７の充電電圧である第１の積分電圧Ｖ３７は、ＯＵＴＰ＞ＯＵＴＮである期間の時間密度（すなわち、デューティ比）と第１の電流Ｉ３７＝Ｉ３５の積に比例した直流電圧となる。また、第２のキャパシタ３８の充電電圧である第２の積分電圧Ｖ３８は、ＯＵＴＰ＜ＯＵＴＮである期間の時間密度（すなわち、１−デューティ比）と第２の電流Ｉ３８＝Ｉ３６の積に比例した直流電圧となる。図２（ｃ４）に示す例では、第１の積分電圧Ｖ３７が第２の積分電圧Ｖ３８よりも大きくなっている。このため、図２（ｃ５）に示すように、直流電圧オフセット補正部２では、Ｎチャネルトランジスタ２２のドレイン電流Ｉ２２がＮチャネルトランジスタ２１のドレイン電流Ｉ２１よりも大きくなる。

【0038】

Ｎチャネルトランジスタ２２のドレイン電流Ｉ２２がＮチャネルトランジスタ２１のドレイン電流Ｉ２１よりも大きい場合、既に説明したように、ドライバ回路１の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を現状よりも小さくする制御が行われる。この制御によりＯＵＴＰ＞ＯＵＴＮである期間が短くなり、ＯＵＴＰ＜ＯＵＴＮである期間が長くなると、第１の積分電圧Ｖ３７が低下し、第２の積分電圧Ｖ３８が上昇する。

【0039】

このような制御が繰り返される結果、第１の積分電圧Ｖ３７と第２の積分電圧Ｖ３８との差が次第に小さくなり、ドライバ回路１の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は、第１の電流Ｉ３７＝Ｉ３５と第２の電流Ｉ３８＝Ｉ３６の比に依存した値に収束する。具体的には、第１の電流Ｉ３７を大きくし、第２の電流Ｉ３８を小さくする程、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を小さくすることが可能である。

【0040】

以上、第１の電流Ｉ３７が第２の電流Ｉ３８よりも大きく、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を５０％以下の値に調整する場合の動作を例に説明したが、第１の電流Ｉ３７が第２の電流Ｉ３８よりも小さく、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を５０％以上の値に調整する場合の動作（図２（ｄ）参照）も同様である。この場合、第１の電流Ｉ３７を小さくし、第２の電流Ｉ３８を大きくする程、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を大きくすることが可能である。

【0041】

ところで、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの目標デューティ比が５０％よりも小さく、かつ、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比も５０％よりも小さいような場合、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％の場合と同様なデューティ比の補正を行うと過剰な補正になる。また、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの目標デューティ比が５０％よりも大きく、かつ、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比も５０％よりも大きいような場合も、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％の場合と同様なデューティ比の補正を行うと過剰な補正になる。そこで、積分補正部４は、このような過剰なデューティ比補正を緩和するため、正相入力信号ＩＮＰと逆相入力信号ＩＮＮのデューティ比に応じて積分演算部３の第１の電流Ｉ３７および第２の電流Ｉ３８の補正を行う。

【0042】

さらに詳述すると、積分補正部４では、正相入力信号ＩＮＰが第２のレベル（この例ではＬレベル）である期間、Ｐチャネルトランジスタ４１がＯＮとなり、キャパシタ４５により定電流源４７の電流Ｉ４の積分が行われる。また、積分補正部４では、逆相入力信号ＩＮＮが第２のレベル（この例ではＬレベル）である期間、Ｐチャネルトランジスタ４２がＯＮとなり、キャパシタ４６により定電流源４７の電流Ｉ４の積分が行われる。ここで、キャパシタ４５および４６とこれらのキャパシタに接続された抵抗（例えば抵抗４３、４４）の時定数は十分に大きい。このため、キャパシタ４５の充電電圧である積分補正電圧Ｖ４５は、正相入力信号ＩＮＰが第２のレベルである期間の時間密度（すなわち、１−デューティ比）に比例した直流電圧となる。また、キャパシタ４６の充電電圧である積分補正電圧Ｖ４６は、逆相入力信号ＩＮＮが第２のレベルである期間の時間密度（すなわち、デューティ比）に比例した直流電圧となる。

【0043】

正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％よりも小さい場合、積分補正電圧Ｖ４５が積分補正電圧Ｖ４６よりも高くなる。この場合、積分演算部３では、Ｐチャネルトランジスタ３３のＯＮ抵抗がＰチャネルトランジスタ３４のＯＮ抵抗よりも高くなる。この結果、第２の電流Ｉ３８よりも第１の電流Ｉ３７の方がより抑制され、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を小さくする補正が過剰に行われることが防止される。

【0044】

また、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比が５０％よりも大きい場合、積分補正電圧Ｖ４６が積分補正電圧Ｖ４５よりも高くなる。この場合、積分演算部３では、Ｐチャネルトランジスタ３４のＯＮ抵抗がＰチャネルトランジスタ３３のＯＮ抵抗よりも高くなる。この結果、第１の電流Ｉ３７よりも第２の電流Ｉ３８の方がより抑制され、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を大きくする補正が過剰に行われることが防止される。

【0045】

以上のように、本実施形態によるデューティ比調整回路１００では、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を５０％以外も含めた任意の目標デューティ比に調整することができる。

【0046】

（Ｃ：シミュレーション）
本出願人は、デューティ比調整回路１００の効果をシミュレーションにより確認した。正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比が３０％となるように指定したデューティ比調整回路１００の動作と、デューティ比調整回路１００から直流電圧オフセット補正部２、積分演算部３および積分補正部４を取り除いた回路（以下、通常の差動増幅回路と呼ぶ）の動作とを、周波数を１０ＧＨｚとしたシミュレーションにより比較した。このシミュレーションでは、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮとして矩形波を用いた。

【0047】

図３は、デューティ比が３０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。図３（ａ）は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの波形を示しており、図３（ｂ）は、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示しており、図３（ｃ）は、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示している。デューティ比調整回路１００の目標デューティ比は３０％である。図３（ｂ）に示すように、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は３０％となった。また、図３（ｃ）に示すように、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は２９．２％となった。このようにデューティ比調整回路１００と通常の差動増幅回路とのデューティ比に大きな差は見られない。

【0048】

図４は、デューティ比が５０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。図４（ａ）は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの波形を示しており、図４（ｂ）は、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示しており、図４（ｃ）は、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示している。デューティ比調整回路１００の目標デューティ比は３０％である。図４（ｂ）に示すように、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は３５．６％となった。また、図３（ｃ）に示すように、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は５０％となった。このようにデューティ比調整回路１００と通常の差動増幅回路とのデューティ比に大きな差が見られる。通常の差動増幅回路の正相出力信号ＯＵＴＰおよび正相入力信号ＯＵＴＮのデューティ比は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比とほぼ一致する。デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は、目標デューティ比とほぼ一致する。

【0049】

図５は、デューティ比が２０％の正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮに対するデューティ比調整回路１００と通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮをシミュレーションした結果を示すタイムチャートである。図５（ａ）は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮの波形を示しており、図５（ｂ）は、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示しており、図５（ｃ）は、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮの波形を示している。デューティ比調整回路１００の目標デューティ比は３０％である。図５（ｂ）に示すように、デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は２６．３％となった。また、図５（ｃ）に示すように、通常の差動増幅回路の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は１７．５％となった。このようにデューティ比調整回路１００と通常の差動増幅回路とのデューティ比に大きな差が見られる。通常の差動増幅回路の正相出力信号ＯＵＴＰおよび正相入力信号ＯＵＴＮのデューティ比は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比とほぼ一致する。デューティ比調整回路１００の正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比は、目標デューティ比とほぼ一致する。

【0050】

図６は、上記のシミュレーション結果をまとめたグラフである。図６の横軸は、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比を示した入力デューティ比であり、縦軸は、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を示した出力デューティ比である。図６に示すように、通常の差動増幅回路では、入力デューティ比を様々な値に変化させると出力デューティ比も同様に変化する。一方、デューティ比調整回路では、入力デューティ比を様々な値に変化させても、出力デューティ比は目標デューティ比となる。以上のように、本実施形態によるデューティ比調整回路１００では、正相入力信号ＩＮＰおよび逆相入力信号ＩＮＮのデューティ比に拘わらず、正相出力信号ＯＵＴＰおよび逆相出力信号ＯＵＴＮのデューティ比を５０％以外も含めた任意の目標デューティ比に調整することができる。

【0051】

以上、この発明の一実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば次の通りである。
（１）上記実施形態では、積分演算部３におけるＮチャネルトランジスタ３１および３２のソースを共通の定電流源に接続したが、別個の定電流源に接続してもよい。
（２）上記実施形態では、積分補正部４におけるＰチャネルトランジスタ４１および４２のソースを共通の定電流源に接続したが、別個の定電流源に接続してもよい。
（３）上記実施形態におけるＰチャネルトランジスタをＮチャネルトランジスタとし、ＮチャネルトランジスタをＰチャネルトランジスタとし、高電位電源ＶＤＤと低電位電源ＶＳＳを相互に置き換えてもよい。
（４）上記実施形態では、トランジスタとしてＭＯＳＦＥＴを用いたが、バイポーラトランジスタを用いてもよい。

【符号の説明】

【0052】

１……ドライバ回路、２……直流電圧オフセット補正部、３……積分演算部、４……積分補正部、１１，１２，２１，２２，３１，３２……Ｎチャネルトランジスタ、１３，１４，４３，４４……抵抗、１５，２３，３９，４７……定電流電源、３０……抵抗調整部、３５，３６……可変抵抗、３３，３４，４１，４２……Ｐチャネルトランジスタ、３７，３８，４５，４６……キャパシタ、１００……デューティ比調整回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】