特許 6704071 保護されていないハードウェアレジスタへの秘密データの安全なローディング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6704071

(24)【登録日】2020年5月13日

(45)【発行日】2020年6月3日

(54)【発明の名称】保護されていないハードウェアレジスタへの秘密データの安全なローディング

(51)【国際特許分類】

   G06F 21/55 20130101AFI20200525BHJP

   H04L 9/10 20060101ALI20200525BHJP

   G06F 21/72 20130101ALI20200525BHJP

【ＦＩ】

   G06F21/55 360

   H04L9/00 621A

   G06F21/72

【請求項の数】5

【全頁数】9

(21)【出願番号】特願2018-568759(P2018-568759)

(86)(22)【出願日】2017年6月14日

(65)【公表番号】特表2019-519866(P2019-519866A)

(43)【公表日】2019年7月11日

(86)【国際出願番号】EP2017064494

(87)【国際公開番号】WO2018007113

(87)【国際公開日】20180111

【審査請求日】2019年2月27日

(31)【優先権主張番号】16305841.5

(32)【優先日】2016年7月4日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】519271263

【氏名又は名称】タレス・ディス・フランス・エス・ア

(74)【代理人】

【識別番号】110001173

【氏名又は名称】特許業務法人川口國際特許事務所

(72)【発明者】

【氏名】ユー，ニコラス・シン・ロン

(72)【発明者】

【氏名】サイド，アヌス・ビン・ハリド

(72)【発明者】

【氏名】アルカサバス，フアン・マノロ

【審査官】 宮司 卓佳

(56)【参考文献】

【文献】 国際公開第０３／０８１３９８（ＷＯ，Ａ１）

【文献】 特開２０１２−１９９９２２（ＪＰ，Ａ）

【文献】 特開２０００−１６５３７５（ＪＰ，Ａ）

【文献】 特表２０１２−５０６６５８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ ２１／５５

Ｇ０６Ｆ ２１／７２

Ｈ０４Ｌ ９／１０

(57)【特許請求の範囲】

【請求項1】

ハードウェア暗号動作をサポートするチップ（ＣＨ）上で、機密データ（Ｋ）を機密データハードウェアレジスタ（ＫＲ）のセットに安全にロードする方法であって、前記方法は、ソフトウェアの各実行時に、ソフトウェア命令によってモニタされる以下のステップ：
チップアーキテクチャにおいて、未使用のハードウェアレジスタと、機密データを取り扱わず、ロードされる時にチップ機能を妨害しない他の適切なハードウェアレジスタとをリストしている、事前定義されたリストにリストされた利用可能なハードウェアレジスタ（ＡＲ）のセット（ＡＲｓ）を選択するステップ（Ｐ１）、
機密データハードウェアレジスタ（ＫＲ）と、利用可能なハードウェアレジスタのセット（ＡＲｓ）内のハードウェアレジスタとのアドレスのインデクス可能レジスタリスト（ＲＬ）を確立するステップ（Ｐ２）、
ループにおいて、機密データ（Ｋ）の一部が書き込まれる機密データハードウェアレジスタ（ＫＲ）のおのおのにおける最後の書き込みを除いて、ランダムなデータを、ランダムな回数、ランダムな順序で、このレジスタリスト（ＲＬ）における各ハードウェアレジスタに書き込むステップ（Ｐ３）を備える、方法。

【請求項2】

他の暗号ハードウェアのキーレジスタをさらに選択するステップを備える、請求項１に記載の方法。

【請求項3】

書き込むステップ（Ｐ３）が、以下のステップ：
− インデクス可能レジスタリスト（ＲＬ）内の各ハードウェアレジスタにロード回数（ＦＷＣ）を関連付けるステップ（Ｔ１）、
− 関連付けられたロード回数（ＦＷＣ）と同じ回数、レジスタアドレスをリストするレジスタ書き込みシーケンス（ＲＷＳ）を確立するステップ（Ｔ２）、
− レジスタ書き込みシーケンス（ＲＷＳ）をシャッフルし（Ｔ３）、シャッフルされたレジスタ書き込みシーケンス（ＲＷＳｓ）における処理順序を決定するステップ、
− シャッフルされたレジスタ書き込みシーケンス（ＲＷＳｓ）における機密データレジスタ（ＫＲ）の最後の発生を識別するステップ、
− シャッフルされたレジスタ書き込みシーケンスにおけるアドレスのすべてのセットについて、各ハードウェアレジスタに、ランダムなデータを書き込むステップを備える、請求項１に記載の方法。

【請求項4】

請求項１または２の方法を実装するチップ（ＣＨ）。

【請求項5】

請求項１から３のいずれか一項に記載の方法を実装するための命令を有するコンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ハードウェア暗号動作をサポートするチップ上で、機密データハードウェアレジスタのセットに安全にロードする方法に関する。

【0002】

本発明はまた、前記方法を実装するチップと、本発明の方法を実装するための命令を有するコンピュータプログラム製品とに関する。

【背景技術】

【0003】

ハードウェア暗号動作をサポートするチップは、セキュリティ上重要なデータがハードウェアレジスタにロードされる必要がある。たとえば、ＡＥＳ暗号化は、ハードウェアレジスタへの、キーおよびデータのローディングが必要である。

【0004】

ハードウェア自体は、計算を保護するが、キーのローディングは、サイドチャネル攻撃を受けやすいため、ハードウェアレジスタへのキーのローディングは重要である。サイドチャネル攻撃は、チップによって漏洩されたサイド情報に基づいて仕掛けられるあらゆる攻撃である。サイドチャネル攻撃は、ブルートフォース、またはアルゴリズムにおける理論上の弱点ではなく、暗号システムの物理的な実装から得られる情報に基づくあらゆる攻撃である。たとえば、タイミング情報、電力消費量、電磁的漏洩、あるいは音さえもが、システムを破壊するために悪用される可能性がある追加の情報源を提供する可能性がある。

【0005】

自由にプログラムされ得る同一の実験デバイスにアクセスすることによって、同様の攻撃が仕掛けられ得る。これらの攻撃はテンプレート攻撃と呼ばれる。そのような攻撃のために、攻撃者は、攻撃されたカードからの１つのサイドチャネル曲線しか必要としない。

【0006】

安全なローディングを提供する特定のハードウェア対策がある。たとえば、クロックジッタは、可能なハードウェア対策のうちの１つである。クロックジッタとは、振幅が一定であるが、周期がオリジナルからわずかに変化する変動クロック信号を称し、これは、攻撃者によって推定される周期信号の周期性からのクロックの偏差を伴うことによって、サイドチャネル分析を困難にする。

【0007】

可能性のある別のハードウェア解決策は、マスクされたキーローディングを有することである。これは、セキュリティ上重要なデータが、ハードウェアにロードされる前にマスクされ、ハードウェアは、計算中にそのマスクを除去することを、意味する。

【0008】

しかし、これらの対策は、チップ製造者によってのみ実装され得、ソフトウェアによってのみ有効化／無効化され得る。

【0009】

したがって、特定のチップではキーのローディングは安全ではなく、何故なら、ハードウェアが、マスクされたキーローディング、すなわち、ハードウェアレジスタにロードされる前にマスクされたキーと、ハードウェア自体において除去されるマスク、またはクロックジッタ、すなわち、周期的信号からクロックの偏差の適用、もしくは、他のハードウェア対策の適用をサポートしないからである。これは、サイドチャネル攻撃によってキーが検索され得るというセキュリティ上の問題を引き起こす。

【0010】

したがって、さらなる代替的で有利な解決策が、当該技術分野において所望される。

【発明の概要】

【発明が解決しようとする課題】

【0011】

本発明は、従来技術の解決策の場合とは逆に、特定のハードウェア要件を含めることなく、機密データローディングを安全にすることを目的とする。

【課題を解決するための手段】

【0012】

本発明は、その最も広い意味において、ハードウェア暗号動作をサポートするチップ上で、機密データを機密データハードウェアレジスタのセットに安全にロードする方法として定義され、前記方法は、ソフトウェアの各実行時に、ソフトウェア命令によってモニタされる以下のステップを備える：
チップアーキテクチャにおいて、未使用のハードウェアレジスタと、機密データを取り扱わず、ロードされる時にチップ機能を妨害しない他の適切なハードウェアレジスタとをリストしている、事前定義されたリストにリストされた利用可能なハードウェアレジスタのセットを選択するステップ、
機密データハードウェアレジスタと、利用可能なハードウェアレジスタのセット内のハードウェアレジスタとのアドレスのインデクス可能レジスタリストを確立するステップ、
ループにおいて、機密データの一部が書き込まれる機密データハードウェアレジスタのおのおのにおける最後の書き込みを除いて、ランダムなデータを、ランダムな回数、ランダムな順序で、このレジスタリストにおける各ハードウェアレジスタに書き込むステップ。この発明はまた、機密レジスタへの書き込みが、２回以上のアクションを行うハードウェアチップにも適合し、少なくとも１つのアクションは、本発明の原理に従って実行される。

【0013】

本発明において提案される解決策は、純粋にソフトウェアであり、ハードウェア対策の有無に関わらず使用され得る。ハードウェア対策と併用されると、セキュリティが強化される。

【0014】

本発明を用いて、ランダムなデータの、ランダムな順序でのレジスタのローディングは、真のキー書き込みをスクランブルする。さらに、キー／機密データレジスタへのランダムなデータの書き込みは、ランダムなシーケンスによる順序と、レジスタ当たりのランダムな書き込み回数による期間との両方において、獲得される各サイドチャネル情報を異なるものにする。

【0015】

攻撃者は、真のキー／機密データが、真のキーレジスタに書き込まれたときを識別できず、これは、ＳＰＡ（Ｓｉｍｐｌｅ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）およびテンプレートのようなサイドチャネル攻撃を阻止するであろう。キーローディングのソフトウェアランダム化は、これらの攻撃に対する保護を提供する。

【0016】

本発明はソフトウェアベースの解決策であるので、スタンドアロンで使用され得、ハードウェア対策に加えて使用されるならば、セキュリティをよりさらに高めるであろう。

【0017】

本発明を実装するチップのサイドチャネル分析によって、サイドチャネル電力曲線は、キーの通常のロードと比較して、キーがロードされたときに多くのレジスタ書き込みを示すであろう。

【0018】

本発明では、ランダムおよび真のキーデータは、ＲＡＭからのものである。攻撃者が真のデータの正確なＲＡＭアドレスを知らない限り、攻撃者は、真のデータがいつアクセスされるかを知ることができない。また、最新のチップは、追加の保護を形成する暗号化されたアドレスバスを有する。

【0019】

有利な実施形態によれば、この方法は、他の暗号ハードウェアのキーレジスタをさらに選択するステップをさらに備えている。

【0020】

そのような他のレジスタを含めることは、置換を増加させる。したがって、ＤＥＳキーレジスタが選択され、ＡＥＳキーレジスタが書き込まれるループに追加され得る。ここでは、考慮される機能に依存して、リストが異なり得ることに注目されたい。特に、そのようなレジスタは、ＡＥＳキーレジスタ書き込みについてのみ利用可能なレジスタリストへ、追加され、その中から利用可能なレジスタのセットが選択され得る。

【0021】

有利な実施形態によれば、本発明の方法の書き込むステップは、以下のステップ：
− インデクス可能リスト内の各ハードウェアレジスタにロード回数を関連付けるステップ、
− 関連付けられたロード回数と同じ回数、レジスタアドレスをリストするレジスタ書き込みシーケンスを確立するステップ、
− レジスタ書き込みシーケンスをシャッフルし、シャッフルされたレジスタ書き込みシーケンスにおける処理順序を決定するステップ、
− シャッフルされたレジスタ書き込みシーケンスにおける機密データレジスタの最後の発生を識別するステップ、
− シャッフルされたレジスタ書き込みシーケンスにおけるアドレスのすべてのセットについて、各ハードウェアレジスタに、ランダムなデータを書き込むステップ
を備えることを備える。

【0022】

この実施形態は、実装が簡単であり、機密データの一部が書き込まれる機密データハードウェアレジスタのおのおのへの最後の書き込みを除いて、ランダムなデータで、ランダムな回数、ランダムな順序で、各ハードウェアレジスタの必要な書き込みを提供する。

【0023】

レジスタ書き込みシーケンスは、拡大されたインデクス可能レジスタリストに対応する。

【0024】

したがって、本発明による方法は、悪意のある攻撃の危険性を低減することを可能にする。少なくとも、攻撃は、悪意のある攻撃者が実行するのにより複雑である。

【0025】

本発明はまた、本発明の方法を実装するチップと、本発明の方法を実装するための命令を有するコンピュータプログラム製品とに関する。

【0026】

本発明では、ハードウェア挙動と、ハードウェアレジスタにロードされるデータの処理とは、従来技術のものとは異なり、データのオリジナルかつ特定の取扱いとして追跡および観察され得る。

【0027】

前述の目的および関連する目的を達成するために、１つまたは複数の実施形態は、以下で十分に説明され、特許請求の範囲で特に指摘される特徴を備える。

【0028】

以下の説明および添付の図面は、特定の例示的な態様を詳細に説明しており、実施形態の原理が適用され得る様々な手法のうちのいくつかを示しているにすぎない。他の利点および新規な特徴は、図面と併せて考慮すると以下の詳細説明から明らかになるであろうし、開示された実施形態はすべてのそのような態様およびそれらの均等物を含むことが意図される。

【図面の簡単な説明】

【0029】

【図1】本発明を実装するコンピュータプログラムを取得する方法のフローチャートを概略的に図示する図である。

【図2】本発明の方法のフローチャートを概略的に図示する図である。

【図3】本発明の方法の第３のステップの実施形態を概略的に例示する図である。

【図4】本発明の方法の実装を概略的に例示する図である。

【図5】本発明の方法のレジスタ書き込みシーケンスシャッフリングステップを概略的に例示する図である。

【発明を実施するための形態】

【0030】

本発明をより完全に理解するために、添付の図面を参照して本発明が詳細に説明される。詳細説明は、本発明の好適な実施形態として考慮されるものを例示し説明する。もちろん、本発明の趣旨から逸脱することなく、形態または詳細における様々な修正および変更が、容易になされ得ることが理解されるべきである。したがって、本発明は、本明細書に図示および説明された正確な形態および詳細に限定されず、また本明細書に開示され、以下に特許請求されるような本発明の全体よりも少ないいずれにも限定されないことが意図される。異なる図面において、同じ要素は同じ参照符号で示される。明確にするために、本発明の理解に有用であるそれらの要素およびステップのみが図面に図示され、説明される。

【0031】

ここではまず、所与の機能を有し、本発明の方法を実装するコンピュータプログラムの詳細について説明する。これは図１に例示される。第１のステップＳ１において、機密データＫを記憶するレジスタが、チップＣＨ上で識別される。これらはキーレジスタＫＲと呼ばれる。このステップは、本発明によるコンピュータプログラムの書き込み時に一度行われる。

【0032】

また、チップＣＨ上で利用可能なハードウェアレジスタＡＲのリストが、ステップＳ２において確立され、これは、書き込まれた場合、所望の機能に影響を及ぼさない。これらは未使用レジスタと呼ばれる。未使用レジスタは、チップアーキテクチャにしたがって、プログラムの機能の実装に対して未使用または機密ではないままであるレジスタを含む。

【0033】

そのような利用可能なハードウェアレジスタＡＲのリストは、本発明を実装するプログラムの書き込み時に一度行われる。

【0034】

その後、以下のステップを実行するために、ステップＳ３において、コンピュータプログラムＣＰが書き込まれる。

【0035】

図２は、本発明自体によるプログラムのステップを図示する。

【0036】

第１のステップＰ１において、利用可能なハードウェアレジスタのセットＡＲｓが選択される。たとえば、図３に図示されるように、６つの利用可能なハードウェアレジスタＡＲが選択される。第２のステップＰ２において、キーレジスタおよび選択されたハードウェアレジスタは、インデクスを介してアドレス指定可能な１つのアレイＲＬに配置される。図３の例では、コンピュータプログラムのこの実行中に使用されるべきレジスタをリストするレジスタリストＲＬにおいて、インデクス０および１は、キーレジスタＫＲに帰する一方、利用可能なレジスタは、２から７までインデクス付けされる。この例では、我々は、２つのキーレジスタと、６つの利用可能なレジスタを識別した。したがって、レジスタの総数は８である。

【0037】

レジスタのアドレスを入手するために、アレイレジスタリストＲＬが、インデクスｉによってアクセスされる。ここで、ＲＬ［０］は、０ｘ４００１０８８０（ＫＲ）を与える。ＲＬ［１］は、０ｘ４００１０８８４（ＫＲ）を与える。ＲＬ［２］は、０ｘ４００１０８８８（ＡＲ）を与える。ＲＬ［３］は、０ｘ４００１０８８Ｃ（ＡＲ）を与える。ＲＬ［４］は、０ｘ４００１０８９０（ＡＲ）を与える。ＲＬ［５］は、０ｘ４００１０８９４（ＡＲ）を与える。ＲＬ［６］は、０ｘ４００１０８９８（ＡＲ）を与える。ＲＬ［７］は、０ｘ４００１０８９Ｃ（ＡＲ）を与える。

【0038】

利用可能なハードウェアレジスタのセットの選択は、ソフトウェアの各実行時に有利には行われる。

【0039】

ステップＰ３は、有効なキーの一部が書き込まれるキーハードウェアレジスタのおのおのにおける最後の書き込みを除いて、各ハードウェアレジスタに、ランダムなデータを、ランダムな回数、ランダムな順序で書き込むループである。ループ内のすべての反復の後、ロードされるキーＬＤサブパーツが、キーレジスタにロードされた。

【0040】

図３は、本発明の第３のステップの実施形態を例示する。ステップＴ１において、レジスタリストＲＬにリストされた各レジスタについて、偽の書き込み数を格納するために、偽の書き込みカウンタＦＷＣのアレイが生成される。

【0041】

偽の書き込みカウンタは、レジスタ毎に要素を備え、最大の偽の書き込みによって制限された乱数で、各要素を初期化する。図示される例では、最大の偽の書き込みは、２である。したがって、ＦＷＣにおける各要素は、１または２の値を採り得る。本明細書において、偽の書き込みカウンタＦＷＣは、レジスタリストＲＬと同じインデクスに関連付けられていることが注目される。

【0042】

偽の書き込みカウンタＦＷＣの各要素は、ＲＬと同じインデクスを有することが保証されているので、ＦＷＣ［０］を２に初期化することは、ランダムなデータが、０ｘ４００１０８８０（ＫＲ）に２回書き込まれることを意味し、なぜなら、ＲＬ［０］にアクセスすることは、０ｘ４００１０８８０を与えるからである。以下は、ｉでインデクスされた場合のアレイＦＷＣ［ｉ］の説明である：

【0043】

ＦＷＣ［０］＝２は、０ｘ４００１０８８０（ＫＲ）に２回、ランダムなデータを書き込むことを意味する。ＦＷＣ［１］＝１は、０ｘ４００１０８８４（ＫＲ）に１回、ランダムなデータを書き込むことを意味する。ＦＷＣ［２］＝１は、０ｘ４００１０８８８（ＡＲ）に１回、ランダムなデータを書き込むことを意味する。ＦＷＣ［３］＝２は、０ｘ４００１０８８Ｃ（ＡＲ）に２回、ランダムなデータを書き込むことを意味する。ＦＷＣ［４］＝１は、０ｘ４００１０８９０（ＡＲ）に１回、ランダムなデータを書き込むことを意味する。ＦＷＣ［５］＝２は、０ｘ４００１０８９４（ＡＲ）に２回、ランダムなデータを書き込むことを意味する。ＦＷＣ［６］＝２は、０ｘ４００１０８９８（ＡＲ）に２回、ランダムなデータを書き込むことを意味する。ＦＷＣ［７］＝２は、０ｘ４００１０８９Ｃ（ＡＲ）に２回、ランダムなデータを書き込むことを意味する。

【0044】

次に、図４にさらに示されるステップＴ２において、偽の書き込みカウンタＦＷＣを使用して、レジスタリストＲＬ内のレジスタに対するルックアップインデクスで、ＲＷＳの各要素を初期化することによって、レジスタ書き込みシーケンスアレイＲＷＳが生成される。

【0045】

このアレイの最大サイズは、偽の書き込みの最大数足す１を乗じられたレジスタの総数である。

【0046】

図４に図示される例では、ＦＷＣ［０］は２であるので、レジスタ書き込みシーケンスＲＷＳの最初の３つの要素は０である。ＦＷＣ［１］は１であるので、次の２つの要素は１である。真のキーレジスタＫＲへの最後の書き込みが、真のキーＫの一部であることを保証するために、追加の書き込みが必要とされる。一般に、キー全体を、１つのレジスタに収めることはできない。したがって、各レジスタは、キー全体のチャンクを含んでいる。

【0047】

すべて０の最初の３つの要素は、ＲＬ［０］（０ｘ４００１０８８０−キーレジスタ）が３回、つまり偽のキーを用いて２回および真のキーを用いて１回書き込まれることを意味し、なぜなら、ＲＬ［０］は、真のキーレジスタアドレスであるからである。ＲＬ［ｉ］が、真のキーレジスタアドレスではない場合、すべての書き込みは、ランダムなデータとなる。

【0048】

ステップＴ３において、レジスタ書き込みシーケンスＲＷＳにおける要素のシャッフルが実行され、シャッフルレジスタ書き込みシーケンスＲＷＳｓが取得される。

【0049】

その後、ステップＴ４において、レジスタリストＲＬ内のすべてのレジスタにアクセスするために、および、偽および真のキーを、それらに書き込むために、レジスタ書き込みシーケンスＲＷＳｓ内の要素が使用される。レジスタにアクセスするための疑似コードは、以下の通りである：ｉ＝０から、偽の書き込みカウンタＦＷＣ［］内のすべての要素の総数まで、ＲＷＳｓ［］にわたってループを実行する。各要素ＲＷＳｓ［］について、ｊ＝ＲＷＳｓ［ｉ］が検索される。ランダムなデータが、レジスタＲＬ［ｊ］へ書き込まれる。真のキーレジスタＫＲへの最後の書き込みに対しては、真のキーが書き込まれ、それ以外の場合、すべての書き込みは、真のキーレジスタに対してもランダムなデータの書き込みである。ステップＴ４のループの終了時に、ロードされたキーＬＤが取得される。

【0050】

上記の詳細説明では、本発明が実現され得る特定の実施形態を、例示として図示する添付の図面に対する参照がなされる。これらの実施形態は、当業者が本発明を実現することを可能にするのに十分詳細に説明されている。したがって、上記の詳細説明は、限定的な意味で解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲によってのみ定義され、特許請求の範囲が権利を与えられる均等物の完全な範囲とともに、適切に解釈される。

【図1】

【図2】

【図3】

【図4】

【図5】