特許 6707039 変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6707039

(24)【登録日】2020年5月21日

(45)【発行日】2020年6月10日

(54)【発明の名称】変換回路

(51)【国際特許分類】

   H03M 1/50 20060101AFI20200601BHJP

   H03K 5/134 20140101ALI20200601BHJP

   H03K 3/354 20060101ALI20200601BHJP

【ＦＩ】

   H03M1/50

   H03K5/134

   H03K3/354 B

【請求項の数】5

【全頁数】16

(21)【出願番号】特願2017-17052(P2017-17052)

(22)【出願日】2017年2月1日

(65)【公開番号】特開2018-125737(P2018-125737A)

(43)【公開日】2018年8月9日

【審査請求日】2018年11月2日

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000110

【氏名又は名称】特許業務法人快友国際特許事務所

(72)【発明者】

【氏名】水野 健太朗

(72)【発明者】

【氏名】嶋田 英人

(72)【発明者】

【氏名】牧野 泰明

(72)【発明者】

【氏名】鶴原 貴男

(72)【発明者】

【氏名】長瀬 和義

【審査官】 及川 尚人

(56)【参考文献】

【文献】 特開２００４−０４８１８９（ＪＰ，Ａ）

【文献】 特開平０８−２６４７１８（ＪＰ，Ａ）

【文献】 特開２０１５−１９２３９７（ＪＰ，Ａ）

【文献】 特開平１０−２４０３７４（ＪＰ，Ａ）

【文献】 特開２００９−０９８０１９（ＪＰ，Ａ）

【文献】 特開２００９−２９０８５７（ＪＰ，Ａ）

【文献】 特開２００３−０６０４８９（ＪＰ，Ａ）

【文献】 特開２００８−３１２１８５（ＪＰ，Ａ）

【文献】 特開２０１４−２３５０５２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／５０

Ｈ０３Ｋ ３／３５４

Ｈ０３Ｋ ５／００−５／２６

(57)【特許請求の範囲】

【請求項1】

対象電圧をデジタル出力値に変換する変換回路であって、
第１クロック信号に基づいて前記対象電圧の大きさに依存した長さを有する依存時間をカウントし、そのカウント値を仮カウント値として出力する仮カウント値出力回路と、
前記第１クロック信号を分周して生成された第２クロック信号が前記仮カウント値と同数をカウントするのに要する時間の長さを有する再生パルス信号を生成する再生パルス信号生成回路と、
第３クロック信号を生成する第３クロック信号生成回路と、
前記第３クロック信号に基づいて前記再生パルス信号の長さをカウントし、そのカウント値を前記デジタル出力値として出力するデジタル信号出力回路と、を備えており、
前記仮カウント値出力回路は、
基準パルス信号を生成する基準パルス信号生成回路と、
前記対象電圧に依存して前記基準パルス信号を遅延させた遅延パルス信号を生成する遅延パルス信号生成回路を有する遅延回路と、を有しており、
前記遅延パルス信号の遅延時間が前記依存時間に相当しており、
前記遅延パルス信号生成回路は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有しており、
前記第３クロック信号生成回路は、ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有しており、
前記遅延パルス信号生成回路と前記第３クロック信号生成回路の各々の前記ＣＭＯＳインバータを構成する電界効果型トランジスタが、共通のチャネル長変調効果を有するように構成されている、変換回路。

【請求項2】

対象電圧をデジタル出力値に変換する変換回路であって、
第１クロック信号に基づいて前記対象電圧の大きさに依存した長さを有する依存時間をカウントし、そのカウント値を仮カウント値として出力する仮カウント値出力回路と、
前記第１クロック信号を分周して生成された第２クロック信号が前記仮カウント値と同数をカウントするのに要する時間の長さを有する再生パルス信号を生成する再生パルス信号生成回路と、
第３クロック信号を生成する第３クロック信号生成回路と、
前記第３クロック信号に基づいて前記再生パルス信号の長さをカウントし、そのカウント値を前記デジタル出力値として出力するデジタル信号出力回路と、を備えており、
前記仮カウント値出力回路は、
基準パルス信号を生成する基準パルス信号生成回路と、
前記対象電圧に依存して前記基準パルス信号を遅延させた遅延パルス信号を生成する遅延パルス信号生成回路を有する遅延回路と、を有しており、
前記遅延パルス信号の遅延時間が前記依存時間に相当しており、
前記遅延パルス信号生成回路は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有しており、
前記第３クロック信号生成回路は、ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有しており、
前記遅延パルス信号生成回路と前記第３クロック信号生成回路の各々の前記ＣＭＯＳインバータを構成する電界効果型トランジスタのゲート構造が、共通の形態を有するように構成されている、変換回路。

【請求項3】

前記対象電圧が、第１電圧と第２電圧の差電圧であり、
前記遅延回路の前記遅延パルス信号生成回路は、前記第１電圧に依存して前記基準パルス信号を遅延させた第１遅延パルス信号と前記第２電圧に依存して前記基準パルス信号を遅延させた第２遅延パルス信号を生成するように構成されており、
前記第１遅延パルス信号の遅延時間と前記第２遅延パルス信号の遅延時間の差分時間が前記依存時間に相当する、請求項１又は２に記載の変換回路。

【請求項4】

前記仮カウンタ値出力回路は、前記第１遅延パルス信号の遅延時間と前記第２遅延パルス信号の遅延時間の差に相当する長さを有する差分パルス信号を生成し、前記第１クロック信号に基づいて前記差分パルス信号の長さをカウントし、そのカウント値を前記仮カウント値として出力するように構成されている、請求項３に記載の変換回路。

【請求項5】

前記仮カウンタ値出力回路は、前記第１クロック信号に基づいて前記第１遅延パルス信号の遅延時間をカウントした第１カウント値と前記第１クロック信号に基づいて前記第２遅延パルス信号の遅延時間をカウントした第２カウント値の差分を前記仮カウント値として出力するように構成されている、請求項３に記載の変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書が開示する技術は、対象電圧をデジタル出力値に変換する変換回路に関する。

【背景技術】

【0002】

対象電圧の大きさに依存した長さを有する依存時間をカウントすることで、対象電圧をデジタル出力値に変換する変換回路が知られている。このような変換回路は、ＴＤＣ（Time to Digital Converter）回路とも称され、様々な回路で利用されており、例えば物理量センサの出力電圧をデジタル出力値に変換するために利用されている。このような変換回路では、対象電圧の大きさに依存した長さを有する依存時間をカウントするために、そのような依存時間が反映した信号を生成する必要がある。特許文献１は、遅延回路を利用した変換回路を開示する。遅延回路を通過する基準パルス信号の遅延時間の長さは、遅延回路の駆動電圧に依存する。特許文献１の変換回路は、遅延回路の駆動電圧として物理量センサの出力電圧を用いることにより、基準パルス信号の遅延時間の長さを物理量センサの出力電圧に依存させる。これにより、特許文献１の変換回路は、基準パルス信号の遅延時間の長さからセンサの出力電圧を換算することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１１−２３０８４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、遅延回路の遅延時間の長さは、温度依存特性を有しており、環境温度の変動に追随して変動する。このように、遅延回路の遅延時間の長さには対象電圧の大きさに加えて環境温度も反映しており、これにより、対象電圧の大きさを正確に知ることが困難になる。このような問題は、遅延回路に限られない。一般的に、対象電圧の大きさに依存した長さを有する依存時間が反映した信号を生成しようとすると、そのような信号は温度依存性を有することが多い。したがって、この種の変換回路では、このような温度依存特性の影響を抑える技術が必要とされている。

【課題を解決するための手段】

【0005】

本明細書が開示する変換回路の一実施形態は、対象電圧をデジタル出力値に変換する変換回路であって、仮カウント値出力回路と再生パルス信号生成回路とデジタル信号出力回路を備えることができる。仮カウント値出力回路は、第１クロック信号に基づいて対象電圧の大きさに依存した長さを有する依存時間をカウントし、そのカウント値を仮カウント値として出力する。再生パルス信号生成回路は、第１クロック信号よりも低速な第２クロック信号が仮カウント値と同数をカウントするのに要する時間の長さを有する再生パルス信号を生成する。デジタル信号出力回路は、第３クロック信号に基づいて再生パルス信号の長さをカウントし、そのカウント値をデジタル出力値として出力する。この実施形態の変換回路では、依存時間の長さの温度に対する温度依存特性と第３クロック信号の周期の温度に対する温度依存特性が一致する。ここで、「依存時間の長さの温度に対する温度依存特性と第３クロック信号の周期の温度に対する温度依存特性が一致する」とは、依存時間の温度に対する変化率（基準温度の依存時間を「１」としたときの任意温度における依存時間の比）と第３クロック信号ＣＬＫ３の周期の温度に対する変化率（基準温度の周期を「１」としたときの任意温度における周期の比）の相違が、±１０％の範囲内、より好ましくは±３％の範囲内であることをいう。この実施形態の変換回路は、依存時間に含まれる温度依存特性が第３クロック信号に含まれる温度依存特性で相殺されるので、温度の影響が抑えられたデジタル出力値を出力することができる。さらに、この実施形態の変換回路は、第１クロック信号に高速なクロック信号を採用することができるので、高い時間分解能を有することができる。

【0006】

上記実施形態の変換回路では、仮カウント値出力回路が、基準パルス信号生成回路と遅延回路を有することができる。基準パルス信号生成回路は、基準パルス信号を生成する。遅延回路は、対象電圧に依存して基準パルス信号を遅延させた遅延パルス信号を生成する遅延パルス信号生成回路を有する。ここで、遅延パルス信号の遅延時間が依存時間に相当する。この実施形態の変換回路は、対象電圧に依存した遅延時間を有する遅延パルス信号を利用して、対象電圧をデジタル出力値に変換することができる。

【0007】

上記実施形態の変換回路は、第１電圧と第２電圧の差電圧をデジタル出力値に変換するように構成することができる。この場合、仮カウント値出力回路は、基準パルス信号生成回路と遅延回路を有することができる。基準パルス信号生成回路は、基準パルス信号を生成する。遅延回路は、第１電圧に依存して基準パルス信号を遅延させた第１遅延パルス信号と第２電圧に依存して基準パルス信号を遅延させた第２遅延パルス信号を生成する遅延パルス信号生成回路を有する。ここで、第１遅延パルス信号の遅延時間と第２遅延パルス信号の遅延時間の差分時間が依存時間に相当する。この実施形態の変換回路は、例えば物理量センサの差動電圧をデジタル出力値に変換することができる。

【0008】

本明細書が開示する変換回路の一実施形態は、対象電圧をデジタル出力値に変換する変換回路であって、仮カウント値出力回路と再生パルス信号生成回路と第３クロック信号生成回路とデジタル信号出力回路を備えることができる。仮カウント値出力回路は、第１クロック信号に基づいて対象電圧の大きさに依存した長さを有する依存時間をカウントし、そのカウント値を仮カウント値として出力する。再生パルス信号生成回路は、第１クロック信号よりも低速な第２クロック信号が仮カウント値と同数をカウントするのに要する時間の長さを有する再生パルス信号を生成する。第３クロック信号生成回路は、第３クロック信号を生成する。デジタル信号出力回路は、第３クロック信号に基づいて再生パルス信号の長さをカウントし、そのカウント値をデジタル出力値として出力する。この実施形態の変換回路では、仮カウント値出力回路が、基準パルス信号生成回路と遅延回路を有することができる。基準パルス信号生成回路は、基準パルス信号を生成する。遅延回路は、対象電圧に依存して基準パルス信号を遅延させた遅延パルス信号を生成する遅延パルス信号生成回路を有する。ここで、遅延パルス信号の遅延時間が依存時間に対応する。遅延パルス信号生成回路は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有する。第３クロック信号生成回路は、ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有する。この実施形態の変換回路では、遅延パルス信号生成回路と第３クロック信号生成回路の各々のＣＭＯＳインバータを構成する電界効果型トランジスタが、共通のチャネル長変調効果を有するように構成されていてもよい。ここで、「共通のチャネル長変調効果を有する」とは、両者のチャネル長変調効果の相違が±１０％の範囲内、より好ましくは±３％の範囲内であることをいう。あるいは、遅延パルス信号生成回路と第３クロック信号生成回路の各々のＣＭＯＳインバータを構成する電界効果型トランジスタのゲート構造が、共通の形態を有するように構成されていてもよい。ここで、「電界効果型トランジスタのゲート構造が共通の形態を有する」とは、電界効果トランジスタのゲート幅及びゲート長の設計値が一致することをいう。これらの実施形態の変換回路では、遅延パルス信号の遅延時間の長さの温度に対する温度依存特性と第３クロック信号の周期の温度に対する温度依存特性が一致し得る。このため、これらの実施形態の変換回路は、遅延時間に含まれる温度依存特性が第３クロック信号に含まれる温度依存特性で相殺されるので、温度の影響が抑えられたデジタル出力値を出力することができる。さらに、これらの実施形態の変換回路は、第１クロック信号に高速なクロック信号を採用することができるので、高い時間分解能を有することができる。

【0009】

ＣＭＯＳインバータを構成する電界効果型トランジスタのチャネル長変調効果又はゲート構造の形態を共通にさせた上記実施形態の変換回路は、第１電圧と第２電圧の差電圧をデジタル出力値に変換するように構成することができる。この場合、遅延回路の遅延パルス信号生成回路は、第１電圧に依存して基準パルス信号を遅延させた第１遅延パルス信号と第２電圧に依存して基準パルス信号を遅延させた第２遅延パルス信号を生成するように構成されていてもよい。ここで、第１遅延パルス信号の遅延時間と第２遅延パルス信号の遅延時間の差分時間が依存時間に対応する。この実施形態の変換回路は、例えば物理量センサの差動電圧をデジタル出力値に変換することができる。

【0010】

第１電圧と第２電圧の差電圧をデジタル出力値に変換する変換回路では、仮カウンタ値出力回路が、第１遅延パルス信号の遅延時間と第２遅延パルス信号の遅延時間の差に相当する長さを有する差分パルス信号を生成し、第１クロック信号に基づいて差分パルス信号の長さをカウントし、そのカウント値を仮カウント値として出力するように構成されていてもよい。あるいは、仮カウンタ値出力回路は、第１クロック信号に基づいて第１遅延パルス信号の遅延時間をカウントした第１カウント値と第１クロック信号に基づいて第２遅延パルス信号の遅延時間をカウントした第２カウント値の差分を仮カウント値として出力するように構成されていてもよい。

【0011】

上記実施形態の変換回路では、第２クロック信号生成回路が、第１クロック信号を分周して第２クロック信号を生成する分周器を有することができる。例えば第１クロック信号を生成するための駆動電圧が変動して第１クロック信号の周波数が変動した場合でも、その変動に追随して第２クロック信号の周波数も変動する。このため、再生パルス信号生成回路は、分周回路の分周比を正確に反映した増幅率で増幅する再生パルス信号を生成することができる。

【図面の簡単な説明】

【0012】

【図1】第１実施形態の変換回路の概略を示す回路図である。

【図2】遅延パルス信号生成回路に含まれるインバータチェーンの概略を示す図である。

【図3】第３クロック信号生成回路に含まれるリングオシレータの概略を示す図である。

【図4】インバータチェーン及びリングオシレータを構成するＣＭＯＳインバータの回路図である。

【図5】インバータチェーン及びリングオシレータを構成するＣＭＯＳインバータの変形例の回路図である。

【図6】第１実施形態の変換回路の動作を表すタイミングチャートである。

【図7】第２実施形態の変換回路に接続して用いられる物理量センサの概略を示す回路図である。

【図8】第２実施形態の変換回路の概略を示す回路図である。

【図9】第２実施形態の変換回路の動作を表すタイミングチャートである。

【図10】第３実施形態の変換回路に接続して用いられる物理量センサの概略を示す回路図である。

【図11】第３実施形態の変換回路の概略を示す回路図である。

【発明を実施するための形態】

【0013】

（第１実施形態）図１に、対象電圧Ｖ１をデジタル出力値Ｎ２に変換する変換回路１の回路構成を示す。変換回路１は、１チップ化された回路であり、仮カウント値出力回路１００、分周回路５０、再生パルス信号生成回路６０、第３クロック信号生成回路７０及びデジタル信号出力回路８０を備える。仮カウント値出力回路１００は、基準パルス信号生成回路１０、遅延回路２０、第１クロック信号生成回路３０及びカウンタ回路４０を備える。

【0014】

基準パルス信号生成回路１０は、基準パルス信号Ｐ０を生成するように構成されている。基準パルス信号生成回路１０は、例えばクロック信号を分周して基準パルス信号Ｐ０を生成するように構成されていてもよい。

【0015】

遅延回路２０は、遅延パルス信号生成回路２２とＸＯＲ回路２４を有する。遅延パルス信号生成回路２２は、基準パルス信号Ｐ０を遅延させた遅延パルス信号Ｐ１を生成するように構成されている。図２に示されるように、遅延パルス信号生成回路２２は、第１インバータＩＮＶ１の複数個が直列に接続されたインバータチェーンで構成されている。例えば、インバータチェーンは、５０段の第１インバータＩＮＶ１を有する。遅延パルス信号生成回路２２は、対象電圧Ｖ１が駆動電圧として入力するように構成されている。このため、遅延パルス信号Ｐ１の遅延時間は、対象電圧Ｖ１の大きさに依存した長さを有することができる。

【0016】

図１に示されるように、ＸＯＲ回路２４は、基準パルス信号Ｐ０と遅延パルス信号Ｐ１の排他的論理和を演算するように構成されており、基準パルス信号Ｐ０の立ち上がりエッジから遅延パルス信号Ｐ１の立ち上がりエッジまでの長さを有する差分パルス信号Ｐ２を生成するように構成されている。したがって、差分パルス信号Ｐ２は、対象電圧Ｖ１の大きさに依存した長さを有することができる。

【0017】

第１クロック信号生成回路３０は、変換回路１内で最も高速な第１クロック信号ＣＬＫ１を生成するように構成されている。第１クロック信号ＣＬＫ１は、例えばデューティー比が５０％の矩形波である。第１クロック信号生成回路３０には、様々な回路構成を採用することができ、例えばＣＭＯＳインバータの複数個がリング状に接続されたリングオシレータを採用することができる。

【0018】

カウンタ回路４０は、複数個のＤ型フリップフロップで構成されるアップカウンタを有しており、第１クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ２の長さをカウントし、そのカウント値を仮カウント値Ｎ１として出力するように構成されている。なお、カウンタ回路４０は、基準パルス信号Ｐ０の立ち上がりエッジでリセットされ、遅延パルス信号Ｐ１の立ち上がりエッジでセットされるように構成されてもよい。この場合、遅延回路２０で差分パルス信号Ｐ２を生成する必要がなくなり、回路構成を簡素化することができる。

【0019】

分周回路５０は、第１クロック信号ＣＬＫ１の周波数を低周波化し、第２クロック信号ＣＬＫ２を生成するように構成されている。第２クロック信号ＣＬＫ２は、例えば第１クロック信号ＣＬＫ１の周波数が１／４に低周波化されたクロック信号である。

【0020】

再生パルス信号生成回路６０は、複数個のＤ型フリップフロップで構成されるダウンカウンタを有しており、第２クロック信号ＣＬＫが仮カウント値Ｎ１と同数をカウントするのに要する時間の長さを有する再生パルス信号Ｐ３を生成する。この例では、分周回路５０の分周比が４分周であることから、再生パルス信号Ｐ３は、差分パルス信号Ｐ２の４倍の長さを有することができる。

【0021】

第３クロック信号生成回路７０は、第３クロック信号ＣＬＫ３を生成するように構成されている。第３クロック信号ＣＬＫ３は、例えばデューティー比が５０％の矩形波である。図３に示されるように、第３クロック信号生成回路７０は、第２インバータＩＮＶ２の複数個がリング状に接続されたリングオシレータで構成されている。

【0022】

デジタル信号出力回路８０は、複数個のＤ型フリップフロップで構成されるアップカウンタを有しており、第３クロック信号ＣＬＫ３に基づいて再生パルス信号Ｐ３の長さをカウントし、そのカウント値をデジタル出力値Ｎ２として出力するように構成されている。

【0023】

上記したように、変換回路１では、遅延パルス信号生成回路２２が第１インバータＩＮＶ１の複数個が直列に接続されたインバータチェーンで構成されており、第３クロック信号生成回路７０が第２インバータＩＮＶ２の複数個がリング状に接続されたリングオシレータで構成されている。図４に示されるように、インバータチェーンの第１インバータＩＮＶ１とリングオシレータの第２インバータＩＮＶ２はいずれも、正電源ラインと負電源ラインの間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を有するＣＭＯＳを備える。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースが正電源ラインに接続されており、ドレインが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のドレインに接続されており、ソースが負電源ラインに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。遅延パルス信号生成回路２２のインバータチェーンでは、正電源ラインに対象電圧Ｖ１が入力するように構成されている。第３クロック信号生成回路７０のリングオシレータでは、正電源ラインに電源電圧ＶＤＤが入力するように構成されている。

【0024】

変換回路１では、インバータチェーンの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果とリングオシレータの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果が一致するように構成されていることを特徴としている。具体的には、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第１トランジスタＴｒ１のゲート幅及びゲート長が等しく、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第２トランジスタＴｒ２のゲート幅及びゲート長が等しい。

【0025】

通常、トランジスタＴｒ１，Ｔｒ２は、低温よりも高温で動作電流が小さくなり、動作速度が低下する。このため、インバータチェーンの第１インバータＩＮＶ１では、低温よりも高温で動作速度が低下するので、低温よりも高温で遅延パルス信号Ｐ１の遅延時間が増加する。すなわち、遅延パルス信号Ｐ１の遅延時間の長さは、温度に対して略一次関数で増加する正の温度依存特性を有している。また、リングオシレータの第２インバータＩＮＶ２でも、低温よりも高温で動作速度が低下するので、低温よりも高温で発振する第３クロック信号ＣＬＫ３の周期が増加する（周波数が低下する）。すなわち、第３クロック信号ＣＬＫ３の周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。

【0026】

ここで、チャネル長変調効果とは、ＩＶ特性の飽和領域における電流増加量をいう。このため、チャネル長変調効果が一致すると、ＩＶ特性の飽和領域における電流増加量が一致する。このため、低温から高温に変化したときに、インバータチェーンとリングオシレータの各々のトランジスタＴｒ１，Ｔｒ２での電流変化量は一致する。この結果、低温から高温に変化したときに、インバータチェーンとリングオシレータの各々の動作速度の変化量が一致するので、インバータチェーンで生成される遅延パルス信号Ｐ１の長さの温度依存特性とリングオシレータで生成される第３クロック信号ＣＬＫ３の周期の温度依存特性が一致する。前記したように、遅延パルス信号Ｐ１の遅延時間の長さは、温度に対して略一次関数で増加する正の温度依存特性を有している。第３クロック信号ＣＬＫ３の周期も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、第３クロック信号ＣＬＫ３の周期の温度に対する変化率（基準温度の周期を「１」としたときの任意温度における周期の比）が遅延パルス信号Ｐ１の遅延時間の温度に対する変化率（基準温度の遅延時間を「１」としたときの任意温度における遅延時間の比）が一致する関係となっており、双方の温度依存特性が一致する。

【0027】

図４の例に代えて、インバータチェーンの第１インバータＩＮＶ１とリングオシレータの第２インバータＩＮＶ２は、図５に示すＣＭＯＳを備えていてもよい。このＣＭＯＳは、第２トランジスタＴｒと負電源ラインの間に第３トランジスタＴｒを備えており、その第３トランジスタＴｒ３のゲートに入力電圧Ｖｃが入力するように構成されている。このＣＭＯＳが用いられる場合、インバータチェーンの第１インバータＩＮＶにおいては入力電圧Ｖｃが対象電圧Ｖ１であり、リングオシレータの第２インバータＩＮＶ２においては入力電圧Ｖｃが電源電圧ＶＤＤである。このＣＭＯＳにおいても、インバータチェーンの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２，Ｔｒ３によるチャネル長変調効果とリングオシレータの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２，Ｔｒ３によるチャネル長変調効果が一致するように構成されており、具体的には、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第１トランジスタＴｒ１のゲート幅及びゲート長が等しく、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第２トランジスタＴｒ２のゲート幅及びゲート長が等しく、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第３トランジスタＴｒ３のゲート幅及びゲート長が等しい。

【0028】

図６に、変換回路１が対象電圧Ｖ１をデジタル出力値Ｎ２に変換する動作を示す。まず、遅延パルス信号生成回路２２が、基準パルス信号Ｐ０を遅延させた遅延パルス信号Ｐ１を生成する。遅延パルス信号Ｐ１の遅延時間の長さτ１は、対象電圧Ｖ１の大きさに依存する。ＸＯＲ回路２４は、遅延時間の長さτ１に対応した長さを有する差分パルス信号Ｐ２を生成する。なお、上記したように、変換回路１は、差分パルス信号Ｐ２を生成しない回路構成を採用することもできる。カウンタ回路４０は、第１クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ２の長さをカウントし、そのカウント値を仮カウント値Ｎ１として出力する。

【0029】

再生パルス信号生成回路６０は、第２クロック信号ＣＬＫ２が仮カウント値Ｎ１と同数をカウントするのに要する時間の長さを有する再生パルス信号Ｐ３を生成する。これにより、再生パルス信号Ｐ３は、遅延時間の長さτ１が分周回路５０の分周比に基づいて増幅された長さを有することができる。この例では、分周回路５０の分周比が４分周であることから、再生パルス信号Ｐ３は遅延時間の長さτ１の４倍の長さを有することができる。最後に、デジタル信号出力回路８０は、第３クロック信号ＣＬＫ３に基づいて再生パルス信号Ｐ３の長さをカウントし、そのカウント値をデジタル出力値Ｎ２として出力する。

【0030】

変換回路１は、遅延パルス信号Ｐ１の遅延時間の長さτ１の温度に対する温度依存特性と第３クロック信号ＣＬＫ３の周期の温度に対する温度依存特性が一致することを特徴とする。これにより、遅延パルス信号Ｐ１の遅延時間の長さτ１の温度依存特性が第３クロック信号ＣＬＫ３の周期の温度依存特性により相殺されるので、変換回路１は、温度に依存しないデジタル出力値Ｎ２を出力することができる。

【0031】

さらに、変換回路１は、第１クロック信号ＣＬＫ１を利用して遅延パルス信号Ｐ１の遅延時間を仮カウントすることを特徴とする。例えば、温度依存特性を相殺するためだけなら、第１クロック信号ＣＬＫ１の周期の温度依存特性を遅延パルス信号Ｐ１の遅延時間の長さの温度依存特性と一致させれば、わざわざ再生パルス信号Ｐ３を生成した後に第３クロック信号ＣＬＫ３でカウントすることなく、仮カウント値Ｎ１をデジタル出力値として出力することも可能である。しかしながら、第１クロック信号ＣＬＫ１の周期の温度依存特性を遅延パルス信号Ｐ１の遅延時間の長さの温度依存特性と一致させようとすると、遅延パルス信号Ｐ１に必要とされる遅延特性を満足させながら、第１クロック信号ＣＬＫ１の周波数を高速化することが難しいという問題がある。一方、変換回路１では、第３クロック信号ＣＬＫ３を利用して温度依存特性を相殺させることから、第１クロック信号ＣＬＫ１に用いるクロック信号の設計自由度が高まる。このため、変換回路１内で最高速のクロック信号を第１クロック信号ＣＬＫ１に用いることできる。このように、変換回路１は、第１クロック信号ＣＬＫ１を利用して遅延時間を仮カウントすることで高い時間分解能を有することができる。即ち、変換回路１は、温度依存特性の影響を抑えながら、高い時間分解能を有することができる。

【0032】

（第２実施形態）図７〜９を参照して、第２実施形態の変換回路２を説明する。なお、第１実施形態の変換回路１と共通する構成要素については共通の符号を付し、その説明を省略する。

【0033】

図８に示す変換回路２は、図７に示す物理量センサＳＥ１の差動電圧をデジタル出力値に変換するために用いられる。物理量センサＳＥ１は、正端子Ｔ１と負端子Ｔ２の間にフルブリッジ接続されている４つの可変抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と、正端子Ｔ１と負端子Ｔ２の間に直列接続されている２つの固定抵抗素子Ｒ５，Ｒ６を有する。物理量センサＳＥ１は、例えば圧力に依存して変動する正側出力電圧ＶＰ及び負側出力電圧ＶＭを出力するように構成されている。第１可変抵抗素子Ｒ１と第３可変抵抗素子Ｒ３は、圧力の増加に比例して抵抗値が低下するように構成されている。第２可変抵抗素子Ｒ２と第４可変抵抗素子Ｒ４は、圧力の増加に比例して抵抗値が増加するように構成されている。これにより、物理量センサＳＥ１は、作用する圧力が増加したときに、正側出力端子Ｔ３に出力される正側出力電圧ＶＰが増加するとともに負側出力端子Ｔ４に出力される負側出力電圧ＶＭが低下するように動作する。第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６は、同一の抵抗値を有しており、正端子Ｔ１と負端子Ｔ２の間に直列に接続されている。

【0034】

物理量センサＳＥ１はさらに、３つのボルテージフォロア回路ＶＦ１，ＶＦ２，ＶＦ３を有する。第１ボルテージフォロア回路ＶＦ１は、正側出力端子Ｔ３に接続されており、正側出力電圧ＶＰに応じた第１電圧Ｖ１１を出力する。第２ボルテージフォロア回路ＶＦ２は、負側出力端子Ｔ４に接続されており、負側出力電圧ＶＭに応じた第２電圧Ｖ１２を出力する。第３ボルテージフォロア回路ＶＦ３は、第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６の間の中間端子Ｔ５に接続されており、センサ駆動電圧ＶＢの中間電圧（ＶＢ／２）に相当する第３電圧Ｖ１３を出力する。この例に代えて、第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６が第１ボルテージフォロア回路ＶＦ１の出力ノードと第２ボルテージフォロア回路ＶＦ２の出力ノードの間に接続されており、第３ボルテージフォロア回路ＶＦ３がその第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６の間の中間端子Ｔ５に接続されていてもよい。この場合でも、第３ボルテージフォロア回路ＶＦ３は、センサ駆動電圧ＶＢの中間電圧（ＶＢ／２）に相当する第３電圧Ｖ１３を出力することができる。なお、この例では、３つのボルテージフォロア回路ＶＦ１，ＶＦ２，ＶＦ３が物理量センサＳＥ１の構成要素として説明したが、後述する変換回路２の構成要素に含まれてもよい。

【0035】

図８に示されるように、変換回路２は、遅延回路２０が２つの遅延パルス信号生成回路２２Ａ，２２Ｂを有することを１つの特徴とする。なお、２つの遅延パルス信号生成回路２２Ａ，２２Ｂはいずれも、遅延パルス信号生成回路２２（図１参照）と共通の形態、即ち、インバータチェーン（図２参照）を有することができる。第１遅延パルス信号生成回路２２Ａは、第１電圧Ｖ１１が駆動電圧として入力するように構成されており、第１電圧Ｖ１１に依存して基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１１を生成するように構成されている。第２遅延パルス信号生成回路２２Ｂは、第２電圧Ｖ１２が駆動電圧として入力するように構成されており、第２電圧Ｖ１２に依存して基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ１２を生成するように構成されている。ＸＯＲ回路２４は、第１遅延パルス信号Ｐ１１と第２遅延パルス信号Ｐ１２の排他的論理和を演算するように構成されており、第１遅延パルス信号Ｐ１１の立ち上がりエッジから第２遅延パルス信号Ｐ１２の立ち上がりエッジまでの長さを有する差分パルス信号Ｐ１３を生成するように構成されている。したがって、差分パルス信号Ｐ１３は、第１電圧Ｖ１１と第２電圧Ｖ１２の差動電圧の大きさに依存した長さを有する。

【0036】

カウンタ回路４０は、第１クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ１３の長さをカウントし、そのカウント値を仮カウント値Ｎ３として出力するように構成されている。なお、カウンタ回路４０は、第１遅延パルス信号Ｐ１１の立ち上がりエッジでリセットされ、第２遅延パルス信号Ｐ１２の立ち上がりエッジでセットされるように構成されてもよい。この場合、遅延回路２０で差分パルス信号Ｐ１３を生成する必要がなくなり、回路構成を簡素化することができる。

【0037】

また、変換回路２では、第３クロック信号生成回路７０が、第３電圧Ｖ１３（センサ駆動電圧ＶＢの中間電圧）が駆動電圧として入力するように構成されていることを特徴とする。これにより、センサ駆動電圧ＶＢの変動に追随して第１電圧Ｖ１１及び第２電圧Ｖ１２が変動した場合に、第３電圧Ｖ１３もセンサ駆動電圧ＶＢの変動に追随して変動することができるので、そのようなセンサ駆動電圧ＶＢの変動の影響が相殺される。

【0038】

図９に、変換回路２が第１電圧Ｖ１１と第２電圧Ｖ１２の差動電圧をデジタル出力値Ｎ４に変換する動作を示す。まず、第１遅延パルス信号生成回路２２Ａが、基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１１を生成する。第１遅延パルス信号Ｐ１１の遅延時間の長さτ１１は、第１電圧Ｖ１１の大きさに依存する。第２遅延パルス信号生成回路２２Ｂが、基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ１２を生成する。第２遅延パルス信号Ｐ１２の遅延時間の長さτ１２は、第２電圧Ｖ１２の大きさに依存する。ＸＯＲ回路２４は、遅延時間τ１１と遅延時間τ１２の差分時間Δτに対応した長さを有する差分パルス信号Ｐ１３を生成する。なお、上記したように、変換回路２は、差分パルス信号Ｐ１３を生成しない回路構成を採用することもできる。カウンタ回路４０は、第１クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ１３の長さをカウントし、そのカウント値を仮カウント値Ｎ３として出力する。

【0039】

再生パルス信号生成回路６０は、第２クロック信号ＣＬＫ２が仮カウント値Ｎ３と同数をカウントするのに要する時間の長さを有する再生パルス信号Ｐ１４を生成する。再生パルス信号生成回路６０は、第２クロック信号ＣＬＫ２に基づいて仮カウント値Ｎ３と同数をカウントするのに要する時間の長さを有する再生パルス信号Ｐ１４を生成する。これにより、再生パルス信号Ｐ１４は、差分時間Δτが分周回路５０の分周比に基づいて増幅された長さを有することができる。この例では、分周回路５０の分周比が４分周であることから、再生パルス信号Ｐ１４は差分時間Δτの４倍の長さを有することができる。最後に、デジタル信号出力回路８０は、第３クロック信号ＣＬＫ３に基づいて再生パルス信号Ｐ１４の長さをカウントし、そのカウント値をデジタル出力値Ｎ４として出力する。デジタル出力値Ｎ４は、第１電圧Ｖ１１と第２電圧Ｖ１２の差動電圧の情報、即ち、物理量センサＳＥ１が測定した圧力情報を含むことができる。

【0040】

変換回路２でも、第１遅延パルス信号Ｐ１１の遅延時間の長さτ１１の温度に対する温度依存特性と第２遅延パルス信号Ｐ１２の遅延時間の長さτ１２の温度に対する温度依存特性と第３クロック信号ＣＬＫ３の周期の温度に対する温度依存特性が一致することを特徴とする。これにより、第１遅延パルス信号Ｐ１１及び第２遅延パルス信号Ｐ１２の遅延時間の長さの温度依存特性が第３クロック信号ＣＬＫ３の周期の温度依存特性により相殺されるので、変換回路２は、温度に依存しないデジタル出力値Ｎ４を出力することができる。

【0041】

さらに、変換回路２でも、第１クロック信号ＣＬＫ１を利用して差分時間を仮カウントすることから、高い時間分解能を有することができる。即ち、変換回路２も、温度依存特性の影響を抑えながら、高い時間分解能を有することができる。

【0042】

（第３実施形態）図１０及び図１１を参照して、第３実施形態の変換回路３を説明する。なお、第１実施形態の変換回路１及び第２実施形態の変換回路２と共通する構成要素については共通の符号を付し、その説明を省略する。

【0043】

図１１に示す変換回路３は、図１０に示す物理量センサＳＥ２の差動電圧をデジタル出力値に変換するために用いられる。物理量センサＳＥ２は、図７に示す物理量センサＳＥ１と対比すると、スイッチ部ＳＷ１を有することを特徴とする。スイッチ部ＳＷ１は、第１モードにおいて正側出力端子Ｔ３をボルテージフォロア回路ＶＦ１０に接続し、第２モードにおいて負側出力端子Ｔ４をボルテージフォロア回路ＶＦ１０に接続し、第３モードにおいて正側出力端子Ｔ３及び負側出力端子Ｔ４の双方をボルテージフォロア回路ＶＦ１０に接続するように構成されている。これにより、ボルテージフォロア回路ＶＦ１０は、第１モードにおいて正側出力電圧ＶＰに応じた第１電圧Ｖ１１を出力し、第２モードにおいて負側出力電圧ＶＭに応じた第２電圧Ｖ１２を出力し、第３モードにおいてセンサ駆動電圧ＶＢの中間電圧（ＶＢ／２）に相当する第３電圧Ｖ１３を出力する。このように、物理量センサＳＥ２は、スイッチ部ＳＷ１を採用することにより、図７に示す物理量センサＳＥ１に比して簡素な回路構成とすることができる。なお、この例では、スイッチ部ＳＷ１及びボルテージフォロア回路ＶＦ１０が物理量センサＳＥ２の構成要素として説明したが、後述する変換回路３の構成要素に含まれてもよい。

【0044】

図１１に示すように、変換回路３では、遅延パルス信号生成回路２２が、第１モードにおいて第１電圧Ｖ１１が駆動電圧として入力し、さらに、第２モードにおいて第２電圧Ｖ１２が駆動電圧として入力するように構成されている。これにより、遅延パルス信号生成回路２２は、第１モードにおいて第１電圧Ｖ１１に依存して基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１１を生成し、さらに、第２モードにおいて第２電圧Ｖ１２に依存して基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ１２を生成するように構成されている。

【0045】

ＸＯＲ回路２４は、第１モードにおいて基準パルス信号Ｐ０と第１遅延パルス信号Ｐ１１の排他的論理和を演算するように構成されており、基準パルス信号Ｐ０の立ち上がりエッジから第１遅延パルス信号Ｐ１１の立ち上がりエッジまでの長さを有する差分パルス信号を生成するように構成されている。したがって、第１モードで生成される差分パルス信号は、第１電圧Ｖ１１の大きさに依存した長さを有する。ＸＯＲ回路２４はさらに、第２モードにおいて基準パルス信号Ｐ０と第２遅延パルス信号Ｐ１２の排他的論理和を演算するように構成されており、基準パルス信号Ｐ０の立ち上がりエッジから第２遅延パルス信号Ｐ１２の立ち上がりエッジまでの長さを有する差分パルス信号を生成するように構成されている。したがって、第２モードで生成される差分パルス信号は、第２電圧Ｖ１２の大きさに依存した長さを有する。

【0046】

カウンタ回路４０は、第１モードにおいて第１クロック信号ＣＬＫ１に基づいて第１遅延パルス信号Ｐ１１の遅延時間の長さτ１１（図９参照）をカウントし、そのカウント値を第１カウント値Ｎ１１として出力し、さらに、第２モードにおいて第１クロック信号ＣＬＫ１に基づいて第２遅延パルス信号Ｐ１２の遅延時間の長さτ１２（図９参照）をカウントし、そのカウント値を第２カウント値Ｎ１２として出力するように構成されている。なお、カウンタ回路４０は、第１モードにおいて基準パルス信号Ｐ０の立ち上がりエッジでリセットされ第１遅延パルス信号Ｐ１１の立ち上がりエッジでセットされるとともに、第２モードにおいて基準パルス信号Ｐ０の立ち上がりエッジでリセットされ第２遅延パルス信号Ｐ１２の立ち上がりエッジでセットされるように構成されてもよい。この場合、遅延回路２０で差分パルス信号を生成する必要がなくなり、回路構成を簡素化することができる。

【0047】

変換回路３は、減算回路９０を備えていることを特徴とする。減算回路９０は、第２カウント値Ｎ１２から第１カウント値Ｎ１１を減算したカウント値を演算し、そのカウント値を仮カウント値Ｎ３として出力するように構成されている。減算回路９０が出力する仮カウント値Ｎ３は、図８のカウンタ回路４０が出力する仮カウント値Ｎ３と同様に、第１遅延パルス信号Ｐ１１の遅延時間と第２遅延パルス信号Ｐ１２の遅延時間の差分時間Δτの長さに対応する。

【0048】

このように、変換回路３でも、第１遅延パルス信号Ｐ１１の遅延時間の長さτ１１の温度に対する温度依存特性と第２遅延パルス信号Ｐ１２の遅延時間の長さτ１２の温度に対する温度依存特性と第３クロック信号ＣＬＫ３の周期の温度に対する温度依存特性が一致することを特徴とする。これにより、第１遅延パルス信号Ｐ１１及び第２遅延パルス信号Ｐ１２の遅延時間の温度依存特性が第３クロック信号ＣＬＫ３の周期の温度依存特性により相殺されるので、変換回路３は、温度に依存しないデジタル出力値Ｎ４を出力することができる。

【0049】

さらに、変換回路３でも、第１クロック信号ＣＬＫ１を利用して差分時間を仮カウントすることから、高い時間分解能を有することができる。即ち、変換回路３も、温度依存特性の影響を抑えながら、高い時間分解能を有することができる。

【0050】

さらに、変換回路３は、図８の変換回路２と対比すると分かるように、１つの遅延パルス信号生成回路２２で第１電圧Ｖ１１と第２電圧Ｖ１２の差動電圧をデジタル出力値Ｎ４に変換することができる。このため、変換回路３は、回路面積の消費を抑えることができる。

【0051】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0052】

１：変換回路
１０：基準パルス信号生成回路
２０：遅延回路
２２：遅延パルス信号生成回路
２４：ＸＯＲ回路
３０：第１クロック信号生成回路
４０：カウンタ回路
５０：分周回路
６０：再生パルス信号生成回路
７０：第３クロック信号生成回路
８０：デジタル信号出力回路
１００：仮カウント値出力回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】