特許第6707922号(P6707922)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6707922
(24)【登録日】2020年5月25日
(45)【発行日】2020年6月10日
(54)【発明の名称】物理量センサ
(51)【国際特許分類】
   G01L 9/00 20060101AFI20200601BHJP
   G01R 33/07 20060101ALI20200601BHJP
【FI】
   G01L9/00 E
   G01L9/00 303S
   G01R33/07
【請求項の数】4
【全頁数】15
(21)【出願番号】特願2016-50951(P2016-50951)
(22)【出願日】2016年3月15日
(65)【公開番号】特開2017-166908(P2017-166908A)
(43)【公開日】2017年9月21日
【審査請求日】2019年1月16日
【前置審査】
(73)【特許権者】
【識別番号】000003609
【氏名又は名称】株式会社豊田中央研究所
(74)【代理人】
【識別番号】110000110
【氏名又は名称】特許業務法人快友国際特許事務所
(72)【発明者】
【氏名】水野 健太朗
(72)【発明者】
【氏名】嶋田 英人
【審査官】 谷垣 圭二
(56)【参考文献】
【文献】 特表2009−516980(JP,A)
【文献】 米国特許第04226125(US,A)
【文献】 特開2006−030082(JP,A)
【文献】 特開平08−327392(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G01L 1/00−27/00
G01R 33/07
(57)【特許請求の範囲】
【請求項1】
物理量センサであって、
第1抵抗値を有する第1検知部と第2抵抗値を有する第2検知部を有しており、前記第1検知部の前記第1抵抗値を含むRC回路の第1時定数と前記第2検知部の前記第2抵抗値を含むRC回路の第2時定数の相対値が、物理量の変化に応じて変化するように構成されている検知部と、
前記第1検知部と前記第2検知部の共通入力端子にパルス信号を入力するように構成されているパルス発生回路と、
前記第1検知部の第1出力端子及び前記第2検知部の第2出力端子に接続されている時間差計測回路と、を備えており、
前記時間差計測回路は、前記第1検知部を伝播する前記パルス信号を前記第1時定数に基づいて遅延させた第1遅延パルス信号を生成し、前記第2検知部を伝播する前記パルス信号を前記第2時定数に基づいて遅延させた第2遅延パルス信号を生成し、前記第1遅延パルス信号と前記第2遅延パルス信号の時間差を計測するように構成されており、
前記パルス発生回路は、
クロック信号を生成する発振回路と、
前記クロック信号を分周して前記パルス信号を生成する分周回路と、を有しており、
前記時間差計測回路は、前記クロック信号が入力するとともに前記第1遅延パルス信号と前記第2遅延パルス信号の時間差を前記クロック信号を用いてカウントするカウンタ回路を有しており、
前記時間差計測回路は、
前記第1検知部の前記第1出力端子に接続されている第1バッファ回路と、
前記第2検知部の前記第2出力端子に接続されている第2バッファ回路と、を有しており、
前記第1バッファ回路は、前記第1検知部を伝播する前記パルス信号のエッジ速度を前記第1時定数に基づいて低速化した第1低速化パルス信号を整形することによって前記第1遅延パルス信号を生成するように構成されており、
前記第2バッファ回路は、前記第2検知部を伝播する前記パルス信号のエッジ速度を前記第2時定数に基づいて低速化させた第2低速化パルス信号を整形することによって前記第2遅延パルス信号を生成するように構成されており、
前記第1バッファ回路及び前記第2バッファ回路の各々が、バイアス端子に印加される電圧に依存して動作電流が制限される電流制御型インバータを有しており、
前記第1バッファ回路の前記電流制御型インバータは、前記バイアス端子にゲートが接続されている電流制御用のnチャネルMOSトランジスタを有しており、
前記第2バッファ回路の前記電流制御型インバータは、前記バイアス端子にゲートが接続されている電流制御用のnチャネルMOSトランジスタを有しており、
前記第1バッファ回路の前記電流制御型インバータの前記バイアス端子は、前記第1検知部の前記第1出力端子に接続されており、
前記第2バッファ回路の前記電流制御型インバータの前記バイアス端子は、前記第2検知部の前記第2出力端子に接続されている、物理量センサ。
【請求項2】
物理量センサであって、
第1抵抗値を有する第1検知部と第2抵抗値を有する第2検知部を有しており、前記第1検知部の前記第1抵抗値を含むRC回路の第1時定数と前記第2検知部の前記第2抵抗値を含むRC回路の第2時定数の相対値が、物理量の変化に応じて変化するように構成されている検知部と、
前記第1検知部と前記第2検知部の共通入力端子にパルス信号を入力するように構成されているパルス発生回路と、
前記第1検知部の第1出力端子及び前記第2検知部の第2出力端子に接続されている時間差計測回路と、を備えており、
前記時間差計測回路は、前記第1検知部を伝播する前記パルス信号を前記第1時定数に基づいて遅延させた第1遅延パルス信号を生成し、前記第2検知部を伝播する前記パルス信号を前記第2時定数に基づいて遅延させた第2遅延パルス信号を生成し、前記第1遅延パルス信号と前記第2遅延パルス信号の時間差を計測するように構成されており、
前記パルス発生回路は、
クロック信号を生成する発振回路と、
前記クロック信号を分周して前記パルス信号を生成する分周回路と、を有しており、
前記時間差計測回路は、前記クロック信号が入力するとともに前記第1遅延パルス信号と前記第2遅延パルス信号の時間差を前記クロック信号を用いてカウントするカウンタ回路を有しており、
前記時間差計測回路は、
前記第1検知部の前記第1出力端子に接続されている第1バッファ回路と、
前記第2検知部の前記第2出力端子に接続されている第2バッファ回路と、を有しており、
前記第1バッファ回路は、前記第1検知部を伝播する前記パルス信号のエッジ速度を前記第1時定数に基づいて低速化した第1低速化パルス信号を整形することによって前記第1遅延パルス信号を生成するように構成されており、
前記第2バッファ回路は、前記第2検知部を伝播する前記パルス信号のエッジ速度を前記第2時定数に基づいて低速化させた第2低速化パルス信号を整形することによって前記第2遅延パルス信号を生成するように構成されており、
前記第1バッファ回路及び前記第2バッファ回路の各々が、バイアス端子に印加される電圧に依存して動作電流が制限される電流制御型インバータを有しており、
前記第1バッファ回路の前記電流制御型インバータは、前記バイアス端子にゲートが接続されている電流制御用のpチャネルMOSトランジスタを有しており、
前記第2バッファ回路の前記電流制御型インバータは、前記バイアス端子にゲートが接続されている電流制御用のpチャネルMOSトランジスタを有しており、
前記第1バッファ回路の前記電流制御型インバータの前記バイアス端子は、前記第2検知部の前記第2出力端子に接続されており、
前記第2バッファ回路の前記電流制御型インバータの前記バイアス端子は、前記第1検知部の前記第1出力端子に接続されている、物理量センサ。
【請求項3】
前記第1検知部の前記第1抵抗値と前記第2検知部の前記第2抵抗値の相対値が、物理量の変化に応じて変化するように構成されている、請求項1又は2に記載の物理量センサ。
【請求項4】
前記第1時定数と前記第2時定数の大小関係に基づいて、前記第1時定数と前記第2時定数の相対値の変化極性を判定するように構成されている極性判定回路、をさらに備える、請求項1〜3のいずれか一項に記載の物理量センサ。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書で開示する技術は、物理量センサに関する。
【背景技術】
【0002】
圧力、加速度、角速度、磁界又は温度等に例示される物理量を測定するための物理量センサが開発されており、その一例が特許文献1−3に開示されている。この種の物理量センサは、物理量の変化に応じて抵抗値が変化する抵抗変化型の検知部を有しており、検知部の抵抗変化を電圧変化として取得することで物理量を測定するように構成されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開昭63−118629号公報
【特許文献2】特開平1−316974号公報
【特許文献3】特開2006−208145号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
物理量センサの消費電力を抑えるために、駆動電圧の低電圧化が進められている。従来の物理量センサでは、駆動電圧が低くなると、駆動電圧に比例する出力電圧も低下するので、測定感度が低下する。低駆動電圧でも高い測定感度を有する物理量センサが必要とされている。
【課題を解決するための手段】
【0005】
本明細書で開示する物理量センサの一実施形態は、検知部、パルス発生回路及び時間差計測回路を備える。検知部は、第1抵抗値を有する第1検知部と第2抵抗値を有する第2検知部を有する。検知部は、第1検知部の第1抵抗値を含むRC回路の第1時定数と第2検知部の第2抵抗値を含むRC回路の第2時定数の相対値が、物理量の変化に応じて変化するように構成されている。パルス発生回路は、第1検知部と第2検知部の共通入力端子にパルス信号を入力するように構成されている。時間差計測回路は、第1検知部の第1出力端子及び第2検知部の第2出力端子に接続されている。時間差計測回路は、第1検知部を伝播するパルス信号を第1時定数に基づいて遅延させた第1遅延パルス信号を生成し、第2検知部を伝播するパルス信号を第2時定数に基づいて遅延させた第2遅延パルス信号を生成する。時間差計測回路はさらに、第1遅延パルス信号と第2遅延パルス信号の時間差を計測するように構成されている。
【0006】
上記実施形態の物理量センサは、第1検知部の第1時定数と第2検知部の第2時定数の相対値の変化を第1遅延パルス信号と第2遅延パルス信号の時間差に変換する。上記実施形態の物理量センサは、その時間差を計測することで、第1検知部の第1時定数と第2検知部の第2時定数の相対値の変化、即ち、物理量の変化を測定することができる。上記実施形態の物理量センサは、第1検知部の第1時定数と第2検知部の第2時定数に基づいて、第1遅延パルス信号と第2遅延パルス信号の時間差を得ることができる。このため、上記実施形態の物理量センサは、低駆動電圧でも高い測定感度を有することができる。
【図面の簡単な説明】
【0007】
図1】物理量センサの概略を示す回路ブロック図である。
図2】物理量センサの概略を示す回路図である。
図3】物理量センサのタイミングチャートを示す。
図4】バッファ回路が有する電流制御型インバータの一例の回路図を示す。
図5】電流制御型インバータを有するバッファ回路の一例の回路図を示す。
図6】バッファ回路が有する電流制御型インバータの他の一例の回路図を示す。
図7】電流制御型インバータを有するバッファ回路の他の一例の回路図を示す。
図8A】磁気検知部の要部斜視図を模式的に示す。
図8B】磁気検知部の要部平面図を模式的に示す。
図8C】磁気検知部の等価回路図を示す。
図8D】磁界が作用したときに磁気検知部を流れる電流の様子を示す。
【発明を実施するための形態】
【0008】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
【0009】
本明細書で開示する物理量センサの一実施形態は、検知部、パルス発生回路及び時間差計測回路を備えていてもよい。検知部は、第1抵抗値を有する第1検知部と第2抵抗値を有する第2検知部を有する。検知部は、第1検知部の第1抵抗値を含むRC回路の第1時定数と第2検知部の第2抵抗値を含むRC回路の第2時定数の相対値が、物理量の変化に応じて変化するように構成されている。なお、第1時定数と第2時定数については、双方の時定数が物理量の変化に応じて変化するように構成されていてもよく、あるいは、いずれか一方の時定数が物理量の変化に応じて変化し他方の時定数が物理量の変化に依存せずに固定であってもよい。検知部は、抵抗変化型であってもよく、容量変化型であってもよい。例えば、検知部が抵抗変化型の場合、第1検知部の第1抵抗値と第2検知部の第2抵抗値の相対値が、物理量の変化に応じて変化するように構成されていてもよい。この場合、第1抵抗値と第2抵抗値については、双方の抵抗値が物理量の変化に応じて変化するように構成されていてもよく、あるいは、いずれか一方の抵抗値が物理量の変化に応じて変化し他方の抵抗値が物理量の変化に依存せずに固定であってもよい。測定対象の物理量としては、圧力、加速度、角速度、磁界又は温度等が例示される。例えば、磁界を測定するために、検知部がMAGFET型の磁気検知部を有していてもよい。パルス発生回路は、第1検知部と第2検知部の共通入力端子にパルス信号を入力するように構成されている。パルス信号は、初期値がLoであってもよく、初期値がHiであってもよい。時間差計測回路は、第1検知部の第1出力端子及び第2検知部の第2出力端子に接続されている。時間差計測回路は、第1検知部を伝播するパルス信号を第1時定数に基づいて遅延させた第1遅延パルス信号を生成し、第2検知部を伝播するパルス信号を第2時定数に基づいて遅延させた第2遅延パルス信号を生成する。時間差計測回路はさらに、第1遅延パルス信号と第2遅延パルス信号の時間差を計測するように構成されている。
【0010】
上記実施形態の物理量センサでは、時間差計測回路が、第1検知部の第1出力端子に接続されている第1バッファ回路及び第2検知部の第2出力端子に接続されている第2バッファ回路を有していてもよい。この場合、第1バッファ回路は、第1検知部を伝播するパルス信号のエッジ速度を第1時定数に基づいて低速化させた第1低速化パルス信号を整形することによって第1遅延パルス信号を生成するように構成されている。第2バッファ回路は、第2検知部を伝播するパルス信号のエッジ速度を第2時定数に基づいて低速化させた第2低速化パルス信号を整形することによって第2遅延パルス信号を生成するように構成されている。この実施形態の物理量センサでは、バッファ回路が低速化パルス信号を整形して遅延パルス信号を生成する。このため、この実施形態の物理量センサは、バッファ回路の論理しきい値を超えないような微小なノイズに対して高い耐性を有することができる。
【0011】
上記実施形態の物理量センサでは、第1バッファ回路及び第2バッファ回路の各々がバイアス端子に印加される電圧に依存して動作電流が制限される電流制御型インバータを有していてもよい。この実施形態の物理量センサは、第1バッファ回路と第2バッファ回路の間の遅延時間の差が増大するように動作する。このため、第1遅延パルス信号と第2遅延パルス信号の時間差が大きくなるので、この実施形態の物理量センサは、より高感度に物理量を測定することが可能である。一例では、第1バッファ回路の電流制御型インバータが、バイアス端子にゲートが接続されているnチャネルMOSトランジスタを有しており、第2バッファ回路の電流制御型インバータが、バイアス端子にゲートが接続されているnチャネルMOSトランジスタを有していてもよい。この場合、第1バッファ回路の電流制御型インバータのバイアス端子は、第1検知部の第1出力端子に接続されている。第2バッファ回路の電流制御型インバータのバイアス端子は、第2検知部の第2出力端子に接続されている。他の一例では、第1バッファ回路の電流制御型インバータが、バイアス端子にゲートが接続されているpチャネルMOSトランジスタを有しており、第2バッファ回路の電流制御型インバータが、バイアス端子にゲートが接続されているpチャネルMOSトランジスタを有していてもよい。この場合、第1バッファ回路の電流制御型インバータのバイアス端子は、第2検知部の前記第2出力端子に接続されている。第2バッファ回路の電流制御型インバータのバイアス端子は、第1検知部の第1出力端子に接続されている。
【0012】
上記実施形態の物理量センサは、極性判定回路をさらに備えていてもよい。極性判定回路は、第1時定数と第2時定数の大小関係に基づいて、第1時定数と第2時定数の相対値の変化極性を判定するように構成されている。ここで、第1時定数と第2時定数の相対値の変化極性とは、一方の時定数の基準としたときに、他方の時定数がその基準時定数に対して増加する場合が正の極性であり、他方の時定数がその基準時定数に対して減少する場合が負の極性である。物理量センサがこのような極性判定回路を備えていると、例えば測定対象の物理量が磁界の場合、物理量センサは磁界の向きを判定することができる。
【0013】
上記実施形態の物理量センサでは、パルス発生回路が、クロック信号を生成する発振回路及びクロック信号を分周してパルス信号を生成する分周回路を有していてもよい。この場合、時間差計測回路は、第1遅延パルス信号と第2遅延パルス信号の時間差を、発振回路が生成するクロック信号に基づいてカウントするカウンタ回路を有していてもよい。カウンタ回路で用いるクロック信号に発振回路で生成されるクロック信号を用いることで、カウンタ回路用にクロック信号を生成する発振回路を別途設ける必要がない。
【実施例1】
【0014】
図1に示されるように、物理量センサ1は、1チップ化された集積回路であり、パルス発生回路2、物理量検知部4及びパルス信号処理回路8を備える。物理量検知部4は、ピエゾ抵抗効果を利用する圧力検知部6を有する。圧力検知部6は、第1検知部6A及び第2検知部6Bを有しており、第1検知部6Aの抵抗値と第2検知部6Bの抵抗値の相対値が作用する圧力の変化に応じて変化するように構成されている。
【0015】
図2に示されるように、パルス発生回路2は、発振回路2A及び分周回路2Bを有する。発振回路2Aは、複数のCMOSインバータがリング状に接続されたリングオシレータを有しており、クロック信号CLKを生成するように構成されている。クロック信号CLKは、例えばデューティー比が50%の矩形波である。分周回路2Bは、クロック信号CLKを低い周波数のパルス信号V10に変換するように構成されている。分周回路2Bは、例えばクロック信号CLKの周波数を1/2048倍に低周波化する。
【0016】
物理量検知部4の圧力検知部6では、第1検知部6Aが第1抵抗値R1を有しており、第2検知部6Bが第2抵抗値R2を有する。第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の増減は、作用する圧力の変化に対して逆向きに変化する。即ち、作用する圧力の変化に対して第1検知部6Aの第1抵抗値R1が低下するときは、第2検知部6Bの第2抵抗値R2が増加する。作用する圧力の変化に対して第1検知部6Aの第1抵抗値R1が増加するときは、第2検知部6Bの第2抵抗値R2が低下する。このように、圧力検知部6では、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値が作用する圧力の変化に応じて変化するように構成されている。例えば、作用する圧力が増加するときに第1検知部6Aの第1抵抗値R1が低下する場合、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値を(R2−R1)と定義すると、その相対値(R2−R1)は、作用する圧力の増加に対しては正の変化極性を示し、作用する圧力の低下に対しては負の変化極性を示す。第1検知部6Aと第2検知部6Bの共通入力端子6aにパルス信号V10が入力する。第1検知部6Aの第1出力端子6b及び第2検知部6Bの第2出力端子6cは、パルス信号処理回路8に接続されている。
【0017】
物理量検知部4はさらに、第1キャパシタC1及び第2キャパシタC2を有する。第1キャパシタC1は、第1検知部6Aの第1出力端子6bとグランドの間に接続されている。第2キャパシタC2は、第2検知部6Bの第2出力端子6cとグランドの間に接続されている。第1キャパシタC1の容量と第2キャパシタC2の容量は同一である。第1検知部6Aの第1抵抗値R1と第1キャパシタC1は、RC回路を構成する。このため、第1検知部6Aを伝播したパルス信号V10は、RC回路の時定数に基づいて、その立ち上がりエッジが鈍った波形の第1低速化パルス信号V11となる。第2検知部6Bの第2抵抗値R2と第2キャパシタC2も、RC回路を構成する。このため、第2検知部6Bを伝播したパルス信号V10も、RC回路の時定数に基づいて、その立ち上がりエッジが鈍った波形の第2低速化パルス信号V12となる。第1キャパシタC1及び第2キャパシタC2は、必要に応じて、省略することができる。この場合、後述する第1バッファ回路12及び第2バッファ回路14の各々の入力容量が、これらキャパシタC1,C2を代替することができる。
【0018】
パルス信号処理回路8は、時間差計測回路10及び極性判定回路20を有する。詳細は後述するが、時間差計測回路10は、第1検知部6Aを伝播するパルス信号V10を遅延させた第1遅延パルス信号Vo1と第2検知部6Bを伝播するパルス信号V10を遅延させた第2遅延パルス信号Vo2の時間差を計測するように構成されている。極性判定回路20は、第1検知部6Aの第1抵抗値R1と第1キャパシタC1で構成されるRC回路の時定数と第2検知部6Bの第2抵抗値R2と第2キャパシタC2で構成されるRC回路の時定数の大小関係に基づいて、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値(R2−R1)の変化極性を判定するように構成されている。
【0019】
時間差計測回路10は、第1バッファ回路12、第2バッファ回路14、XOR回路16及びカウンタ回路18を有する。第1バッファ回路12は、一対のCMOSインバータが直列接続されて構成されており、入力端子が第1検知部6Aの第1出力端子6bに接続されており、出力端子がXOR回路16の一方の入力端子に接続されている。第1バッファ回路12は、第1検知部6Aを伝播した第1低速化パルス信号V11を整形することによって、パルス信号V10を遅延させた第1遅延パルス信号Vo1を生成する。第2バッファ回路14も、一対のCMOSインバータが直列接続されて構成されており、入力端子が第2検知部6Bの第2出力端子6cに接続されており、出力端子がXOR回路16の他方の入力端子に接続されている。第2バッファ回路14は、第2検知部6Bを伝播した第2低速化パルス信号V12を整形することによって、パルス信号V10を遅延させた第2遅延パルス信号Vo2を生成する。
【0020】
XOR回路16は、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の排他的論理和である時間差パルス信号Vo3を生成する。時間差パルス信号Vo3は、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の立ち上がりエッジ間の時間差に対応する長さのパルス信号である。XOR回路16の出力端子は、カウンタ回路18の入力端子に接続されている。カウンタ回路18は、XOR回路16から出力される時間差パルス信号Vo3の長さを発振回路2Aのクロック信号CLKに基づいて計測するように構成されている。カウンタ回路18は、例えばD型フリップフロップで構成されたバイナリカウンタである。カウンタ回路18は、計測されたクロック数をデジタル出力値OUT2として出力するように構成されている。
【0021】
極性判定回路20は、インバータ22、AND回路24及びRSフリップフロップ回路26を有する。インバータ22は、入力端子が圧力検知部6の共通入力端子6aに接続されており、出力端子がRSフリップフロップ回路26のリセット端子に接続されている。インバータ22は、パルス信号V10を反転したリセット信号V10Bを生成し、そのリセット信号V10BをRSフリップフロップ回路26のリセット端子に入力するように構成されている。AND回路24は、一方の入力端子が第1バッファ回路12の出力端子に接続されており、他方の入力端子がXOR回路16の出力端子に接続されている。AND回路24は、第1遅延パルス信号Vo1と時間差パルス信号Vo3の論理積であるセット信号Vo4を生成し、そのセット信号Vo4をRSフリップフロップ回路26のセット端子に入力するように構成されている。RSフリップフロップ回路26は、後述するように、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値(R2−R1)の変化極性を判定し、その結果を出力端子Qにデジタル出力値OUT1として出力するように構成されている。
【0022】
図3に、物理量センサ1のタイミングチャートを示す。パルス発生回路2から出力されるパルス信号V10が圧力検知部6に入力すると、第1検知部6Aは第1低速化パルス信号V11を生成し、第2検知部6Bは第2低速化パルス信号V12を生成する。この例では、第1検知部6Aの第1抵抗値R1は作用する圧力が増加するときに低下するように構成されており、第2検知部6Bの第2抵抗値R2は作用する圧力が増加するときに増加するように構成されている。このため、第1検知部6A及び第2検知部6Bに作用する圧力が予荷重よりも増加すると、第1検知部6Aの第1抵抗値R1と第1キャパシタC1で構成されるRC回路の時定数が第2検知部6Bの第2抵抗値R2と第2キャパシタC2で構成されるRC回路の時定数よりも小さくなる。したがって、図3に示すように、第1低速化パルス信号V11の立ち上がりエッジの波形(実線)は、第2低速化パルス信号V12の立ち上がりエッジの波形(実線)よりも急峻に変化する。換言すると、第1低速化パルス信号V11の立ち上がりエッジ速度は、第2低速化パルス信号V12の立ち上がりエッジ速度よりも速い。なお、破線で示される第1低速化パルス信号V11及び第2低速化パルス信号V12の波形は、第1検知部6A及び第2検知部6Bに作用する圧力が予荷重よりも低下する場合を示す。
【0023】
第1低速化パルス信号V11が第1バッファ回路12の論理しきい値を超えると、第1バッファ回路12は、第1低速化パルス信号V11を整形し、第1遅延パルス信号Vo1を生成する。第2低速化パルス信号V12が第2バッファ回路14の論理しきい値を超えると、第2バッファ回路14は、第2低速化パルス信号V12を整形し、第2遅延パルス信号Vo2を生成する。上記したように、第1低速化パルス信号V11の立ち上がりエッジ速度が第2低速化パルス信号V12の立ち上がりエッジ速度よりも速いので、第1遅延パルス信号Vo1が第2遅延パルス信号Vo2よりも先に立ち上がる。XOR回路16は、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の排他的論理和である時間差パルス信号Vo3を生成する。時間差パルス信号Vo3は、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の立ち上がりエッジ間の時間差に対応する。
【0024】
カウンタ回路18は、時間差パルス信号Vo3の長さをクロック信号CLKに基づいて計測する。この例では、カウンタ回路18のクロック数が「N」として計測されている。カウンタ回路18は、計測されたクロック数Nをデジタル出力値OUT2として出力する。
【0025】
上記したように、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2は、作用する圧力に応じて変化する。さらに、第1検知部6Aを伝播した第1低速化パルス信号V11の立ち上がりエッジ速度は、第1検知部6Aの第1抵抗値R1と第1キャパシタC1で構成されるRC回路の時定数に依存する。このため、第1遅延パルス信号Vo1が立ち上がるタイミングは、第1検知部6Aに作用する圧力に依存する。同様に、第2検知部6Bを伝播した第2低速化パルス信号V12の立ち上がりエッジ速度は、第2検知部6Bの第2抵抗値R2と第2キャパシタC2で構成されるRC回路の時定数に依存する。このため、第2遅延パルス信号Vo2が立ち上がるタイミングは、第2検知部6Bに作用する圧力に依存する。したがって、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の立ち上がりエッジ間の時間差に対応する時間差パルス信号Vo3は、圧力検知部6に作用する圧力に依存する。これにより、カウンタ回路18のデジタル出力値OUT2は、第1検知部6A及び第2検知部6Bに作用する圧力の大きさを反映する。
【0026】
上記したように、この例では、第1検知部6Aの第1抵抗値R1は作用する圧力が増加するときに低下するように構成されており、第2検知部6Bの第2抵抗値R2は作用する圧力が増加するときに増加するように構成されている。また、図3のタイミングチャートは、第1検知部6A及び第2検知部6Bに作用する圧力が予荷重よりも増加する場合を例示する。このため、第1遅延パルス信号Vo1と時間差パルス信号Vo3の論理積であるセット信号Vo4は、「Hi」となる。このため、RSフリップフロップ回路26のデジタル出力値OUT1が「Hi」となる。即ち、RSフリップフロップ回路26のデジタル出力値OUT1が「Hi」のときは、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値(R2−R1)の変化極性が正であることを示しており、このことは、第1検知部6A及び第2検知部6Bに作用する圧力が予荷重よりも増加していることを示す。一方、RSフリップフロップ回路26のデジタル出力値OUT1が「Lo」のときは、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値(R2−R1)の変化極性が負であることを示しており、このことは、第1検知部6A及び第2検知部6Bに作用する圧力が予荷重よりも低下していることを示す。
【0027】
このように、物理量センサ1は、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値(R2−R1)の大きさを、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の時間差に変換する。物理量センサ1は、その時間差を計測することで、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値(R2−R1)の大きさ、即ち、作用する圧力の大きさを測定することができる。物理量センサ1は、第1検知部6Aの第1抵抗値R1と第1キャパシタC1で構成されるRC回路の時定数と第2検知部6Bの第2抵抗値R2と第2キャパシタC2で構成されるRC回路の時定数に基づいて、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の時間差を得ることができる。このため、物理量センサ1は、駆動電圧に依存せずに、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の時間差を得ることができる。したがって、物理量センサ1は、低駆動電圧でも高い測定感度を有することができる。
【0028】
また、物理量センサ1は、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値(R2−R1)の変化極性を、第1低速化パルス信号V11のエッジ速度(即ち、第1検知部6Aの第1抵抗値R1と第1キャパシタC1で構成されるRC回路の時定数)と第2低速化パルス信号V12のエッジ速度(即ち、第2検知部6Bの第2抵抗値R2と第2キャパシタC2で構成されるRC回路の時定数)の大小関係から判定することができる。即ち、物理量センサ1は、これら時定数に基づいて、圧力検知部6に作用する圧力が予荷重から増加したのか低下したのかを判定することができる。このため、物理量センサ1は、駆動電圧に依存せずに、圧力検知部6に作用する圧力が予荷重から増加したのか低下したのかを判定することができる。
【0029】
図4に、第1バッファ回路12及び第2バッファ回路14の変形例であり、第1バッファ回路12及び第2バッファ回路14が有する電流制御型インバータINV1の回路図を示す。第1バッファ回路12及び第2バッファ回路14の各々は、この電流制御型インバータINV1の複数個(合計で偶数個)が直列接続して構成されている。この電流制御型インバータINV1は、CMOSインバータを構成するnチャネルMOSトランジスタとグランドの間に接続されている制御用のnチャネルMOSトランジスタTr1を備えることを特徴とする。この制御用のnチャネルMOSトランジスタTr1のゲートに対応するバイアス端子には、バイアス電圧VBnが入力するように構成されている。電流制御型インバータINV1は、制御用のnチャネルMOSトランジスタTr1によってCMOSインバータを流れる動作電流が制限されるので、入力と出力の間の遅延時間が増加することを特徴とする。電流制御型インバータINV1は、バイアス電圧VBnが大きいほど、入力と出力の間の遅延時間が低下し、バイアス電圧VBnが小さいほど、入力と出力の間の遅延時間が増加することを特徴とする。
【0030】
図5に、第1バッファ回路12及び第2バッファ回路14の各々が電流制御型インバータINV1を有する場合の回路構成を示す。第1バッファ回路12に含まれる複数の電流制御型インバータINV1の各々のバイアス端子が、第1検知部6Aの第1出力端子6bに接続されている。さらに、第2バッファ回路14に含まれる複数の電流制御型インバータINV1の各々のバイアス端子が、第2検知部6Bの第2出力端子6cに接続されている。
【0031】
図3を参照し、これらの第1バッファ回路12及び第2バッファ回路14の特徴を説明する。上記したように、第1検知部6A及び第2検知部6Bに作用する圧力が予荷重よりも増加するとき、第1低速化パルス信号V11の立ち上がりエッジ速度は第2低速化パルス信号V12の立ち上がりエッジ速度よりも大きい。このため、これら低速化パルス信号V11,V12が立ち上がる期間では、第1低速化パルス信号V11の電圧値は第2低速化パルス信号V12の電圧値よりも大きい。上記したように、第1バッファ回路12のバイアス端子には第1低速化パルス信号V11が入力し、第2バッファ回路14のバイアス端子には第2低速化パルス信号V12が入力する。このため、第1バッファ回路12の電流制御型インバータINV1の遅延速度が、第2バッファ回路14の電流制御型インバータINV1の遅延速度よりも小さくなる。これにより、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の立ち上がりエッジ間の時間差が大きくなり、時間差パルス信号Vo3の長さが長くなる。したがって、物理量センサ1は、より高感度に圧力を測定することが可能である。なお、同様に、第1検知部6A及び第2検知部6Bに作用する圧力が予荷重よりも低下する場合でも、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の立ち上がりエッジ間の時間差が大きくなり、時間差パルス信号Vo3の長さが長くなる。この場合でも、物理量センサ1は、より高感度に圧力を測定することが可能となる。また、第1バッファ回路12及び第2バッファ回路14の各々が電流制御型インバータINV1を有する場合、第1バッファ回路12及び第2バッファ回路14の各々の段数が大きくなるほど、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の立ち上がりエッジ間の時間差が大きくなり、時間差パルス信号Vo3の長さが長くなる。このため、物理量センサ1は、より高感度に圧力を測定することが可能である。
【0032】
上記では、電流制御型インバータINV1に接続される電流制御用のトランジスタが、nチャネルMOSトランジスタTr1の例を説明した。これに代えて、図6に示されるように、電流制御用のトランジスタが、pチャネルMOSトランジスタTr2であってもよい。この制御用のpチャネルMOSトランジスタTr2は、CMOSインバータを構成するpチャネルMOSトランジスタと電源端子の間に接続されている。この制御用のpチャネルMOSトランジスタTr2のゲートに対応するバイアス端子には、バイアス電圧VBpが入力するように構成されている。図7に、第1バッファ回路12及び第2バッファ回路14の各々が電流制御型インバータINV2を有する場合の回路構成を示す。第1バッファ回路12に含まれる複数の電流制御型インバータINV1の各々のバイアス端子が、第2検知部6Bの第2出力端子6cに接続されている。さらに、第2バッファ回路14に含まれる複数の電流制御型インバータINV1の各々のバイアス端子が、第1検知部6Aの第1出力端子6bに接続されている。この例も、上記した電流制御型インバータINV1の場合と同様に、第1遅延パルス信号Vo1と第2遅延パルス信号Vo2の立ち上がりエッジ間の時間差が大きくなり、物理量センサ1は、より高感度に圧力を測定することが可能である。
【0033】
上記では、物理量センサ1が圧力測定用の圧力検知部6を有する場合を例示した。本明細書で開示する技術は、他のタイプの様々なセンサに利用することができる。例えば、図8Aに示すように、本明細書で開示する技術は、磁界測定用の磁気検知部7を備えた物理量センサに利用することができる。
【0034】
図8A及び図8Bに示すように、磁気検知部7は、MAGFET(MAGnetic Field Effect Transistor)型の磁気検知素子であり、n型MOSFETとして構成されている。磁気検知部7は、半導体基板7sub上に配設されているソース電極7s、ゲート電極7g及び一対のドレイン電極7d1,7d2を有する。半導体基板7subには、n型MOSFETを構成するための各種の半導体領域が形成されている。磁気検知部7では、一対のドレイン電極7d1,7d2の各々に対してソース電極7s及びゲート電極7gが共通して配置されている。第1ドレイン電極7d1、ゲート電極7g及びソース電極7sが、第1検知部6A(図1参照)を構成する。第2ドレイン電極7d2、ゲート電極7g及びソース電極7sが、第2検知部6B(図1参照)を構成する。
【0035】
図8Cに、磁気検知部7の等価回路を示す。このように、磁気検知部7は、第1検知部6Aがn型MOSFETを構成しており、第2検知部6Bもn型MOSFETを構成しており、これらが並列に接続されている。第1検知部6Aを構成するn型MOSFETと第2検知部6Bを構成するn型MOSFETは、同一のチャネル長及びチャネル幅を有する。これらn型MOSFETのゲートには、バイアス電圧(例えば、電源電圧)が入力するように構成されている。
【0036】
次に、図8Dを参照し、磁気検知部7の動作を説明する。磁気検知部7では、一対のドレイン電極7d1,7d2からソース電極6sに電流が流れる。このとき、半導体基板7subの主面に対して垂直方向に磁界が印加されると、ゲート電極7gによって誘起されたチャネルを流れる電子キャリアは、ローレンツ力を受けて偏向される。例えば、磁界が紙面の裏面から表面の向きに作用する場合、ゲート電極7gによって誘起されたチャネルを流れる電子キャリアは、ソース電極7sから第1ドレイン電極7d1に流れ込む量が増えるように流れる。一方、磁界が紙面の表面から裏面の向きに作用する場合、ゲート電極7gによって誘起されたチャネルを流れる電子キャリアは、ソース電極7sから第2ドレイン電極7d2に流れ込む量が増えるように流れる。このように、磁気検知部7においては、ホール効果によって、作用する磁界の強度及び向きに応じて、第1検知部6Aを流れる電流値と第2検知部6Bを流れる電流値の相対値、即ち、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の相対値が変化する。
【0037】
このような磁気検知部7は、図2の物理量センサ1のうちの圧力検知部6を置き換えることで用いられる。ただし、上記したように、磁気検知部7を流れる電流の向きは、圧力検知部6を流れる電流の向きと逆である。このため、磁気検知部7に置き換える場合、物理量センサ1は、パルス信号V10の初期値が「Hi」に設定され、第1バッファ回路12及び第2バッファ回路14の各々のCMOSインバータの個数が奇数個に設定される。これにより、物理量センサ1は、パルス信号V10の立ち下がりに同期して第1低速化パルス信号V11が立ち下がり、その第1低速化パルス信号V11が第1バッファ回路12の論理しきい値を下回ったときに第1遅延パルス信号Vo1が立ち上がるように構成される。同様に、物理量センサ1は、パルス信号V10の立ち下がりに同期して第2低速化パルス信号V12が立ち下がり、その第2低速化パルス信号V12が第2バッファ回路14の論理しきい値を下回ったときに第2遅延パルス信号Vo2が立ち上がるように構成される。これにより、パルス信号処理回路8は、圧力検知部6の場合と同様に動作することができる。また、磁気検知部7を有する物理量センサ1でも、第1バッファ回路12及び第2バッファ回路14が、電流制御型インバータINV1(図4)又は電流制御型インバータINV2(図6)を有していてもよい。ただし、論理反転に対応するために、電流制御型インバータINV1(図4)のときに図7の配線パターンが適用され、電流制御型インバータINV2(図6)のときに図5の配線パターンが適用される。
【0038】
このように、本明細書で開示する物理量センサ1は、MAGFET(MAGnetic Field Effect Transistor)型の磁気検知部7を用いて、作用する磁界を高感度に測定することができる。なお、上記では、磁気検知部7にMAGFET型の磁気検知素子を利用する例を説明した。これに代えて、ホール素子型の磁気検知素子を利用してもよい。
【0039】
上記では、物理量検知部4に圧力検知部6及び磁気検知部7を用いる例を例示した。これらの圧力検知部6及び磁気検知部7はいずれも、抵抗変化型のセンサである。この例に代えて、第1検知部6Aの第1抵抗値R1と第2検知部6Bの第2抵抗値R2の双方が物理量の変化に対して固定であり、第1キャパシタC1の容量値と第2キャパシタC2の容量値の相対値が作用する物理量の変化に応じて変化するように構成されていてもよい。この場合、例えば第1キャパシタC1及び第2キャパシタC2に容量型の圧力センサ又は慣性力センサを用いることで実現される。
【0040】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【0041】
1:物理量センサ
2:パルス発生回路
2A:発振回路
2B:分周回路
4:物理量検知部
6:圧力検知部
7:磁気検知部
6A:第1検知部
6B:第2検知部
8:パルス信号処理回路
10:時間差計測回路
12:第1バッファ回路
14:第2バッファ回路
16:XOR回路
18:カウンタ回路
20:極性判定回路
22:インバータ
24:AND回路
26:RSフリップフロップ回路
図1
図2
図3
図4
図5
図6
図7
図8A
図8B
図8C
図8D