特許 6718612 ＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6718612

(24)【登録日】2020年6月17日

(45)【発行日】2020年7月8日

(54)【発明の名称】ＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタ

(51)【国際特許分類】

   H01L 21/337 20060101AFI20200629BHJP

   H01L 29/808 20060101ALI20200629BHJP

   H01L 21/8232 20060101ALI20200629BHJP

   H01L 27/06 20060101ALI20200629BHJP

【ＦＩ】

   H01L29/80 C

   H01L27/06 F

【請求項の数】3

【全頁数】15

(21)【出願番号】特願2016-106386(P2016-106386)

(22)【出願日】2016年5月27日

(65)【公開番号】特開2017-212397(P2017-212397A)

(43)【公開日】2017年11月30日

【審査請求日】2019年5月21日

【新規性喪失の例外の表示】特許法第３０条第２項適用 平成２８年５月９日に１６ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｊｕｎｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ（ＩＷＪＴ２０１６）にて発表

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２５年度採択 国立研究開発法人科学技術振興機構 研究成果展開事業「スーパークラスタープログラム」に係る委託研究（研究課題名称：ＳｉＣパワーデバイスの高性能化）、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】504132272

【氏名又は名称】国立大学法人京都大学

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】木本 恒暢

(72)【発明者】

【氏名】藤原 寛朗

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２００３−０６８７６２（ＪＰ，Ａ）

【文献】 特開平１０−２４７７２１（ＪＰ，Ａ）

【文献】 特開２０１１−１６６０２５（ＪＰ，Ａ）

【文献】 特開２００５−１９１０５２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／８０８

Ｈ０１Ｌ ２１／３３７

(57)【特許請求の範囲】

【請求項1】

半絶縁性ＳｉＣ基板と、
前記半絶縁性ＳｉＣ基板の主面側に形成された第１導電型の埋込チャネル領域と、
前記半絶縁性ＳｉＣ基板の主面であって、前記埋込チャネル領域上に形成された第２導電型のゲート領域と、
前記半絶縁性ＳｉＣ基板の主面であって、前記埋込チャネル領域上に、前記ゲート領域を挟んで形成された第１導電型のソース領域及びドレイン領域と
を備えたノーマリオフ型のＳｉＣ接合型電界効果トランジスタであって、
前記埋込チャネル領域の不純物濃度をＮ（ｃｍ^−３）、前記埋込チャネル領域の厚さをＬ（ｃｍ）としたとき、ＮＬ^２＜３×１０^７ｃｍ^−１を満たすことを特徴とするＳｉＣ接合型電界効果トランジスタ。

【請求項2】

前記埋込チャネル領域、前記ゲート領域、前記ソース領域、及び前記ドレイン領域は、それぞれ、イオン注入層で構成されていることを特徴とする請求項１に記載のＳｉＣ接合型電界効果トランジスタ。

【請求項3】

半絶縁性ＳｉＣ基板に、ｎチャネル接合型電界効果トランジスタと、ｐチャネル接合型電界効果トランジスタとが形成されたＳｉＣ相補型接合型電界効果トランジスタであって、
前記ｎチャネル接合型電界効果トランジスタ及びｐチャネル接合型電界効果トランジスタは、それぞれ、請求項１または２に記載のノーマリオフ型のＳｉＣ接合型電界効果トランジスタで構成されており、
前記ｎチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域と、前記ｐチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域とは、前記半絶縁性ＳｉＣ基板内において、互いに離間して形成されていることを特徴とするＳｉＣ相補型接合型電界効果トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、炭化珪素（ＳｉＣ）基板を用いて形成されたノーマリオフ型のＳｉＣ接合型電界効果トランジスタ（以下、「ＳｉＣ ＪＦＥＴ」という）、及び、このＪＦＥＴで構成されたｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴを備えたＳｉＣ相補型接合型電界効果トランジスタ（以下、「ＳｉＣ相補型ＪＦＥＴ」という）に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）は、絶縁破壊電界強度がシリコン（Ｓｉ）に比べて約１０倍高いため、Ｓｉの限界を超える高耐圧パワーデバイスが開発されている。

【0003】

一方、現在の半導体集積回路は、主にシリコン（Ｓｉ）で作製されているが、産業分野においては、自動車や航空機のエンジン制御、自動車タイヤのモニター、宇宙用エレクトロニクスなど、Ｓｉでは実現不可能な２００℃以上の高温において動作する集積回路が渇望されている。

【0004】

ＳｉＣは、バンドギャップがＳｉに比べて約３倍高いため、５００℃以上の高温環境下で動作する集積回路が作製可能である。

【0005】

ＳｉＣ基板を用いて作製した集積回路として、例えば、非特許文献１には、相補型ＭＯＳＦＥＴで構成された集積回路が、非特許文献２には、ｎチャネルＪＦＥＴで構成された集積回路が開示されている。また、特許文献１には、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを半絶縁性のＳｉＣ層で絶縁分離した相補型ＪＦＥＴが開示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１１−１６６０２５号公報

【非特許文献】

【0007】

【非特許文献1】S.H. Ryu et al., IEEE Trans. Electron Devices, vol.45 (1998), p.45.

【非特許文献2】P.G. Neudeck et al., Phys. Stat. Sol. (a), vol.206 (2009), p.2329

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、非特許文献１に開示された相補型ＭＯＳＦＥＴは、ＳｉＣとゲート酸化膜との界面に高密度の欠陥や電荷が存在するため、しきい値電圧が温度により大きく変動し、安定した動作ができないという問題がある。また、ゲート酸化膜が高温で劣化するという問題もある。

【0009】

また、非特許文献２に開示された集積回路は、ｎチャンネルＪＦＥＴのみを用いているため、相補型回路を組むことができず、消費電力が著しく大きいという問題がある。加えて、このｎチャネルＪＦＥＴは、ノーマリオン型の素子であるため、駆動回路が複雑になるという問題がある。

【0010】

また、特許文献１に開示された相補型ＪＦＥＴは、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを、ホットウォールＣＶＤ法で形成されたイントリンシックＳｉＣ層で絶縁分離する構造になっており、微細なトレンチ形成、埋め込み成長、表面平坦化研磨を繰り返す必要があるため、作製プロセスが非常に複雑になるという問題がある。

【0011】

今まで、ＳｉＣ基板を用いた集積回路に関する研究はいくつか報告されているが、高温動作が確認されたに留まり、いずれも、高温で安定に動作しない、消費電力が大きい、広範囲でノーマリオフの動作が得られない、作製が困難、等の課題を残し、未だ実用化できるレベルには至っていない。

【0012】

本発明は、上記課題に鑑みなされたもので、その主な目的は、高温で安定に動作可能で、消費電力が極めて小さく、かつ作製が容易な、ノーマリオフ型のＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタを提供することにある。

【課題を解決するための手段】

【0013】

本発明に係るＳｉＣ接合型電界効果トランジスタは、半絶縁性ＳｉＣ基板と、半絶縁性ＳｉＣ基板の主面に形成された第１導電型のチャネル領域と、チャネル領域の主面に形成された第２導電型のゲート領域と、チャネル領域の主面であって、ゲート領域を挟んで形成された第１導電型のソース領域及びドレイン領域とを備え、チャネル領域の不純物濃度をＮ（ｃｍ^−３）、ゲート領域下におけるチャネル領域の厚さをＤ（ｃｍ）としたとき、ＮＤ^２＜３×１０^７ｃｍ^−１を満たすことを特徴とする。

【0014】

本発明に係る他のＳｉＣ接合型電界効果トランジスタは、半絶縁性ＳｉＣ基板と、半絶縁性ＳｉＣ基板の主面側に形成された第１導電型の埋込チャネル領域と、半絶縁性ＳｉＣ基板の主面であって、埋込チャネル領域上に形成された第２導電型のゲート領域と、半絶縁性ＳｉＣ基板の主面であって、埋込チャネル領域上に、ゲート領域を挟んで形成された第１導電型のソース領域及びドレイン領域とを備え、埋込チャネル領域の不純物濃度をＮ（ｃｍ^−３）、埋込チャネル領域の厚さをＬ（ｃｍ）としたとき、ＮＬ^２＜３×１０^７ｃｍ^−１を満たすことを特徴とする。

【0015】

本発明に係るＳｉＣ相補型接合型電界効果トランジスタは、半絶縁性ＳｉＣ基板に、ｎチャネル接合型電界効果トランジスタと、ｐチャネル接合型電界効果トランジスタとが形成されたＳｉＣ相補型接合型電界効果トランジスタであって、ｎチャネル接合型電界効果トランジスタ及びｐチャネル接合型電界効果トランジスタは、それぞれ、上記のノーマリオフ型のＳｉＣ接合型電界効果トランジスタで構成されており、ｎチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域と、ｐチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域とは、半絶縁性ＳｉＣ基板内において、互いに離間して形成されていることを特徴とする。

【0016】

本発明に係る他のＳｉＣ接合型電界効果トランジスタは、ＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型の低濃度エピタキシャル層と、低濃度エピタキシャル層の主面に形成された第２導電型のウェル領域と、ウェル領域内に形成された第１導電型のチャネル領域と、チャネル領域の主面に形成された第２導電型のゲート領域と、チャネル領域の主面であって、ゲート領域を挟んで形成された第１導電型のソース領域及びドレイン領域とを備え、チャネル領域の不純物濃度をＮ（ｃｍ^−３）、ゲート領域下におけるチャネル領域の厚さをＬ（ｃｍ）としたとき、ＮＬ^２＜３×１０^７ｃｍ^−１を満たすことを特徴とする。

【発明の効果】

【0017】

本発明によれば、高温で安定に動作可能で、消費電力が極めて小さく、かつ作製が容易な、ノーマリオフ型のＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタを提供することができる。

【図面の簡単な説明】

【0018】

【図1】ｎチャネル型のＳｉＣ ＪＦＥＴの構成を模式的に示した断面図である。

【図2】本発明の一実施形態におけるＳｉＣ ＪＦＥＴの構成を模式的に示した断面図である。

【図3】ｎチャネル型、及びｐチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧Ｖ_Ｔの計算値を、それぞれ、Ｎ_ＤＤ_ｎ^２、Ｎ_ＡＤ_ｐ^２に対してプロットしたグラフである。

【図4】ゲート電極に正の電圧Ｖ_Ｇを印加したときに、ゲート領域とチャネル領域との間のｐｎ接合の順方向に流れるゲート電流ＩのＩ−Ｖ_Ｇ特性を示したグラフである。

【図5】拡散電位Ｖ_ｊの温度依存性を示したグラフである。

【図6】（ａ）〜（ｃ）は、本実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴでインバータ回路に構成した例を示した回路図である。

【図7】インバータ回路を構成する相補型ＳｉＣ ＪＦＥＴの構造を模式的に示した断面図である。

【図8】半絶縁性のＳｉＣ基板に不純物をイオン注入した後、所定の温度でアニールを行って、不純物の電気活性率を測定した結果を示したグラフである。

【図9】半絶縁性のＳｉＣ基板に不純物を所定のドーズ量でイオン注入した後、１７００℃の温度でアニールを行って、不純物の電気活性率を測定した結果を示したグラフである。

【図10】作製したｎチャネルＪＦＥＴのドレイン電流−ドレイン電圧特性を測定した結果を示した図である。

【図11】ＳｉＣ相補型ＪＦＥＴで構成されたインバータ回路において、インバータ特性の温度依存性を、計算で求めた結果を示したグラフである。

【図12】ＳｉＣ相補型ＪＦＥＴで構成されたインバータ回路において、論理しきい値Ｖ_ｉｎｖの温度依存性を、計算で求めた結果を示したグラフである。

【図13】本発明の他の本実施形態におけるＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。

【図14】（ａ）、（ｂ）は、本発明の他の実施形態におけるＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。

【発明を実施するための形態】

【0019】

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。

【0020】

図１は、ｎチャネル型のＳｉＣ ＪＦＥＴの構成を模式的に示した面図である。半絶縁性のＳｉＣ基板１０の上に、ｎ型のチャネル領域１１が形成され、チャネル領域１１の表面に、ｐ^＋型のゲート領域１４が形成されている。また、チャネル領域１１の表面に、ゲート領域１４を挟んで、ｎ^＋型のソース領域１２及びｎ^＋型のドレイン領域１３が形成されている。また、ソース領域１２、ドレイン領域１３、及びゲート領域１４の表面には、それぞれ、ソース電極１５、ドレイン電極１６、及びゲート電極１７が形成されている。

【0021】

なお、ｐチャネル型のＳｉＣ ＪＦＥＴは、チャネル領域１１をｐ型に、ゲート領域１４をｎ^＋型に、ソース領域１２及びドレイン領域１３をｐ^＋型に、それぞれ変えることによって、形成することができる。

【0022】

通常、ＳｉＣ ＪＦＥＴは、ゲート電極１７に電圧（ゲート電圧）を印加させることで、ゲート領域１４直下のチャネル領域１１を空乏化して、ソース領域１２とドレイン領域１３との間の電流（ドレイン電流）を遮断する。そのため、通常のＳｉＣ ＪＦＥＴでは、ゲート電圧が０Ｖ時に、ドレイン電流が流れるノーマリオン特性となる。

【0023】

しかしながら、図２に示すように、ゲート電圧が０Ｖ時に、ゲート領域１４直下のチャネル領域１１に形成される空乏層２０の厚みを、ゲート領域１４直下のチャネル領域１１の厚みより厚くできれば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。

【0024】

ｎチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧Ｖ_Ｔｎは、半導体ｐｎ接合の空乏層解析モデルを使って、以下の式（１）で表すことができる。

【0025】

【数1】

【0026】

ここで、ｑは電子の電荷、ε_ＳはＳｉＣの誘電率、Ｎ_Ｄはチャネル領域１１の不純物（ドナー）濃度、Ｄ_ｎは、ゲート領域１４直下のチャネル領域１１の厚さである。また、Ｖ_ｊｎは、ゲート領域１４とチャネル領域１１間のｐｎ接合の拡散電位で、以下の式（２）で表される。

【0027】

【数2】

【0028】

ここで、ｋはボルツマン定数、ｎはチャネル領域１１の電子密度、ｐはゲート領域１４の正孔密度、ｎ_ｉは真性キャリア濃度である。

【0029】

同様に、ｐチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧Ｖ_Ｔｐは、以下の式（３）で表すことができる。

【0030】

【数3】

【0031】

ここで、Ｎ_Ａはチャネル領域の不純物（アクセプタ）濃度、Ｄ_ｐは、ゲート領域直下のチャネル領域の厚さである。また、Ｖ_ｊｐは、ゲート領域とチャネル領域間のｐｎ接合の拡散電位で、以下の式（４）で表される。

【0032】

【数4】

【0033】

ここで、ｎはゲート領域の電子密度、ｐはチャネル領域の正孔密度である。

【0034】

図３は、上記式（１）〜（４）に基づいて、ｎチャネル型、及びｐチャネル型のＳｉＣ ＪＦＥＴのしきい値電圧Ｖ_Ｔの計算値を、それぞれ、Ｎ_ＤＤ_ｎ^２、Ｎ_ＡＤ_ｐ^２に対してプロットしたグラフである。ここで、矢印Ａで示したグラフは、ｎチャネル型のしきい値電圧Ｖ_Ｔ、矢印Ｂで示したグラフは、ｐチャネル型のしきい値電圧Ｖ_Ｔを示す。なお、ｐチャネルＪＦＥＴではＶ_Ｔが負のときノーマリオフとなるので、同図ではｎチャネルＪＦＥＴと比較しやすいように、−Ｖ_Ｔをプロットしている。

【0035】

図３に示すように、ｎチャネル型の場合、Ｎ_ＤＤ_ｎ^２が３．４×１０^７ｃｍ^−１（矢印Ｐ）より小さいとき、Ｖ_Ｔが正になり、また、ｐチャネル型の場合、Ｎ_ＡＤ_ｐ^２が３．１×１０^７ｃｍ^−１（矢印Ｑ）より小さいとき、Ｖ_Ｔが正になる。すなわち、チャネル領域１１の不純物濃度をＮ（ｃｍ^−３）、ゲート領域１４下におけるチャネル領域１１の厚さをＤ（ｃｍ）としたとき、ＮＤ^２＜３×１０^７ｃｍ^−１を満たせば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。

【0036】

例えば、チャネル領域１１の厚さＤを０．１５μｍに設定したとき、チャネル領域１１の不純物濃度Ｎを、Ｎ＜１．３×１０^１７ｃｍ^−３に設定すれば、ノーマリオフ特性を有するＪＦＥＴを実現することができる。

【0037】

なお、ノーマリオフ型のＪＦＥＴでは、ゲート電極１７に、０Ｖより大きいゲート電圧を印加することによって、空乏層２０の厚みが薄くなり、ソース領域１２とドレイン領域１３との間にドレイン電流が流れる。

【0038】

図４は、ゲート電極１７に正の電圧Ｖ_Ｇを印加したときに、ゲート領域１４とチャネル領域１１との間のｐｎ接合の順方向に流れる電流（ゲート電流）ＩのＩ−Ｖ_Ｇ特性を示したグラフである。ここで、矢印Ａで示したグラフは、ＳｉのＪＦＥＴの特性を示し、矢印Ｂで示したグラフは、ＳｉＣのＪＦＥＴの特性を示す、
図４に示すように、Ｓｉ ＪＦＥＴの場合には、０Ｖ＜Ｖ_Ｇ＜０．４Ｖで、ゲート電流Ｉがほぼゼロであるのに対し、ＳｉＣ ＪＦＥＴの場合には、０Ｖ＜Ｖ_Ｇ＜２．６Ｖで、ゲート電流Ｉがほぼゼロとなる。これは、ＳｉＣのバンドギャップがＳｉに比べて約３倍高いためである。従って、Ｓｉ ＪＦＥＴの場合には、Ｖ_Ｔは、０．２Ｖ程度が限界であるのに対し、ＳｉＣ ＪＦＥＴの場合には、１．０ＶのＶ_Ｔを設定することが可能となる。

【0039】

上記式（１）〜（４）に示すように、しきい値電圧Ｖ_Ｔの温度依存性は、拡散電位Ｖ_ｊの温度依存性による。

【0040】

図５は、拡散電位Ｖ_ｊの温度依存性を示したグラフである。ここで、矢印Ａで示したグラフがｎチャネル型ＪＦＥＴの温度特性を示し、矢印Ｂで示したグラフがｐチャネル型ＪＦＥＴの温度特性を示す。なお、式（２）、（４）において、チャネル領域１１のキャリア密度を、５×１０^１７ｃｍ^−３、ゲート領域１４のキャリア密度を、１×１０^１９ｃｍ^−３としている。

【0041】

図５に示すように、室温（Ｔ_Ｒ）における拡散電位Ｖ_ｊと、６００Ｋにおける拡散電位Ｖ_ｊとの差ΔＶは、約０．３Ｖと非常に小さい。従って、ＳｉＣ ＪＦＥＴのしきい値電圧Ｖ_Ｔの温度依存性は非常に小さく、広い温度範囲において、安定した動作を示す集積回路を実現することが可能となる。

【0042】

本発明の一実施形態におけるＳｉＣ ＪＦＥＴは、図２に示したように、半絶縁性ＳｉＣ基板１０と、半絶縁性ＳｉＣ基板１０の主面に形成された第１導電型のチャネル領域１１と、チャネル領域１１の主面に形成された第２導電型のゲート領域１４と、チャネル領域１１の主面であって、ゲート領域１４を挟んで形成された第１導電型のソース領域１２及びドレイン領域１３とを備えている。

【0043】

そして、チャネル領域１１の不純物濃度をＮ（ｃｍ^−３）、ゲート領域１４下におけるチャネル領域１１の厚さをＤ（ｃｍ）としたとき、ＮＤ^２＜３×１０^７ｃｍ^−１を満たしており、これにより、ノーマリオフ型のＳｉＣＦＥＴを実現することができる。

【0044】

本実施形態におけるＳｉＣ ＪＦＥＴは、チャネル領域１１の不純物濃度と、ゲート領域１４下におけるチャネル領域１１の厚さを調整するだけで、ノーマリオフ動作するＳｉＣ ＪＦＥＴを実現することができる。また、広いゲート電圧領域で、ゲート電流の抑制ができるとともに、しきい値電圧の温度依存性が非常に小さいため、広い温度範囲において、安定した動作を示す集積回路を実現することができる。また、ゲート電圧の広い範囲でノーマリオフの特性が得られるため、安定した動作のＳｉＣ相補型ＪＦＥＴを実現できるとともに、消費電力が極めて小さい集積回路を実現することができる。

【0045】

図６（ａ）〜（ｃ）は、本実施形態におけるＳｉＣ ＪＦＥＴを用いて構成したＳｉＣ相補型ＪＦＥＴでインバータ回路に構成した例を示した回路図である。ここで、Ｔ_ｒ１はノーマリオフ型のｎチャネルＪＦＥＴ、Ｔ_ｒ２はノーマリオフ型のｐチャネルＪＦＥＴである。また、図７は、このインバータ回路を構成する相補型ＳｉＣ ＪＦＥＴの構造を模式的に示した断面図である。

【0046】

図７に示すように、半絶縁性ＳｉＣ基板１０のｎチャネルＪＦＥＴ形成領域に、ｎ型のチャネル領域１１が形成され、ｐチャネルＪＦＥＴ形成領域に、ｐ型のチャネル領域２１が、それぞれ形成されている。また、ｎ型のチャネル領域１１の表面には、ｐ^＋型のゲート領域１４と、ｎ^＋型のソース領域１２及びドレイン領域１３とが形成されている。また、ｐ型のチャネル領域２１の表面には、ｎ^＋型のゲート領域２４と、ｐ^＋型のソース領域２２及びドレイン領域２３とが形成されている。また、ソース領域１２、２２、ドレイン領域１３、２３、及びゲート領域１４、２４の表面には、それぞれ、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのソース電極１５、２５、ドレイン電極１６、２６、及びゲート電極１７、２７が形成されている。

【0047】

図６（ａ）〜（ｃ）及び図７に示すように、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのゲート電極１７、２７は、インバータ回路の入力端子Ｖ_ｉｎに接続されている。また、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのドレイン電極１６、２６は、インバータ回路の出力端子Ｖ_outに接続されている。また、ｎチャネルＪＦＥＴのソース電極１５は、グランドに接続され、ｐチャネルＪＦＥＴのソース電極２５は、電源（Ｖ_ＤＤ）に接続されている。

【0048】

ここで、ｎチャネルＪＦＥＴのチャネル領域１１と、ｐチャネルＪＦＥＴのチャネル領域２１とは、半絶縁性ＳｉＣ基板１０内において、互いに離間して形成されている。これにより、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとは、半絶縁性ＳｉＣ基板１０によって絶縁分離される。

【0049】

また、ｎチャネルＪＦＥＴのチャネル領域１１、及びｐチャネルＪＦＥＴのチャネル領域２１は、イオン注入で形成された層（イオン注入層）で構成されている。また、各ゲート領域１７、２７、ソース電極１５、２５、及びドレイン領域１３、２３も、イオン注入層で構成されている。

【0050】

イオン注入層は、通常のフォトリソグラフィ法を用いて、半絶縁性ＳｉＣ基板１０の所定領域に、不純物（ドナー、アクセプタ）を選択的にイオン注入して形成することができる。また、イオン注入の加速エネルギーとドーズ量を調整することによって、イオン注入層の厚さ及び不純物濃度を設定することができる。

【0051】

ｎ型の不純物（ドナー）としては、リン（Ｐ）、窒素（Ｎ）等を用いることができる。また、ｐ型の不純物（アクセプター）としては、アルミニウム（Ａｌ）等を用いることができる。

【0052】

図８は、半絶縁性のＳｉＣ基板に、ｎ型不純物（Ｐ^＋）及びｐ型不純物（Ａｌ^＋）を、それぞれ室温でイオン注入した後、所定の温度でアニールを行って、各不純物の電気活性率を測定した結果を示したグラフである。ここで、イオン注入のドーズ量は、それぞれ、１×１０^１４ｃｍ^−２（約１０^１８ｃｍ^−３）、加速エネルギーは、それぞれ、１６０ｋｅＶとした。また、アニーリング時間は、２０分とした。なお、図中の矢印Ａで示すグラフは、Ｐ^＋の電気活性化率、矢印Ｂで示すグラフは、Ａｌ^＋の電気活性化率を、それぞれ示す。

【0053】

図８に示すように、ｎ型不純物（Ｐ^＋）及びｐ型不純物（Ａｌ^＋）は、共に、イオン注入後に、１６００℃以上の温度でアニールすることによって、電気活性化率を９０％以上にすることができる。

【0054】

また、１６００℃以上の温度でアニールしても、ＳｉＣ基板中にイオン注入された不純物の濃度プロファイルは、注入時の濃度プロファイルと、ほとんど変化がないことが、二次イオン質量分析法（ＳＩＭＳ）により確認されている。

【0055】

図９は、半絶縁性のＳｉＣ基板に、ｎ型不純物（Ｐ^＋）及びｐ型不純物（Ａｌ^＋）を、それぞれ、所定のドーズ量で、室温でイオン注入した後、１７００℃の温度でアニールを行って、各不純物の電気活性率を測定した結果を示したグラフである。ここで、イオン注入の加速エネルギーは、それぞれ、１６０ｋｅＶとした。また、アニーリング時間は、２０分とした。

【0056】

図９に示すように、ｎ型不純物（Ｐ^＋）及びｐ型不純物（Ａｌ^＋）は、共に、ドーズ量が１０^１７〜１０^１９ｃｍ^−３の範囲において、イオン注入後に、所定の温度でアニールすることによって、電気活性化率を９０％以上にすることができる。

【0057】

このように、半絶縁性のＳｉＣ基板１０の所定領域に、不純物（ドナー、アクセプタ）を選択的にイオン注入した後に、１６００Ｃ以上の温度でアニールすることによって、十分に活性化され、かつ、不純物プロファイルの変動が僅かなイオン注入層を形成することができる。これにより、ＪＦＥＴのチャネル領域１１、２１、ゲート領域１７、２７、ソース電極１５、２５、及びドレイン領域１３、２３を、全てイオン注入層のみで構成しても、優れた特性のＪＦＥＴを実現することができる。

【0058】

図１０は、本実施形態における構成のｎチャネルＪＦＥＴを作製して、ドレイン電流−ドレイン電圧特性（Ｉ_Ｄ−Ｖ_Ｄ特性）を測定した結果を示した図である。ここで、測定は、６００Ｋの温度下で行った。また、各イオン注入層の形成は、以下の条件で行い、イオン注入後のアニールは、１７００℃で行った。

【0059】

チャネル領域：ドーパント（Ｐ^＋）、総ドーズ量（６．２×１０^１２ｃｍ^−２）、加速エネルギー（８０〜１８０ｋｅＶ）
ゲート領域：ドーパント（Ａｌ^＋）、総ドーズ量（２．３×１０^１４ｃｍ^−２）、加速エネルギー（１０〜４５ｋｅＶ）
ソース・ドレイン領域：ドーパント（Ｐ^＋）、総ドーズ量（２．２×１０^１４ｃｍ^−２）、加速エネルギー（１０〜６０ｋｅＶ）
上記の条件で作製したｎチャネルＪＦＥＴは、チャネル領域１１の不純物濃度が４×１０^１７ｃｍ^−３で、ゲート領域１４下におけるチャネル領域１１の厚さが７０ｎｍであった。また、チャネル領域１１の長さは１０μｍ、幅は２００μｍであった。

【0060】

図１０に示すように、作製したｎチャネルＪＦＥＴは、ノーマリオフの動作を示し、６００Ｋの高温でも、優れたＩ_Ｄ−Ｖ_Ｄ特性を示した。

【0061】

本実施形態において、チャネル領域１１、２１、ゲート領域１４、２４、ソース領域１２、２２、及びドレイン領域１３、２３を、全てイオン注入で形成しているため、相補型ＪＦＥＴを容易に作製することができる。また、半絶縁性ＳｉＣ基板１０に、互いに離間したチャネル領域１１、２１を形成しているため、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとの絶縁分離を容易に行うことができる。加えて、イオン注入の加速エネルギーとドーズ量を調整することによって、チャネル領域１１、２１の不純物濃度と、ゲート領域１４、２４下におけるチャネル領域１１、２１の厚さを設定することができるため、ＪＦＥＴのノーマリオフ化を容易に行うことができる。

【0062】

本実施形態において、半絶縁性ＳｉＣ基板１０は、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを絶縁分離できる程度に高抵抗なものであればよい。例えば、抵抗率ρが１０^９Ωｃｍ以上の半絶縁性ＳｉＣ基板１０を用いることができる。

【0063】

次に、図６（ａ）〜（ｃ）を参照しながら、相補型ＳｉＣ ＪＦＥＴで構成されたインバータ回路の動作を説明する。

【0064】

図６（ａ）に示すように、インバータ回路の入力端子Ｖ_ｉｎが０Ｖ（ｌｏｗ）のとき、ｎチャネルＪＦＥＴはオフ（ＯＦＦ）になり、ｐチャネルＪＦＥＴはオン（ＯＮ）になる。このため、インバータ回路の出力端子Ｖ_ｏｕｔは、Ｖ_ＤＤとほぼ等しくなる。

【0065】

次に、図６（ｂ）に示すように、入力端子Ｖ_ｉｎが１／２Ｖ_ＤＤまで上がると、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴは、共にオン（ＯＮ）になる。このため、出力端子Ｖ_ｏｕｔは、Ｖ_ＤＤから０Ｖ（ｌｏｗ）に遷移する。

【0066】

次に、図６（ｃ）に示すように、入力端子Ｖ_ｉｎがＶ_ＤＤ（Ｈｉｇｈ）のとき、ｎチャネルＪＦＥＴはオン（ＯＮ）になり、ｐチャネルＪＦＥＴはオフ（ＯＦＦ）になる。このため、出力端子Ｖ_ｏｕｔは、０Ｖとほぼ等しくなる。このように、インバータ回路の出力端子Ｖ_ｏｕｔは、入力端子Ｖ_ｉｎと反対の電位が生じる。

【0067】

図１１は、本実施形態におけるＳｉＣ相補型ＪＦＥＴで構成されたインバータ回路において、インバータ特性（Ｖ_ｏｕｔ−Ｖ_ｉｎ特性）の温度依存性を、計算で求めた結果を示したグラフである。ここで、ｎチャネルＪＦＥＴのチャネル幅を８μｍ、チャネル長を１０μｍ、しきい値電圧（室温）を０．８４Ｖとした。また、ｐチャネルＪＦＥＴのチャネル幅を１２０μｍ、チャネル長を１０μｍ、しきい値電圧（室温）を−０．８２Ｖとした。また、電源電圧（Ｖ_ＤＤ）を２Ｖとした。この２Ｖは、高温でもゲート電流がほぼゼロとなるゲート電圧の最大値に相当する、
図１１に示したグラフは、温度を３００Ｋ、４００Ｋ、５００Ｋ、６００Ｋと変えたときのインバータ特性を、それぞれ重ねてプロットしたものである。図１１において、太い実線が３００Ｋ、細い実線が４００Ｋ、点線が５００Ｋ、破線が６００Ｋでの特性をそれぞれ示す。このように、本実施形態におけるＳｉＣ相補型ＪＦＥＴで構成されたインバータ回路は、室温から６００Ｋの温度範囲において、変動の小さいインバータ特性を実現することができる。

【0068】

図１２は、本実施形態におけるＳｉＣ相補型ＪＦＥＴで構成されたインバータ回路において、論理しきい値Ｖ_ｉｎｖの温度依存性を、計算で求めた結果を示したグラフである。ここで、論理しきい値Ｖ_ｉｎｖは、図１１に示したように、インバータ回路の出力電圧Ｖ_ｏｕｔが、Ｖ_ＤＤから０Ｖに切り替わる入力電圧をいう。

【0069】

図１２に示すように、本実施形態におけるインバータ回路は、室温から１０００Ｋの温度範囲において、論理しきい値Ｖ_ｉｎｖの変化ΔＶが極めて小さい（０．０６Ｖ程度）。これは、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴのしきい値電圧の温度依存性がほぼ同じであるためである。

【0070】

図１３は、本発明の他の本実施形態におけるＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。本実施形態におけるＳｉＣ相補型ＪＦＥＴは、図７に示したＳｉＣ相補型ＪＦＥＴに対して、チャネル領域１１、２１を、埋込型に変更したものである。

【0071】

図１３に示すように、半絶縁性ＳｉＣ基板１０のｎチャネルＪＦＥＴ形成領域に、ｎ型の埋込チャネル領域１１が形成され、ｐチャネルＪＦＥＴ形成領域に、ｐ型の埋込チャネル領域２１が、それぞれ形成されている。また、ｎ型の埋込チャネル領域１１の上方には、ｐ^＋型のゲート領域１４と、ｎ^＋型のソース領域１２及びドレイン領域１３とが形成されている。また、ｐ型の埋込チャネル領域２１の上方には、ｎ^＋型のゲート領域２４と、ｐ^＋型のソース領域２２及びドレイン領域２３とが形成されている。また、ソース領域１２、２２、ドレイン領域１３、２３、及びゲート領域１４、２４の表面には、それぞれ、ｎチャネルＪＦＥＴ及びｐチャネルＪＦＥＴのソース電極１５、２５、ドレイン電極１６、２６、及びゲート電極１７、２７が形成されている。

【0072】

本実施形態における埋込チャネル領域１１、２１は、ゲート領域１４、２４よりも深い領域に、高い加速エネルギーで不純物をイオン注入することにより形成される。そのため、埋込チャネル領域１１、２１の上方は、ソース領域１２、２２、ドレイン領域１３、２３、及びゲート領域１４、２４を除いて、半絶縁性ＳｉＣ基板１０になっている。すなわち、ソース領域１２、２２とゲート領域１４、２４との間、及びドレイン領域１３、２３とゲート領域１４、２４との間には、ｐｎ接合が形成されていない。これにより、ＪＦＥＴの端子間の容量を大幅に低減することができる。その結果、ＳｉＣ ＪＦＥＴの高速動作が可能となる。

【0073】

なお、図１３に示したＳｉＣ相補型ＪＦＥＴの構造は、単体のＳｉＣ ＪＦＥＴにも勿論適用することができる。

【0074】

すなわち、本発明の他の実施形態におけるＳｉＣ ＪＦＥＴは、半絶縁性ＳｉＣ基板１０と、半絶縁性ＳｉＣ基板１０の主面側に形成された第１導電型の埋込チャネル領域１１と、半絶縁性ＳｉＣ基板１０の主面であって、埋込チャネル領域１１上に形成された第２導電型のゲート領域１４と、半絶縁性ＳｉＣ基板１０の主面であって、埋込チャネル領域１１上に、ゲート領域１４を挟んで形成された第１導電型のソース領域１２及びドレイン領域１３とを備えている。

【0075】

そして、埋込チャネル領域１１の不純物濃度をＮ（ｃｍ^−３）、埋込チャネル領域１１の厚さをＬ（ｃｍ）としたとき、ＮＬ^２＜３×１０^７ｃｍ^−１を満たしており、これにより、ノーマリオフ型のＳｉＣＦＥＴを実現することができる。

【0076】

図１４（ａ）、（ｂ）は、本発明の他の実施形態におけるＳｉＣ相補型ＪＦＥＴの構成を模式的に示した断面図である。本実施形態におけるＳｉＣ相補型ＪＦＥＴは、図７に示したＳｉＣ相補型ＪＦＥＴに対して、半絶縁性ＳｉＣ基板１０を、表面に低濃度エピタキシャル層が形成されたＳｉＣ基板に変更したものである。

【0077】

以下、図１４（ａ）を参照しながら、本実施形態におけるＳｉＣ相補型ＪＦＥＴの構成を説明する。

【0078】

図１４（ａ）に示すように、高濃度ｎ型ＳｉＣ基板１０上に、ｎ⁻型の低濃度エピタキシャル層４１が形成され、ｎチャネルＪＦＥＴ形成領域に、ｐ型のウェル領域５０が形成されている。そして、ｐ型のウェル領域５０内に、ｎ型のチャネル領域１１が形成され、ｎ型のチャネル領域１１の表面には、ｐ^＋型のゲート領域１４と、ｎ^＋型のソース領域１２及びドレイン領域１３とが形成されている。

【0079】

一方、ｎ型の低濃度エピタキシャル層４１表面のｐチャネルＪＦＥＴ形成領域には、ｐ型のチャネル領域２１が形成され、ｐ型のチャネル領域２１の表面には、ｎ^＋型のゲート領域２４と、ｐ^＋型のソース領域２２及びドレイン領域２３とが形成されている。

【0080】

本実施形態におけるＳｉＣ相補型ＪＦＥＴにおいて、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとは、ｎ⁻型の低濃度エピタキシャル層４１と、ｐ型のウェル領域５０との間のｐｎ接合に逆バイアスを印加することによって、絶縁分離される。

【0081】

多くのＳｉＣパワーデバイスは、表面に低濃度エピタキシャル層が形成された高濃度ＳｉＣ基板を用いて形成される。そのため、本実施形態におけるＳｉＣ相補型ＪＦＥＴは、ＳｉＣパワーデバイスと、同一基板上に形成することができる。これにより、ＳｉＣパワーデバイスと集積回路とを同一チップ上に作製することが可能となる。

【0082】

図１４（ｂ）は、ｎチャネルＪＦＥＴ形成領域の代わりに、ｐチャネルＪＦＥＴ形成領域に、ｎ型のウェル領域５１を形成したものである。この場合、高濃度ｐ型ＳｉＣ基板１０上には、ｐ⁻型の低濃度エピタキシャル層４１が形成される。

【0083】

なお、図１４（ａ）、（ｂ）に示したＳｉＣ相補型ＪＦＥＴの構造は、単体のＳｉＣ ＪＦＥＴにも勿論適用することができる。

【0084】

すなわち、本発明の他の実施形態におけるＳｉＣ ＪＦＥＴは、ＳｉＣ基板１０と、ＳｉＣ基板１０上に形成された第１導電型の低濃度エピタキシャル層４１と、低濃度エピタキシャル層４１の主面に形成された第２導電型のウェル領域５０と、ウェル領域５０内に形成された第１導電型のチャネル領域１１と、チャネル領域１１の主面に形成された第２導電型のゲート領域１４と、ゲート領域１４を挟んで形成された第１導電型のソース領域１２及びドレイン領域１３とを備えている。

【0085】

そして、チャネル領域１１の不純物濃度をＮ（ｃｍ^−３）、ゲート領域１４下におけるチャネル領域１１の厚さをＬ（ｃｍ）としたとき、ＮＬ^２＜３×１０^７ｃｍ^−１を満たしており、これにより、ノーマリオフ型のＳｉＣＦＥＴを実現することができる。

【0086】

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。

【0087】

例えば、上記実施形態では、ＳｉＣ相補型ＪＦＥＴをインバータ回路に適用した例を説明したが、他の集積回路に適用しても勿論構わない。

【符号の説明】

【0088】

１０ ＳｉＣ基板
１１、２１ （埋込）チャネル領域
１２、２２ ソース領域
１３、２３ ドレイン領域
１４、２４ ゲート領域
１５、２５ ソース電極
１６、２６ ドレイン電極
１７、２７ ゲート電極
２０ 空乏層
４１ 低濃度エピタキシャル層
５０、５１ ウェル領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】