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特許6722229メモリコマンド、タイミングおよび／または制御信号のオンダイ制御のためのシステムおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6722229
(24)【登録日】2020年6月23日
(45)【発行日】2020年7月15日
(54)【発明の名称】メモリコマンド、タイミングおよび／または制御信号のオンダイ制御のためのシステムおよび方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20200706BHJP
G11C 7/22 20060101ALI20200706BHJP
【ＦＩ】
G06F12/00 550C
G06F12/00 564A
G11C7/22
【請求項の数】23
【外国語出願】
【全頁数】58
(21)【出願番号】特願2018-116186(P2018-116186)
(22)【出願日】2018年6月19日
(65)【公開番号】特開2019-23863(P2019-23863A)
(43)【公開日】2019年2月14日
【審査請求日】2020年3月23日
(31)【優先権主張番号】62/531,832
(32)【優先日】2017年7月12日
(33)【優先権主張国】US
(31)【優先権主張番号】15/870,390
(32)【優先日】2018年1月12日
(33)【優先権主張国】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】511242535
【氏名又は名称】サンディスク テクノロジーズ エルエルシー
(74)【代理人】
【識別番号】110000110
【氏名又は名称】特許業務法人快友国際特許事務所
(72)【発明者】
【氏名】ユエン チャン
(72)【発明者】
【氏名】ゴードン イー
(72)【発明者】
【氏名】イボ イン
(72)【発明者】
【氏名】ツィ−イー リウ
【審査官】
後藤 彰
(56)【参考文献】
【文献】
特表２０１７−５２７０３８（ＪＰ，Ａ）
【文献】
国際公開第２０１６／０３６４４２（ＷＯ，Ａ１）
【文献】
特開２００７−１７９６６９（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０６Ｆ １２／００
Ｇ１１Ｃ ７／２２
(57)【特許請求の範囲】
【請求項1】
ダイであって、
不揮発性メモリアレイと、
前記不揮発性メモリアレイを備える前記ダイ上で具体化されるシーケンサで生成された複数の制御信号に応じて、前記不揮発性メモリアレイ内でメモリ動作を実行するメモリ制御回路と、
を備えており、
前記シーケンサが、プログラム可能なメモリユニットからそれぞれのメモリ動作に対応するシーケンサエントリを取得し、
取得された前記シーケンサエントリは、信号データおよび対応するタイミングデータを備えており、
前記信号データは、対応する前記タイミングデータによって指定される期間に出力される複数の制御信号の各々のセットを定義し、
前記シーケンサが、取得された前記シーケンサエントリに従った複数の制御信号を生成し、
前記シーケンサによる複数の制御信号の生成は、取得された前記シーケンサエントリの前記信号データで定義された前記複数の制御信号の各々のセットを前記シーケンサが生成することを備えており、
前記複数の制御信号の各々のセットは、取得された前記シーケンサエントリの対応する前記タイミングデータによって指定されたクロックサイクル数で生成される、
ダイ。
不揮発性メモリアレイと、
前記不揮発性メモリアレイを備える前記ダイ上で具体化されるシーケンサで生成された複数の制御信号に応じて、前記不揮発性メモリアレイ内でメモリ動作を実行するメモリ制御回路と、
を備えており、
前記シーケンサが、プログラム可能なメモリユニットからそれぞれのメモリ動作に対応するシーケンサエントリを取得し、
取得された前記シーケンサエントリは、信号データおよび対応するタイミングデータを備えており、
前記信号データは、対応する前記タイミングデータによって指定される期間に出力される複数の制御信号の各々のセットを定義し、
前記シーケンサが、取得された前記シーケンサエントリに従った複数の制御信号を生成し、
前記シーケンサによる複数の制御信号の生成は、取得された前記シーケンサエントリの前記信号データで定義された前記複数の制御信号の各々のセットを前記シーケンサが生成することを備えており、
前記複数の制御信号の各々のセットは、取得された前記シーケンサエントリの対応する前記タイミングデータによって指定されたクロックサイクル数で生成される、
ダイ。
【請求項2】
前記プログラム可能なメモリユニットから特定のシーケンサエントリを取得することに応答して、前記シーケンサが、前記特定のシーケンサエントリの前記タイミングデータによって指定されたクロックサイクル数の間に前記特定のシーケンサエントリの前記信号データで定義される複数の制御信号のセットを生成するように構成される、請求項１に記載のダイ。
【請求項3】
前記タイミングデータが、指数および仮数を含み、
前記シーケンサが、前記シーケンサエントリの前記タイミングデータの前記指数および仮数を使用することによってシーケンサエントリの前記タイミングデータによって指定されたクロックサイクル数を決定するように構成される、請求項１または２に記載のダイ。
前記シーケンサが、前記シーケンサエントリの前記タイミングデータの前記指数および仮数を使用することによってシーケンサエントリの前記タイミングデータによって指定されたクロックサイクル数を決定するように構成される、請求項１または２に記載のダイ。
【請求項4】
前記シーケンサが、前記シーケンサエントリの前記タイミングデータによって指定された前記クロックサイクル数をｍ×２ｅとして計算するように構成され、
ｍが、前記タイミングデータの前記仮数であり、ｅが、前記タイミングデータの前記指数である、請求項３に記載のダイ。
ｍが、前記タイミングデータの前記仮数であり、ｅが、前記タイミングデータの前記指数である、請求項３に記載のダイ。
【請求項5】
前記シーケンサは、タイミング領域および信号領域を有するバスによって前記プログラム可能なメモリユニットに結合されており、
前記シーケンサエントリのタイミングデータが、前記バスの前記タイミング領域を介して伝達され、
前記シーケンサエントリの信号データが、前記バスの前記信号領域を介して伝達される、請求項１から４のいずれか一項に記載のダイ。
前記シーケンサエントリのタイミングデータが、前記バスの前記タイミング領域を介して伝達され、
前記シーケンサエントリの信号データが、前記バスの前記信号領域を介して伝達される、請求項１から４のいずれか一項に記載のダイ。
【請求項6】
前記プログラム可能なメモリユニットが、揮発性メモリ、ランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、読み出し専用メモリ、永続メモリ、非一時的な記憶媒体および不揮発性記憶媒体のうちの１つまたは複数を含む、請求項１から５のいずれか一項に記載のダイ。
【請求項7】
前記シーケンサが、
前記プログラム可能なメモリユニットから第１シーケンサエントリを取得するように構成されたフェッチ回路と、
前記第１シーケンサエントリのタイミングデータによって指定されたクロックサイクル数の間に前記第１シーケンサエントリの信号データで定義される複数の制御信号のセットを生成するように構成された出力回路と、
を含み、
前記フェッチ回路が、一連のシーケンサエントリの前記第１シーケンサエントリに続く第２シーケンサエントリを取得するようにさらに構成される、請求項１から６のいずれか一項に記載のダイ。
前記プログラム可能なメモリユニットから第１シーケンサエントリを取得するように構成されたフェッチ回路と、
前記第１シーケンサエントリのタイミングデータによって指定されたクロックサイクル数の間に前記第１シーケンサエントリの信号データで定義される複数の制御信号のセットを生成するように構成された出力回路と、
を含み、
前記フェッチ回路が、一連のシーケンサエントリの前記第１シーケンサエントリに続く第２シーケンサエントリを取得するようにさらに構成される、請求項１から６のいずれか一項に記載のダイ。
【請求項8】
前記シーケンサが、
前記フェッチ回路によって取得されたシーケンサエントリを構文解析するように構成された復号回路であって、前記フェッチ回路によって取得された前記一連のシーケンサエントリの最後のシーケンサエントリを構文解析することに応答して、前記一連のシーケンサエントリの処理が完了したと判断するようにさらに構成された前記復号回路をさらに含み、
前記一連のシーケンサエントリを完了することが、制御信号ベクトルのシーケンスを生成することを含み、
各制御信号ベクトルが、前記一連のシーケンサエントリの対応するシーケンサエントリの前記タイミングデータによって指定されたクロックサイクル数の間に生成される、請求項７に記載のダイ。
前記フェッチ回路によって取得されたシーケンサエントリを構文解析するように構成された復号回路であって、前記フェッチ回路によって取得された前記一連のシーケンサエントリの最後のシーケンサエントリを構文解析することに応答して、前記一連のシーケンサエントリの処理が完了したと判断するようにさらに構成された前記復号回路をさらに含み、
前記一連のシーケンサエントリを完了することが、制御信号ベクトルのシーケンスを生成することを含み、
各制御信号ベクトルが、前記一連のシーケンサエントリの対応するシーケンサエントリの前記タイミングデータによって指定されたクロックサイクル数の間に生成される、請求項７に記載のダイ。
【請求項9】
前記シーケンサが、状態マシン回路を含み、前記状態マシン回路が、
シーケンサ状態を維持するように構成された状態論理であって、前記シーケンサ状態が複数の前記制御信号の出力状態を定義する、前記状態論理と、
前記状態論理によって維持される前記シーケンサ状態によって定義された複数の前記制御信号を出力するように構成された出力論理と、
前記プログラム可能なメモリユニット内に格納されたシーケンサエントリに基づいて次のシーケンサ状態を決定し、前記状態論理が決定されたクロックサイクル数の間前記シーケンサ状態を維持することに応答して、前記状態論理を前記次のシーケンサ状態に遷移するように構成された次の状態論理と、
を含む、請求項１から８のいずれか一項に記載のダイ。
シーケンサ状態を維持するように構成された状態論理であって、前記シーケンサ状態が複数の前記制御信号の出力状態を定義する、前記状態論理と、
前記状態論理によって維持される前記シーケンサ状態によって定義された複数の前記制御信号を出力するように構成された出力論理と、
前記プログラム可能なメモリユニット内に格納されたシーケンサエントリに基づいて次のシーケンサ状態を決定し、前記状態論理が決定されたクロックサイクル数の間前記シーケンサ状態を維持することに応答して、前記状態論理を前記次のシーケンサ状態に遷移するように構成された次の状態論理と、
を含む、請求項１から８のいずれか一項に記載のダイ。
【請求項10】
複数のメモリ動作の各々に対応した複数のシーケンサ命令を含むプログラム可能なメモリであって、
前記シーケンサ命令が、タイマーデータおよび信号データを備えるシーケンサタイミングエントリを含んでおり、
前記タイマーデータで指定されるサイクルカウントを有するメモリ制御信号を前記信号データが指定する、前記プログラム可能なメモリと、
複数の不揮発性メモリ素子および制御回路を含む半導体構造であって、
前記制御回路が、メモリ制御信号に応答して、選択された不揮発性メモリ素子のメモリ動作を実行するように構成される、前記半導体構造と、
前記半導体構造の前記制御回路内で具体化されたシーケンサであって、前記プログラム可能なメモリ内に格納されたシーケンサ命令を実行するように構成された前記シーケンサと、
を備えるシステムであって、
メモリ動作に関するシーケンサ命令を実行するため、前記シーケンサは、
前記プログラム可能なメモリから前記シーケンサ命令をロードすることと、
前記ロードされたシーケンサ命令のタイマーデータからサイクルカウントを決定することと、
前記決定されたサイクルカウントの間、前記ロードされたシーケンサ命令の信号データで指定されたメモリ制御信号を出力することであって、
前記シーケンサによって出力された前記メモリ制御信号が、前記半導体構造内の前記不揮発性メモリ素子のうちの１つまたは複数の前記メモリ動作の少なくとも一部分を前記制御回路に実行させることと、
を行うようにさらに構成されている、システム。
前記シーケンサ命令が、タイマーデータおよび信号データを備えるシーケンサタイミングエントリを含んでおり、
前記タイマーデータで指定されるサイクルカウントを有するメモリ制御信号を前記信号データが指定する、前記プログラム可能なメモリと、
複数の不揮発性メモリ素子および制御回路を含む半導体構造であって、
前記制御回路が、メモリ制御信号に応答して、選択された不揮発性メモリ素子のメモリ動作を実行するように構成される、前記半導体構造と、
前記半導体構造の前記制御回路内で具体化されたシーケンサであって、前記プログラム可能なメモリ内に格納されたシーケンサ命令を実行するように構成された前記シーケンサと、
を備えるシステムであって、
メモリ動作に関するシーケンサ命令を実行するため、前記シーケンサは、
前記プログラム可能なメモリから前記シーケンサ命令をロードすることと、
前記ロードされたシーケンサ命令のタイマーデータからサイクルカウントを決定することと、
前記決定されたサイクルカウントの間、前記ロードされたシーケンサ命令の信号データで指定されたメモリ制御信号を出力することであって、
前記シーケンサによって出力された前記メモリ制御信号が、前記半導体構造内の前記不揮発性メモリ素子のうちの１つまたは複数の前記メモリ動作の少なくとも一部分を前記制御回路に実行させることと、
を行うようにさらに構成されている、システム。
【請求項11】
前記ロードされたシーケンサ命令の前記タイマーデータが、指数値および仮数値を含み、
前記シーケンサが、ｍ×Ｂｅを計算することによって前記サイクルカウントを決定するようにさらに構成され、ｍが前記仮数値であり、ｅが前記指数値であり、Ｂが基数である、請求項１０に記載のシステム。
前記シーケンサが、ｍ×Ｂｅを計算することによって前記サイクルカウントを決定するようにさらに構成され、ｍが前記仮数値であり、ｅが前記指数値であり、Ｂが基数である、請求項１０に記載のシステム。
【請求項12】
前記半導体構造が、半導体基板、半導体ウエハ、半導体層、メモリチップ、メモリパッケージ、メモリダイ、フラッシュメモリダイ、ＮＡＮＤフラッシュダイおよびＮＯＲフラッシュダイのうちの１つまたは複数を含む、請求項１０または１１に記載のシステム。
【請求項13】
前記シーケンサを前記プログラム可能なメモリに通信可能に結合するように構成されたバスであって、
前記バスの第１のセクションが、それぞれのシーケンサ命令のタイマーデータの通信のために指定され、
第１の領域とは異なる、前記バスの第２のセクションが、それぞれのシーケンサ命令の信号データの通信のために指定される、前記バスをさらに含む、請求項１０から１２のいずれか一項に記載のシステム。
前記バスの第１のセクションが、それぞれのシーケンサ命令のタイマーデータの通信のために指定され、
第１の領域とは異なる、前記バスの第２のセクションが、それぞれのシーケンサ命令の信号データの通信のために指定される、前記バスをさらに含む、請求項１０から１２のいずれか一項に記載のシステム。
【請求項14】
不揮発性記憶装置場所から前記プログラム可能なメモリに前記複数のシーケンサ命令を投入するように構成された構成マネージャをさらに含む、請求項１０から１３のいずれか一項に記載のシステム。
【請求項15】
前記構成マネージャが、
修正されたシーケンサ命令を受信すること、および、
前記不揮発性メモリ素子の摩耗レベルおよび前記不揮発性メモリ素子の誤り率のうちの１つまたは複数に応答して、前記修正されたシーケンサ命令を生成することと、
のうちの１つまたは複数に応答して、前記修正されたシーケンサ命令を前記プログラム可能なメモリおよび前記不揮発性記憶装置場所のうちの１つまたは複数に書き込むようにさらに構成される、請求項１４に記載のシステム。
修正されたシーケンサ命令を受信すること、および、
前記不揮発性メモリ素子の摩耗レベルおよび前記不揮発性メモリ素子の誤り率のうちの１つまたは複数に応答して、前記修正されたシーケンサ命令を生成することと、
のうちの１つまたは複数に応答して、前記修正されたシーケンサ命令を前記プログラム可能なメモリおよび前記不揮発性記憶装置場所のうちの１つまたは複数に書き込むようにさらに構成される、請求項１４に記載のシステム。
【請求項16】
前記シーケンサが、
決定されたシーケンサ命令アドレスから前記シーケンサ命令をロードすることと、
前記メモリ動作のオペコードおよび前記半導体構造内の前記メモリ動作の前記不揮発性メモリ素子のアドレスのうちの１つまたは複数に基づいて前記シーケンサ命令アドレスを決定することと、
を行うようにさらに構成される、請求項１０から１５のいずれか一項に記載のシステム。
決定されたシーケンサ命令アドレスから前記シーケンサ命令をロードすることと、
前記メモリ動作のオペコードおよび前記半導体構造内の前記メモリ動作の前記不揮発性メモリ素子のアドレスのうちの１つまたは複数に基づいて前記シーケンサ命令アドレスを決定することと、
を行うようにさらに構成される、請求項１０から１５のいずれか一項に記載のシステム。
【請求項17】
前記シーケンサが、
前記決定されたシーケンサ命令アドレスでの第１のシーケンサ命令から最後のシーケンサ命令までの一連のシーケンサ命令を実行することと、
前記最後のシーケンサ命令のタイミングデータおよび前記最後のシーケンサ命令の信号データのうちの１つまたは複数に基づいて前記一連のシーケンサ命令の前記最後のシーケンサ命令を識別することと、
を行うようにさらに構成される、請求項１６に記載のシステム。
前記決定されたシーケンサ命令アドレスでの第１のシーケンサ命令から最後のシーケンサ命令までの一連のシーケンサ命令を実行することと、
前記最後のシーケンサ命令のタイミングデータおよび前記最後のシーケンサ命令の信号データのうちの１つまたは複数に基づいて前記一連のシーケンサ命令の前記最後のシーケンサ命令を識別することと、
を行うようにさらに構成される、請求項１６に記載のシステム。
【請求項18】
前記プログラム可能なメモリ内に格納された第１のシーケンサ命令が、前記半導体構造の不揮発性メモリ素子の読出動作、書込動作および消去動作のうちの１つまたは複数に関するメモリ制御信号に対する第１のタイミングパラメータを含み、
前記システムが、
前記第１のシーケンサ命令の前記メモリ制御信号に対する修正されたタイミングパラメータを決定することと、
前記第１のタイミングパラメータを前記修正されたタイミングパラメータと交換するために、前記第１のシーケンサ命令を更新することと、
を行うように構成されたシーケンサ調整モジュールをさらに含み、
前記第１のシーケンサ命令を更新することが、前記プログラム可能なメモリ内に格納された前記第１のシーケンサ命令の少なくとも一部分を上書きすること、および、前記制御回路のための不揮発性ファームウェア記憶装置内に格納された前記第１のシーケンサ命令の少なくとも一部分を上書きすること、のうちの１つまたは複数を含む、請求項１０から１７のいずれか一項に記載のシステム。
前記システムが、
前記第１のシーケンサ命令の前記メモリ制御信号に対する修正されたタイミングパラメータを決定することと、
前記第１のタイミングパラメータを前記修正されたタイミングパラメータと交換するために、前記第１のシーケンサ命令を更新することと、
を行うように構成されたシーケンサ調整モジュールをさらに含み、
前記第１のシーケンサ命令を更新することが、前記プログラム可能なメモリ内に格納された前記第１のシーケンサ命令の少なくとも一部分を上書きすること、および、前記制御回路のための不揮発性ファームウェア記憶装置内に格納された前記第１のシーケンサ命令の少なくとも一部分を上書きすること、のうちの１つまたは複数を含む、請求項１０から１７のいずれか一項に記載のシステム。
【請求項19】
不揮発性（ＮＶ）回路構造内で具体化されたシーケンサ回路に通信可能に結合された揮発性ランダムアクセスメモリ（ＲＡＭ）内に複数のシーケンサベクトルを含む構成データを格納することと、
前記ＮＶ回路構造のＮＶメモリセルの動作を実行することを求める要求に応答して、前記シーケンサ回路において前記揮発性ＲＡＭ内に格納された一連のシーケンサベクトルを実行することと
を含む方法であって、
前記一連のシーケンサベクトルを実行することが、
前記揮発性ＲＡＭから前記一連のシーケンサベクトルの第１のシーケンサベクトルを含むデータ単位を転送することと、
前記揮発性ＲＡＭ内に格納された前記シーケンサベクトルに対して決定されたレイアウトに従って前記データ単位のビット値を解釈することであって、第１のビット値が出力信号ベクトルを含み、第２のビット値が仮数を含み、第３のビット値が指数を含む、解釈することと、
前記第１のシーケンサベクトルを実行することであって、
決定されたクロックサイクル数の間に前記第１のシーケンサベクトルの前記出力信号ベクトルに対応するオンダイメモリ制御信号を生成することであって、前記オンダイメモリ制御信号が、前記メモリ動作の少なくとも一部分の実行を前記制御回路の１つまたは複数の機能モジュールに行わせるように構成される、前記生成することを含み、
前記決定されたクロックサイクル数が、ｍ×２ｅとして計算され、ｍが前記仮数であり、ｅが前記第１のシーケンサベクトルの前記指数である、前記実行することと、
前記第１のシーケンサベクトルの実行の完了に応答して、前記一連のシーケンサベクトルの次のシーケンサベクトルを処理することと、
を含む、方法。
前記ＮＶ回路構造のＮＶメモリセルの動作を実行することを求める要求に応答して、前記シーケンサ回路において前記揮発性ＲＡＭ内に格納された一連のシーケンサベクトルを実行することと
を含む方法であって、
前記一連のシーケンサベクトルを実行することが、
前記揮発性ＲＡＭから前記一連のシーケンサベクトルの第１のシーケンサベクトルを含むデータ単位を転送することと、
前記揮発性ＲＡＭ内に格納された前記シーケンサベクトルに対して決定されたレイアウトに従って前記データ単位のビット値を解釈することであって、第１のビット値が出力信号ベクトルを含み、第２のビット値が仮数を含み、第３のビット値が指数を含む、解釈することと、
前記第１のシーケンサベクトルを実行することであって、
決定されたクロックサイクル数の間に前記第１のシーケンサベクトルの前記出力信号ベクトルに対応するオンダイメモリ制御信号を生成することであって、前記オンダイメモリ制御信号が、前記メモリ動作の少なくとも一部分の実行を前記制御回路の１つまたは複数の機能モジュールに行わせるように構成される、前記生成することを含み、
前記決定されたクロックサイクル数が、ｍ×２ｅとして計算され、ｍが前記仮数であり、ｅが前記第１のシーケンサベクトルの前記指数である、前記実行することと、
前記第１のシーケンサベクトルの実行の完了に応答して、前記一連のシーケンサベクトルの次のシーケンサベクトルを処理することと、
を含む、方法。
【請求項20】
前記オンダイメモリ制御信号が、
前記ＮＶメモリアレイの選択されたワード線上に指定電位を生成するように構成されたチャージポンプ回路、
前記ＮＶメモリアレイの選択されたビット線上に指定電位を生成するように構成されたドライバ回路、
前記ＮＶメモリアレイの選択されたＮＶメモリセルにプログラム電圧パルスを印加するように構成されたパルス生成回路、および、
前記ＮＶメモリアレイの選択されたビット線を検知するように構成された検知回路、
のうちの１つまたは複数の動作を制御するように構成される、請求項１９に記載の方法。
前記ＮＶメモリアレイの選択されたワード線上に指定電位を生成するように構成されたチャージポンプ回路、
前記ＮＶメモリアレイの選択されたビット線上に指定電位を生成するように構成されたドライバ回路、
前記ＮＶメモリアレイの選択されたＮＶメモリセルにプログラム電圧パルスを印加するように構成されたパルス生成回路、および、
前記ＮＶメモリアレイの選択されたビット線を検知するように構成された検知回路、
のうちの１つまたは複数の動作を制御するように構成される、請求項１９に記載の方法。
【請求項21】
メモリ動作とそれぞれのデータ単位アドレスとの間の関連性に基づいて前記一連のシーケンサベクトルの前記第１のシーケンサベクトルを含む前記データ単位に対するアドレスを決定することと、
前記決定されたデータ単位アドレスから前記第１のシーケンサベクトルを含む前記データ単位を転送することと、
前記決定されたデータ単位アドレスに続く次のデータ単位アドレスから前記一連のシーケンサベクトルの前記次のシーケンサベクトルを含むデータ単位を読み取ることと、
をさらに含む、請求項１９または２０に記載の方法。
前記決定されたデータ単位アドレスから前記第１のシーケンサベクトルを含む前記データ単位を転送することと、
前記決定されたデータ単位アドレスに続く次のデータ単位アドレスから前記一連のシーケンサベクトルの前記次のシーケンサベクトルを含むデータ単位を読み取ることと、
をさらに含む、請求項１９または２０に記載の方法。
【請求項22】
初期化動作の間に不揮発性記憶装置場所から前記揮発性ＲＡＭに前記シーケンサベクトルを含む前記構成データをロードすることと、
修正されたシーケンサベクトルを受信することと、
前記揮発性ＲＡＭおよび前記不揮発性記憶装置場所のうちの１つまたは複数に前記修正されたシーケンサベクトルを書き込むことと、
をさらに含み、
前記修正されたシーケンサベクトルを書き込むことが、
前記構成データにおいて前記第１のシーケンサベクトルを前記修正されたシーケンサベクトルと交換することと、
前記修正されたシーケンサベクトルを前記構成データに追加することと、
のうちの１つまたは複数を含む、請求項２１に記載の方法。
修正されたシーケンサベクトルを受信することと、
前記揮発性ＲＡＭおよび前記不揮発性記憶装置場所のうちの１つまたは複数に前記修正されたシーケンサベクトルを書き込むことと、
をさらに含み、
前記修正されたシーケンサベクトルを書き込むことが、
前記構成データにおいて前記第１のシーケンサベクトルを前記修正されたシーケンサベクトルと交換することと、
前記修正されたシーケンサベクトルを前記構成データに追加することと、
のうちの１つまたは複数を含む、請求項２１に記載の方法。
【請求項23】
それぞれのアドレスで複数のシーケンサタイミングベクトルを揮発性ランダムアクセスメモリ（ＲＡＭ）に格納するための手段であって、各シーケンサタイミングベクトルが、それぞれのタイミングデータおよび制御信号データを有する、前記格納するための手段と、
不揮発性メモリ上でメモリコマンドを実行するための手段であって、前記不揮発性メモリの不揮発性メモリセルを含むメモリ構造内で具体化される、手段であり、
前記メモリコマンドを前記揮発性ＲＡＭのアドレスと関連付けることと、
前記メモリコマンドと関連付けられた前記アドレスからシーケンサタイミングベクトルをフェッチすることと、
前記シーケンサタイミングベクトルを実行することであって、
前記シーケンサタイミングベクトルの前記タイミングデータに含まれる仮数および指数を使用することによって前記シーケンサタイミングベクトルに対するタイミングパラメータを決定することと、
前記決定されたタイミングパラメータに従って前記シーケンサタイミングベクトルの前記制御信号データに対応する制御タイミング信号をコマンド実行回路に提供することであって、前記制御タイミング信号が、前記不揮発性メモリの１つまたは複数の不揮発性メモリセル上での前記メモリコマンドの少なくとも一部分の実行を前記コマンド実行回路に行わせるように構成される、提供することと、
を含む、前記実行することと、
を含む、前記実行するための手段と、
前記揮発性ＲＡＭの次のアドレスから次のシーケンサタイミングベクトルをフェッチするための手段と、
前記次のシーケンサタイミングベクトルのタイミングデータおよび前記次のシーケンサタイミングベクトルの制御信号データのうちの１つまたは複数に基づいて前記不揮発性メモリ上での前記メモリコマンドの実行が完了しているかどうかを判断するための手段と、
前記不揮発性メモリ上での前記メモリコマンドの実行が完了していないと判断することに応答して前記次のシーケンサタイミングベクトルを実行するための手段と、
を含む、システム。
不揮発性メモリ上でメモリコマンドを実行するための手段であって、前記不揮発性メモリの不揮発性メモリセルを含むメモリ構造内で具体化される、手段であり、
前記メモリコマンドを前記揮発性ＲＡＭのアドレスと関連付けることと、
前記メモリコマンドと関連付けられた前記アドレスからシーケンサタイミングベクトルをフェッチすることと、
前記シーケンサタイミングベクトルを実行することであって、
前記シーケンサタイミングベクトルの前記タイミングデータに含まれる仮数および指数を使用することによって前記シーケンサタイミングベクトルに対するタイミングパラメータを決定することと、
前記決定されたタイミングパラメータに従って前記シーケンサタイミングベクトルの前記制御信号データに対応する制御タイミング信号をコマンド実行回路に提供することであって、前記制御タイミング信号が、前記不揮発性メモリの１つまたは複数の不揮発性メモリセル上での前記メモリコマンドの少なくとも一部分の実行を前記コマンド実行回路に行わせるように構成される、提供することと、
を含む、前記実行することと、
を含む、前記実行するための手段と、
前記揮発性ＲＡＭの次のアドレスから次のシーケンサタイミングベクトルをフェッチするための手段と、
前記次のシーケンサタイミングベクトルのタイミングデータおよび前記次のシーケンサタイミングベクトルの制御信号データのうちの１つまたは複数に基づいて前記不揮発性メモリ上での前記メモリコマンドの実行が完了しているかどうかを判断するための手段と、
前記不揮発性メモリ上での前記メモリコマンドの実行が完了していないと判断することに応答して前記次のシーケンサタイミングベクトルを実行するための手段と、
を含む、システム。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照この出願は、最も早く利用可能な有効出願日の米国仮特許出願第６２／５３１，８３２号明細書の利益を主張し、同特許は、２０１７年７月１２日に出願され、参照により本明細書に組み込まれる。
【0002】
本開示は、様々な実施形態では、メモリ動作パルス制御に関し、より具体的には、揮発性メモリを使用してメモリ動作パルスタイミングを制御することに関する。
【背景技術】
【0003】
不揮発性（ＮＶ）メモリシステムは、シーケンサを含み得、シーケンサは、とりわけ、ＮＶメモリの動作を実装するように構成することができる。特定の動作を実行することを求める要求に応答して、シーケンサは、コマンド信号、タイミング信号、制御信号、動作信号、動作パルスおよび／または同様のものなどのメモリ制御信号を生成することができる。シーケンサによって生成された信号は、特定の動作を実装するようにメモリデバイスを構成するように適応させることができる。信号の構成、タイミングおよび／または持続時間は、ＮＶメモリ内で実行される対応するメモリ動作の構成および／またはタイミングを決定することができる。従来のシーケンサは、メモリと同じ構造（シーケンサによって制御されるメモリ素子と同じダイ）上で具体化することができる論理回路を使用することによって決定されたシーケンスおよび／またはタイミングにおいて制御信号を生成することができる。論理回路は、メモリダイの周辺領域内で実装することができる。それに従って、シーケンサは、低サイズおよび／または電力フットプリントを有するように設計することができる。従来のオンダイ制御回路によって生成される信号の構成、タイミングおよび／または持続時間は、メモリが設計および／または製作される際に固定され得る（例えば、回路の設計に「配線接続する」ことができる）。従って、従来のオンダイ制御回路によって生成される制御信号の構成、タイミングおよび／または持続時間は、設計および／または製作後の変更が可能ではない可能性がある。誤り、バグまたは他の考慮事項が原因で変更を望む場合は、オンダイ制御回路を再設計または再製作しなければならず、それは、高価で、多大な時間を要するものであり得る（そして、ダイ上で具体化されている他のコンポーネントに影響を及ぼし得る）。しかし、設計および／または製作後に、ある特定の制御信号（あるいは制御信号シーケンスまたはパターン）の構成、タイミングおよび／または持続時間を修正することは有利であり得る。そのような修正により、メモリデバイスは、異なる使用条件、摩耗レベル、テスト条件、性能評価、誤り率、ユーザの好み、コマンド、設定、パラメータおよび／または同様のものに適応させることができる。従って、必要なものは、メモリ構造の設計、製作および／または検定後にそれにより生成されるメモリ制御信号の構成、タイミングおよび／または持続時間の修正が可能なオンダイ制御回路のためのシステム、方法、装置、コンピュータプログラム製品および／または回路である。
【発明の概要】
【課題を解決するための手段】
【0004】
本開示は、添付の図面の使用を通じて追加の特異性および詳細を用いて説明および解説し、添付の図面は、その一部を形成する。図面の様々な図における要素の説明は、１つまたは複数の他の図の要素を指し得る。図では、同様の番号は、同様の要素（同様の要素の代替の実施形態を含む）を指し得る。図面は、本開示のある特定の実施形態のみを描写し、従って、その範囲を制限するものと見なしてはならない。
【図面の簡単な説明】
【0005】
【図1A】メモリ動作パルスなどのメモリコマンド、タイミングおよび／または制御信号を適応させるように構成されたシーケンサを含むメモリシステムの一実施形態を示す概略ブロック図である。
【0006】
【図1B】開示されるシーケンサによって生成された例示的なメモリ制御信号シーケンスに対応するタイミング図を描写する。
【0007】
【図1C】シーケンサ構成データを使用することによって、メモリコマンド、タイミングおよび／または制御信号を適応させるように構成されたシーケンサの別の実施形態を示す概略ブロック図である。
【0008】
【図1D】本明細書で開示されるようなシーケンサの別の実施形態を示す概略ブロック図である。
【0009】
【図1E】メモリ動作パルスなどのメモリコマンド、タイミングおよび／または制御信号を適応させるように構成されたシーケンサを含むメモリシステムの別の実施形態を示す概略ブロック図である。
【0010】
【図1F】ＮＶメモリセルの一実施形態を示す概略ブロック図である。
【0011】
【図1G】シーケンサ制御データに対応するコマンド、タイミングおよび／または制御信号に従ってメモリ動作を実装するように構成された制御回路の実施形態を示す概略ブロック図である。
【0012】
【図1H】シーケンサ制御データに対応するコマンド、タイミングおよび／または制御信号に従ってメモリ動作を実装するように構成された制御回路のさらなる実施形態を示す概略ブロック図である。
【0013】
【図2】メモリコマンド、タイミングおよび／または制御信号の構成、タイミングおよび／または持続時間を適応させるための方法の一実施形態のフロー図である。
【0014】
【図3】メモリコマンド、タイミングおよび／または制御信号の構成、タイミングおよび／または持続時間を適応させるための方法の別の実施形態のフロー図である。
【0015】
【図4】メモリシステムのシーケンサによって生成されたコマンド、タイミングおよび／または制御信号を修正するための方法の一実施形態のフロー図である。
【0016】
【図5】メモリシステムのシーケンサによって生成されたコマンド、タイミングおよび／または制御信号を修正するための方法の別の実施形態のフロー図である。
【0017】
【図6】コマンド、タイミングおよび／または制御信号のオンダイ制御のためのシステムの一実施形態の概略ブロック図である。
【発明を実施するための形態】
【0018】
上記で開示されるように、ＮＶメモリシステムは、シーケンサを含み得、シーケンサは、とりわけ、ＮＶメモリの様々な動作を実装するための信号を生成するように構成することができる。シーケンサは、決定されたタイミングに従って信号を生成するように構成することができる。ＮＶメモリの特定の動作を実装することを求める要求に応答して、シーケンサは、制御および／またはタイミング信号のシーケンスを生成するように構成することができる。制御および／またはタイミング信号のシーケンスは、ＮＶメモリの特定の動作を実装するように制御回路を構成することができる。シーケンサは、ＮＶメモリと同じ構造内で（例えば、ＮＶメモリの周辺回路において）具体化することができる。従って、シーケンサは、「オンダイ」シーケンサと呼ぶことおよび／またはＮＶメモリの周辺回路内で具体化することができる。シーケンサは、ＮＶメモリに課されるオーバーヘッドを低減するように設計することができる（例えば、低サイズおよび／または電力要件を有する）。その上、シーケンサは、シーケンサによる様々な制御および／またはタイミング信号の生成の遅延がＮＶメモリの対応する動作の実行に対する待機時間に悪影響を及ぼすことがないように、低待機時間を有する必要があり得る。前述の事項を考慮すると、従来のオンダイシーケンサは、既定の固定タイミングに従って決定された制御および／またはタイミング信号を生成するように構成された論理回路として具体化することができる。従って、シーケンサによって生成される信号および／またはタイミングは、とりわけ、シーケンサを具体化する論理回路によって決定することができる。例えば、シーケンサは、状態マシン回路を含み得、それにより生成される信号および／またはタイミングは、状態マシン回路の１つまたは複数の状態遷移によって決定することができる。それに従って、シーケンサによって生成された信号および／またはタイミングは、ＮＶメモリの製作後の修正が可能ではない可能性がある。
【0019】
本明細書で開示されるものは、メモリ動作および／または制御パルスのオンダイ制御のための回路構造の実施形態である。回路構造は、ダイを含み得、ダイは、ＮＶメモリセル、ＮＶメモリアレイ、二次元ＮＶメモリアレイ、三次元ＮＶメモリアレイおよび／または同様のものを含み得る。ダイは、メモリアレイ内でのメモリ動作の実装をオンダイ制御回路に行わせるように適応させたメモリタイミング、制御および／または動作信号を生成するように構成されたシーケンサをさらに含み得る。シーケンサは、メモリアレイおよびシーケンサが同じダイ内で具体化されるように、ダイ内で具体化することができる。シーケンサは、格納された構成データに従ってメモリ制御信号の構成、タイミングおよび／または持続時間を適応させることができる（例えば、ダイ上で具体化されたシーケンサ回路および／または他のオンダイ制御回路に配線接続されるなど、設計および／または製作時に固定された構成データを利用することとは対照的に）。それに従って、ダイ内で特定のメモリ動作を実装するためにシーケンサによって生成されたメモリ制御信号の構成、タイミングおよび／または持続時間は、ダイ上のシーケンサおよび／または他のオンダイ制御回路を実装するために使用される回路の設計および／または製作後に、修正、交換、更新および／または別の方法で操作することができる。シーケンサは、メモリユニットからそれぞれのメモリ動作に対応するシーケンサエントリを読み出し、シーケンサエントリによって指定されたクロックサイクル数の間にシーケンサエントリに対応する制御信号を生成するように構成することができる。生成された制御信号は、それぞれのメモリ動作を実装するようにダイ上で具体化されたメモリ制御回路を構成するように適応させることができる。シーケンサエントリは、タイマーフィールドおよび信号フィールドを含み得る。メモリユニットから特定のシーケンサエントリを読み取ることに応答して、シーケンサは、特定のシーケンサエントリのタイマーフィールドによって指定されたクロックサイクル数の間に特定のシーケンサエントリの信号フィールドに対応する制御信号を生成するように構成することができる。タイミングフィールドは、指数および仮数を含み得、シーケンサエントリによって指定されたクロックサイクル数は、ｍ×２＾ｅとして計算することができ、ｍは仮数であり、ｅは指数である。
【0020】
開示されるダイは、シーケンサをメモリユニットに結合するように構成されたバスをさらに含み得る。シーケンサエントリは、バス上のデータワードとして伝達することができる。バス上のデータワードは、タイミング領域と信号領域とに分割することができる。シーケンサエントリによって指定されたクロックサイクル数は、タイミング領域を介して伝達することができ、シーケンサによって生成されるメモリ制御信号を定義する信号データは、信号領域を介して伝達することができる。メモリユニットは、非一時的なメモリ、永続メモリ、読み出し専用メモリ、揮発性メモリ、ランダムアクセスメモリ、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリおよび／または同様のもののうちの１つまたは複数を含み得る。
【0021】
いくつかの実施形態では、シーケンサは、メモリユニットからシーケンサエントリにアクセスするように構成されたフェッチ回路と、シーケンサエントリによって指定されたクロックサイクル数の間にフェッチされたシーケンサエントリに対応する制御信号を生成するように構成された出力回路とを含む。フェッチ回路は、メモリユニット内に格納された一連のシーケンサエントリのフェッチされたシーケンサエントリに続くタイミングエントリを読み取るようにさらに構成することができる。シーケンサは、フェッチ回路によってアクセスされたシーケンサエントリを構文解析するように構成された復号回路をさらに含み得、復号回路は、フェッチ回路によってアクセスされた一連のシーケンサエントリの最後のシーケンサエントリを構文解析することに応答して、一連のシーケンサエントリの処理が完了したと判断するようにさらに構成される。一連のシーケンサエントリを完了することは、制御信号ベクトルのシーケンスを生成することを含み得、各制御信号ベクトルは、一連のシーケンサエントリの対応するシーケンサエントリによって指定されたクロックサイクル数の間に生成される。
【0022】
シーケンサは、状態マシン回路を含み得、状態マシン回路は、シーケンサ状態を維持するように構成された状態論理であって、シーケンサ状態が、複数のメモリ制御信号の出力状態を定義する、状態論理と、状態論理によって維持されるシーケンサ状態によって定義された複数のメモリ制御信号を出力するように構成された出力論理と、メモリユニット内に格納されたシーケンサエントリに基づいて次のシーケンサ状態を決定し、状態論理が決定されたクロックサイクル数の間シーケンサ状態を維持することに応答して、状態論理を次のシーケンサ状態に遷移するように構成された次の状態論理とを含む。
【0023】
本明細書で開示されるものは、メモリ構造の設計および／または製作後に修正が可能な構成データを使用したメモリ動作および／または制御信号の構造上制御のためのシステムの実施形態である。システムは、複数のシーケンサ命令を含む揮発性メモリであって、各シーケンサ命令が、タイマーデータおよび信号データを含む、揮発性メモリと、複数の不揮発性メモリ素子および制御回路を含む半導体構造であって、制御回路が、メモリ制御信号に応答して、選択された不揮発性メモリ素子の動作を実装するように構成される、半導体構造とを含み得る。システムは、半導体構造の制御回路内で具体化されたシーケンサをさらに含み得る。シーケンサは、メモリ内に格納されたシーケンサ命令を実行するように構成することができる。半導体構造は、半導体基板、半導体ウエハ、半導体層、メモリチップ、メモリパッケージ、メモリダイ、フラッシュメモリダイ、ＮＡＮＤフラッシュダイおよびＮＯＲフラッシュダイのうちの１つまたは複数を含み得る。
【0024】
シーケンサ命令を実行するため、シーケンサは、揮発性メモリからシーケンサ命令をロードすることと、ロードされたシーケンサ命令のタイマーデータからサイクルカウントを決定することと、決定されたサイクルカウントの間、ロードされたシーケンサ命令の信号データに従ってメモリ制御信号を出力することであって、シーケンサによって出力されたメモリ制御信号が、半導体構造内の不揮発性メモリ素子のメモリ動作の少なくとも一部分を実装するように構成される、出力することとを行うように構成することができる。ロードされたシーケンサ命令のタイマーデータは、指数値および仮数値を含み得、サイクルカウントを決定することは、ｍ×Ｂ＾ｅを計算することを含み得、ｍは仮数値であり、ｅは指数値であり、Ｂは基数（例えば、２）である。システムは、シーケンサを揮発性メモリに通信可能に結合するように構成されたバスをさらに含み得る。いくつかの実施形態では、バスの第１のセクションは、それぞれのシーケンサ命令のタイマーデータの通信のために指定され、第１の領域とは異なる、バスの第２のセクションは、それぞれのシーケンサ命令の信号データの通信のために指定される。シーケンサは、決定されたシーケンサ命令アドレスからシーケンサ命令をロードすることと、メモリ動作のオペコードおよび半導体構造内のメモリ動作の不揮発性メモリ素子のアドレスのうちの１つまたは複数に基づいてシーケンサ命令アドレスを決定することとを行うようにさらに構成することができる。シーケンサは、決定されたシーケンサ命令アドレスでの第１のシーケンサ命令から最後のシーケンサ命令までの一連のシーケンサ命令を実行することと、最後のシーケンサ命令のタイミングデータおよび最後のシーケンサ命令の信号データのうちの１つまたは複数に基づいて一連のシーケンサ命令の最後のシーケンサ命令を識別することとを行うように構成することができる。
【0025】
システムは、不揮発性記憶装置場所から揮発性メモリに複数のシーケンサ命令を投入するように構成された構成マネージャをさらに含み得る。不揮発性記憶装置場所は、読み出し専用メモリ、不揮発性メモリ、ファームウェア記憶装置、不揮発性メモリ素子のうちの１つもしくは複数および／または同様のものを含み得る。構成マネージャは、修正されたシーケンサ命令を受信することおよび修正されたシーケンサ命令を生成することのうちの１つまたは複数に応答して、修正されたシーケンサ命令を揮発性メモリおよび不揮発性記憶装置場所のうちの１つまたは複数に書き込むようにさらに構成することができる。修正されたシーケンサ命令は、不揮発性メモリ素子の摩耗レベルおよび不揮発性メモリ素子の誤り率のうちの１つまたは複数に応答して生成することができる。
【0026】
揮発性メモリ内に格納された第１のシーケンサ命令は、半導体構造の不揮発性メモリ素子の読出動作、書込動作および消去動作のうちの１つまたは複数に関するメモリ制御信号に対する第１のタイミングパラメータを含み得る。システムは、シーケンサ調整モジュールをさらに含み得、シーケンサ調整モジュールは、第１のシーケンサ命令のメモリ制御信号に対する修正されたタイミングパラメータを決定することと、第１のタイミングパラメータを修正されたタイミングパラメータと交換するために、第１のシーケンサ命令を更新することとを行うように構成される。第１のシーケンサ命令を更新することは、揮発性メモリ内に格納された第１のシーケンサ命令の少なくとも一部分を上書きすること、および、制御回路のための不揮発性ファームウェア記憶装置内に格納された第１のシーケンサ命令の少なくとも一部分を上書きすることのうちの１つまたは複数を含み得る。
【0027】
本明細書で開示されるものは、メモリの設計および／またはメモリの製作後にメモリ制御信号のタイミング、構成および／または持続時間を適応させるための方法の実施形態である。開示される方法の実施形態は、不揮発性（ＮＶ）回路構造内で具体化されたシーケンサ回路に通信可能に結合された揮発性ランダムアクセスメモリ（ＲＡＭ）内に複数のシーケンサベクトルを含む構成データを格納することと、ＮＶ回路構造のＮＶメモリセルの動作を実装することを求める要求に応答して、シーケンサ回路において揮発性ＲＡＭ内に格納された一連のシーケンサベクトルを実装することとを含む。一連のシーケンサベクトルを実装することは、揮発性ＲＡＭから一連のシーケンサベクトルの第１のシーケンサベクトルを含むデータ単位を転送することと、揮発性ＲＡＭ内に格納されたシーケンサベクトルに対して決定されたレイアウトに従ってデータ単位のビット値を解釈することと、第１のシーケンサベクトルを実行することとを含み得る。いくつかの実施形態では、データ単位の第１のビット値は出力信号ベクトルを含み、第２のビット値は仮数を含み、第３のビット値は指数を含む。第１のシーケンサベクトルを実行することは、決定されたクロックサイクル数の間に第１のシーケンサベクトルの出力信号ベクトルに対応するオンダイメモリ制御信号を生成することを含み得る。決定されたクロックサイクル数は、ｍ×２＾ｅとして計算することができ、ｍは仮数であり、ｅは第１のシーケンサベクトルの指数である。いくつかの実施形態では、方法は、第１のシーケンサベクトルの実行の完了に応答して、一連のシーケンサベクトルの次のシーケンサベクトルを処理することをさらに含む。
【0028】
オンダイメモリ制御信号は、メモリ動作の少なくとも一部分の実装を制御回路の１つまたは複数の機能モジュールに行わせるように構成することができる。オンダイメモリ制御信号は、ＮＶメモリアレイの選択されたワード線上に指定電位を生成するように構成されたチャージポンプ回路、ＮＶメモリアレイの選択されたビット線上に指定電位を生成するように構成されたドライバ回路、ＮＶメモリアレイの選択されたＮＶメモリセルにプログラム電圧パルスを印加するように構成されたパルス生成回路、ＮＶメモリアレイの選択されたビット線を検知するように構成された検知回路（例えば、１つまたは複数の検知増幅器）および／または同様のもののうちの１つまたは複数の動作を制御するように構成することができる。
【0029】
開示される方法の実施形態は、メモリ動作とそれぞれのデータ単位アドレスとの間の関連性に基づいて一連のシーケンサベクトルの第１のシーケンサベクトルを含むデータ単位に対するアドレスを決定することと、決定されたデータ単位アドレスから第１のシーケンサベクトルを含むデータ単位を転送することと、決定されたデータ単位アドレスに続く次のデータ単位アドレスから一連のシーケンサベクトルの次のシーケンサベクトルを含むデータ単位を読み取ることとをさらに含み得る。方法は、初期化動作の間に不揮発性記憶装置場所から揮発性ＲＡＭにシーケンサベクトルを含む構成データをロードすることをさらに含み得る。いくつかの実施形態では、方法は、修正されたシーケンサベクトルを受信することと、揮発性メモリおよび不揮発性記憶装置場所のうちの１つまたは複数に修正されたシーケンサベクトルを書き込むこととをさらに含み得る。修正されたシーケンサベクトルを書き込むことは、構成データにおいて第１のシーケンサベクトルを修正されたシーケンサベクトルと交換することと、修正されたシーケンサベクトルを構成データに追加することとのうちの１つまたは複数を含み得る。
【0030】
本明細書で開示されるものは、メモリダイの設計および／または製作後にオンダイメモリ制御信号シーケンスの構成、タイミングおよび／または持続時間を適応させるための手段の実施形態であって、それぞれのアドレスで複数のシーケンサタイミングベクトルを揮発性ランダムアクセスメモリ（ＲＡＭ）に格納するための手段であって、各シーケンサタイミングベクトルが、それぞれのタイミングデータおよび制御信号データを有する、手段と、不揮発性メモリ上でメモリコマンドを実行するための手段とを含む、手段である。メモリコマンドを実行することは、メモリコマンドを揮発性ＲＡＭのアドレスと関連付けることと、メモリコマンドと関連付けられたアドレスからシーケンサタイミングベクトルをフェッチすることと、シーケンサタイミングベクトルを実装することとを含み得る。シーケンサタイミングベクトルを実装することは、シーケンサタイミングベクトルのタイミングデータに含まれる仮数および指数を使用することによってシーケンサタイミングベクトルに対するタイミングパラメータを決定することと、決定されたタイミングパラメータに従ってシーケンサタイミングベクトルの制御信号データに対応する制御タイミング信号をコマンド実行回路に提供することであって、制御タイミング信号が、不揮発性メモリの１つまたは複数の不揮発性メモリセル上でのメモリコマンドの少なくとも一部分の実行をコマンド実行回路に行わせるように構成される、提供することとを含み得る。開示されるものは、揮発性ＲＡＭの次のアドレスから次のシーケンサタイミングベクトルをフェッチするための手段と、次のシーケンサタイミングベクトルのタイミングデータおよび次のシーケンサタイミングベクトルの制御信号データのうちの１つまたは複数に基づいて不揮発性メモリ上でのメモリコマンドの実行が完了しているかどうかを判断するための手段と、不揮発性メモリ上でのメモリコマンドの実行が完了していないと判断することに応答して次のシーケンサタイミングベクトルを実装するための手段とをさらに含み得る。
【0031】
図１Ａは、ＮＶメモリ１０４の設計および／または製作後にメモリ動作パルスを適応させるように構成されたメモリシステム１０１の一実施形態を描写する概略ブロック図である。メモリシステム１０１は、とりわけ、システムコントローラ１０２およびＮＶメモリ１０４を含み得る。システムコントローラ１０２は、相互接続１０７を通じてＮＶメモリ１０４に動作可能に結合することができる。相互接続１０７は、システムコントローラ１０２をＮＶメモリ１０４に結合するための適切ないかなる手段も含み得、これらに限定されないが、バス、並列バス、直列バスおよび／または同様のものを含み得る。システムコントローラ１０２は、相互接続１０５を使用することによって、メモリシステム１０１を１つまたは複数のコンピューティングデバイスに通信可能に結合するようにさらに構成することができる。相互接続１０７は、メモリシステム１０１の内部相互接続回路を含み得、相互接続１０５は、メモリシステム１０１の外部インタフェースを含み得る。
【0032】
ＮＶメモリ１０４は、ＮＶメモリ構造１１０を含み得る。ＮＶメモリ構造１１０は、ＮＶメモリコア１１１および対応する制御回路１２０を含むことおよび／または具体化することができる。本明細書で使用される場合は、図１ＡのＮＶメモリ構造１１０などの「メモリ構造」は、ＮＶメモリコア１１１のＮＶメモリ素子および／または制御回路１２０を具体化するならびに／あるいはＮＶメモリコア１１１のＮＶメモリ素子および／または制御回路１２０の実装に使用される構造要素および／またはコンポーネントを指す。ＮＶメモリ構造１１０は、制御回路、信号ルーティング回路、ドライバ回路、メモリ回路および／または他のコンポーネントなどの回路コンポーネントが形成される半導体構造を含み得る。ＮＶメモリ構造１１０は、これらに限定されないが、基板、半導体、半導体基板、半導体ウエハ、半導体層、集積回路、ダイ、平面、フラッシュメモリダイ、ＮＡＮＤフラッシュダイ、ＮＯＲフラッシュダイ、パッケージ、チップおよび／または同様のものを含み得る。
【0033】
図１Ａに示されるように、ＮＶメモリコア１１１および制御回路１２０は、同じＮＶメモリ構造１１０（例えば、同じ基板、半導体、層、ダイ、平面、パッケージ、チップおよび／または同様のもの）上に実装することおよび／または同じＮＶメモリ構造１１０内で具体化することができる。従って、制御回路１２０は、ＮＶメモリ１０４の「オンダイ」制御回路（例えば、「オンダイ」制御回路１２０、「構造上」制御回路１２０、ローカル制御回路１２０および／または同様のものと呼ぶことができる）を含み得る。ＮＶメモリコア１１１は、ＮＶメモリ構造１１０のメモリ領域内で具体化することおよび／または配置することができ、制御回路１２０は、ＮＶメモリ構造１１０の周辺領域内で具体化することおよび／または配置することができる。図１Ａは、単一のＮＶメモリ構造１１０を有する単一のＮＶメモリ１０４を含むメモリシステム１０１を描写しているが、本開示は、この点において制限されず、各々がそれぞれのＮＶメモリコア１１１および／または制御回路１２０を含むいかなる数のＮＶメモリ１０４および／またはＮＶメモリ構造１１０（例えば、４つ、８つまたはそれ以上のＮＶメモリ構造１１０）も含む実施形態を包含する。
【0034】
ＮＶメモリ構造１１０は、適切ないかなる配置および／または構成の適切ないかなるタイプのＮＶメモリ素子および／またはセルも含む適切ないかなるタイプのＮＶメモリコア１１１も含み得る。ＮＶメモリコア１１１は、非一時的なメモリ、ソリッドステートメモリ、フラッシュメモリ、ＮＡＮＤタイプのフラッシュメモリ、ＮＯＲタイプのフラッシュメモリ、プログラマブルメタライゼーションセル（ＰＭＣ）メモリ、シリコン−酸化膜−窒化膜−酸化膜−シリコン（ＳＯＮＯＳ）メモリ、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））メモリ、フローティング接合ゲートＲＡＭ（ＦＪＧ ＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、電気的消去型プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）および／または同様のものを含み得る。
【0035】
ＮＶメモリコア１１１は、複数のＮＶメモリ素子１１２を含み得、複数のＮＶメモリ素子１１２は、データ格納が可能であり得る。ＮＶメモリ素子１１２は、１つまたは複数のＮＶメモリセルを含み得、１つまたは複数のＮＶメモリセルは、それぞれのページ、区分、ブロック、メタブロック、消去ブロック、平面、バンクおよび／または同様のものに配置することができる。いくつかの実施形態では、ＮＶメモリコア１１１は、メモリアレイ、二次元メモリアレイ、三次元メモリアレイおよび／または同様のもののうちの１つまたは複数を含む。本明細書でさらに詳細に開示されるように、いくつかの実施形態では、ＮＶメモリコア１１１は、ＮＡＮＤメモリアレイを含む。
【0036】
制御回路１２０は、シーケンサ１２２および１つまたは複数の機能モジュール１３０を含み得る。シーケンサ１２２は、ＮＶメモリ１０４内でそれぞれのメモリ動作（および／またはその一部分）を実装するように制御回路１２０の機能モジュール１３０を構成するように適応させることができるメモリ制御（ＭＣ）信号を生成するように構成することができる。従って、シーケンサ１２２によって生成されたＭＣ信号は、これらに限定されないが、制御信号、制御パルス、メモリ制御パルス、タイミング信号、メモリタイミング信号、タイミングパルス、トリガ信号、トリガパルス、コマンド信号、コマンドパルス、動作信号、動作パルス、コマンド、タイミング、制御（ＭＣ）信号および／または同様のものを含み得る。シーケンサ１２２によって生成されたＭＣ信号は、シリコンビア（ＴＳＶ）、ワイヤ、トレース、バス、相互接続、スイッチおよびルータおよび／または同様のものを通じて、それぞれの導体、線、チャネル、ビアを介して伝達することができる。制御回路１２０は、シーケンサ１２２によって生成されたＭＣ信号に応答してＮＶメモリ１０４に関する動作を実装するように構成することができる。シーケンサ１２２によって生成されたＭＣ信号に応答して制御回路１２０によって実装されるメモリ動作は、これらに限定されないが、プログラム動作、格納動作、書込動作、読出動作、書込前の読出動作、消去動作、リセット動作、検証動作、グルーミング動作、ガベージコレクション動作および／または同様のものを含み得る。
【0037】
図１Ａの実施形態では、シーケンサ１２２によって生成および／または出力されるＭＣ信号のセットは、ＭＣ信号ベクトル１２３と呼ぶことができる。本明細書で使用される場合は、ＭＣ信号ベクトル１２３は、１つまたは複数のＭＣ信号の指定状態を指す。ＭＣ信号の状態は、ＭＣ信号によって表される適切ないかなる特性および／または情報も指すことができ、これらに限定されないが、アサーション状態（例えば、「アサート」または「ディアサート」）、２進値、複数状態値（例えば、決定された範囲内の値）、アナログ値、電位（および／または電位の範囲）、電気的特性（例えば、インピーダンス、抵抗、静電容量、インダクタンス）および／または同様のものを含み得る。
【0038】
シーケンサ１２２は、決定されたタイミングに従ってＭＣ信号ベクトル１２３を生成するように構成することができる。本明細書で使用される場合は、ＭＣ信号ベクトル１２３などの信号ベクトルのタイミングは、ＭＣ信号ベクトル１２３の１つまたは複数のＭＣ信号が決定された状態で維持される時間を指す。ＭＣ信号ベクトル１２３の持続時間は、ＭＣ信号ベクトル１２３を含む１つまたは複数のＭＣ信号の各々が決定された状態にある時刻から、ＭＣ信号ベクトル１２３のＭＣ信号のいずれか１つがその決定された状態から変化する時刻（例えば、アサートからディアサートへの遷移および／または同様のもの）にまで及ぶ。ＭＣ信号ベクトル１２３の持続時間は、絶対時間、時間オフセット、クロックサイクル数（または、他のタイミング基準）および／または同様のものに対応し得る。
【0039】
制御回路１２０の機能モジュール１３０は、ＮＶメモリコア１１１に通信可能に結合することができ、シーケンサ１２２によって生成されたＭＣ信号（例えば、ＭＣ信号ベクトル１２３）に応答して、ＮＶメモリコア１１１内で選択されたＮＶメモリ素子１１２の動作を実装するように構成することができる。機能モジュール１３０は、選択されたＮＶメモリ素子１１２をアドレス指定するように、選択されたＮＶメモリ素子１１２を電源に結合するように、選択されたＮＶメモリ素子１１２を偏倚するように、選択されたＮＶメモリ素子１１２に結合された信号を駆動する（例えば、選択されたＮＶメモリ素子１１２をプログラムする）ように、選択されたＮＶメモリ素子１１２を検知する（例えば、選択されたＮＶメモリ素子１１２内に格納されたデータを読み取る）ようになど、構成することができる。機能モジュール１３０のうちの１つまたは複数は、ルーティング回路１３１を含むことおよび／またはルーティング回路１３１に通信可能に結合することができ、ルーティング回路１３１は、ＮＶメモリコア１１１内で選択されたＮＶメモリ素子１１２をアドレス指定するように構成することができる。ルーティング回路１３１は、機能モジュール１３０のうちの１つまたは複数によって駆動される信号に選択されたＮＶメモリ素子１１２を結合する（例えば、制御回路１２０によって生成された電位を偏倚するために、選択されたＮＶメモリ素子１１２のワード線を結合する）ように、選択されたＮＶメモリ素子１１２を検知する（例えば、機能モジュール１３０のうちの１つまたは複数に選択されたＮＶメモリ素子１１２のビット線を結合する）ようにおよび／または同様のものを行うように、さらに構成することができる。
【0040】
非限定的な例示として、シーケンサ１２２は、とりわけ、決定されたタイミングに従ってＭＣ信号ベクトル１２３のシーケンスを生成することによって、アドレス指定されたＮＶメモリ素子１１２からデータを読み取る動作を実行するように制御回路１２０を構成することができる。読出動作を実装することは、アドレス指定されたＮＶメモリ素子１１２のワード線を決定された電圧レベルまで駆動することならびに／あるいはアドレス指定されたＮＶメモリ素子１１２のビット線をソースおよび／またはドレイン端子に結合することを制御回路１２０の１つまたは複数の機能モジュール１３０に行わせるように構成された第１のＭＣ信号ベクトル１２３を生成することを含み得る。シーケンサ１２２は、決定された期間（例えば、決定されたクロックサイクル数）の間、第１のＭＣ信号ベクトル１２３を維持することができ、それにより、決定された期間の間、ワード線を駆動する（およびビット線を起動する）ように機能モジュール１３０を構成することができる。決定された期間が経過した後、シーケンサ１２２は、第２の異なるＭＣ信号ベクトル１２３を生成することができ、第２の異なるＭＣ信号ベクトル１２３を生成することは、そのＭＣ信号のうちの１つまたは複数の状態を変更することを含み得る。第２のＭＣ信号ベクトル１２３は、アドレス指定されたＮＶメモリ素子１１２のビット線上の電流および／または電圧の検知ならびに／あるいはデータバッファにおけるビット線上で検知されたデータのラッチを機能モジュール１３０に行わせるように構成することができる。
【0041】
上記で開示されるように、従来のオンダイ制御および／またはシーケンサ回路は、設計および／または製作時に固定され得る決定された構成に従って、コマンド、タイミングおよび／または制御信号を生成することができる。そのような従来の制御および／またはシーケンサ回路の構成は、特定のメモリ動作の実装に使用される一連のＭＣ信号を決定することができ、ＭＣ信号のそれぞれのタイミングを決定することができる。設計および／または製作後に制御および／またはシーケンサ回路の構成（および対応するＭＣ信号タイミング）を修正することは実現可能ではない場合がある。例えば、従来のオンダイコンポーネントによって生成されたＭＣ信号の構成および／またはタイミングは、シーケンサ回路自体において具体化することができる（例えば、状態マシン回路の配線接続状態遷移として）。それに従って、従来のオンダイ制御および／またはシーケンサ回路によって生成されたＭＣ信号の構成および／またはタイミングの修正には、実質的な再設計および／または再製作が必要とされ得る。従来の制御および／またはシーケンサ回路はメモリダイ上（例えば、メモリダイの周辺領域内）で具体化することができるため、そのような再設計および／または再製作は、メモリダイ（および／または他のメモリ構造）の再設計および／または再製作を伴い得る。
【0042】
図１Ａの実施形態では、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３の構成および／またはタイミングは、ＮＶメモリ１０４の設計および／または製作後に修正、訂正および／または別の方法で操作することができるシーケンサ構成データ１４０によって、少なくとも部分的に定義することができる。シーケンサ構成データ１４０は、ＮＶメモリ１０４の動作の間ならびに／あるいは使用条件、摩耗レベル、テスト条件、誤り率、ユーザの好み、コマンド、設定、パラメータおよび／または同様のものに応答して、修正、訂正および／または別の方法で操作することができる。従って、シーケンサ１２２は、設計および／または製作後にそれにより生成されたＭＣ信号ベクトル１２３の修正が可能であり得る（メモリシステム１０１内に格納されたデータに基づいて）。それに従って、シーケンサ１２２は、プログラム可能シーケンサ１２２、プログラム可能オンダイシーケンサ１２２、プログラム可能オンダイコントローラ１２２、適応型シーケンサ１２２、適応型オンダイシーケンサ１２２、適応型オンダイコントローラ１２２および／または同様のものを含むことならびに／あるいはそのように呼ぶことができる。
【0043】
いくつかの実施形態では、シーケンサ構成データ１４０は、構成マネージャ１２７によって管理される。構成マネージャ１２７は、メモリユニット１２９においてシーケンサ構成データ１４０を維持することができる。メモリユニット１２９は、これらに限定されないが、揮発性メモリ、ランダムアクセスメモリ、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、永続メモリ、不揮発性メモリ、非一時的なメモリおよび／または同様のものを含む、適切ないかなるメモリおよび／または格納手段も含み得る。図１Ａの実施形態では、メモリユニット１２９は、非一時的な記憶装置１０６を含み得、非一時的な記憶装置１０６は、適切ないかなる永続、非一時的および／または不揮発性記憶装置場所も含み得、これらに限定されないが、ＥＥＰＲＯＭ、ＲＯＭ、メモリシステム１０１用のファームウェア記憶装置、ＮＶメモリ１０４用のファームウェア記憶装置、ＮＶメモリ構造１１０用のファームウェア記憶装置、制御回路１２０（および／またはＮＶメモリコア１１１）用のファームウェア記憶装置および／または同様のものを含む。構成マネージャ１２７は、メモリシステム１０１、ＮＶメモリ１０４、ＮＶメモリ構造１１０、制御回路１２０および／または同様のもの用のファームウェアを管理するように構成することができる。構成マネージャ１２７は、相互接続１０５および／または１０７を介して受信された１つまたは複数のコマンドに応答して、非一時的な記憶装置１０６にシーケンサ構成データ１４０をロードするように構成することができる。その代替としてまたはそれに加えて、シーケンサ構成データ１４０は、非一時的な記憶装置１０６に事前に投入することができる（例えば、メモリシステム１０１の設計、製作、初期のテストおよび／または検証の間に事前に投入することができる）。
【0044】
メモリユニット１２９は、揮発性メモリ１２４をさらに含み得る。構成マネージャ１２７は、初期化の間（例えば、メモリシステム１０１の初期のブートストラップの間）にシーケンサ構成データ１４０をメモリシステム１０１の揮発性メモリ１２４に転送するように構成することができる。あるいは、いくつかの実施形態では、シーケンサ１２２は、非一時的な記憶装置１０６から直接シーケンサ構成データ１４０にアクセスするように構成することができる（例えば、図１Ｄに示されるように）。揮発性メモリ１２４は、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）および／または同様のものなどのランダムアクセスメモリ（ＲＡＭ）を含み得る。図１Ａに示されるように、揮発性メモリ１２４および／または不揮発性記憶装置１０６は、ＮＶメモリ１０４および／またはＮＶメモリ構造１１０内で具体化することができる。揮発性メモリ１２４および／または非一時的な記憶装置１０６のうちの１つまたは複数は、ＮＶメモリ構造１１０の周辺領域内で具体化することおよび／または制御回路１２０の一部として実装することができる。その代替としてまたはそれに加えて、非一時的な記憶装置１０６は、ＮＶメモリコア１１１の１つもしくは複数のＮＶメモリ素子１１２を含むことおよび／またはＮＶメモリコア１１１の１つもしくは複数のＮＶメモリ素子１１２に対応することができる。しかし、本開示は、この点において制限されない。いくつかの実施形態では、揮発性メモリ１２４は、ＮＶメモリ１０４および／またはＮＶメモリ構造１１０とは別に具体化することができる。揮発性メモリ１２４は、別個のチップ、パッケージ、ダイおよび／または同様のものを含み得る。
【0045】
シーケンサ１２２は、とりわけ、メモリバス１２１を通じて、揮発性メモリ１２４に通信可能に結合することができる。動作の間、シーケンサ１２２は、揮発性メモリ１２４内に格納されたシーケンサ構成データ１４０にアクセスし、アクセスしたシーケンサ構成データ１４０を使用してそれにより生成されたＭＣ信号ベクトル１２３の構成および／またはタイミングを決定するように構成することができる。揮発性メモリ１２４および／または非一時的な記憶装置１０６内に格納されたシーケンサ構成データ１４０は、ＮＶメモリ１０４の設計および／または製作後に修正、交換および／または別の方法で操作することができる。シーケンサ構成データ１４０の変更は、特定のメモリ動作を実装するためにシーケンサ１２２によって生成されたＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間を修正、交換および／または別の方法で操作するために使用することができる。
【0046】
いくつかの実施形態では、シーケンサ構成データ１４０は、複数のエントリ１４２を含み、各エントリ１４２は、シーケンサ１２２のそれぞれの動作状態を定義する。各エントリ１４２は、指定持続時間の間、１つまたは複数のＭＣ信号を出力するようにシーケンサ１２２を構成することができる。エントリ１４２は、シーケンサ１２２によって生成されるそれぞれのＭＣ信号ベクトル１２３を定義することができる。上記で開示されるように、ＭＣ信号ベクトル１２３などの「信号ベクトル」は、１つまたは複数の信号のセットを指し、各々は、それぞれの状態を有する。上記で開示されるように、シーケンサ１２２によって生成されたＭＣ信号などの信号の状態は、信号によって表される適切ないかなる特性および／または情報も指し得、これらに限定されないが、アサーション状態（例えば、「アサート」または「ディアサート」）、２進値、複数状態値（例えば、決定された範囲内の値）、アナログ値、電位（および／または電位の範囲）、電気的特性（例えば、インピーダンス、抵抗、静電容量、インダクタンス）および／または同様のものを含み得る。
【0047】
上記で開示されるように、シーケンサ構成データ１４０のエントリ１４２は、指定持続時間の間、指定ＭＣ信号ベクトル１２３の出力をシーケンサ１２２に行わせるように構成することができる。従って、エントリ１４２は、ＮＶメモリ１０４内で特定のメモリ動作を実装する間にシーケンサ１２２によって生成されたＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間を定義することができる。エントリ１４２は、シーケンサ１２２のそれぞれの動作状態を含むことおよび／または指定動作状態への遷移をシーケンサ１２２に行わせるように構成された命令を含むことができる。本明細書で使用される場合は、シーケンサ１２２の「動作状態」は、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間を指す。シーケンサ１２２は、シーケンサ構成データ１４０のそれぞれのエントリ１４２を実行することができ、シーケンサ構成データ１４０のそれぞれのエントリ１４２を実行することは、エントリ１４２によって定義された動作状態にシーケンサ１２２を遷移させることを含み得る。複数のエントリ１４２を順次実行することにより、シーケンサ１２２は、複数の異なる動作状態を通じて遷移するように構成することができ、各動作状態は、シーケンサ１２２がそれぞれのエントリ１４２によって定義された構成、タイミングおよび／または持続時間を有するそれぞれのＭＣ信号ベクトル１２３を出力することを含む。従って、複数のエントリ１４２を順次実行することにより、シーケンサ１２２は、ＭＣ信号パターンまたはＭＣ信号シーケンスを生成するように構成することができ、それにより、それぞれのメモリ動作および／またはコマンドに関するメモリ動作のシーケンスを実装するように制御回路の機能モジュール１３０を構成するように適応させることができる。それに従って、シーケンサ構成データ１４０のエントリ１４２は、「タイミングエントリ」、「タイミングベクトル」、「シーケンサエントリ」、「シーケンサベクトル」、「ＭＣエントリ」、「ＭＣベクトル」および／または同様のものを含むことおよび／またはそのように呼ぶことができる。エントリ１４２の順序付けられたシーケンスは、「エントリシーケンス」、「タイミングシーケンス」、「ＭＣシーケンス」および／または同様のものと呼ぶことができる。エントリ１４２は、データワード（例えば、Ｎビット量）、タプル、データ値の集合体、１つまたは複数のデータフィールドおよび／または属性、テーブルエントリ、リストエントリ、命令、コマンドおよび／または同様のものなど、適切な任意のデータおよび／またはデータ構造を使用して具体化することおよび／または表すことができる。
【0048】
図１Ａは、シーケンサ構成データ１４０のエントリ１４２の一実施形態を描写する。エントリ１４２は、信号データ１４３およびタイミングデータ１４５を含み得る。信号データ１４３は、シーケンサ１２２によって生成、アサート、出力および／または別の方法で提供されるＭＣ信号ベクトル１２３を定義することができる。タイミングデータ１４５は、定義されたＭＣ信号ベクトル１２３のタイミング（例えば、シーケンサ１２２が定義されたＭＣ信号ベクトル１２３を生成、アサート、出力および／または提供する時間量）を指定することができる。信号データ１４３は、本明細書で開示されるように、シーケンサ１２２によって生成されるＭＣ信号ベクトル１２３を含む１つまたは複数のＭＣ信号の状態を定義することができる。タイミングデータ１４５は、適切な任意のフォーマットおよび／またはタイミング基準を使用してタイミング情報を指定することができる。いくつかの実施形態では、タイミングデータ１４５は、絶対時間値および／または時間オフセットを含み得る。タイミングデータ１４５は、シーケンサ１２２が定義されたＭＣ信号ベクトル１２３を出力する特定の時間量（秒数、ミリ秒数、マイクロ秒数、ナノ秒数および／または同様のもの）を指定することができる。タイミングデータ１４５の単位および／またはスケールは、ＮＶメモリ１０４に適応させることができる（例えば、ＮＶメモリ１０４内で使用されるＭＣ信号と関連付けられた時間単位および／または時間スケールに対応する）。あるいは、タイミングデータ１４５は、特定のトリガ条件からの時間オフセット（例えば、指定信号のアサーション後の指定ミリ秒数）を指定することができる。その代替としてまたはそれに加えて、タイミングデータ１４５は、クロック信号などの時間基準に対応し得る。本明細書で使用される場合は、「クロック信号」は、特定のサイクル時間および／または期間を有する振動信号を指し、シーケンサ１２２および／または他の制御回路１２０によって生成することならびに／あるいはシーケンサ１２２および／または他の制御回路１２０に提供することができる。タイミングデータ１４５は、シーケンサ１２２が定義されたＭＣ信号ベクトル１２３を生成、アサート、出力および／または別の方法で提供するクロックサイクル数を指定することができる。それに従って、タイミングデータ１４５は、クロックサイクルカウント、数、量および／または同様のものを含み得る。
【0049】
コスト、電力および／または他の考慮事項のため、揮発性メモリ１２４は、シーケンサ構成データ１４０の格納に利用可能な容量が限られている場合がある。それに従って、シーケンサ構成データ１４０のエントリ１４２は、最小量の格納容量（例えば、最小のビット数および／またはビット値によって表される）を占めるように構成することができる。エントリ１４２のタイミングデータ１４５を大きな範囲に広げることができることは有利であり得る。いくつかの実施形態では、エントリ１４２のタイミングデータ１４５は、小さなビット数を使用して大きな範囲の時間持続時間を表すように構成される。一実施形態では、タイミングデータ１４５は、固定されたビット数（例えば、１２ビット）を使用して表すことができる。符号なしの整数としてタイミングデータ１４５を表すために１２ビットが使用される場合は、タイミングデータ１４５は、０〜２ｂ−１の値の範囲に広げることができ、ｂは、タイミングデータ１４５を含むビット数である（例えば、１２ビットを含むタイミングデータ１４５の場合は、０〜４０９５の範囲）。従来の表現に対応する値の範囲は、不十分である場合がある（例えば、タイミング情報は、より大きな範囲に広げる必要があり得る）。より大きな範囲に広げるには、エントリ１４２を分ける（例えば、同じＭＣ信号ベクトル１２３を定義する２つのエントリ１４２に分ける）必要があり得る。いくつかの実施形態では、タイミングデータ１４５を含むデータビットは、とりわけ、タイミングデータ１４５内のタイミング情報を符号化および／または表すための代替の技法（従来の符号なしの整数および／または同様の表現を除く）を使用することによって、より大きな範囲のタイミング値に広げるために活用することができる。
【0050】
図１Ａに示されるように、いくつかの実施形態では、エントリ１４２のタイミングデータ１４５は、指数１４７および仮数１４９を含み得る。タイミングデータ１４５によって表されるクロックサイクル数は、指数１４７と仮数１４９の積であり得る（例えば、ｍ×Ｂｅ、ｍは仮数１４９であり、ｅは指数１４７であり、Ｂは基数である）。上記で開示されるように、タイミングデータ１４５は、固定されたビット数（例えば、１２ビット）を使用して表すことができる。タイマー指数１４７は、４ビット量（０〜１６の範囲）を含み得、仮数１４９は、８ビット量（０〜２５５の範囲）を含み得る。２の基数Ｂを利用すると、タイミングデータ１４５によって表すことができるタイミング値は、０から１６，７１１，６８０の最大値までの範囲に広げることができる。最大値は、指数１４７および仮数１４９の最大値（２５５×２１６）に対応する。タイミングデータ１４５に割り当てられた１２ビット量で表すことができる値の範囲は、０〜４０９５のはるかに限られた範囲の値にしか広げることができない従来の符号なしの整数表現などの従来の表現によって広がる範囲より、かなり大きな範囲であり得る。
【0051】
上記で開示されるように、シーケンサ１２２は、とりわけ、ＮＶメモリ１０４内でのそれぞれのメモリ動作の実行に必要なＭＣ信号ベクトル１２３を生成するために、揮発性メモリ１２４内に格納されたシーケンサ構成データ１４０にアクセスすることができる。図１Ａに示されるように、シーケンサ１２２は、決定されたメモリ動作（図１Ａではメモリ動作１０８として表される）を実行することができる。メモリ動作１０８は、相互接続１０５および／または１０７を介して受信されたコマンドに対応し得る。その代替としてまたはそれに加えて、メモリ動作１０８は、内部管理動作（例えば、データリフレッシュ動作）に対応し得る。メモリ動作１０８は、１つまたは複数のアドレスに関連し得、１つまたは複数のアドレスは、ＮＶメモリコア１１１内の１つまたは複数のＮＶメモリ素子１１２に対応し得る。
【0052】
シーケンサ１２２は、とりわけ、揮発性メモリ１２４内に格納されたシーケンサ構成データ１４０にアクセスし、アクセスしたシーケンサ構成データ１４０を使用してＭＣ信号ベクトル１２３のタイミングを合わせたシーケンスを生成することによって、メモリ動作１０８を実行するように構成することができる。シーケンサ１２２は、揮発性メモリ１２４からメモリ動作１０８に対応するエントリ１４２にアクセスし、アクセスしたエントリ１４２を実行するように構成することができる。アクセスしたエントリ１４２を実行することは、アクセスしたエントリ１４２のタイミングデータ１４５によって指定された時間持続時間の間、アクセスしたエントリ１４２の信号データ１４３によって定義されたＭＣ信号ベクトル１２３を生成することを含み得る。上記で開示されるように、アクセスしたエントリ１４２を実行している間にシーケンサ１２２によって生成されたＭＣ信号ベクトル１２３は、メモリ動作１０８（および／またはその一部分）を実装するように制御回路１２０の機能モジュール１３０を構成することができる。
【0053】
いくつかの実施形態では、シーケンサ１２２は、アクセスしたエントリ１４２の実行の完了に応答して次のエントリ１４２にアクセスするようにおよび／または次のエントリ１４２を実行するようにさらに構成することができる（例えば、一連のエントリ１４２にアクセスするおよび／または一連のエントリ１４２を実行する）。図１Ａに示されるように、いくつかの実施形態では、シーケンサ構成データ１４０のエントリ１４２は、決定された順番（例えば、実行される順番）に従って揮発性メモリ１２４内に配置することができる。シーケンサ１２２は、決定された順番で一連のエントリ１４２を実行する（例えば、一連のシーケンサ命令またはコマンドを実行する）ように構成することができる。そのような実施形態では、メモリ動作１０８を実行することは、シーケンサ１２２が一連のエントリ（例えば、エントリ１４２Ａ〜Ｎ）にアクセスすることおよび／または一連のエントリを実行することを含み得る。シーケンサ１２２は、とりわけ、動作タイプ、アドレスおよび／または同様のものなどのメモリ動作１０８の特性に基づいて、一連のエントリの第１のエントリ１４２Ａを識別するように構成することができる。いくつかの実施形態では、シーケンサ１２２は、アドレスポインタ１２５を維持し、アドレスポインタ１２５は、揮発性メモリ１２４の１つまたは複数のアドレスに対応し得る。メモリ動作１０８に応答して、シーケンサ１２２は、アドレスポインタ１２５を決定されたアドレス（例えば、メモリ動作１０８と関連付けられたアドレス）に設定し、アドレスポインタ１２５を使用することによって揮発性メモリ１２４から第１のエントリ１４２Ａを実行することができる。
【0054】
第１のエントリ１４２Ａの実行を完了した後、シーケンサ１２２は、メモリ動作１０８と関連付けられた次のエントリ１４２（例えば、エントリ１４２Ｂ）にアクセスするようにおよび／または次のエントリ１４２を実行するようにさらに構成することができる。次のエントリ１４２Ｂにアクセスすることは、揮発性メモリ１２４の次のアドレスで揮発性メモリ１２４を読み取ることを含み得る。シーケンサ１２２は、とりわけ、第１のエントリ１４２Ａのアドレスをインクリメントすることおよび／または決定された順番に従ってアドレスポインタ１２５をインクリメントすることによって、次のアドレスを決定することができる。いくつかの実施形態では、シーケンサ１２２は、アドレスおよび／またはアドレスポインタ１２５を１つずつインクリメントするように構成することができる（例えば、第１のエントリ１４２Ａが揮発性メモリ１２４内のアドレスαに格納されている場合は、シーケンサは、アドレスα＋１で次のエントリ１４２Ｂにアクセスすることができる）。次のエントリ１４２Ｂの完了に続いて、シーケンサ１２２は、本明細書で開示されるように、後続のエントリ１４２Ｃ〜Ｎへの順次アクセスおよび／または実行を続行することができる。
【0055】
一連のエントリ１４２Ａ〜Ｎは、ＭＣ信号ベクトル１２３のシーケンスを生成、アサート、出力および／または別の方法で提供するようにシーケンサ１２２を構成することができ、各ＭＣ信号ベクトル１２３は、指定クロックサイクル数の間に順次生成される。それに従って、一連のエントリ１４２Ａ〜Ｎを実行することにより、ＮＶメモリ１０４内でメモリ動作１０８を実装するように制御回路１２０を構成するように適応させたＭＣパターンまたはＭＣシーケンス１２６を生成するようにシーケンサ１２２を構成することができる（制御回路１２０の１つまたは複数の機能モジュール１３０を使用することによって）。
【0056】
非限定的な例示として、図１Ｂは、以下のエントリ１４２Ａ〜Ｎを含む例示的なシーケンサ構成データ１４０の実行の間にシーケンサ１２２によって生成されたＭＣシーケンス１２６を描写する。【表1】
【0057】
エントリ１４２Ａ〜Ｎは、読出動作、書込動作、消去動作および／または同様のものなどの特定タイプのメモリコマンドおよび／または動作（例えば、図１Ａに示されるメモリ動作１０８）の実行のために適応させたエントリシーケンスを含み得る。シーケンサ１２２は、とりわけ、第１のエントリ１４２Ａから最後のエントリ１４２Ｎまでの一連のエントリ１４２Ａ〜Ｎに順次アクセスすることおよび／または一連のエントリ１４２Ａ〜Ｎを順次実行することによって、メモリ動作を実行するように構成することができる。例示的なタイミング図１２８Ａに示されるように、第１のエントリ１４２Ａを実行することは、第１のエントリ１４２Ａのタイミングデータ１４５によって指定された持続時間（例えば、６クロックサイクル）の間、第１のエントリ１４２Ａの信号データ１４３によって定義された’ｂ０００１のビット値（各ビット値は、それぞれのＭＣ信号を介して伝達される）を含む第１のＭＣ信号ベクトル１２３をアサートすることを含み得る。第１のエントリ１４２Ａの実行に続いて、シーケンサ１２２は、本明細書で開示されるように、次のエントリ１４２Ｂにアクセスすることおよび／または次のエントリ１４２Ｂを実行することができる。エントリ１４２Ｂを実行することは、２クロックサイクル（エントリ１４２Ｂの１つのタイミングデータ１４５あたり）の間にエントリ１４２Ｂの信号データ１４３によって定義された第２のＭＣ信号ベクトル１２３を生成することを含み得る。シーケンサ１２２は、最後のエントリ１４２Ｎが完了するまで、エントリ１４２Ａ〜Ｎへのアクセスおよび／またはエントリ１４２Ａ〜Ｎの実行を続けることができる（例えば、その１つのタイミングデータ１４５あたり、１クロックサイクルの間にエントリ１４２Ｎ（ビット値’ｂ１１００）の信号データ１４３によって定義されたＭＣ信号ベクトル１２３を生成することによって）。いくつかの実施形態では、シーケンサ１２２は、最後のエントリ１４２Ｎの実行の完了に応答してデフォルトＭＣ信号ベクトル１２３を出力するようにさらに構成することができる。デフォルトＭＣ信号ベクトル１２３は、制御回路１２０の１つまたは複数の機能モジュール１３０をアイドル状態にするように構成することができるＮＯＯＰおよび／またはアイドルＭＣ信号ベクトル１２３を含み得る。シーケンサ１２２は、次のメモリコマンドが実行されるまで、デフォルトＭＣ信号ベクトル１２３を維持することができる。
【0058】
エントリ１４２Ａ〜Ｎの実行の間にシーケンサ１２２によって生成されたＭＣシーケンス１２６は、制御回路１２０の機能モジュール１３０に伝達することができ、本明細書で開示されるように、ＮＶメモリ１０４のメモリ動作１０８を実装するように機能モジュール１３０を構成することができる。それぞれのＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間を含むＭＣシーケンス１２６の構成は、とりわけ、メモリユニット１２９（例えば、揮発性メモリ１２４および／または非一時的な記憶装置１０６）内のシーケンサ構成データ１４０を修正することによって、修正、訂正、交換および／または別の方法で操作することができる。それに従って、シーケンサ１２２は、ＮＶメモリ１０４の設計および／または製作後に、異なる使用条件、摩耗レベル、誤り率、ユーザの好み、テスト条件および／または同様のものに適応させるように構成することができる。
【0059】
非限定的な一例では、上記で開示されるＭＣシーケンス１２６は、特定タイプのメモリコマンドおよび／または動作（例えば、読出動作）の実行のために適応させることができる。第１のエントリ１４２Ａに従ってシーケンサ１２２によって生成されたＭＣ信号ベクトル１２３は、とりわけ、指定期間の間（例えば、６クロックサイクル）、アドレス指定されたＮＶメモリ素子１１２の１つまたは複数のワード線上の電位を指定電圧レベルまで駆動するように、制御回路１２０の１つまたは複数の機能モジュール１３０を構成することができる。次のエントリ１４２Ｂは、アドレス指定されたＮＶメモリ素子１１２上の電流および／または電位を検知するように制御回路１２０の１つまたは複数の機能モジュール１３０を構成することができる。それに従って、第１のエントリ１４２Ａおよび／または第２のエントリ１４２Ｂによって指定された時間持続時間は、読出動作に対するタイミング制約および／またはタイミングマージンを決定することができる。例えば、第１のエントリ１４２の持続時間は、指定電位までのワード線の帯電に割り振られた時間量および／または第２のエントリ１４２Ｂの後続の検知動作が実行される前にビット線を整定させるために認められている時間を決定することができる。第２のエントリ１４２Ｂによって指定された時間持続時間は、検知動作のために認められている時間量（例えば、整定時間、検知時間）を決定することができる。第２のエントリ１４２Ｂ（および／またはエントリシーケンスの別の後続のエントリ１４２）は、ビット線上で検知されたデータがラッチされる時刻を決定することができる。
【0060】
いくつかの状況では、エントリ１４２Ａ〜Ｎによって定義された１つまたは複数のタイミングは、不十分であると判断される場合があり、それにより、読出誤り率（および／または読出失敗）が増加する。あるいは、ある特定のタイミングは、長過ぎると判断され、それにより、読出阻害エラー、性能の低下および／または電力消費量の増加が生じる。シーケンサ構成データ１４０は、それぞれのエントリ１４２Ａ〜Ｎによって定義されたタイミングを調整するために修正することができ、それにより、シーケンサ１２２は、後続のコマンド／動作の実行の間に、調整されたタイミングに対応するＭＣ信号ベクトル１２３を生成するように構成することができる。例えば、エントリ１４２Ａは、その指定された時間持続時間を変更するために修正することができ、それにより、対応する検知動作が実行される（エントリ１４２Ｂによって定義されるように）前に、ワード線が帯電、事前帯電または偏倚される時間の変化が生じる。いくつかの実施形態では、シーケンサ構成データ１４０の修正は、制御回路１２０および／またはシステムコントローラ１０２によって開始することができる。本明細書でさらに詳細に開示されるように、そのような修正は、摩耗レベル、誤り率および／または同様のものなどの決定された条件に応答して開始することができる。その代替としてまたはそれに加えて、シーケンサ構成データ１４０の修正は、これらに限定されないが、内蔵システムテスト（ＢＩＳＴ）モジュール、エラー検出および緩和コンポーネント、ホストコンピューティングデバイス、オペレーティングシステム、ファイルシステム、ドライバ、診断プロセス、ユーザプロセス、ユーザコマンド（テストおよび／または評価の間）および／または同様のものを含む、他のコンポーネントおよび／またはプロセスによって開始することができる。例えば、ユーザは、ＮＶメモリ１０４の代替の構成をテストするため、特定タイプのメモリコマンドまたは動作に対してシーケンサ１２２によって実装される特定のＭＣ信号ベクトル１２３および／または特定のＭＣシーケンス１２６の代替の構成、タイミングおよび／または持続時間をテストするために、シーケンサ構成データ１４０を修正することができる。
【0061】
上記の非限定的な例では、シーケンサ構成データ１４０を修正することは、エントリ１４２Ａによって定義されたＭＣ信号ベクトル１２３の指定持続時間を選択的に増加または減少するようにエントリ１４２Ａのタイミングデータ１４５を修正することを含み得る。以下の修正されたシーケンサ構成データ１４０では、エントリ１４２Ａは、シーケンサ１２２によって出力されるＭＣ信号ベクトル１２３の持続時間を６サイクルから８サイクルに増加するように修正されている。【表2】
【0062】
シーケンサ構成データ１４０を修正することは、不揮発性記憶装置１０６および／または揮発性メモリ１２４内に格納されるようなシーケンサ構成データ１４０のエントリ１４２Ａを修正、更新、交換および／または別の方法で操作することを含み得る。後続の読出動作に応答して、シーケンサ１２２は、修正されたシーケンサ構成データ１４０にアクセスすることができ、修正されたシーケンサ構成データ１４０にアクセスすることは、修正されたエントリ１４２Ａを含む一連のエントリ１４２Ａ〜Ｎにアクセスすることおよび／または一連のエントリ１４２Ａ〜Ｎを実行することを含み得る。タイミング図１２８Ｂに示されるように、エントリ１４２Ａ〜Ｎ（修正されたエントリ１４２Ａを含む）を含むＭＣシーケンス１２６の実行により、シーケンサ１２２は、６クロックサイクルというよりむしろ８クロックサイクルの間に第１のＭＣ信号ベクトル１２３（ビット値’ｂ０００１に対応する）を生成することおよび／または後続のエントリ１４２Ｂ〜ＮのＭＣ信号ベクトル１２３がシーケンサ１２２によって出力される時刻を２クロックサイクルシフトすることができる（それにより、対応するメモリコマンドおよび／または動作の待機時間が増加し得る）。
【0063】
上記で開示されるように、従来の制御および／またはシーケンサ回路によって生成されたＭＣ信号の構成および／またはタイミングを修正するには、そのような回路の再設計および／または再製作が必要とされ得る。それに従って、従来のオンダイ制御および／またはシーケンサの実装形態は、ＮＶメモリ１０４の設計および／または製作後に、異なる使用条件、摩耗レベル、誤り率、ユーザの好み、テスト条件および／または同様のものに適応させることができない場合がある。
【0064】
図１Ｃは、本明細書で開示されるような、シーケンサ１２２および／またはシーケンサ構成データ１４０のさらなる実施形態を描写する。図１Ｃに示されるように、シーケンサ構成データ１４０は、１つまたは複数のエントリ１４２を含み得る。エントリ１４２は、揮発性メモリ１２４内に決定された順番で配置することができる。
【0065】
いくつかの実施形態では、シーケンサ構成データ１４０のエントリ１４２は、固定サイズのデータ単位として具体化することができる。固定サイズのデータ単位のサイズおよび／または構成は、揮発性メモリ１２４および／またはバス１２１の構成に従って適応させることができる（例えば、揮発性メモリ１２４および／またはバス１２１のデータワードサイズおよび／または構成に対応するように適応させることができる）。図１Ｃの実施形態では、揮発性メモリ１２４は、それぞれの３２ビットのデータ単位をアドレス指定するように構成することができ、バス１２１は、３２ビットのデータ単位を伝達するように構成することができる（例えば、３２ビットのデータ単位を実質的に並行して伝達するように構成することができる）。それに従って、図１Ｃの実施形態では、シーケンサ構成データ１４０のエントリ１４２は、揮発性メモリ１２４内にそれぞれのアドレスで格納された３２ビットのデータ単位を含むことおよび／または揮発性メモリ１２４内にそれぞれのアドレスで格納された３２ビットのデータ単位として具体化することができる。
【0066】
エントリ１４２は、信号データ１４３、タイミングデータ１４５などのそれぞれの部分（例えば、フィールド、量および／または値）を含み得る。メモリシステム１０１のシステムコントローラ１０２および／または制御回路１２０は、揮発性メモリ１２４内に、決定されたフォーマットおよび／またはレイアウトで、エントリ１４２を含む固定サイズのデータ単位を格納するように構成することができる。決定されたフォーマットおよび／またはレイアウトは、固定サイズのデータ単位内の指定ビット場所でエントリ１４２のそれぞれの部分を格納することを含み得る。図１Ｃに示されるように、各エントリ１４２の信号データ１４５は、第１の指定ビット場所（例えば、ビット［１９：０］）で格納することができ、各エントリ１４２のタイミングデータ１４５は、第２の指定ビット場所（例えば、ビット［３１：２０］）で格納することができる。シーケンサ１２２および／または揮発性メモリ１２４は、固定サイズのデータ単位の決定されたフォーマットおよび／またはレイアウトに従ってエントリ１４２を伝達するようにさらに構成することができる。バス１２１は、それぞれの領域またはセクションに分割することができ、各々は、エントリ１４２のそれぞれの部分（例えば、エントリ１４２のそれぞれのフィールドまたはサブフィールド）を伝達するために指定される。いくつかの実施形態では、バス１２１の第１のセクションは、信号データ１４３（例えば、エントリ１４２の信号フィールド）を伝達するために指定され、バス１２１の第２のセクションは、タイミングデータ１４５（例えば、エントリ１４２のタイマーフィールド）を伝達するために指定される。バス１２１の第２のセクションは、エントリ１４２の指数および／または仮数を伝達するために、サブセクションにさらに分割することができる（例えば、バス１２１の第２のセクションのサブセクションは、エントリ１４２のそれぞれの指数および／または仮数サブフィールドを伝達するために指定することができる）。一実施形態では、バス１２１のデータビット［１９：０］は、それぞれのエントリ１４２の信号データ１４３を伝達するために指定され、バス１２１のデータビット［３１：２０］は、それぞれのエントリのタイミングデータ１４５を伝達するために指定される。バスのデータビット［１９：０］は、バス１２１の信号領域を含み得、データビット［３１：２０］は、バス１２１のタイミング領域を含み得る。バス１２１のタイミング領域は、指数領域および仮数領域にさらに分割することができ、指数領域および仮数領域は、タイミング領域のサブ領域および／またはサブセクションを含み得る。
【0067】
非限定的な例示として、シーケンサ構成データ１４０の例示的なエントリ１４２は、次の１６進値、すなわち、０ｘ２３ＣＡＤＤ１を有する３２ビット量を含み得る。上記で開示されるエントリ１４２の決定されたフォーマットおよび／またはレイアウトによれば、例示的なエントリ１４２の信号データ１４３は、０ｘＣＡＤＤ１（または’ｂ１１００、’ｂ１０１０、’ｂ１１０１、’ｂ１１０１、’ｂ０００１）を含み得、タイミングデータ１４５は、０ｘ２３を含み得る。タイミングデータ１４５は、指数１４７および仮数１４９を含み得る。指数１４７は、２であり得（［３１：２８］において１データビットあたり）、仮数１４９は、３であり得る（［２７：２０］において１データビットあたり）。例示的なエントリ１４２によって指定されたクロックサイクル数は、３×２２（１２サイクル）として計算することができる。従って、例示的なエントリ１４２は、１２クロックサイクルの持続時間の間にデータビット’ｂ１１００、’ｂ１０１０、’ｂ１１０１、’ｂ１１０１、’ｂ０００１に対応するＭＣ信号ベクトル１２３を出力するようにシーケンサ１２２を構成することができる。
【0068】
バス１２１を介して効率的な伝達が可能な固定サイズのデータ単位として揮発性メモリ１２４内のエントリ１４２を表すことおよびエントリ１４２のそれぞれの部分を伝達するためにバス１２１の領域を指定することにより、シーケンサ１２２が揮発性メモリ１２４内に格納されたエントリ１４２にアクセスするため、エントリ１４２を構文解析するためおよび／またはエントリ１４２を別の方法で処理するための待機時間を最小化することができる。エントリ１４２にアクセスするため、エントリ１４２を構文解析するためおよび／またはエントリ１４２を別の方法で処理するための待機時間は、対応するメモリ動作の待機時間および／またはタイミングよりかなり短いものであり得、その結果、シーケンサ１２２によって課される遅延（存在する場合）は、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３に応答して制御回路１２０によってＮＶメモリ１０４内で実装される対応する動作の全体的な待機時間に貢献しない。その上、指数１４７および仮数１４９量を使用してタイミングデータ１４５を表すことにより、シーケンサ構成データ１４０のエントリ１４２は、揮発性メモリ１２４内でのそのようなエントリ１４２の格納に必要な格納容量の量を最小化しながら、大きな範囲のタイミング値に広げることができる。
【0069】
シーケンサ構成データ１４０のエントリ１４２の特定のデータフォーマットが本明細書で説明されているが、本開示は、この点において制限されず、適切な任意のフォーマットおよび／またはレイアウトを有する適切な任意のデータ構造を使用してＭＣタイミングおよび／または信号ベクトル情報を表すように適応させることができる。例えば、いくつかの実施形態では、シーケンサ構成データ１４０のエントリ１４２は、１６ビット量、６４ビット量、可変サイズのデータ単位および／または同様のものなど、異なるサイズのデータ単位を含み得る。その代替としてまたはそれに加えて、エントリ１４２は、シーケンサ１２２による実行のために構成されたコマンドおよび／または命令を含み得る。エントリ１４２は、シーケンサ１２２によってサポートされるコマンドおよび／または命令セットに対応し得る。いくつかの実施形態では、エントリ１４２は、シーケンサ状態データを含み得、シーケンサ状態データは、特定の状態に遷移するようにシーケンサ１２２を構成するために使用することができる（例えば、次の状態に遷移する前の指定期間の間にＭＣ信号の決定されたセットを出力する）。
【0070】
シーケンサ１２２によって実装されるメモリ動作は、これらに限定されないが、動作タイプ（例えば「オペコード」）、アドレス、フラグ、パラメータおよび／または同様のものを含み得る１つまたは複数の特性を含み得る。動作タイプ１１８は、実行されているメモリ動作のタイプ（例えば、読出、プログラム、消去など）を示すことができる。アドレスは、メモリ動作が実行されるＮＶメモリ素子１１２を示すことができる。メモリコマンドおよび／または動作の特性は、コマンドデコーダ回路、アドレスデコーダ回路および／または同様のもの（示される実施形態の詳細を曖昧にすることを避けるために、図１Ｃには図示せず）などの制御回路１２０の機能モジュール１３０によって復号および／または別の方法で定義することができる。図１Ｃは、シーケンサ１２２で実行するためのメモリ動作１０８を描写し、メモリ動作１０８は、特定の動作タイプ１１８を有し得る。動作タイプ１１８は、シーケンサ１２２による実装が可能な複数の異なる動作タイプ１１８Ａ〜Ｎのうちの１つに対応し得、これらに限定されないが、プログラム動作、格納動作、書込動作、読出動作、書込前の読出動作、消去動作、リセット動作、検証動作、グルーミング動作、ガベージコレクション動作および／または同様のものを含み得る。
【0071】
上記で開示されるように、シーケンサ１２２は、とりわけ、それぞれの動作に対応するＭＣ信号ベクトル１２３のシーケンスを生成することによって、ＮＶメモリ１０４内でのそれぞれのメモリ動作の実行を管理するように構成することができる。シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３は、ＮＶメモリ１０４内でそれぞれのメモリ動作を実装するように制御回路１２０の機能モジュール１３０を構成することができる。異なるタイプのメモリ動作の各々は、シーケンサ１２２が、異なるそれぞれの構成、タイミングおよび／または持続時間を有する異なるそれぞれのシーケンスまたはＭＣ信号ベクトル１２３を生成することを必要とし得る。
【0072】
図１Ｃの実施形態では、シーケンサ１２２は、動作タイプ１１８Ａ〜Ｎをシーケンサ構成データ１４０のそれぞれの部分にマッピングするように構成することができる。本明細書で開示されるように、シーケンサ構成データ１４０は、複数のエントリ１４２を含み得、複数のエントリ１４２は、決定された順番に従って配置することができる。シーケンサ１２２は、とりわけ、エントリ１４２への順次アクセスおよび／または順次実行を行うことによって、メモリ動作を実行することができる。エントリ１４２のシーケンスを実行することにより、特定の動作タイプ１１８Ａ〜Ｎに対応するＭＣシーケンス１２６を生成する（例えば、ＭＣ信号ベクトル１２３の適切なシーケンスを出力する）ようにシーケンサ１２２を構成することができる。図１Ｃの実施形態では、シーケンサ構成データ１４０は、複数のエントリシーケンス１４４を含み、各エントリシーケンス１４４は、決定された順番での実行のために構成された１つまたは複数のエントリ１４２を含む（例えば、各エントリシーケンス１４４は、エントリ１４２のそれぞれの順序付けられたシーケンスを含む）。それぞれのエントリシーケンス１４４のエントリ１４２は、揮発性メモリ１２４内にそれぞれの順次アドレス範囲および／またはオフセット内で配置することができる。図１Ｃの実施形態では、エントリシーケンス１４４Ａは、１４６Ａから１４８Ａまでのアドレスに格納されたエントリ１４２を含み得、エントリシーケンス１４４Ｂは、１４６Ｂから１４８Ｂまでのアドレスに格納されたエントリ１４２を含み得るなどと続き、エントリシーケンス１４４Ｎは、１４６Ｎから１４８Ｎまでのアドレスに格納されたエントリ１４２を含み得る。各エントリシーケンス１４４Ａ〜Ｎは、それぞれの動作タイプ１１８Ａ〜Ｎに対応し得る。例えば、エントリシーケンス１４４Ａは、動作タイプ１１８Ａと関連付けることができ、その結果、エントリシーケンス１４４Ａを含むエントリ１４２のシーケンスは、動作タイプ１１８Ａのメモリ動作を実行するためのＭＣシーケンス１２６の生成をシーケンサ１２２に行わせるように構成される。エントリシーケンス１４４Ｂは、動作タイプ１１８Ｂと関連付けることができるなどと続き、エントリシーケンス１４４Ｎは、動作タイプ１１８Ｎと関連付けることができる。
【0073】
シーケンサ１２２は、フェッチユニット１５２を含み得、フェッチユニット１５２は、バス１２１を介して揮発性メモリ１２４からエントリ１４２をフェッチするように構成することができる。フェッチユニット１５２は、フェッチ回路（ｃｉｒｃｕｉｔ）、フェッチ回路（ｃｉｒｃｕｉｔｒｙ）、フェッチ論理および／または同様のものを含み得、それらは、本明細書で開示されるように、ＮＶメモリ構造１１０内で具体化することができる。メモリ動作１０８に応答して、フェッチユニット１５２は、揮発性メモリ１２４から選択されたエントリ１４２をフェッチするように構成することができる。フェッチユニット１５２は、とりわけ、メモリ動作１０８の１つまたは複数の特性に基づいて、フェッチするエントリ１４２を選択することができる。図１Ｃの実施形態では、フェッチユニット１５２は、メモリ動作１０８の動作タイプ１１８に基づいて、揮発性メモリ１２４からフェッチするエントリ１４２を選択するように構成することができる。フェッチユニット１５２は、関連性１５３のセットを使用することによって、エントリ１４２を選択することができ、関連性１５３は、各動作タイプ１１８Ａ〜Ｎをそれぞれのエントリシーケンス１４４Ａ〜Ｎ（および／または各エントリシーケンス１４４Ａ〜Ｎの第１のエントリ１４２のアドレス１４６Ａ〜Ｎなどのそれぞれのエントリアドレス）にマッピングすることができる。関連性１５３は、シーケンサ構成データ１４０によって定義することができ（例えば、関連性１５３は、揮発性メモリ１２４内に決定されたアドレスおよび／またはアドレスオフセットで格納することができる）、メモリシステム１０１の動作の間にフェッチユニット１５２によってアクセスすることができる。関連性１５３は、表、ルックアップテーブル、インデックス、木、マップおよび／または同様のものなどのデータ構造において維持することができる。メモリコマンドおよび／または動作をシーケンサ構成データ１４０と関連付けるための特定のメカニズムが本明細書で説明されているが、本開示は、この点において制限されず、適切な任意の技法、メカニズムおよび／またはデータ構造を使用して、メモリコマンドおよび／または動作のマッピング、翻訳および／または別の方法でのシーケンサ構成データ１４０との関連付けを行うように適応させることができる。
【0074】
図１Ｃの実施形態では、フェッチユニット１５２は、メモリ動作１０８の動作タイプ１１８に基づいて、メモリ動作１０８をエントリシーケンス１４４Ａおよび／またはアドレス１４６Ａと関連付けることができる。それに応答して、フェッチユニット１５２は、アドレス１４６Ａでエントリ１４２（エントリシーケンス１４４Ａの第１のエントリ）をフェッチすることができる。フェッチユニット１５２は、アドレスポインタ１２５をアドレス１４６Ａに設定するようにさらに構成することができる。フェッチユニット１５２は、決定されたアドレス１４６Ａからエントリ１４２を読み出し、シーケンサ１２２の復号ユニット１５４にエントリ１４２を提供することができる。
【0075】
復号ユニット１５４は、復号回路（ｃｉｒｃｕｉｔ）、復号回路（ｃｉｒｃｕｉｔｒｙ）、復号論理および／または同様のものを含み得、それらは、本明細書で開示されるように、ＮＶメモリ構造１１０内で具体化することができる。復号ユニット１５４は、エントリ１４２のそれぞれの部分の識別、抽出および／または解釈を行うように構成することができる。フェッチユニット１５２からエントリ１４２を受信することに応答して、復号ユニット１５４は、エントリ１４２の信号データ１４３および／またはタイミングデータ１４５を識別するように構成することができる。復号ユニット１５４は、本明細書で開示されるように、エントリ１４２の決定されたフォーマットおよび／またはレイアウトに従って、信号データ１４３および／またはタイミングデータ１４５の識別および／または抽出を行うように構成することができる（例えば、信号データ１４３はデータビット［１９：０］に対応し得、タイミングデータ１４５はデータビット［３１：２０］に対応し得る）。復号ユニット１５４は、エントリ１４２に対するタイミング情報を決定するようにさらに構成することができ、エントリ１４２に対するタイミング情報を決定することは、エントリ１４２から（例えば、データビット［３１：２８］および［２７：２０］のそれぞれから）指数１４７および／または仮数１４９を抽出することを含み得る。復号ユニット１５４は、本明細書で開示されるように、仮数１４９に指数１４７を乗じるようにさらに構成することができる。とりわけ、乗算は指数１４７による仮数１４９のビット単位のシフトを含み得るため（指数は、符号なしの整数のビット単位のシフトに対応するそれぞれの２のべき乗を表すため）、計算は、典型的な算術演算と比較して、簡略化することができる。
【0076】
復号ユニット１５４は、信号データ１４３および決定されたタイミング情報１６５（例えば、クロックサイクル数）をシーケンサ１２２の実行ユニット１５６に提供することができる。実行ユニット１５６は、実行回路（ｃｉｒｃｕｉｔ）、実行回路（ｃｉｒｃｕｉｔｒｙ）、実行論理、出力回路、ドライバ回路、バッファ回路および／または同様のものを含み得、それらは、本明細書で開示されるように、ＮＶメモリ構造１１０内で具体化することができる。実行ユニット１５６は、本明細書で開示されるように、エントリ１４２の信号データ１４３に従ってＭＣ信号ベクトル１２３を生成するように構成することができる。実行ユニット１５６は、ＭＣドライバ回路１５８を含み得、ＭＣドライバ回路１５８は、提供された信号データ１４３に従ってＭＣ信号ベクトル１２３を含む１つまたは複数のＭＣ信号を生成するように構成することができる。ＭＣドライバ回路１５８は、１つまたは複数の信号ドライバ、信号バッファ、増幅器、チャージポンプおよび／または同様のものを含み得る。ＭＣドライバ回路１５８は、ＭＣ信号ベクトル１２３を含むＭＣ信号を制御回路１２０（および／またはそのそれぞれの機能モジュール１３０）に伝達するための手段に結合することができる。ＭＣ信号を伝達するための手段は、シリコンビア（ＴＳＶ）、スイッチ、ルータ、相互接続、バスおよび／または同様のものを通じる、導体、チャネル、ワイヤ、トレース、ビアのうちの１つまたは複数を含み得る。
【0077】
実行ユニット１５６は、復号ユニット１５４によって提供されたタイミング情報１６５に従ってＭＣ信号ベクトル１２３を出力するようにさらに構成することができる（例えば、タイミング情報１６５によって指定された持続時間の間）。タイミング情報１６５は、本明細書で開示されるように、クロックサイクルカウントを含み得る。実行ユニット１５６は、カウンタユニット１５７を含み得、カウンタユニット１５７は、とりわけ、指定されたクロックサイクル数の間、信号データ１４５によって定義された状態にＭＣ信号ベクトル１２３を維持するために、クロック信号のサイクルをカウントするように構成することができる（示される実施形態の詳細を曖昧にすることを避けるために、図１Ｃには図示せず）。指定されたクロックサイクル数の間にＭＣ信号ベクトル１２３が生成されたと判断することに応答して、実行ユニット１５６は、エントリ１４２が完了したと判断することができる。完了に応答して、実行ユニット１５６は、次のエントリ１４２に対応するＭＣ信号ベクトル１２３を出力することができる（復号ユニット１５４によって提供された信号データ１４５および／またはタイミング情報１６５に従って）。実行ユニット１５６は、実行が完了したことを他のユニット１５４、１５６および／または１５８に知らせるようにさらに構成することができる。
【0078】
エントリ１４２（第１のエントリ１４２）をフェッチすることに応答して、フェッチユニット１５２は、次のエントリ１４２のフェッチを開始することができる。いくつかの実施形態では、フェッチユニット１５２は、第１のエントリ１４２の実行が完了する前に次のエントリ１４２のフェッチを開始し、その結果、次のエントリ１４２は、他のユニット１５４、１５６および／または１５８が第１のエントリ１４２の実行を完了次第直ちに処理するためにフェッチされる。あるいは、フェッチユニット１５２は、１つまたは複数の他のユニット１５４、１５６および／または１５８からステータス情報（実行ユニット１５６からの完了通知および／または復号ユニット１５４からの復号情報など）を受信するまでフェッチを遅延することができる。次のエントリ１４２をフェッチすることは、揮発性メモリ１２４のエントリ１４２の決定された順番に従ってアドレスポインタ１２５をインクリメントすることを含み得る。フェッチユニット１５２は、本明細書で開示されるように、揮発性メモリ１２４から次のエントリ１４２をロードすることおよび／または復号ユニット１５４に次のエントリ１４２を提供することができる。いくつかの実施形態では、フェッチユニット１５２は、第１のエントリ１４２の完了前に、復号ユニット１５４に次のエントリ１４２を提供する（および／または復号ユニット１５４に次のエントリ１４２が処理に対して利用可能であることを通知する）ように構成される。それに応答して、復号ユニット１５４は、次のエントリ１４２を復号し、対応する信号データ１４３および／またはタイミング情報１６５を実行ユニット１５６に提供することができ、それにより、第１のエントリ１４２を完了することに応答して指定された時間持続時間の間に提供された信号データ１４３に対応するＭＣ信号ベクトル１２３を生成することができる。復号ユニット１５４は、実行ユニット１５６による第１のエントリ１４２の完了前に、次のエントリ１４２を復号することならびに／あるいは対応する信号データ１４３および／またはタイミング情報１６５を実行ユニット１５６に提供することができ、その結果、第１のエントリ１４２の実行の完了時（または完了前）に、実行ユニット１５６において、信号データ１４３および／またはタイミング情報１６５が利用可能になる。
【0079】
シーケンサ１２２は、本明細書で開示されるように、後続のエントリ１４２を順次処理することができる。シーケンサ１２２は、メモリ動作１０８（および／または対応するエントリシーケンス１４４Ａ）が完了したと判断されるまで、エントリ１４２の処理を続けることができる。いくつかの実施形態では、シーケンサ１２２は、完了条件に基づいて完了を検出する。本明細書で使用される場合は、完了条件は、シーケンサ１２２による検出が可能ないかなる条件、基準、トリガ、閾値および／またはインタラプトも指す。いくつかの実施形態では、完了条件は、揮発性メモリ１２４から特殊用途エントリ１４２をフェッチすることを含み得る。特殊用途エントリ１４２は、シーケンサ１２２によって実装されているエントリシーケンス１４４が完了していることを示すことができる。特殊用途エントリ１４２は、とりわけ、特殊用途エントリ１４２と関連付けられたアドレス、特殊用途エントリ１４２の信号データ１４３、特殊用途エントリ１４２のタイミングデータ１４５および／または同様のものに基づいて、検出することができる。いくつかの実施形態では、特殊用途エントリ１４２は、ＮＯＯＰ、アイドルまたは「停止」エントリ１４２を含み得、ＮＯＯＰ、アイドルまたは「停止」エントリ１４２は、０持続時間を指定すること（例えば、０および／またはヌルタイミングデータ１４５を含む）および／または指定信号データ１４３（例えば、０またはヌル信号データ１４３）を含むことができる。その代替としてまたはそれに加えて、完了条件は、揮発性メモリ１２４から無効および／またはヌルエントリ１４２をフェッチすることならびに／あるいは無効アドレス（例えば、揮発性メモリ１２４のアドレス範囲外のアドレスおよび／またはシーケンサ構成データ１４０の格納に使用されるメモリ領域外のアドレス）にアドレスポインタ１２５をインクリメントすることを含み得る。いくつかの実施形態では、完了条件は、エントリシーケンス１４４の最後のアドレス（例えば、エントリシーケンス１４４Ａのアドレス１４８Ａ）に到達することを含み得る。各エントリシーケンス１４４の最後のアドレス１４８は、上記で開示される関連性１５３に含めることができる。いくつかの実施形態では、完了条件は、エントリ１４２の閾値数を実行することを含み得る（例えば、関連性１５３は、それぞれのエントリシーケンス１４４に含まれるエントリ１４２の数を示すことができる）。
【0080】
メモリ動作１０８（および／またはエントリシーケンス１４４Ａ）の実行が完了したと判断することに応答して、シーケンサ１２２は、エントリ１４２の順次実行を終了することおよび／または次のメモリ動作の実行を開始することができる。シーケンサ１２２は、本明細書で開示されるように、揮発性メモリ１２４内の異なるアドレスにジャンプし、エントリ１４２へのアクセスおよび／またはエントリ１４２の実行を再開するように構成することができる。その代替としてまたはそれに加えて、シーケンサ１２２は、次のメモリ動作が実行されるまで、デフォルトＭＣ信号ベクトル１２３を出力するように構成することができる。本明細書で開示されるように、デフォルトＭＣ信号ベクトル１２３は、制御回路１２０の１つまたは複数の機能モジュール１３０をアイドル状態にし、それにより、制御回路１２０によって生成される電力消費量および／または熱を低減するように構成することができる。シーケンサ１２２は、インタラプトされるまで（例えば、次のメモリ動作の実行まで）、デフォルトＭＣ信号ベクトル１２３の出力を続けることができる。
【0081】
上記で開示されるように、エントリ１４２のうちの１つまたは複数は、特殊用途エントリを含み得る。本明細書で使用される場合は、特殊用途エントリ１４２は、シーケンサ構成データ１４０に関する１つまたは複数の制御および／または管理動作を実装するようにシーケンサ１２２を構成するエントリを指す。特殊用途エントリ１４２は、ＮＯＯＰエントリ１４２、停止エントリ１４２および／またはアイドルエントリ１４２を含み得、上記で開示されるように、制御回路１２０の１つまたは複数の機能ユニット１３０をアイドル状態にすることおよび／またはメモリ内のエントリ１４２の順次実行を終了することを行うように構成されたＮＯＯＰまたはアイドルＭＣ信号ベクトル１２３を出力するようにシーケンサ１２２を構成することができる。別の特殊用途エントリ１４２（例えば、ジャンプエントリ１４２）は、シーケンサ１２２によって実行されているシーケンス内の次のアドレスとは異なり得る指定アドレスから次のエントリ１４２にアクセスするようにシーケンサ１２２を構成することができる。復号ユニット１５４は、ジャンプエントリ１４２を検出するように構成することができ（その信号および／またはタイミングデータ１４３、１４５に基づいて）、ジャンプエントリ１４２によって指定されたアドレスから次のエントリ１４２をフェッチする（指定アドレスにアドレスポインタ１２５を更新することを含み得る）ようにフェッチユニットを構成することができる。別の特殊用途エントリは、条件付きジャンプエントリ１４２を含み得る。条件付きジャンプエントリ１４２は、条件付きジャンプエントリ１４２によって指定された条件が満たされている場合に指定アドレスにジャンプするようにシーケンサ１２２を構成することができる。条件は、読出／書込回路のプログラム検証信号（本明細書でさらに詳細に開示される）など、制御回路１２０の１つまたは複数のステータス信号および／またはインジケータに関するものであり得る。復号ユニット１５４は、そのコンテンツに基づいて条件付きジャンプエントリ１４２を検出することができる。復号ユニット１５４は、条件付きジャンプエントリによって指定された条件を復号することおよび／または復号済みの条件を評価することを行うようにさらに構成することができる。条件を評価することは、本明細書で開示されるように、１つまたは複数のステータス信号および／またはインジケータを読み取ることを含み得る。復号ユニット１５４は、条件が満たされていることを示す評価に応答して、条件付きジャンプエントリ１４２によって指定されたアドレスをフェッチユニット１５２に提供するようにさらに構成することができる。そうでない場合は、復号ユニット１５４は、本明細書で開示されるように、フェッチユニット１５２（および／または他のユニット１５４、１５６、１５８）がエントリ１４２の順次実行を続行できるように、条件付きジャンプエントリ１４２を無視することができる。復号ユニット１５４は、条件付きジャンプエントリ１４２を実行ユニット１５６に転送しない場合がある。
【0082】
特定タイプの特殊用途エントリ１４２が本明細書で説明されているが、本開示は、この点において制限されず、適切な任意のフォーマットを有するならびに／あるいはシーケンサ１２２および／またはシーケンサ構成データ１４０に関する適切な任意のタイプの制御および／または管理動作を実装するように構成されたいかなるタイプのエントリ１４２および／または特殊用途エントリ１４２も使用するように適応させることができる。いくつかの実施形態では、シーケンサは、プロセッサ、マイクロコントローラおよび／または同様のものを含み得、特定の命令セットを実行するように構成することができる。そのような実施形態では、シーケンサ構成データ１４０のエントリ１４２は、特定の命令セットの命令を含み得る。特定の命令セットは、上記で開示されるように、定義された構成、タイミングおよび／または持続時間を有するＭＣ信号ベクトル１２３のそれぞれのシーケンスを生成するようにシーケンサ１２２を構成するための命令を含み得る。特定の命令セットは、ＮＯＯＰ命令、ストップ命令、停止命令、アイドル命令、ジャンプ命令、条件付きジャンプ命令、算術命令（例えば、比較命令）、ステータス命令などの他の動作に関する命令をさらに含み得る。
【0083】
図１Ｄは、本明細書で開示されるような、シーケンサ１２２の別の実施形態を示す概略ブロック図である。図１Ｄの実施形態では、シーケンサ１２２は、有限状態マシン回路、有限状態オートメーション回路、有限状態論理および／または同様のものなどの状態マシン回路を含み得る。シーケンサ１２２を含む状態マシン回路のそれぞれの状態および／または状態遷移は、とりわけ、本明細書で開示されるシーケンサ構成データ１４０によって定義することができる。図１Ｄの実施形態では、シーケンサは、状態論理１６６、次の状態論理１６４および出力論理１６８を含む。シーケンサ１２２は、フェッチ論理１６２をさらに含み得、フェッチ論理１６２は、本明細書で開示されるように、メモリユニット１２９からシーケンサ構成データ１４０のエントリ１４２をロードするように構成することができる。図１Ｄの実施形態では、フェッチ論理１６２は、非一時的な記憶装置１０６からエントリ１４２をロードするように構成される。従って、ＮＶメモリ構造１１０（および／またはメモリシステム１０１）は、図１Ａの揮発性メモリ１２４を含まない場合がある。シーケンサ１２２および非一時的な記憶装置１０６は、本明細書で開示されるように、ＮＶメモリ構造１１０および／またはメモリシステム１０１内で具体化することができる。
【0084】
フェッチ論理１６２は、非一時的な記憶装置１０６から次の状態論理１６４にロードされたエントリ１４２を提供することができ、エントリ１４２は、そこからシーケンサ１２２の次の状態を決定することができる。状態論理１６６は、シーケンサ１２２の現在の状態を維持するように構成することができる。本明細書で開示される場合は、シーケンサ１２２の「状態」は、シーケンサ１２２によって出力されるＭＣ信号のセットおよび／またはＭＣ信号のセットの持続時間（例えば、クロックサイクル数）を指す。従って、シーケンサ１２２の状態は、エントリ１４２の信号データ１４３および／またはタイミングデータ１４５によって定義することができる。エントリ１４２に応答して、次の状態論理１６４は、本明細書で開示されるように、信号および／またはタイミングデータ１４３、１４５の復号、構文解析および／またはエントリ１４２からの抽出を行うこと、エントリ１４２に対するタイミング情報１６５を計算することなどによって、シーケンサ１２２の次の状態を決定することができる。次の状態論理１６４は、次の状態情報を状態論理１６６に提供するようにさらに構成することができる。状態論理１６６は、１つまたは複数のレジスタ、ラッチ、メモリバッファおよび／または同様のものを含み得る。次の状態論理１６４は、カウンタ１５７をさらに含み得、カウンタ１５７は、クロック信号（例えば、ＣＬＫ）に応答してインクリメントすることができる。次の状態論理１６４は、とりわけ、次のエントリ１４２の信号データ１４３および／またはタイミング情報１６５を状態論理１６４にラッチすること、カウンタ１５７をリセットすることなどによって、状態論理１６６を次の状態に遷移することができる。出力論理１６８は、状態論理１６６によって維持される信号データ１４３に対応するＭＣ信号を含むＭＣ信号ベクトル１２３を生成するように構成することができる。出力論理１６８は、本明細書で開示されるように、信号データ１４３をそれぞれのＭＣ信号に復号および／または別の方法で変換すること、ＭＣ信号ベクトル１２３を含むＭＣ信号を駆動すること、ＭＣ信号をＮＶメモリ１０４内の制御回路１２０に送ることなどを行うように構成された回路を含み得る。
【0085】
状態論理１６６は、カウンタ１５７が決定された値（例えば、タイミング情報１６５によってより指定されたクロックサイクル数）に到達するまで、その中にラッチされた状態情報を維持することができる。カウンタ１５７が決定された値に到達するまで、出力論理１６８は、その中にラッチされた信号データ１４３に対応するＭＣ信号ベクトル１２３の生成を続けることができる。それに従って、出力論理１６８は、エントリ１４２のタイミングデータ１４５によって指定された持続時間の間、信号データ１４３によって定義された状態にＭＣ信号ベクトル１２３を維持することができる。カウンタ１５７が決定された値に到達すると、状態論理１６６は、次の状態に遷移することができ、次の状態に遷移することは、次の状態論理１６４によって提供される状態情報をラッチすること（例えば、フェッチ論理１６２によってロードされた次のエントリ１４２に対応する信号データ１４３およびタイミング情報１６５ラッチすること）を含み得る。次の状態に遷移することは、出力論理１６８が状態論理１６６内でラッチされた異なる信号データ１４３に従って異なるＭＣ信号ベクトル１２３を生成することを含み得る。
【0086】
図１Ｅは、メモリシステム１０１の設計および／または製作後にメモリ動作パルスを適応させるように構成されたメモリシステム１０１の別の実施形態を描写する概略ブロック図である。メモリシステム１０１は、システムコントローラ１０２およびＮＶメモリ１０４を含み得る。システムコントローラ１０２は、メモリシステム１０１をホスト１０３に通信可能に結合するように構成することができる。ホスト１０３は、コンピューティングデバイスを含み得、コンピューティングデバイスは、これらに限定されないが、サーバコンピューティングデバイス、パーソナルコンピューティングデバイス、モバイルコンピューティングデバイス（例えば、スマートフォン、タブレットまたは同様のもの）、埋め込みコンピューティングデバイス、仮想コンピューティングシステム（例えば、仮想マシン、仮想デスクトップ）、仮想化環境（例えば、仮想化カーネル、ハイパーバイザ）および／または同様のものを含み得る。示される実施形態の詳細を曖昧にすることを避けるために図１Ｅには示されていないが、ホスト１０３は、プロセッサ、揮発性メモリ、非一時的な記憶装置、１つまたは複数の入力／出力インタフェース、ヒューマンマシンインタフェース（ＨＭＩ）コンポーネントおよび／または同様のものを含み得る。
【0087】
いくつかの実施形態では、メモリシステム１０１は、ホスト１０３内に埋め込まれるおよび／またはホスト１０３の内部コンポーネントを含む。メモリシステム１０１は、搭載メモリデバイス、搭載記憶装置、集積メモリデバイス、集積記憶装置、メモリモジュール、記憶装置モジュールおよび／または同様のものを含み得る。その代替としてまたはそれに加えて、メモリシステム１０１は、ホスト相互接続、搭載相互接続、システム相互接続、外部相互接続、リモート相互接続および／または同様のもの（例えば、相互接続１０５）のうちの１つまたは複数を通じてホスト１０３に選択的に結合されるように構成することができる。メモリシステム１０１は、アドオンデバイス、アドオン記憶装置、アドオンメモリデバイス、周辺機器デバイス、周辺機器コンポーネントデバイスおよび／または同様のものを含み得る。いくつかの実施形態では、メモリシステム１０１は、ホスト１０３とは別のおよび／またはホスト１０３から独立した（および／またはホスト１０３と選択的に結合することおよび／またはホスト１０３から選択的に減結合することが可能な）デバイス内で具体化される。メモリシステム１０１は、メモリデバイス、記憶装置、外部メモリデバイス、外部記憶装置、メモリ器具、記憶装置器具、サーバ、メモリサーバ、記憶装置サーバ、ネットワーク接続型メモリデバイス、ネットワーク接続型記憶装置、キャッシュデバイス、キャッシュ器具および／または同様のものを含み得る。図１Ｅは単一のホスト１０３を描写しているが、本開示は、この点において制限されない。メモリシステム１０１は、いかなる数のホスト１０３にも通信可能に結合することができる（例えば、複数のホスト１０３間で共有することができる）。
【0088】
メモリシステム１０１は、相互接続１０５を通じてホスト１０３に通信可能に結合することができる。相互接続１０５は、これらに限定されないが、入力／出力（Ｉ／Ｏ）接続、Ｉ／Ｏバス、Ｉ／Ｏコントローラ、ローカルバス、ホストブリッジ（ノースブリッジ、サウスブリッジまたは同様のもの）、フロントサイドバス、周辺機器相互接続（ＰＣＩ）、ＰＣＩエクスプレス（ＰＣＩ−ｅ）バス、シリアルＡＴアタッチメント（シリアルＡＴＡまたはＳＡＴＡ）バス、パラレルＡＴＡ（ＰＡＴＡ）バス、小型コンピュータシステムインタフェース（ＳＣＳＩ）バス、ダイレクトメモリアクセス（ＤＭＡ）インタフェース、ＩＥＥＥ１３９４（ＦｉｒｅＷｉｒｅ）インタフェース、ファイバチャネルインタフェース、ユニバーサルシリアルバス（ＵＳＢ）接続および／または同様のものを含み得る。いくつかの実施形態では、メモリシステム１０１は、電子通信ネットワークを通じてホスト１０３に通信可能に結合される。従って、相互接続１０５は、ネットワーク、ネットワーク接続、ネットワークインタフェース、ストレージネットワークインタフェース、ストレージエリアネットワーク（ＳＡＮ）インタフェース、仮想ストレージエリアネットワーク（ＶＳＡＮ）インタフェース、リモートバス、ＰＣＥ−ｅバス、インフィニバンドインタフェース、ファイバチャネルプロトコル（ＦＣＰ）インタフェース、超ＳＣＳＩインタフェース、リモートＤＭＡ（ＲＤＭＡ）インタフェースおよび／または同様のもののうちの１つまたは複数を含み得る。
【0089】
システムコントローラ１０２は、メモリシステム１０１へのおよび／またはシステムからのデータ転送を管理するように構成することができる。システムコントローラ１０２は、Ｉ／Ｏコントローラ、Ｉ／Ｏバッファ、読出バッファ、書込バッファ、ＤＭＡコントローラ、ＲＤＭＡコントローラおよび／または同様のものを含み得る。システムコントローラ１０２は、相互接続１０５上でメモリシステム１０１内に格納されたデータを伝達するように構成することができ、データは、これらに限定されないが、メモリシステム１０１から読み取られたデータ、メモリシステム１０１に関するステータス情報、メモリシステム１０１に関する構成情報などを含み得る。システムコントローラ１０２は、相互接続１０５からデータを受信するようにさらに構成することができ、データは、コマンド、構成情報、ファームウェアおよび／または同様のものを含み得る。
【0090】
ＮＶメモリ１０４は、ダイ１７０を含み得る。ダイ１７０は、ＮＶメモリアレイ１７１および制御回路を含むことおよび／または具体化することができ、ＮＶメモリアレイ１７１および制御回路は、ダイコントローラ１７２、シーケンサ１２２、アドレス回路１３２、読出／書込回路１３４、電力制御回路１３６などを含み得る。アドレス回路１３２、読出／書込回路１３４、電力制御回路１３６は、機能モジュール１３０を含み得、機能モジュール１３０は、本明細書で開示されるように、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３に応答してＮＶメモリアレイ１７１内でメモリ動作を実装するように構成することができる。
【0091】
図１Ｅに示されるように、ダイコントローラ１７２および／または他の制御回路１３２、１３４、１３６および１２２は、ＮＶメモリアレイ１７１を含むダイ１７０上で実装することおよび／またはダイ１７０内で具体化することができる。従って、ダイコントローラ１７２およびシーケンサ１２２は、ＮＶメモリ１０４の「オンダイ」または「オンチップ」制御回路を含み得る。図１Ｅは、単一のダイ１７０を有する単一のＮＶメモリ１０４を含むメモリシステム１０１を描写しているが、本開示は、この点において制限されず、各々がそれぞれのＮＶメモリアレイ１７１および対応する制御回路を含むいかなる数のＮＶメモリ１０４および／またはダイ１７０（例えば、４つ、８つまたはそれ以上のダイ１７０）も含む実施形態を包含する。
【0092】
シーケンサ１２２は、メモリユニット１２９内に格納されたシーケンサ構成データ１４０に基づいてメモリ動作の実行を制御するように構成することができる。メモリユニット１２９は、本明細書で開示されるように、非一時的な記憶装置１０６および揮発性メモリ１２４のうちの１つまたは複数を含み得る。図１Ｅの実施形態では、揮発性メモリ１２４は、ダイ１７０内で（シーケンサ１２２および／またはＮＶメモリアレイ１７１と同じダイ１７０内で）具体化することができる。揮発性メモリ１２４は、ＳＲＡＭユニット、ＤＲＡＭユニットおよび／または同様のものを含み得る。揮発性メモリ１２４には、本明細書で開示されるように、非一時的な記憶装置１０６からシーケンサ構成データ１４０を投入することができる（構成マネージャ１２７を使用することによって）。図１Ｅの実施形態では、非一時的な記憶装置１０６および／または揮発性メモリ１２４を含むメモリユニット１２９は、ダイ１７０内で（シーケンサ１２２および／またはＮＶメモリアレイ１７１と同じダイ１７０内で）具体化することができる。あるいは、メモリユニット１２９、非一時的な記憶装置１０６および／または揮発性メモリ１２４は、ダイ１７０以外の構造内で具体化することができる（例えば、別個のダイ、チップ、パッケージおよび／または同様のものを含み得る）。
【0093】
ダイ１７０は、適切ないかなる配置および／または構成の適切ないかなるタイプのＮＶメモリ素子１１２も含み得る。ＮＶメモリアレイ１７１は、非一時的なメモリ、ソリッドステートメモリ、フラッシュメモリ、ＮＡＮＤタイプのフラッシュメモリ、ＮＯＲタイプのフラッシュメモリ、ＰＭＣメモリ、ＳＯＮＯＳメモリ、ＲＲＡＭ、ＦＪＧ ＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＥＥＰＲＯＭおよび／または同様のものを含み得る。
【0094】
システムコントローラ１０２は、相互接続１０５を通じてＮＶメモリシステム１０１に関するコマンドを受信するように構成することができる。示される実施形態の詳細を曖昧にすることを避けるために図１Ｅには示されていないが、システムコントローラ１０２は、コントローラ１０２を相互接続１０５および／または１０７に通信可能に結合するように構成された１つまたは複数のインタフェースコンポーネントを含み得る。システムコントローラ１０２は、相互接続１０５を使用することによってメモリ構造１１０に給電するようにさらに構成することができる（例えば、相互接続１０５は、相互接続１０５に結合されたデバイスに給電するように構成することができる）。その代替としてまたはそれに加えて、ＮＶメモリシステム１０１は、別個の電源および／または接続を使用することによって給電することができる。相互接続１０５を通じて受信されるコマンドは、メモリシステム１０１内にデータを格納するというコマンド、メモリシステム１０１からデータを読み取るというコマンド、管理用コマンド、メモリシステム１０１の構成に関するコマンド、メモリシステム１０１に関するステータス情報を要求するコマンド、メモリシステム１０１におよび／またはメモリシステム１０１からデータを転送するというコマンドならびに／あるいは同様のものを含み得る。システムコントローラ１０２は、コマンドを実行するように構成することができ、コマンドを実行することは、コマンドを復号することおよび／または対応するコマンド１０９をＮＶメモリ１０４に発行すること（相互接続１０７を介して）を含み得る。
【0095】
ダイコントローラ１７２は、本明細書で開示されるように、それぞれのコマンド１０９に応答してメモリ動作を実装するように構成することができる。ダイコントローラ１７２は、コマンド１０９から独立したものであり得るＮＶメモリ１０４の管理動作を実行するようにさらに構成することができる。そのような管理動作は、本明細書で開示されるように、リフレッシュ動作、グルーミング動作、ガベージコレクション動作および／または同様のものを含み得る。メモリ動作の実行は、シーケンサ１２２によって制御することができ、それにより、それぞれのメモリ動作を実行するように機能モジュール（例えば、アドレス回路１３２、読出／書込回路１３４、電力制御回路１３６など）を構成するように適応させたＭＣシーケンスベクトル１２３を生成することができる。
【0096】
ダイコントローラ１７２は、復号回路１７３を含み得、復号回路１７３は、相互接続１０７を介して受信されたメモリコマンド１０９を処理するように構成することができる。復号回路１７３は、それぞれのコマンド１０９に対応する動作タイプを決定すること、コマンド１０９に関するアドレス指定情報を決定することなどを行うように構成することができる。復号回路１７３は、ＮＶメモリアレイ１７１内でそれぞれのＮＶメモリ素子１１２をアドレス指定するために、メモリコマンド１０９のアドレスをアドレス回路１３２による使用が可能なアドレスに変換および／または翻訳するようにさらに構成することができる（行デコーダ１３３Ａおよび／または列デコーダ１３３Ｂを使用することによって）。
【0097】
アドレス回路１３２は、特定のメモリ動作に対応するＮＶメモリ素子１１２をアドレス指定するように構成することができる。アドレスモジュール１３２は、行デコーダ１３３Ａおよび列デコーダ１３３Ｂを含み得る。ＮＶメモリアレイ１７１のＮＶメモリ素子１１２は、行デコーダ１３３Ａおよび／または列デコーダ１３３Ｂを介してそれぞれのメモリアレイ制御線によってアドレス指定が可能であり得る。メモリアレイ制御線は、行デコーダ１３３Ａを通じてアドレス指定が可能であり得るワード線と、列デコーダ１３３Ｂを通じてアドレス指定が可能であり得るビット線とを含み得る。
【0098】
読出／書込回路１３４は、アドレス指定されたＮＶメモリ素子１１２からデータを読み取ること、アドレス指定されたＮＶメモリ素子１１２にデータを書き込むこと、アドレス指定されたＮＶメモリ素子１１２を消去することおよび／または同様のものなど、１つまたは複数の検知ブロック１３５Ａ〜Ｎを使用することによってアドレス回路１３２によってアドレス指定されたＮＶメモリ素子１１２のメモリ動作を実行するように構成することができる。電力制御回路１３６は、メモリ動作の間にメモリアレイ制御線（例えば、ワード線、ビット線、選択線および／または同様のもの）に供給される電力および／または電位を制御するように構成することができる。電力制御回路１３６は、１つまたは複数のチャージポンプ、信号ドライバ、信号増幅器および／または同様のものを含み得る。それぞれのメモリ動作を実装するためにアドレス回路１３２、読出／書込回路１３４および／または電力制御回路１３６によって使用される電位および／または他の信号の構成、タイミングおよび／または持続時間は、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３によって、少なくとも部分的に制御することができる。
【0099】
一実施形態では、ＮＶメモリアレイ１７１に含まれるＮＶメモリセルおよび／またはＮＶメモリ素子１１２は、それぞれのブロックに配置することができる。ブロックは、消去の単位に対応し得る（例えば、グループとして消去されるように構成されたＮＶメモリセルおよび／またはＮＶメモリ素子１１２を含み得る）。本明細書でさらに詳細に開示されるように、各ブロックは、ＮＡＮＤストリングのセットを含み得、ＮＡＮＤストリングのセットは、それぞれのメモリアレイ制御線（例えば、ワード線、ビット線、選択線など）を介してアクセスすることができる。各ブロック内のＮＡＮＤストリングは、ワード線の共通のセットを共有することができる。各ブロックは、複数のページ（ＮＡＮＤページ）を含み得、複数のページ（ＮＡＮＤページ）は、プログラムの単位に対応し得る。ＮＡＮＤページは、ＮＶメモリアレイ１７１内のＮＶメモリセルの行を含み得る。ＮＡＮＤページは、ＮＶメモリセルのセットを含み得、ＮＶメモリセルのセットは、同じワード線に結合され、並列でプログラムすることが可能である。図１Ｅで描写されるＮＶメモリ素子１１２は、ページ、ブロック、ページグループ、ブロックグループおよび／または同様のものを含むことならびに／あるいはページ、ブロック、ページグループ、ブロックグループおよび／または同様のものに対応することができる。
【0100】
ＮＶメモリ素子１１２および／またはＮＶメモリ素子１１２の集合体（例えば、特定のブロックおよび／またはブロックの集合体内のＮＶメモリ素子１１２）は、１つまたは複数の物理的ゾーン１８２（例えば、物理的ゾーン１８２Ａ〜Ｄ）に分類することができる。本明細書で使用される場合は、物理的ゾーン１８２は、摩耗特性、性能特性、信頼性特性、製作特性および／または同様のものなど、同様のおよび／または対応する特性を有するＮＶメモリ素子１１２の集合体を指す。
【0101】
いくつかの実施形態では、ＮＶメモリアレイ１７１は、図１Ｆに示されるように、複数のＮＶメモリセル１０を含み得る。ＮＶメモリセル１０は、電荷格納ユニット２０を有する電界効果トランジスタを含み得、電界効果トランジスタは、これらに限定されないが、フローティングゲート、電荷トラップ（誘電体）層および／または同様のものを含み得る。ＮＶメモリセル１０は、ソース１４、ドレイン１６および制御ゲート３０をさらに含み得る。制御ゲート３０は、ＮＶメモリセル１０の読出および書込動作を制御するために使用することができる。
【0102】
図１Ｇは、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３に応答してＮＶメモリ素子１１２のメモリ動作を実装するように構成されたＮＶメモリアレイ１７１のＮＶメモリ素子１１２および対応する機能ユニットの実施形態を描写する。ＮＶメモリ素子１１２は、それぞれのＮＡＮＤストリング５０および／またはＮＡＮＤページ５１内に配置された複数のＮＶメモリセル１０を含み得る。各ＮＡＮＤストリング５０は、そのソース１４およびドレイン１６によってデイジーチェーン接続された一連のＮＶメモリセル１０（ＭＣ Ａ〜Ｎ）を含み得る。１対の選択トランジスタＳ１、Ｓ２は、ＮＡＮＤストリング５０をソース端子５４およびドレイン端子５６に選択的に結合することができる（それにより、ＮＡＮＤストリング５０に給電することおよび／またはＮＡＮＤストリング５０を起動することができる）。ＮＡＮＤストリング５０のソース選択トランジスタＳ１をオンにすると、ＮＡＮＤストリング５０は、ソース端子５４および／またはソース線６４に結合することができる。同様に、ドレイン選択トランジスタＳ２をオンにすると、ＮＡＮＤストリング５０は、ＮＡＮＤストリング５０のドレイン端子５６および／またはビット線６６に結合することができる（各ＮＡＮＤストリング５０は、それぞれのビット線６６Ａ〜Ｎを有する）。ＮＶメモリセル１０の制御ゲート３０は、それぞれのワード線３１（例えば、ワード線３１Ａ〜Ｎ）に結合することができる。ワード線３１は、ＮＡＮＤストリング５０全体に及ぶ（例えば、複数のＮＡＮＤストリング５０の各々のＮＡＮＤストリング５０内のそれぞれのＮＶメモリセル１０に結合することができる）。図１Ｇの実施形態では、ＮＡＮＤストリング５０のそれぞれの行に沿ったＮＶメモリセル１０の制御ゲート３０は、同じワード線３１に接続し、それぞれのＮＡＮＤページ５１を形成することができる。それぞれのＮＡＮＤストリング５０の選択トランジスタＳ１、Ｓ２の制御ゲートは、上記で開示されるように、それぞれのソース端子５４およびドレイン端子５６を介するＮＡＮＤストリング５０へのアクセスの制御を提供することができる。
【0103】
ＮＡＮＤストリング５０内の選択されたＮＶメモリセル１０を読み取ることは、選択されたＮＶメモリセル１０に適切な電位を供給する（選択されたＮＶメモリセル１０の制御ゲート３０に結合されたワード線３１を介して）一方で、ＮＡＮＤストリング５０の他のアドレス指定されていないＮＶメモリセル１０に異なる電位を供給する（それぞれの制御ゲート３０を介して）ことを含み得、それにより、他のアドレス指定されていないＮＶメモリセル１０を完全にオンにするように構成することができる。このように、導電経路は、ａ）アドレス指定されたＮＶメモリセル１０のソース１４およびソース線６４と、ｂ）アドレス指定されたＮＶメモリセル１０のドレイン１６およびドレイン線（ビット線６６）との間に効果的に作成される。読出および／または検証動作の実装に必要な電位は、読出／書込回路１３４および／または電力制御回路１３６によって、ワード線３１Ａ〜Ｎ上で駆動させることができる。選択されたＮＶメモリセル１０を読み取ることは、ＮＶメモリセル１０に結合されたビット線６６上の電位および／または電流を検知することならびに／あるいはビット線６６上で検知された対応するデータ値をラッチすること（読出／書込回路１３４を使用することによって）をさらに含み得る。シーケンサ構成データ１４０に従ってシーケンサ１２２によって生成されたＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間は、後続の検知動作の前にワード線３１Ａ〜Ｎを帯電させる時間など、様々な読出動作のタイミングを決定することができる。ＮＶメモリ１０４内で実行される読出および／または検証動作の構成、タイミングおよび／または持続時間は、ＮＶメモリ１０４の設計および／または製作後に修正することができる（例えば、シーケンサ構成データ１４０の読出および／または検証動作に対応するエントリ１４２および／またはエントリシーケンス１４４を修正することによって）。
【0104】
ＮＡＮＤストリング５０内の選択されたＮＶメモリセル１０をプログラムすることは、ＮＡＮＤストリング５０のビット線６６をグランドに結合する一方で、選択されたＮＶメモリセル１０の制御ゲート３０にプログラム電位を印加する（対応するワード線３１を介して）ことを含み得る。プログラム電位は、それぞれの振幅および／または持続時間を有する一連のパルスとして、選択されたＮＶメモリセル１０の制御ゲート３０に印加することができる。プログラムする間、ＮＡＮＤストリング５０の他のＮＶメモリセル１０の制御ゲート３０は、絶縁電位などの異なる電位で駆動することができる。プログラム動作の間にワード線上で駆動される電圧信号の構成、タイミングおよび／または持続時間は、本明細書で開示されるように、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３によって制御することができる。従って、そのようなプログラム信号のタイミング、構成および／または持続時間は、とりわけ、そのような動作を実行するためにシーケンサ１２２によって実装されたシーケンサ構成データ１４０を修正することによって、ダイ１７０の設計および／または製作後に修正することができる。
【0105】
シーケンサ構成データ１４０の１つまたは複数のエントリ１４２は、ＭＣ信号ベクトル１２３を生成するようにシーケンサ１２２を構成することができ、それにより、特定の構成、タイミングおよび／または持続時間を有するプログラムパルス（例えば、プログラムパルスのうちの１つまたは複数の持続時間は、１つまたは複数のエントリ１４２の指定持続時間に対応し得る）を生成するように電力制御回路１３６を構成するように適応させることができる。それに従って、ＮＶメモリセル１０をプログラムするために使用されるプログラムパルス（および／または他の信号）の構成、タイミングおよび／または持続時間は、ＮＶメモリ１０４の設計および／または製作後に、調整、修正および／または別の方法で操作することができる（例えば、メモリユニット１２９内のシーケンサ構成データ１４０を修正することによって変更することができる）。
【0106】
ＭＣ信号ベクトル１２３に応答して読出／書込回路１３４、電力制御回路１３６によって駆動される電位および／または他の信号は、アドレス回路１３２によってそれぞれのＮＶメモリセル１０に送ることができる（例えば、アドレス回路１３２は、アドレス指定されたＮＶメモリセル１０を読出／書込回路１３４および／または電力制御回路１３６に選択的に結合することができる）。行デコーダ回路１３３Ａは、１つまたは複数のＮＶメモリセル１０のそれぞれのワード線３１に電力制御回路１３６を結合する（ならびに／あるいは電力制御回路１３６によって生成された信号および／または電位をそれぞれのワード線３１に送る）ように構成することができる。列デコーダ回路１３３Ｂは、それぞれのビット線６６に読出／書込回路を結合する（例えば、それぞれのビット線６６に検知ブロック１３５Ａ〜Ｎを結合する）ように構成することができる。アドレス回路１３２は、デコーダ１７３によって提供されるアドレス情報に基づいて特定のＮＡＮＤストリング５０および／またはＮＡＮＤページ５１内のそれぞれのＮＶメモリセル１０をアドレス指定するように構成することができる。アドレス回路１３２は、本明細書で開示されるように、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３（および／またはメモリ動作に関するアドレス情報）によって、少なくとも部分的に制御することができる。
【0107】
図１Ｈは、本明細書で開示されるような、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３に従ってＮＶメモリアレイ１７１内でメモリ動作を実行するための制御回路のさらなる実施形態を描写する。図１Ｈは、検知ブロック１３５の一実施形態を描写し、検知ブロック１３５は、図１Ｅおよび／または１Ｇの読出／書込回路１３４の検知ブロック１３５Ａ〜Ｎを含み得る。
【0108】
電力制御回路１３６は、ソースおよび／またはドレインドライバ回路１３８Ａ、バイアス回路１３８Ｂ、パルス生成回路１３８Ｃなどを含み得る。電力制御回路１３６は、チャージポンプ回路１３７をさらに含み得、チャージポンプ回路１３７は、１３８Ａ、１３８Ｂおよび／または１３８Ｃによって必要とされる電位を生成するように構成することができる。ソースおよび／またはドレインドライバ回路１３８Ａは、選択されたＮＡＮＤストリング５０のソース線６４上で決定された電位を駆動する（および／またはＮＡＮＤストリング５０のそれぞれのドレイン線および／またはウェル構造を駆動する）ように構成することができる。バイアス回路１３８Ｂは、本明細書で開示されるように、選択された電位でＮＡＮＤストリング５０のそれぞれのワード線３１を偏倚するように構成することができる。パルス生成回路１３８Ｃは、本明細書で開示されるように、１つまたは複数のワード線３１上でプログラムパルスを生成するように構成することができる。回路１３７、１３８Ａ、１３８Ｂ、１３８Ｃは、とりわけ、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３のＭＣ信号によって、制御することができる。ＭＣ信号ベクトル１２３は、電力制御回路１３６によって生成された電位、基準電圧、バイアス電圧プログラムパルスおよび／または他のメモリ制御信号の構成、タイミングおよび／または持続時間を決定することができる。
【0109】
検知ブロック１３５は、検知モジュール９０および共通モジュール１９０を含み得る。一実施形態では、各ビット線６６は、それぞれの検知モジュール９０に結合することができる。共通モジュール１９０は、複数の検知モジュール９０に結合することができる。一実施形態では、検知ブロック１３５は、８つの検知モジュール９０に結合された共通モジュール１９０を含み得る（他の検知モジュール９０は、示される実施形態の詳細を曖昧にすることを避けるために図１Ｈには示されていない）。検知モジュール９０の各々は、データバス９５を介して共通の部分に結合することができる。
【0110】
検知モジュール９０は、接続されたビット線６６の伝導電流が閾値レベルを上回っているかまたは下回っているか（とりわけ、電力制御回路１３６によって、ビット線６６のＮＶメモリセル１０に結合されたワード線３１が決定された電圧レベルで駆動している間に）を判断するように構成された検知回路９４を含み得る。検知回路９４は、１つまたは複数の検知増幅回路、差動増幅回路、分路回路および／または同様のものを含み得る。検知モジュール９０は、ビット線ラッチ９２をさらに含み得、ビット線ラッチ９２は、接続されたビット線上の電圧条件を設定するために使用することができる。例えば、ビット線ラッチ９２においてラッチされた既定の状態は、接続されたビット線６６をプログラム阻止電圧（例えば、１．５〜３Ｖ）に対応する状態に引き寄せることができる。
【0111】
共通モジュール１９０は、プロセッサ１９２、データラッチ１９４およびＩ／Ｏインタフェース１９６を含み得る。Ｉ／Ｏインタフェース１９６は、データラッチ１９４とデータバス１９７との間で結合することができる。プロセッサ１９２は、それぞれの検知動作に関する演算を実行するように構成することができる。プロセッサ１９２は、接続されたビット線６６を介して検知されているＮＶメモリセル１０に格納されたデータを決定すること（接続されたビット線６６上で検知された伝導電流および／または電位を１つまたは複数の閾値と比較することによって）および／または決定されたデータをデータラッチ１９４に格納することを行うように構成することができる。データラッチ１９４は、読出動作の間にプロセッサ１９２によって決定されたデータビットをラッチすることおよび／またはデータバス１９７からインポートされたデータビットを格納することを行うように構成することができる。インポートされたデータビットは、それぞれの検知モジュール９０に結合されたビット線６６上のＮＶメモリセル１０へのプログラム予定の書込データを含み得る。
【0112】
検知動作の間、シーケンサ１２２は、ＭＣ信号ベクトル１２３を生成することができ、それにより、検知されているＮＡＮＤストリング５０（例えば、検知モジュール９０に結合されたビット線６６に対応するＮＡＮＤストリング５０）に結合された選択されたワード線３１上でそれぞれの電位を駆動するように電力制御回路１３６を構成するように適応させることができる。ワード線３１上で駆動される電圧信号の構成、タイミングおよび／または持続時間は、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３によって制御することができる（本明細書で開示されるように、シーケンサ構成データ１４０の１つまたは複数のエントリ１４２に従って）。ワード線３１は、アドレス回路１３２の行デコーダ１３３Ａを使用することによって電力制御回路１３６に結合することができる。その代替としてまたはそれに加えて、行デコーダ１３３Ａは、電力制御回路１３６によって生成された信号をワード線３１および／またはＮＡＮＤストリング５０の制御ゲートに送るように構成することができる。ビット線６６は、とりわけ、アドレス回路１３２の列デコーダ１３３Ｂ（示される実施形態の詳細を曖昧にすることを避けるために、図１Ｈには図示せず）を使用することによって、検知モジュール９０に結合することができる。
【0113】
読出動作の間、シーケンサ１２２は、ＭＣ信号ベクトル１２３のシーケンス（ＭＣシーケンス１２６）を生成することができ、それにより、ＮＶメモリセル１０によってサポートされるそれぞれのメモリ状態に対応する様々な制御ゲート電圧を駆動するように電力制御回路１３６を構成することができる。様々な制御ゲート電圧は、それぞれのＭＣ信号ベクトル１２３のタイミングおよび／または持続時間（シーケンサ構成データ１４０の対応するエントリ１４２によって定義されるような）に従って、特定の時間持続時間の間アサートすることができる。ＭＣ信号ベクトル１２３は、読出動作の間にビット線６６上の伝導電流および／または電位を検出するようにならびに／あるいはビット線ラッチ９２および／またはデータラッチ１９４内の対応するデータ値をラッチするように検知回路９４（例えば、１つまたは複数の検知増幅器）をさらに構成することができる。ビット線６６を検知することは、ビット線６６上の検知された伝導電流および／または電圧レベルを１つまたは複数の閾値と比較すること、ならびに／あるいは、ＮＶメモリセル１０の決定された状態に対する２進符号化を決定すること（プロセッサ１９２を使用することによって）を含み得る。検知動作は、異なる電圧レベルでＮＶメモリセル１０のワード線３１を駆動すること（その一方で、他のＮＶメモリセル１０を導電させるように構成された電圧レベルでそのような他のＮＶメモリセル１０のワード線を駆動する）に応答してビット線６６を検知することを含み得、各電圧レベルは、それぞれのメモリ状態に対応する。
【0114】
上記で開示されるように、シーケンサ１２２によって生成されたＭＣ信号ベクトル１２３は、ワード線偏倚、ビット線検知および／または同様のもののタイミングを決定することができる。それに従って、ＭＣ信号ベクトルおよびシーケンサ構成データ１４０の対応するエントリ１４２の構成、タイミングおよび／または持続時間は、ＮＶメモリアレイ１７１内の検知動作のタイミングを決定することができる。非限定的な例示として、読出動作の間に生成された信号ベクトル１２３は、ビット線６６に結合されたそれぞれのワード線３１上での決定された電位の生成を電力制御回路１３６に行わせるように構成された第１のＭＣ信号ベクトル１２３を含み得る。第１のＭＣ信号ベクトル１２３の持続時間は、シーケンサ構成データ１４０の対応するエントリ１４２によって指定される。第２のＭＣ信号ベクトル１２３は、ビット線６６上の伝導電流および／または電位を検出するように検知モジュール９０を構成することができる（その一方で、電力制御回路１３６は、１つの第１のＭＣ信号ベクトル１２３ごとにワード線を偏倚することを続ける）。従って、第１のＭＣ信号ベクトル１２３の持続時間（シーケンサ構成データ１４０の対応するエントリ１４２によって定義されるような）は、とりわけ、読出動作の偏倚タイミング（所望の電位までワード線３１を駆動するために認められている時間量）、読出動作の整定タイミング（例えば、電位がワード線３１上で駆動された後にビット線を整定するために認められている時間量）などを決定することができる。前述の例では、第２のＭＣ信号ベクトル１２３は、指定持続時間を有し得、指定持続時間の後、シーケンサは、第３のＭＣ信号ベクトル１２３を生成することができ、それにより、検知モジュール９０を解除することおよび／または次の検知動作のためにワード線３１を異なる電圧レベルまで駆動するように電力制御回路１３６を構成することができる。第２のＭＣ信号ベクトル１２３の持続時間（シーケンサ構成データ１４０の対応するエントリ１４２によって決定されるような）は、検知モジュール９０によってビット線６６を検知するために認められている時間を決定することができる。
【0115】
シーケンサ１２２によって生成された他のＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間は、本明細書で開示されるように、ＮＶメモリアレイ１７１内で実装される読出動作の他の態様を決定することができる。偏倚タイミング、整定タイミング、検知タイミングおよび／または同様のものなどの読出動作タイミングは、本明細書で開示されるように、とりわけ、シーケンサ構成データ１４０を修正することによって（例えば、それぞれのワード線偏倚動作、検知動作および／または同様のものに対応するエントリ１４２を修正することによって）、調整することができる。そのような修正は、ＮＶメモリ１０４の動作の間に、シーケンサ１２２および／またはダイ１７０を再設計および／または再製作することなく、行うことができる。
【0116】
プログラム動作は、プログラムされているＮＶメモリセル１０の制御ゲート３０に一連のプログラム電圧パルスを印加することを含み得る。各プログラム電圧パルスの後には、ＮＶメモリセル１０を所望のメモリ状態までプログラムすることに成功したかどうかを判断するために、検証動作（リードバックおよび／または検知動作）を続けることができる。プロセッサ１９２は、プログラム電圧パルスのシーケンスが完了した際（例えば、ＮＶメモリセル１０が目標のメモリ状態までプログラムされたことが検証された際）にそれを検出するために、検証動作をモニタすることができる。
【0117】
プログラム動作を実装することは、シーケンサ１２２が１つまたは複数のＭＣ信号ベクトル１２３を生成することを含み得る。ＭＣ信号ベクトル１２３は、プログラムされているＮＶメモリセル１０のワード線上で一連のプログラム電圧パルスを生成するように電力制御回路１３６を構成することができる。ＭＣ信号ベクトル１２３は、１つまたは複数の決定された電圧レベルまでプログラムされていないＮＶメモリセル１０のワード線の駆動を電力制御回路１３６に行わせるようにさらに構成することができる（例えば、プログラム阻止電圧レベル）。ＭＣ信号ベクトル１２３は、それぞれのプログラム電圧パルスの構成、タイミングおよび／または持続時間を決定することができる。ＭＣ信号ベクトル１２３（およびシーケンサ構成データ１４０の対応するエントリ１４２）は、プログラム電圧パルスの持続時間、プログラム電圧パルスの幅、それぞれのプログラム電圧パルスと後続の検証動作との間の時間などを決定することができる。それに従って、プログラム動作のタイミングは、ＭＣ信号ベクトル１２３および対応するシーケンサ構成データ１４０によって決定することができ、従って、本明細書で開示されるように、シーケンサ構成データ１４０を修正することによって調整することができる。
【0118】
データラッチスタック１９４は、検知モジュール９０に対応するデータラッチのスタックを含み得る。一実施形態では、データラッチスタック１９４は、１つの検知モジュール９０あたり３つのデータラッチを含む。データラッチのスタックは、シフトレジスタとして実装することができ、その結果、その中に格納された並列データは、データバス１９７へのおよび／またはデータバス１９７からの通信のために直列データに変換される（その逆も同様）。検知ブロック１３５のデータラッチ１９４は、ブロックシフトレジスタを形成するためにリンクすることができ、それにより、データバス１９７を介する直列転送を介するデータのブロックの入力または出力が可能になる。
【0119】
いくつかの実施形態では、それぞれのブロック（例えば、消去ブロック）内のＮＡＮＤストリング５０は、共通のウェル（例えば、Ｐウェル）を共有することができる。ＮＶメモリセル１０に結合されたワード線３１が接地され、ソース６４および／またはビット線６６がフローティング状態である一方で、それぞれのブロックのＮＶメモリセル１０は、決定された期間の間、消去電位（Ｖｅｒａｓｅ）までＰウェルを引き上げることによって消去することができる。シーケンサ１２２は、とりわけ、ブロックのワード線３１を接地し、かつ、ソース線６４および／またはビット線６６を減結合する（その結果、ソース線６４および／またはビット線６６がフローティング状態になる）ようにアドレス回路１３２、読出／書込回路１３４および／または電力制御回路１３６を構成するように適応させたＭＣ信号ベクトル１２３を生成することによって、消去動作を実行することができる。ＭＣ信号ベクトル１２３は、ブロックの消去時間に対応し得る指定クロックサイクル数の間（例えば、共通のウェルの電位をＶｅｒａｓｅまで引き上げるおよび／または決定された期間の間共通のウェルをＶｅｒａｓｅ電圧レベルで維持するのに必要な時間）、上記で説明される構成にブロックを維持することができる。従って、ＭＣ信号ベクトル１２３（および／または対応するシーケンサ構成データ１４０）の構成、タイミングおよび／または持続時間は、ＮＶメモリアレイ１７１内で実装される消去動作の消去タイミングを決定することができる。消去タイミングは、とりわけ、消去動作に対応するシーケンサ構成データ１４０を修正することによって、調整することができる。
【0120】
図１Ｅに戻ると、いくつかの実施形態では、メモリシステム１０１は、シーケンサ調整モジュール１７７を含み得る。シーケンサ調整モジュール１７７は、構成マネージャ１２７のコンポーネントであり得、メモリユニット１２９（例えば、非一時的な記憶装置１０６および／または揮発性メモリ１２４）内に格納されたシーケンサ構成データ１４０を管理するように構成することができる。シーケンサ調整モジュール１７７は、本明細書で開示されるように、とりわけ、使用条件、摩耗レベル、テスト条件、誤り率、ユーザの好み、コマンド、設定、パラメータおよび／または同様のものに応答してシーケンサ構成データ１４０を修正するように構成することができる。いくつかの実施形態では、シーケンサ調整モジュール１７７は、ＮＶメモリ１０４内（例えば、ダイ１７０上）で実装することができる。あるいは、シーケンサ調整モジュール１７７は、システムコントローラ１０２および／またはホスト１０３によって実装することができる。
【0121】
シーケンサ調整モジュール１７７は、メモリシステム１０１内で実行されているメモリ動作をモニタするようにおよび／またはシーケンサ構成データ１４０を相応に調整するようにさらに構成することができる。いくつかの実施形態では、シーケンサ調整モジュール１７７は、ＮＶメモリ１０４の摩耗レベルをモニタすることができる。シーケンサ調整モジュール１７７は、とりわけ、摩耗レベルの増加に応答して様々なメモリ動作のタイミングマージンを増加するために、シーケンサ構成データ１４０を調整するように構成することができる。タイミングマージンを増加することは、とりわけ、検知動作の間の前のビット線６６の偏倚および整定のために認められている時間を増加するために、ワード線偏倚および／または検知動作に対応するエントリ１４２を修正すること、ビット線６６を検知するために認められている時間を増加すること（次の動作に遷移する前に）および／または同様のものを含み得る。タイミングマージンを増加することは、とりわけ、そのようなパルスの持続時間および／または振幅を増加するために、とりわけ、プログラム動作の間に使用されるプログラム電圧パルスに対応するエントリ１４２を修正することをさらに含み得る。タイミングマージンを増加することは、消去動作に割り振られる時間を増加すること（例えば、ＮＶメモリセル１０のブロックの共通のウェルが消去電位（Ｖｅｒａｓｅ）で維持される時間を増加すること）をさらに含み得る。その代替としてまたはそれに加えて、シーケンサ調整モジュール１７７は、とりわけ、読出および／または書込阻害の影響を低減するために、摩耗レベルの増加に応答して、ある特定の電圧信号の持続時間を低減するように構成することができる。
【0122】
シーケンサ調整モジュール１７７は、読出および／またはプログラム動作の誤り率などの他の条件に応答してシーケンサ構成データ１４０を修正するようにさらに構成することができる。シーケンサ調整モジュール１７７は、メモリ動作をモニタするようにおよび／または誤り率の増加を検出するように構成することができる。その代替としてまたはそれに加えて、シーケンサ調整モジュール１７７は、専用テスト動作（例えば、ＢＩＳＴモジュールによって実装されるテスト動作）に応答して、誤り率の増加を検出することができる。読出誤り率の増加を検出することに応答して、シーケンサ調整モジュール１７７は、本明細書で開示されるように、読出および／または検知メモリ動作のタイミングマージンを増加することができる。読出誤り率の増加を検出することは、読出動作をモニタすることおよび／またはモニタした読出動作の読出誤りの数および／または率を１つまたは複数の閾値と比較することを含み得る。シーケンサ調整モジュール１７７は、書込誤り率の増加を検出することに応答してシーケンサ構成データ１４０を修正するようにさらに構成することができる（例えば、書込動作をモニタすることおよび／またはモニタした書込動作の誤り率を１つまたは複数の閾値と比較することによって）。書込誤り率の増加に応答して、シーケンサ調整モジュール１７７は、本明細書で開示されるように、書込動作のタイミングマージンを増加するように構成することができる。メモリ動作のタイミングマージンを増加することは、本明細書で開示されるように、そのようなメモリ動作の待機時間を増加することを含み得る。
【0123】
別の実施形態では、シーケンサ調整モジュール１７７は、特定のＮＶメモリ素子１１２上および／または特定の物理的ゾーン１８２内で実装されるメモリ動作のためにシーケンサ構成データ１４０を調整するように構成することができる。上記で開示されるように、物理的ゾーン１８２は、同様の物理的特性を有するＮＶメモリ素子１１２を含み得る。一実施形態では、物理的ゾーン１８２（例えば、物理的ゾーン１８２Ｄ）は、ＮＶメモリ１０４内のプロセスコーナーに対応し得る。「プロセスコーナー」は、ＮＶメモリ１０４の回路とは異なる電気的特性を有する回路を指す。電気的特性の違いは、とりわけ、ＮＶメモリ１０４の製作の間の変動（例えば、製作欠陥）に起因し得る。違いは、使用不可能な物理的ゾーン１８２Ｄ内でＮＶメモリ素子１１２をレンダリングするほど大幅なものではない場合がある。しかし、物理的ゾーン１８２ＤのＮＶメモリ素子１１２は、他の物理的ゾーン１８２Ａ〜Ｃ内のＮＶメモリ素子１１２と比べて、性能の低下、信頼性の減少および／または高い誤り率を呈する場合がある。
【0124】
いくつかの実施形態では、シーケンサ構成データ１４０は、ＮＶメモリ１０４の様々な領域における変動を補償するように適応させることができる。図１Ｅの実施形態では、シーケンサ調整モジュール１７７は、物理的ゾーン１８２Ｄと物理的ゾーン１８２Ａ〜Ｃとの違いを検出するようにおよび／またはそのような違いを補償するためにシーケンサ構成データ１４０を調整するように構成することができる。シーケンサ調整モジュール１７７は、上記で開示されるように、それぞれの物理的ゾーン１８２Ａ〜Ｎ内で実装される読出および／または書込動作（および／または対応する誤り率）をモニタすることに応答して、物理的ゾーン１８２Ｄが異なる特性を含むと判断することができる。シーケンサ調整モジュール１７７は、物理的ゾーン１８２Ｄ内で実装されたメモリ動作の誤り率の違いを検出することに応答して、物理的ゾーン１８２Ａ〜Ｃ内で実装されたメモリ動作と比べておよび／またはそのような違いを１つまたは複数の閾値と比べて、物理的ゾーン１８２Ｄが異なるものであると判断することができる（例えば、違いが統計的に有意なものであるかどうかを判断するため）。異なる物理的ゾーン１８２Ｄを検出することに応答して、シーケンサ調整モジュール１７７は、異なる物理的ゾーン１８２Ｄ内での使用のための１つまたは複数の代替のエントリ１４２および／またはエントリシーケンス１４４を生成するように構成することができる。
【0125】
図１Ｃに示されるように、シーケンサ構成データ１４０は、複数のエントリシーケンス１４４Ａ〜Ｎを含み得、その各々は、それぞれのメモリ動作タイプ（例えば、動作タイプ１１８Ａ〜Ｎのうちの１つに対応し得る。いくつかの実施形態では、シーケンサ構成データ１４０は、ＮＶメモリ１０４の異なる領域に対応するエントリシーケンス１４４を含むようにさらに構成することができる。代替のエントリ１４２および／またはエントリシーケンス１４４は、シーケンサ構成データ１４０（例えば、メモリユニット１２９、揮発性メモリ１２４および／または非一時的な記憶装置１０６に格納されるような）内で作成することができる。代替のエントリ１４２および／またはエントリシーケンス１４４は、オリジナルのエントリ１４２および／またはエントリシーケンス１４４のＭＣ信号ベクトルとは異なる構成、タイミングおよび／または持続時間を有するＭＣ信号ベクトル１２３に対応し得、他の物理的ゾーン１８２Ａ〜Ｃ内で実行されるメモリ動作のオリジナルのタイミングマージンを維持する一方で、物理的ゾーン１８２Ｄ内で実行されるメモリ動作のタイミングマージンを増加するように構成することができる。
【0126】
図１Ｅに示されるように、特定のエントリ１４２および／またはエントリシーケンス１４４にメモリ動作１０８をマッピングするための関連性１５３は、動作タイプ１１８およびアドレス１１９に基づいて（図１Ｃで描写されるように動作タイプ１１８単独とは対照的に）そのようなマッピングを実装するように構成することができる。関連性１５３は、物理的ゾーン１８２Ａ〜Ｃのうちの１つに対応するアドレス１１９を有するタイプ１１８Ａのマッピング動作１０８をエントリシーケンス１４４Ａ０（第１のエントリアドレス１４６Ａ０および最後のエントリアドレス１４８Ａ０を有する）と関連付けることができる。エントリシーケンス１４４Ａ０は、タイプ１１８Ａの動作のオリジナルのエントリシーケンス１４４Ａに対応し得る。物理的ゾーン１８２Ｄに対応するアドレスを有する同じタイプ１１８Ａのメモリ動作は、異なる第１のエントリアドレス１４６Ａ１および最後のエントリアドレス１４８Ａ１を有する異なるエントリシーケンス１４４Ａ１にマッピングすることができる。同様に、物理的ゾーン１８２Ａ〜Ｃのうちの１つに対応するアドレス１１９を有するタイプ１１８Ｂのメモリ動作１０８は、エントリシーケンス１４４Ｂ０にマッピングすることができる一方で、物理的ゾーン１８２Ｄをアドレス指定する同じタイプ１１８Ｂの動作は、代替のエントリシーケンス１４４Ｂ１にマッピングすることができる。上記で開示されるように、それぞれのエントリシーケンス１４４Ａ０、１４４Ａ１および１４４Ｂ０、１４４Ｂ１を含むエントリ１４２は異なるものであり得る。シーケンス１４４Ａ１および／または１４４Ｂ１のエントリ１４２は、とりわけ、物理的ゾーン１８２Ｄ内のＮＶメモリ素子１１２の異なる特性（物理的ゾーン１８２Ａ〜Ｃ内のＮＶメモリ素子１１２の特性と比べて）を補償するために、メモリ動作１０８の緩和されたタイミングを定義することができる。タイプ１１８Ｎのメモリ動作は、物理的ゾーン１８２Ｄと物理的ゾーン１８２Ａ〜Ｎとの違いによる影響はそれほど著しいものではなく、従って、関連性１５３は、メモリ動作１０８のアドレス１１９にかかわらず、タイプ１１８Ｎのメモリ動作１０８を同じエントリシーケンス１４４Ｎにマッピングすることができる。
【0127】
追加のエントリシーケンス１４４は、ＮＶメモリ１０４の設計および／または製作後にシーケンサ構成データ１４０に追加することができる。追加のシーケンサ構成データ１４０は、新しいコマンドおよび／または動作タイプ１１８に対応することならびに／あるいは既存のコマンドおよび／または動作の代替の実装形態（例えば、上記で開示されるような、代替のエントリ１４２および／またはエントリシーケンス１４４）を含むことができる。いくつかの実施形態では、シーケンサ調整モジュール１７７（および／または他のコンポーネント）は、シーケンサ構成データ１４０を生成するように構成することができる。シーケンサ構成データ１４０は、タイミング仕様、タイミング設計、タイミング波形および／または同様のもの（本明細書では、ＭＣタイミング仕様と呼ばれる）から生成することができる。シーケンサ構成データ１４０を生成することは、ＭＣタイミング仕様内の領域の順序付けられたシーケンスを識別することを含み得る。各領域は、本明細書で開示されるように、エントリシーケンス１４４のそれぞれのエントリ１４２に対応し得る。各領域は、ＭＣ信号（例えば、それぞれのＭＣ信号ベクトル１２３）のそれぞれの状態に対応し得、それぞれの状態は、対応するエントリ１４２の信号データ１４３を定義することができる。各エントリ１４２は、タイミングデータ１４５をさらに含み得、タイミングデータ１４５は、領域の持続時間に対応し得る。各領域の持続時間は、それぞれの開始時刻からそれぞれの終了時刻まで及び得る。各領域の開始時刻は、シーケンスにおける以前の領域の終了時刻（またはシーケンスの第１の領域の時間０）に対応し得る。領域は、順序付けられたシーケンスに対応し得、ＭＣタイミング仕様の開始時刻に対応する開始時刻を有する第１の領域から、ＭＣタイミング仕様の最後のクロックサイクルに対応し得る最後の領域までを含む。従って、領域に対応するエントリ１４２は、エントリシーケンス１４４（例えば、第１のエントリ１４２Ａおよび／または最後のエントリ１４２Ｎを含むエントリ１４２Ａ〜Ｎの順序付けられたシーケンス）を含み得る。シーケンス１４４の第１のエントリ１４２Ａは、ａ）ＭＣタイミング仕様の各ＭＣ信号の状態を第１のエントリ１４２Ａの信号データ１４３に記録すること、および、ｂ）第１のエントリ１４２Ａのタイミングデータ１４５を決定することによって定義することができ、第１のエントリ１４２Ａのタイミングデータ１４５を決定することは、上記で開示されるように、領域の持続時間を決定すること（ＭＣ信号仕様のＭＣ信号のいずれかが決定された信号データ１４３から外れる時刻として領域の終了時刻を決定すること）を含み得る。後続のエントリ１４２Ｂ〜Ｎは、ＭＣタイミング仕様の後続の領域に対応し得、ａ）それぞれの領域の開始時刻におけるＭＣタイミング仕様の各ＭＣ信号の状態を定義する信号データ１４３を記録すること、および、ｂ）領域に対応するタイミングデータ１４５を決定することによって決定することができる。エントリ１４２Ｂ〜Ｎに対応する領域の開始時刻は、シーケンスにおける以前のエントリ１４２Ａ〜（Ｎ−１）の終了時刻に対応し得、その結果、エントリ１４２Ｂの開始時刻は、エントリ１４２Ａの終了時刻に対応し、エントリ１４２Ｃの開始時刻は、エントリ１４２Ｂの終了時刻に対応するなどと続き、エントリ１４２Ｎの開始時刻は、エントリ１４２Ｎ−１の終了時刻に対応する。各エントリ１４２Ｂ〜Ｎの終了時刻は、上記で開示されるように、ＭＣ信号のいずれか１つが開始時刻に続いて状態を変化する時刻に対応し得る（各エントリ１４２Ｂ〜Ｎのタイミングデータ１４５は、対応する領域の終了時刻と開始時刻との差を含み得る）。エントリ１４２は、ＭＣタイミング仕様によってカバーされる最後のクロックサイクルに対応する最後のエントリ１４２Ｎが定義されるまで、エントリシーケンス１４４に反復追加することができる。
【0128】
ＭＣタイミング仕様から生成されたエントリ１４２Ａ〜Ｎ（および／またはエントリシーケンス１４４）は、メモリシステム１０１に転送することができ、メモリシステム１０１に転送することは、エントリ１４２Ａ〜Ｎ（および／またはエントリシーケンス１４４）をメモリユニット１２９（例えば、本明細書で開示されるような、メモリシステム１０１の非一時的な記憶装置１０６および／または揮発性メモリ１２４）に格納することを含み得る。エントリ１４２Ａ〜Ｎは、特定のメモリコマンドおよび／またはメモリ動作（例えば、特定の動作タイプ１１８）に対応し得る。エントリ１４２Ａ〜Ｎおよび／またはエントリシーケンス１４４をメモリシステム１０１に転送することは、特定の動作タイプ１１８をエントリ１４２Ａ〜Ｎおよび／またはエントリシーケンス１４４と関連付けるために、上記で開示されるような関連性１５３のうちの１つまたは複数を修正することをさらに含み得る（例えば、特定の動作タイプ１１８をメモリユニット１２９内に格納されたエントリ１４２Ａ〜Ｎのうちの１つまたは複数のエントリのアドレスおよび／またはアドレスオフセットにマッピングすることができる）。動作タイプ１１８は、シーケンサ１２２によって以前にサポートされなかった新しいタイプの動作および／またはコマンドに対応し得る。エントリ１４２Ａ〜Ｎを転送することは、本明細書で開示されるように、エントリを１つまたは複数の物理的ゾーン１８２および／またはアドレスと関連付けることをさらに含み得る。エントリ１４２Ａ〜Ｎを転送した後、シーケンサ１２２は、メモリコマンドおよび／または動作に応答してエントリ１４２Ａ〜Ｎ（および／またはエントリシーケンス１４４）を実行するように構成することができる。それに従って、シーケンサ１２２の機能は、シーケンサ１２２を含むＮＶメモリ１０４の設計および／または製作後に修正することおよび／または拡張することができる。
【0129】
いくつかの実施形態では、エントリ１４２Ａ〜Ｎ（および／またはエントリシーケンス１４４）は、ホスト１０３などの外部のコンピューティングデバイスにおいて生成することができる。エントリ１４２Ａ〜Ｎ（および／またはエントリシーケンス１４４）は、コンピューティングデバイスにおいて動作しているアプリケーションおよび／またはプロセスによって生成することができ、アプリケーションおよび／またはプロセスは、非一時的なコンピュータ可読記憶媒体上に格納される命令として具体化することができる。エントリ１４２Ａ〜Ｎおよび／またはエントリシーケンス１４４を転送することは、相互接続１０５を介してメモリシステム１０１にデータおよび／またはコマンド（例えば、ファームウェア更新コマンド）を送信することを含み得る。その代替としてまたはそれに加えて、エントリ１４２Ａ〜Ｎ（および／またはエントリシーケンス１４４）は、メモリシステム１０１の１つまたは複数のコンポーネントによって生成することができる。いくつかの実施形態では、シーケンサ調整モジュール１７７は、上記で開示されるように、ＭＣタイミング仕様からシーケンサ構成データ１４０を生成するように構成された回路および／または論理を含む。エントリ１４２Ａ〜Ｎを生成することは、相互接続１０５を介してシーケンサ調整モジュール１７７にＭＣタイミング仕様を含むコマンドおよび／またはデータを送信することを含み得る。それに応答して、シーケンサ調整モジュール１７７は、上記で開示されるように、エントリシーケンス１４４を生成し、メモリシステム１０１のシーケンサ構成データ１４０を修正することができる。
【0130】
図２は、本明細書で開示されるように、ランダムアクセスメモリを使用してメモリ動作パルスを制御するための方法２００の一実施形態のフロー図である。ステップ２１０は、ＮＶメモリ１０４の制御回路１２０でＮＶメモリ１０４の特定の動作を実行することを求める要求を受信することを含み得る。制御回路１２０は、ＮＶメモリ１０４のＮＶメモリ素子１１２と同じＮＶメモリ構造１１０内で具体化することができる（例えば、同じダイ、基板、パッケージ、チップおよび／または同様のもの内に配置することができる）。
【0131】
ステップ２２０は、メモリユニット１２９（例えば、揮発性メモリ１２４および／または非一時的な記憶装置１０６）から特定の動作に対応するタイミングエントリにアクセスすることを含み得る。ステップ２２０は、本明細書で開示されるように、メモリシステム１０１の初期化の間に揮発性メモリ１２４にシーケンサ構成データ１４０を投入すること（シーケンサ構成データ１４０を非一時的な記憶装置１０６から揮発性メモリ１２４に転送することによって）をさらに含み得る。
【0132】
ステップ２３０は、ステップ２２０でアクセスしたタイミングエントリを実装することを含み得る。ステップ２３０は、タイミングエントリの信号データ１４３によって指定された１つまたは複数のＭＣ信号ベクトル１２３を生成することを含み得る。ステップ２３０は、決定されたクロックサイクル数の間、ＭＣ信号ベクトル１２３を生成することをさらに含み得る。クロックサイクル数は、タイミングエントリのタイミングデータ１４５から決定することができる。いくつかの実施形態では、タイミングデータ１４５は、仮数および指数を含み、クロックサイクル数を決定することは、仮数に指数を乗じること（例えば、ｍ×Ｂｅを計算すること、ｍは仮数であり、ｅは指数であり、Ｂは２などの基数である）を含む。ステップ２３０は、特定の動作の少なくとも一部分を実装するようにオンダイ制御回路を構成するように適応させたオンダイＭＣ信号を生成することを含み得る。ステップ２３０は、本明細書で開示されるように、ＮＡＮＤストリング５０の１つまたは複数のワード線を偏倚するため、ＮＡＮＤストリングをソース線６４（および／またはドレイン）に結合するため、ソース線６４上で電位を駆動するため、ＮＡＮＤストリング５０に結合されたビット線上の電流および／または電圧を検知するため、１つまたは複数のプログラム電圧パルスをＮＡＮＤストリング５０のＮＶメモリセルに印加するため（例えば、ＮＡＮＤページ５１にわたって）、ＮＡＮＤストリング５０上で検知されたデータをラッチするためならびに／あるいは同様のもののために、オンダイＭＣ信号を生成することを含み得る。
【0133】
ステップ２３０は、一連のタイミングエントリを実装すること（例えば、ＭＣシーケンス１２６を実装する）をさらに含み得る。ステップ２３０は、本明細書で開示されるように、タイミングエントリの実装の完了に応答して、メモリユニット１２９内の次のタイミングエントリにアクセスすること、動作が完了したことを次のタイミングエントリが示しているかどうかを判断することを含み得る（例えば、ＮＯＯＰエントリ１４２、停止エントリ１４２、アイドルエントリ１４２および／または同様のものを含む）。
【0134】
図３は、本明細書で開示されるように、ランダムアクセスメモリを使用してメモリ動作パルスを制御するための方法３００の別の実施形態のフロー図である。ステップ３１０は、ＮＶメモリ１０４の制御回路１２０でＮＶメモリ１０４の特定の動作を実行することを求める要求を受信することを含み得る。
【0135】
ステップ３２０は、特定の動作と関連付けられたタイミングエントリのアドレスを決定することを含み得る。第１の反復では、ステップ３２０は、特定の動作（動作１１８Ａ〜Ｎ）を対応するアドレス１４６Ａ〜Ｎと関連付けることを含み得る。
【0136】
図４は、メモリシステム１０１の動作の間にシーケンサ１２２によって生成されたＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間を修正する（例えば、ＮＶメモリ１０４の設計および／または製作後に）ための方法４００の一実施形態のフロー図である。ステップ４１０は、メモリシステム１０１のシーケンサ構成データ１４０を修正することを含み得、メモリシステム１０１のシーケンサ構成データ１４０を修正することは、修正されたシーケンサ構成データ１４０をメモリユニット１２９（例えば、１つまたは複数の非一時的な記憶装置１０６および／または揮発性メモリ１２４内）に書き込むことを含み得る。ステップ４１０は、本明細書で開示されるように、使用条件、摩耗レベル、テスト条件、誤り率、ユーザの好み、コマンド、設定、パラメータおよび／または同様のものに応答して実装することができる。
【0137】
ステップ４２０は、シーケンサ１２２に通信可能に結合された揮発性メモリ１２４に修正されたシーケンサ構成データ１４０をロードすることを含み得る。ステップ４２０は、非一時的な記憶装置１０６内で維持されるシーケンサ構成データ１４０を揮発性メモリ１２４に投入すること（例えば、メモリシステム１０１の初期化の間に）をさらに含み得る。修正されたシーケンサ構成データ１４０は、１つまたは複数の修正されたエントリ１４２（例えば、修正されたシーケンサ命令）を含み得る。修正されたシーケンサエントリ１４２は、シーケンサ構成データ１４０の既存のエントリ１４２および／またはエントリシーケンス１４４によって定義された１つまたは複数のＭＣ信号ベクトル１２３および／またはＭＣシーケンサ１２６の構成、タイミングおよび／または持続時間を変更することができる。ステップ４２０は、シーケンサ構成データ１４０の既存のエントリ１４２および／またはエントリシーケンス１４４を上書きすることおよび／または交換することを含み得る。あるいは、修正されたシーケンサ構成データ１４０は、１つまたは複数の新しいＭＣシーケンス１２６を定義することができ、１つまたは複数の新しいＭＣシーケンス１２６は、シーケンサ構成データ１４０に追加すること（既存の構成情報を上書きすることおよび／または交換することとは対照的に）ができる。ステップ４２０は、本明細書で開示されるように、新しいシーケンサエントリ１４２および／またはエントリシーケンス１４４を１つまたは複数のメモリ動作および／またはコマンドと関連付けることをさらに含み得る（例えば、関連性１５３において）。従って、ステップ４２０は、シーケンサ構成データ１４０において定義された（例えば、１つまたは複数のメモリユニット１２９、非一時的な記憶装置１０６、揮発性メモリ１２４、シーケンサ１２２および／または同様のもの内に格納されるような）関連性１５３を更新することを含み得る。
【0138】
ステップ４３０は、修正されたシーケンサ構成データ１４０を使用してＭＣ信号ベクトル１２３および／またはＭＣシーケンス１２６を生成することを含み得る。ステップ４３０は、シーケンサ１２２がＮＶメモリ１０４内でメモリ動作を実行することを含み得る。本明細書で開示されるように、メモリ動作を実行することは、ａ）メモリ動作をメモリユニット１２９内に格納されたエントリ１４２（および／またはエントリシーケンス１４４などのエントリ１４２のシーケンス）と関連付けること、ｂ）メモリユニット１２９からエントリ１４２をロードすること、および、ｃ）エントリ１４２を実行することを含み得る。エントリ１４２を実行することは、エントリ１４２のタイミングデータ１４５によって指定されたクロックサイクル数の間、エントリ１４２の信号データ１４３に対応するＭＣ信号ベクトル１２３をアサートすることを含み得る。エントリ１４２を実行することは、本明細書で開示されるように、メモリユニット１２９（例えば、揮発性メモリ１２４）から次のエントリ１４２をフェッチすることおよび／またはメモリ動作が完了するまで、メモリユニット１２９内に格納された後続のエントリ１４２を実行することをさらに含み得る。ステップ４３０でシーケンサによってアクセスおよび／または実行されるエントリ１４２は、修正されたシーケンサ構成データ１４０に対応し得、ステップ４３０でシーケンサ１２２によって生成されたＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間の修正（オリジナルの未修正のシーケンサ構成データ１４０に対応するＭＣ信号ベクトル１２３と比べて）を含み得る。
【0139】
図５は、メモリシステム１０１の動作の間にシーケンサ１２２によって生成されたＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間を修正する（例えば、ＮＶメモリ１０４の設計および／または製作後に）ための方法５００の別の実施形態のフロー図である。ステップ５１０は、本明細書で開示されるように、メモリユニット１２９（例えば、非一時的な記憶装置１０６および／または揮発性メモリ１２４）内に格納されたシーケンサ構成データ１４０を使用してメモリ動作を実装することを含み得る。
【0140】
ステップ５２０は、シーケンサ構成データ１４０を調整および／または修正するかどうかを判断することを含み得る。ステップ５２０の判断は、本明細書で開示されるように、使用条件、摩耗レベル、テスト条件、誤り率、ユーザの好み、コマンド、設定、パラメータおよび／または同様のもののうちの１つまたは複数に基づき得る。ステップ５２０は、ＮＶメモリ１０４内で実装されているメモリ動作をモニタすること（および／またはＮＶメモリ１０４内で専用テスト動作を実行すること）を含み得る。ステップ５２０は、ＮＶメモリ１０４および／またはそれぞれの物理的ゾーン１８２Ａ〜Ｄをモニタすること（例えば、誤り率、摩耗レベルおよび／または同様のものをモニタする）をさらに含み得る。ステップ５２０は、誤り率の増加（例えば、１つまたは複数の閾値を超える誤り率の増加を検出する）に基づいてシーケンサ構成データ１４０を修正すると決定することを含み得る。ステップ５２０は、１つまたは複数の閾値を超えるＮＶメモリ１０４の摩耗レベルに基づいてシーケンサ構成データ１４０を修正すると決定することをさらに含み得る。ステップ５２０は、相互接続１０５および／または１０７を介して受信されたシーケンサ構成データ１４０を修正することを求めるコマンドおよび／または要求に応答してシーケンサ構成データ１４０を修正すると決定することを含み得る。ステップ５２０は、特定の物理的ゾーン１８２に関するシーケンサ構成データ１４０を修正すると決定すること（例えば、物理的ゾーン１８２Ｄが１つまたは複数の他の物理的ゾーン１８２Ａ〜Ｃとは異なる特性を有すると判断することに応答して）を含み得る。ステップ５２０の決定が、シーケンサ構成データ１４０を調整することである場合は、フローは、ステップ５３０を続行することができ、そうでない場合は、フローは、ステップ５１０に戻る（シーケンサ１２２は、メモリユニット１２９（例えば、揮発性メモリ１２４）内に格納されたオリジナルの未修正のシーケンサ構成データ１４０の実装を続けることができる）。
【0141】
ステップ５３０は、本明細書で開示されるように、修正されたシーケンサ構成データ１４０を生成するためにシーケンサ構成データ１４０を調整することを含み得る。ステップ５３０は、１つまたは複数のメモリコマンドの動作の間にシーケンサ１２２によって生成された１つまたは複数のＭＣ信号ベクトル１２３の構成、タイミングおよび／または持続時間を修正するために、シーケンサ構成データ１４０のエントリ１４２および／またはエントリシーケンス１４４を調整することを含み得る。いくつかの実施形態には、修正することは、メモリ動作（および／またはその一部分）のタイミングマージンを緩和することを含み得、メモリ動作（および／またはその一部分）のタイミングマージンを緩和することは、そのようなメモリ動作の待機時間を増加することを含み得る。ステップ５３０は、本明細書で開示されるように、１つまたは複数の物理的ゾーン１８２Ａ〜Ｄに関するシーケンサ構成データ１４０を調整することをさらに含み得、１つまたは複数の物理的ゾーン１８２Ａ〜Ｄに関するシーケンサ構成データ１４０を調整することは、１つまたは複数の代替のエントリ１４２および／またはエントリシーケンス１４４を生成することならびに／あるいは１つまたは複数の物理的ゾーン１８２Ａ〜Ｄに関するメモリコマンドを代替のエントリ１４２と関連付ける（その一方で、他の物理的ゾーン１８２Ａ〜Ｄに関するメモリ動作は変化しないままである）ことを含み得る。
【0142】
ステップ５３０は、メモリユニット１２９（例えば、非一時的な記憶装置１０６および／または揮発性メモリ１２４）内で修正されたシーケンサ構成データ１４０を記録することをさらに含み得る。ステップ５３０は、メモリユニット１２９の非一時的な記憶装置１０６内に修正されたシーケンサ構成データ１４０を格納することを含み得る。ステップ５３０は、ステップ５３０で生成された修正されたシーケンサ構成データ１４０を揮発性メモリ１２４に投入する（例えば、修正されたシーケンサ構成データ１４０を不揮発性記憶装置１０６から揮発性メモリ１２４に転送する）ことをさらに含み得る。修正されたシーケンサ構成データ１４０は、メモリシステム１０１の初期化の間に転送することができる。その代替としてまたはそれに加えて、修正されたシーケンサ構成データ１４０は、メモリシステム１０１の動作の間に揮発性メモリ１２４に転送することができる（ステップ５２０でシーケンサ構成データ１４０を修正することに応答して）。ステップ５３０は、修正されたシーケンサ構成データ１４０が揮発性メモリ１２４に転送されている間、メモリ動作の実行を休止することを含み得る。ステップ５３０は、揮発性メモリ１２４に格納されたシーケンサ構成データ１４０を修正する前に、進行中のメモリ動作を完了することを可能にすることをさらに含み得る。
【0143】
ステップ５３０に続いて、フローは、本明細書で開示されるように、シーケンサ１２２がメモリユニット１２９（例えば、揮発性メモリ１２４）内に格納されたシーケンサ構成データ１４０を使用してメモリ動作を実装することを含み得るステップ５１０に戻って続行することができる。従って、ステップ５１０は、ステップ５３０でメモリユニット１２９内に投入された修正されたシーケンサ構成データ１４０を実装することを含み得る。
【0144】
図６は、ＭＣ信号のオンダイ制御のためのシステムの一実施形態を描写する概略システム図である。システム６０１は、制御手段６２０を含み得る。制御手段６２０は、ＮＶメモリ６１１（例えば、ＮＶメモリコア１１１、ＮＶメモリアレイ１７１および／または同様のもの）を含むＮＶメモリ構造１１０上および／またはＮＶメモリ構造１１０内で具体化することができる。
【0145】
制御手段６２０は、ＮＶメモリ６１１内でメモリ動作を実装するように構成することができる。制御手段６２０は、本明細書で開示されるように、制御回路１２０を含み得る。制御手段６２０は、シーケンサ命令（例えば、複数のエントリ１４２を含むシーケンサ構成データ１４０）を揮発性ランダムアクセスメモリ（ＲＡＭ）に投入するための手段６２２を含み得る。各シーケンサエントリは、本明細書で開示されるように、それぞれのタイミングデータおよび／または信号データを含み得る。手段６２２は、本明細書で開示されるように、システムコントローラ１０２、非一時的な記憶装置１０６、制御回路１２０、シーケンサ１２２および／またはメモリユニット１２９のうちの１つまたは複数を含み得る。
【0146】
制御手段６２０は、ＮＶメモリ６１１内でメモリコマンドを実行するための手段をさらに含み得る。制御手段６２０は、揮発性ＲＡＭからメモリコマンドに対応するシーケンサ命令をフェッチするための手段６２４を含み得る。手段６２４は、本明細書で開示されるように、制御回路１２０、シーケンサ１２２、メモリユニット１２９、メモリバス１２１、フェッチユニット１５２、復号ユニット１５４、実行ユニット１５６および／またはドライバ回路１５８のうちの１つまたは複数を含み得る。制御手段６２０は、フェッチされたシーケンサ命令に従ってＭＣ信号を提供するための手段６２６をさらに含み得る。手段６２６は、本明細書で開示されるように、制御回路１２０、シーケンサ１２２、メモリユニット１２９、メモリバス１２１、フェッチユニット１５２、復号ユニット１５４、実行ユニット１５６および／またはドライバ回路１５８のうちの１つまたは複数を含み得る。
【0147】
この開示の態様は、装置、システム、方法、論理、プログラム可能論理、回路および／またはコンピュータプログラム製品（例えば、非一時的なコンピュータ可読記憶媒体上で格納されるおよび／または具体化される命令および／またはコード）として具体化することができる。それに従って、この開示の態様は、ハードウェア、ソフトウェア（ファームウェア、常駐ソフトウェア、ファームウェアマイクロコードまたは同様のものを含む）、ハードウェアとソフトウェアの組合せおよび／または同様のものの形態を取ることができる。従って、この開示の態様は、本明細書では、「回路」、「モジュール」、「要素」、「装置」、「システム」および／または同様のものと呼ぶことができる。
【0148】
それらの実装形態の独立性をより具体的に強調するため、この開示で説明される機能ユニットの多くは、モジュールとしてラベル付けされている。例えば、モジュールは、カスタムＶＬＳＩ回路もしくはゲートアレイ、既製の半導体（論理チップ、トランジスタなど）または他の個別のコンポーネントを含むハードウェア回路として実装することができる。また、モジュールは、フィールドプログラマブルゲートアレイ、プログラム可能アレイ論理、プログラム可能論理デバイスまたは同様のものなどのプログラム可能ハードウェアデバイスにおいて実装することができる。
【0149】
また、モジュールは、様々なタイプのプロセッサによる実行のためにソフトウェアにおいて少なくとも部分的に実装することもできる。実行可能コードの識別されたモジュールは、例えば、コンピュータ命令の１つまたは複数の物理的または論理的ブロックを含み得、コンピュータ命令の１つまたは複数の物理的または論理的ブロックは、例えば、オブジェクト、手順または機能として組織化することができる。それにもかかわらず、識別されたモジュールの実行可能コードは、物理的に一緒に配置する必要はないが、異なる場所に格納された全く異なる命令を含み得、論理的に一緒に結合されると、モジュールを含み、モジュールの述べられている目的を達成することができる。
【0150】
実際に、実行可能コードのモジュールは、単一の命令を含むかまたは多くの命令を含み得、いくつかのメモリデバイスにわたって、異なるプログラムの間で、いくつかの異なるコードセグメントにわたってまたは同様のもので分散することさえもできる。モジュールまたはモジュールの一部分がソフトウェアにおいて実装される場合には、ソフトウェア部分は、１つまたは複数のコンピュータ可読および／または実行可能記憶媒体上に格納することができる。１つまたは複数のコンピュータ可読記憶媒体のいかなる組合せも利用することができる。コンピュータ可読記憶媒体は、これらに限定されないが、例えば、電子、磁気、光学、電磁、赤外線もしくは半導体システム、装置もしくはデバイスまたは前述の適切な任意の組合せを含み得るが、伝播信号を含むことはない。この文書の文脈では、コンピュータ可読および／または実行可能記憶媒体は、命令実行システム、装置、プロセッサもしくはデバイスによるまたはそれらと関係する使用のためのプログラムを含むかまたは格納することができるいかなる有形および／または非一時的な媒体でもあり得る。
【0151】
動作、ステップを実行するためおよび／またはこの開示の態様を実装するためのコンピュータプログラムコードは、Ｐｙｔｈｏｎ、Ｊａｖａ（登録商標）、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋、Ｃ＃、Ｏｂｊｅｃｔｉｖｅ Ｃもしくは同様のものなどのオブジェクト指向プログラミング言語、「Ｃ」プログラミング言語などの従来の手続き型プログラミング言語、スクリプトプログラミング言語および／または他の同様のプログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで記載することができる。プログラムコードは、１つもしくは複数のユーザのコンピュータ上および／またはデータネットワークもしくは同様のものにわたるリモートコンピュータもしくはサーバ上で部分的にまたは全体的に実行することができる。
【0152】
コンポーネントは、本明細書で使用される場合は、有形の物理的な非一時的なデバイスを含む。例えば、コンポーネントは、カスタムＶＬＳＩ回路、ゲートアレイもしくは他の集積回路、既製の半導体（論理チップ、トランジスタなど）または他の個別のデバイスならびに／あるいは他の機械または電気デバイスを含むハードウェア論理回路として実装することができる。また、コンポーネントは、フィールドプログラマブルゲートアレイ、プログラム可能アレイ論理、プログラム可能論理デバイスまたは同様のものなどのプログラム可能ハードウェアデバイスにおいて実装することができる。コンポーネントは、プリント基板（ＰＣＢ）または同様のものの電線を通じて１つまたは複数の他のコンポーネントと電気通信する１つまたは複数のシリコン集積回路デバイス（例えば、チップ、ダイ、ダイ平面、パッケージ）または他の個別の電気デバイスを含み得る。本明細書で説明されるモジュールの各々は、ある実施形態では、その代替として、コンポーネントによって具体化するかまたはコンポーネントとして実装することができる。
【0153】
回路は、本明細書で使用される場合は、電流の１つまたは複数の通路を提供する１つまたは複数の電気および／または電子コンポーネントのセットを含む。ある実施形態では、回路が閉ループとなるように、回路は、電流の帰還路を含み得る。しかし、別の実施形態では、電流の帰還路を含まないコンポーネントのセットを回路と呼ぶことができる（例えば、開ループ）。例えば、集積回路が接地されていようがいまいが（電流の帰還路として）、集積回路を回路と呼ぶことができる。様々な実施形態では、回路は、集積回路デバイスの有無にかかわらず、集積回路の一部分、集積回路、集積回路のセット、非集積電気および／または電子コンポーネントのセットまたは同様のものを含み得る。一実施形態では、回路は、カスタムＶＬＳＩ回路、ゲートアレイ、論理回路もしくは他の集積回路、既製の半導体（論理チップ、トランジスタなど）または他の個別のデバイスならびに／あるいは他の機械または電気デバイスを含み得る。また、回路は、フィールドプログラマブルゲートアレイ、プログラム可能アレイ論理、プログラム可能論理デバイスまたは同様のもの（例えば、ファームウェア、ネットリストまたは同様のもの）などのプログラム可能ハードウェアデバイスにおいて合成回路として実装することができる。回路は、プリント基板（ＰＣＢ）または同様のものの電線を通じて１つまたは複数の他のコンポーネントと電気通信する１つまたは複数のシリコン集積回路デバイス（例えば、チップ、ダイ、ダイ平面、パッケージ）または他の個別の電気デバイスを含み得る。本明細書で説明されるモジュールの各々は、ある実施形態では、回路によって具体化するかまたは回路として実装することができる。
【0154】
この開示全体を通じて、「一実施形態」、「実施形態」または同様の言語への言及は、実施形態と関係して説明される特定の特徴、構造または特性が本開示の少なくとも１つの実施形態に含まれることを意味する。従って、この明細書全体を通じて「一実施形態では」、「実施形態では」という記載および同様の言語の出現は、明示的に指定されていない限り、必ずしもすべてが同じ実施形態を指すわけではなく、「１つまたは複数の（ただし、すべてではない）実施形態」を意味する。「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「有する」という用語およびその変形例は、明示的に指定されていない限り、「これらに限定されないが、〜を含む」を意味する。アイテムの列挙されるリストは、明示的に指定されていない限り、アイテムのいずれかまたはすべてが相互排他的および／または相互包括的であることを含意しない。また、「ａ」、「ａｎ」および「ｔｈｅ」という用語は、明示的に指定されていない限り、「１つまたは複数の」を指す。
【0155】
本開示の態様は、本開示の実施形態による方法、装置、システムおよびコンピュータプログラム製品の概略フローチャート図および／または概略ブロック図を参照して、以下で説明する。概略フローチャート図および／または概略ブロック図の各ブロックならびに概略フローチャート図および／または概略ブロック図におけるブロックの組合せは、コンピュータプログラム命令によって実装できることが理解されよう。これらのコンピュータプログラム命令は、マシンを生成するためにコンピュータのプロセッサまたは他のプログラム可能データ処理装置に提供することができ、その結果、プロセッサまたは他のプログラム可能データ処理装置を介して実行する命令は、概略フローチャート図および／または概略ブロック図の１つまたは複数のブロックで指定される機能および／または行為を実装するための手段を作成する。
【0156】
また、いくつかの代替の実装形態では、ブロックで述べられる機能は、図で述べられる順番以外の順番で起こり得ることにも留意すべきである。例えば、関与する機能に応じて、連続して示される２つのブロックを実際には実質的に同時に実行すること、または、ブロックを場合により逆の順番で実行することができる。示される図の機能、論理または１つもしくは複数のブロックへの効果あるいはその一部分において同等の他のステップおよび方法に着想することができる。フローチャートおよび／またはブロック図において様々な矢印のタイプおよび線のタイプを採用することができるが、それらは、対応する実施形態の範囲を制限しないものと理解されている。例えば、矢印は、描写される実施形態の列挙されるステップ間の不特定の持続時間の待機またはモニタ期間を示すことができる。
【0157】
本開示はさらに以下の各項目に関連する。［項目１］
ダイ上で具体化される不揮発性メモリアレイと、
ダイ内で具体化されるシーケンサとを含むダイであって、前記不揮発性メモリアレイおよび前記シーケンサが、同じダイ内で具体化され、前記シーケンサが、
メモリユニットからそれぞれのメモリ動作に対応するシーケンサエントリを読み取ることと、
前記シーケンサエントリによって指定されたクロックサイクル数の間に前記シーケンサエントリに対応する制御信号を生成することであって、前記生成された制御信号が、前記それぞれのメモリ動作を実装するようにメモリ制御回路を構成する、前記生成することと、
を行うように構成される、ダイ。
［項目２］
前記シーケンサエントリが、タイマーフィールドおよび信号フィールドを含み、
前記メモリユニットから特定のシーケンサエントリを読み取ることに応答して、前記シーケンサが、前記特定のシーケンサエントリの前記タイマーフィールドによって指定されたクロックサイクル数の間に前記特定のシーケンサエントリの前記信号フィールドに対応する制御信号を生成するように構成される、項目１に記載のダイ。
［項目３］
前記シーケンサエントリが、指数および仮数を含み、
前記シーケンサが、前記シーケンサエントリの前記指数および仮数を使用することによってシーケンサエントリによって指定された前記クロックサイクル数を決定するように構成される、項目１に記載のダイ。
［項目４］
前記シーケンサが、前記シーケンサエントリによって指定された前記クロックサイクル数をｍ×２ｅとして計算するように構成され、ｍが、前記シーケンサエントリの前記仮数であり、ｅが、前記シーケンサエントリの前記指数である、項目３に記載のダイ。
［項目５］
前記シーケンサを前記メモリユニットに結合するように構成されたバスであって、タイミング領域および信号領域を有する前記バスを含み、
前記シーケンサエントリによって指定された前記クロックサイクル数が、前記バスの前記タイミング領域を介して伝達され、
前記シーケンサエントリに対応する制御信号が、前記バスの前記信号領域を介して伝達される、項目１に記載のダイ。
［項目６］
前記メモリユニットが、揮発性メモリ、ランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、読み出し専用メモリ、永続メモリ、非一時的な記憶媒体および不揮発性記憶媒体のうちの１つまたは複数を含む、項目１に記載のダイ。
［項目７］
前記シーケンサが、
前記メモリユニットからシーケンサエントリにアクセスするように構成されたフェッチ回路と、
前記シーケンサエントリによって指定されたクロックサイクル数の間に前記フェッチされたシーケンサエントリに対応する制御信号を生成するように構成された出力回路と
を含み、
前記フェッチ回路が、一連のシーケンサエントリの前記フェッチされたシーケンサエントリに続くシーケンサエントリを読み取るようにさらに構成される、項目１に記載のダイ。
［項目８］
前記シーケンサが、
前記フェッチ回路によってアクセスされたシーケンサエントリを構文解析するように構成された復号回路であって、前記フェッチ回路によってアクセスされた前記一連のシーケンサエントリの最後のシーケンサエントリを構文解析することに応答して、前記一連のシーケンサエントリの処理が完了したと判断するようにさらに構成された前記復号回路をさらに含み、
前記一連のシーケンサエントリを完了することが、制御信号ベクトルのシーケンスを生成することを含み、各制御信号ベクトルが、前記一連のシーケンサエントリの対応するシーケンサエントリによって指定されたクロックサイクル数の間に生成される、項目７に記載のダイ。
［項目９］
前記シーケンサが、状態マシン回路を含み、前記状態マシン回路が、
シーケンサ状態を維持するように構成された状態論理であって、前記シーケンサ状態が、複数のメモリ制御信号の出力状態を定義する、前記状態論理と、
前記状態論理によって維持される前記シーケンサ状態によって定義された前記複数のメモリ制御信号を出力するように構成された出力論理と、
前記メモリユニット内に格納されたシーケンサエントリに基づいて次のシーケンサ状態を決定し、前記状態論理が決定されたクロックサイクル数の間前記シーケンサ状態を維持することに応答して、前記状態論理を前記次のシーケンサ状態に遷移するように構成された次の状態論理と、
を含む、項目１に記載のダイ。
［項目１０］
複数のシーケンサ命令を含む揮発性メモリであって、各シーケンサ命令が、タイマーデータおよび信号データを含む、前記揮発性メモリと、
複数の不揮発性メモリ素子および制御回路を含む半導体構造であって、前記制御回路が、メモリ制御信号に応答して、選択された不揮発性メモリ素子の動作を実装するように構成される、前記半導体構造と、
前記半導体構造の前記制御回路内で具体化されたシーケンサであって、前記メモリ内に格納されたシーケンサ命令を実行するように構成され、メモリ動作に関するシーケンサ命令を実行するため、
前記揮発性メモリから前記シーケンサ命令をロードすることと、
前記ロードされたシーケンサ命令のタイマーデータからサイクルカウントを決定することと、
前記決定されたサイクルカウントの間、前記ロードされたシーケンサ命令の信号データに従ってメモリ制御信号を出力することであって、前記シーケンサによって出力された前記メモリ制御信号が、前記半導体構造内の前記不揮発性メモリ素子のうちの１つまたは複数の前記メモリ動作の少なくとも一部分を実装するように構成される、出力することと、
を行うようにさらに構成された、前記シーケンサと、
を含む、システム。
［項目１１］
前記ロードされたシーケンサ命令の前記タイマーデータが、指数値および仮数値を含み、
前記シーケンサが、ｍ×Ｂｅを計算することによって前記サイクルカウントを決定するようにさらに構成され、ｍが前記仮数値であり、ｅが前記指数値であり、Ｂが基数である、項目１０に記載のシステム。
［項目１２］
前記半導体構造が、半導体基板、半導体ウエハ、半導体層、メモリチップ、メモリパッケージ、メモリダイ、フラッシュメモリダイ、ＮＡＮＤフラッシュダイおよびＮＯＲフラッシュダイのうちの１つまたは複数を含む、項目１０に記載のシステム。
［項目１３］
前記シーケンサを前記揮発性メモリに通信可能に結合するように構成されたバスであって、
前記バスの第１のセクションが、それぞれのシーケンサ命令のタイマーデータの通信のために指定され、
第１の領域とは異なる、前記バスの第２のセクションが、それぞれのシーケンサ命令の信号データの通信のために指定される、前記バスをさらに含む、項目１０に記載のシステム。
［項目１４］
不揮発性記憶装置場所から前記揮発性メモリに前記複数のシーケンサ命令を投入するように構成された構成マネージャをさらに含む、項目１０に記載のシステム。
［項目１５］
前記構成マネージャが、
修正されたシーケンサ命令を受信すること、および、
前記不揮発性メモリ素子の摩耗レベルおよび前記不揮発性メモリ素子の誤り率のうちの１つまたは複数に応答して、前記修正されたシーケンサ命令を生成することと、
のうちの１つまたは複数に応答して、前記修正されたシーケンサ命令を前記揮発性メモリおよび前記不揮発性記憶装置場所のうちの１つまたは複数に書き込むようにさらに構成される、項目１４に記載のシステム。
［項目１６］
前記シーケンサが、
決定されたシーケンサ命令アドレスから前記シーケンサ命令をロードすることと、
前記メモリ動作のオペコードおよび前記半導体構造内の前記メモリ動作の前記不揮発性メモリ素子のアドレスのうちの１つまたは複数に基づいて前記シーケンサ命令アドレスを決定することと、
を行うようにさらに構成される、項目１０に記載のシステム。
［項目１７］
前記シーケンサが、
前記決定されたシーケンサ命令アドレスでの第１のシーケンサ命令から最後のシーケンサ命令までの一連のシーケンサ命令を実行することと、
前記最後のシーケンサ命令のタイミングデータおよび前記最後のシーケンサ命令の信号データのうちの１つまたは複数に基づいて前記一連のシーケンサ命令の前記最後のシーケンサ命令を識別することと、
を行うようにさらに構成される、項目１６に記載のシステム。
［項目１８］
前記揮発性メモリ内に格納された第１のシーケンサ命令が、前記半導体構造の不揮発性メモリ素子の読出動作、書込動作および消去動作のうちの１つまたは複数に関するメモリ制御信号に対する第１のタイミングパラメータを含み、
前記システムが、
前記第１のシーケンサ命令の前記メモリ制御信号に対する修正されたタイミングパラメータを決定することと、
前記第１のタイミングパラメータを前記修正されたタイミングパラメータと交換するために、前記第１のシーケンサ命令を更新することと、
を行うように構成されたシーケンサ調整モジュールをさらに含み、
前記第１のシーケンサ命令を更新することが、前記揮発性メモリ内に格納された前記第１のシーケンサ命令の少なくとも一部分を上書きすること、および、前記制御回路のための不揮発性ファームウェア記憶装置内に格納された前記第１のシーケンサ命令の少なくとも一部分を上書きすること、のうちの１つまたは複数を含む、項目１０に記載のシステム。
［項目１９］
不揮発性（ＮＶ）回路構造内で具体化されたシーケンサ回路に通信可能に結合された揮発性ランダムアクセスメモリ（ＲＡＭ）内に複数のシーケンサベクトルを含む構成データを格納することと、
前記ＮＶ回路構造のＮＶメモリセルの動作を実装することを求める要求に応答して、前記シーケンサ回路において前記揮発性ＲＡＭ内に格納された一連のシーケンサベクトルを実装することと
を含む方法であって、
前記一連のシーケンサベクトルを実装することが、
前記揮発性ＲＡＭから前記一連のシーケンサベクトルの第１のシーケンサベクトルを含むデータ単位を転送することと、
前記揮発性ＲＡＭ内に格納された前記シーケンサベクトルに対して決定されたレイアウトに従って前記データ単位のビット値を解釈することであって、第１のビット値が出力信号ベクトルを含み、第２のビット値が仮数を含み、第３のビット値が指数を含む、解釈することと、
前記第１のシーケンサベクトルを実行することであって、
決定されたクロックサイクル数の間に前記第１のシーケンサベクトルの前記出力信号ベクトルに対応するオンダイメモリ制御信号を生成することであって、前記オンダイメモリ制御信号が、前記メモリ動作の少なくとも一部分の実装を前記制御回路の１つまたは複数の機能モジュールに行わせるように構成される、前記生成することを含み、
前記決定されたクロックサイクル数が、ｍ×２ｅとして計算され、ｍが前記仮数であり、ｅが前記第１のシーケンサベクトルの前記指数である、前記実行することと、
前記第１のシーケンサベクトルの実行の完了に応答して、前記一連のシーケンサベクトルの次のシーケンサベクトルを処理することと、
を含む、方法。
［項目２０］
前記オンダイメモリ制御信号が、
前記ＮＶメモリアレイの選択されたワード線上に指定電位を生成するように構成されたチャージポンプ回路、
前記ＮＶメモリアレイの選択されたビット線上に指定電位を生成するように構成されたドライバ回路、
前記ＮＶメモリアレイの選択されたＮＶメモリセルにプログラム電圧パルスを印加するように構成されたパルス生成回路、および、
前記ＮＶメモリアレイの選択されたビット線を検知するように構成された検知回路、
のうちの１つまたは複数の動作を制御するように構成される、項目１９に記載の方法。
［項目２１］
メモリ動作とそれぞれのデータ単位アドレスとの間の関連性に基づいて前記一連のシーケンサベクトルの前記第１のシーケンサベクトルを含む前記データ単位に対するアドレスを決定することと、
前記決定されたデータ単位アドレスから前記第１のシーケンサベクトルを含む前記データ単位を転送することと、
前記決定されたデータ単位アドレスに続く次のデータ単位アドレスから前記一連のシーケンサベクトルの前記次のシーケンサベクトルを含むデータ単位を読み取ることと、
をさらに含む、項目１９に記載の方法。
［項目２２］
初期化動作の間に不揮発性記憶装置場所から前記揮発性ＲＡＭに前記シーケンサベクトルを含む前記構成データをロードすることと、
修正されたシーケンサベクトルを受信することと、
前記揮発性メモリおよび前記不揮発性記憶装置場所のうちの１つまたは複数に前記修正されたシーケンサベクトルを書き込むことと、
をさらに含み、
前記修正されたシーケンサベクトルを書き込むことが、
前記構成データにおいて前記第１のシーケンサベクトルを前記修正されたシーケンサベクトルと交換することと、
前記修正されたシーケンサベクトルを前記構成データに追加することと、
のうちの１つまたは複数を含む、項目２１に記載の方法。
［項目２３］
それぞれのアドレスで複数のシーケンサタイミングベクトルを揮発性ランダムアクセスメモリ（ＲＡＭ）に格納するための手段であって、各シーケンサタイミングベクトルが、それぞれのタイミングデータおよび制御信号データを有する、前記格納するための手段と、
不揮発性メモリ上でメモリコマンドを実行するための手段であって、前記不揮発性メモリの不揮発性メモリセルを含むメモリ構造内で具体化される、手段であり、
前記メモリコマンドを前記揮発性ＲＡＭのアドレスと関連付けることと、
前記メモリコマンドと関連付けられた前記アドレスからシーケンサタイミングベクトルをフェッチすることと、
前記シーケンサタイミングベクトルを実装することであって、
前記シーケンサタイミングベクトルの前記タイミングデータに含まれる仮数および指数を使用することによって前記シーケンサタイミングベクトルに対するタイミングパラメータを決定することと、
前記決定されたタイミングパラメータに従って前記シーケンサタイミングベクトルの前記制御信号データに対応する制御タイミング信号をコマンド実行回路に提供することであって、前記制御タイミング信号が、前記不揮発性メモリの１つまたは複数の不揮発性メモリセル上での前記メモリコマンドの少なくとも一部分の実行を前記コマンド実行回路に行わせるように構成される、提供することと
を含む、前記実装することと
を含む、前記実行するための手段と
前記揮発性ＲＡＭの次のアドレスから次のシーケンサタイミングベクトルをフェッチするための手段と、
前記次のシーケンサタイミングベクトルのタイミングデータおよび前記次のシーケンサタイミングベクトルの制御信号データのうちの１つまたは複数に基づいて前記不揮発性メモリ上での前記メモリコマンドの実行が完了しているかどうかを判断するための手段と、
前記不揮発性メモリ上での前記メモリコマンドの実行が完了していないと判断することに応答して前記次のシーケンサタイミングベクトルを実装するための手段と、
を含む、システム。