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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6723927
(24)【登録日】2020年6月26日
(45)【発行日】2020年7月15日
(54)【発明の名称】増幅器システムにおける電流制限
(51)【国際特許分類】
H03F 1/52 20060101AFI20200706BHJP
H03F 3/45 20060101ALI20200706BHJP
【ＦＩ】
H03F1/52
H03F3/45
【請求項の数】20
【全頁数】16
(21)【出願番号】特願2016-565496(P2016-565496)
(86)(22)【出願日】2015年5月1日
(65)【公表番号】特表2017-515404(P2017-515404A)
(43)【公表日】2017年6月8日
(86)【国際出願番号】US2015028701
(87)【国際公開番号】WO2015168497
(87)【国際公開日】20151105
【審査請求日】2018年4月20日
(31)【優先権主張番号】14/267,515
(32)【優先日】2014年5月1日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】大谷 大二郎
(72)【発明者】
【氏名】猪飼 啓太
【審査官】
渡井 高広
(56)【参考文献】
【文献】
特開平１１−１２７０３７（ＪＰ，Ａ）
【文献】
特開２００４−０２３５５５（ＪＰ，Ａ）
【文献】
特開２００１−１２６４２０（ＪＰ，Ａ）
【文献】
実開平０１−１６２９２３（ＪＰ，Ｕ）
【文献】
特開２００１−１６０７２１（ＪＰ，Ａ）
【文献】
特表２００３−５３３０７４（ＪＰ，Ａ）
【文献】
特開２００６−２０３４３５（ＪＰ，Ａ）
【文献】
米国特許第０５９０７２６２（ＵＳ，Ａ）
【文献】
米国特許第０６２０８２０８（ＵＳ，Ｂ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０３Ｆ １／５２
Ｈ０３Ｆ ３／４５
(57)【特許請求の範囲】
【請求項1】
増幅器システムであって、
差動入力電圧に応答して利得電流を導通するように構成される利得段であって、前記差動入力電圧が第１の入力電圧と第２の入力電圧とを含む、前記利得段と、
前記利得段に結合され、前記利得電流をソース又はシンクし、電流制限状態の間に前記利得電流の制限振幅を規定するように構成される、電流制限段であって、
前記第１の入力電圧と前記第２の入力電圧との間の負の差に基づいて前記利得段を介して前記利得電流をソースするように構成される第１の電流制限段と、
前記第１の入力電圧と前記第２の入力電圧との間の正の差に基づいて前記利得段を介して前記利得電流をシンクするように構成される第２の電流制限段と、
を含む、前記電流制限段と、
前記利得段に結合され、前記利得電流に応答して出力ノードを介して出力電流を導通するように構成される出力段であって、前記出力電流が電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
を含む、増幅器システム。
差動入力電圧に応答して利得電流を導通するように構成される利得段であって、前記差動入力電圧が第１の入力電圧と第２の入力電圧とを含む、前記利得段と、
前記利得段に結合され、前記利得電流をソース又はシンクし、電流制限状態の間に前記利得電流の制限振幅を規定するように構成される、電流制限段であって、
前記第１の入力電圧と前記第２の入力電圧との間の負の差に基づいて前記利得段を介して前記利得電流をソースするように構成される第１の電流制限段と、
前記第１の入力電圧と前記第２の入力電圧との間の正の差に基づいて前記利得段を介して前記利得電流をシンクするように構成される第２の電流制限段と、
を含む、前記電流制限段と、
前記利得段に結合され、前記利得電流に応答して出力ノードを介して出力電流を導通するように構成される出力段であって、前記出力電流が電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
を含む、増幅器システム。
【請求項2】
増幅器システムであって、
入力電圧に応答して利得電流を導通するように構成される利得段であって、クロス結合されたトランジスタ配置として構成される複数のトランジスタを含み、前記複数のトランジスタが、シンク電流制限状態の間に前記クロス結合されたトランジスタ配置の第１のトランジスタの対を介して前記利得電流をシンクし、ソース電流制限状態の間に前記クロス結合されたトランジスタ配置の第２のトランジスタの対を介して前記利得電流をソースするように構成される、前記利得段と、
前記利得段に結合され、前記利得電流をソース又はシンクし、電流制限状態の間に前記利得電流の制限振幅を規定するように構成される、電流制限段と、
前記利得段に結合され、前記利得電流に応答して出力ノードを介して出力電流を導通するように構成される出力段であって、前記出力電流が電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
を含む、増幅器システム。
入力電圧に応答して利得電流を導通するように構成される利得段であって、クロス結合されたトランジスタ配置として構成される複数のトランジスタを含み、前記複数のトランジスタが、シンク電流制限状態の間に前記クロス結合されたトランジスタ配置の第１のトランジスタの対を介して前記利得電流をシンクし、ソース電流制限状態の間に前記クロス結合されたトランジスタ配置の第２のトランジスタの対を介して前記利得電流をソースするように構成される、前記利得段と、
前記利得段に結合され、前記利得電流をソース又はシンクし、電流制限状態の間に前記利得電流の制限振幅を規定するように構成される、電流制限段と、
前記利得段に結合され、前記利得電流に応答して出力ノードを介して出力電流を導通するように構成される出力段であって、前記出力電流が電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
を含む、増幅器システム。
【請求項3】
請求項２に記載の増幅器システムであって、
前記第１のトランジスタの対の第１のトランジスタと前記第２のトランジスタの対の第１のトランジスタとがそれぞれの所定の基準電圧により制御され、前記第１のトランジスタの対の第２のトランジスタと前記第２のトランジスタの対の第２のトランジスタとが前記入力電圧により制御される、増幅器システム。
前記第１のトランジスタの対の第１のトランジスタと前記第２のトランジスタの対の第１のトランジスタとがそれぞれの所定の基準電圧により制御され、前記第１のトランジスタの対の第２のトランジスタと前記第２のトランジスタの対の第２のトランジスタとが前記入力電圧により制御される、増幅器システム。
【請求項4】
請求項３に記載の増幅器システムであって、
それぞれの電流ミラーとして前記第１のトランジスタの対の前記第１のトランジスタと前記第２のトランジスタの対の前記第１のトランジスタとに結合される基準段であって、基準電流に基づいて前記所定の基準電圧の大きさを設定するように構成される、前記基準段を更に含む、増幅器システム。
それぞれの電流ミラーとして前記第１のトランジスタの対の前記第１のトランジスタと前記第２のトランジスタの対の前記第１のトランジスタとに結合される基準段であって、基準電流に基づいて前記所定の基準電圧の大きさを設定するように構成される、前記基準段を更に含む、増幅器システム。
【請求項5】
請求項４に記載の増幅器システムであって、
前記入力電圧が第１の入力電圧と第２の入力電圧とを含む差動電圧であり、
前記増幅器システムが、
前記第１の入力電圧に関連付けられ、前記所定の基準電圧の第２の基準電圧を介して制御される第１の基準トランジスタのソースに結合される、第１の制御ノードと、
前記第２の入力電圧に関連付けられ、前記所定の基準電圧の前記第２の基準電圧を介して制御される第２の基準トランジスタのソースに結合される、第２の制御ノードと、
を更に含み、
前記第１のトランジスタの対の前記第２のトランジスタが、前記第１の入力電圧に応答して前記第１の基準トランジスタの活性化を介して制御され、前記第２のトランジスタの対の前記第２のトランジスタが、前記第２の入力電圧に応答して前記第２の基準トランジスタの活性化を介して制御される、増幅器システム。
前記入力電圧が第１の入力電圧と第２の入力電圧とを含む差動電圧であり、
前記増幅器システムが、
前記第１の入力電圧に関連付けられ、前記所定の基準電圧の第２の基準電圧を介して制御される第１の基準トランジスタのソースに結合される、第１の制御ノードと、
前記第２の入力電圧に関連付けられ、前記所定の基準電圧の前記第２の基準電圧を介して制御される第２の基準トランジスタのソースに結合される、第２の制御ノードと、
を更に含み、
前記第１のトランジスタの対の前記第２のトランジスタが、前記第１の入力電圧に応答して前記第１の基準トランジスタの活性化を介して制御され、前記第２のトランジスタの対の前記第２のトランジスタが、前記第２の入力電圧に応答して前記第２の基準トランジスタの活性化を介して制御される、増幅器システム。
【請求項6】
請求項２に記載の増幅器システムであって、
前記利得段が第１の利得段であり、
前記増幅器システムが、第１の利得段電流ミラーと第２の利得段電流ミラーとを含む第２の利得段を更に含み、
前記第１のトランジスタの対の第１のトランジスタが前記第１の利得段電流ミラーに結合され、前記第２のトランジスタの対の第１のトランジスタが前記第２の利得段電流ミラーに結合され、
前記利得電流が前記それぞれの第１及び第２の利得段電流ミラーを介して前記出力電流の大きさを制御するように、前記出力段が前記第１の利得段電流ミラーと前記第２の利得段電流ミラーとに結合される、増幅器システム。
前記利得段が第１の利得段であり、
前記増幅器システムが、第１の利得段電流ミラーと第２の利得段電流ミラーとを含む第２の利得段を更に含み、
前記第１のトランジスタの対の第１のトランジスタが前記第１の利得段電流ミラーに結合され、前記第２のトランジスタの対の第１のトランジスタが前記第２の利得段電流ミラーに結合され、
前記利得電流が前記それぞれの第１及び第２の利得段電流ミラーを介して前記出力電流の大きさを制御するように、前記出力段が前記第１の利得段電流ミラーと前記第２の利得段電流ミラーとに結合される、増幅器システム。
【請求項7】
請求項６に記載の増幅器システムであって、
前記出力段が、第１の出力トランジスタと第２の出力トランジスタと出力制御トランジスタとダイオードとを含み、
前記第１の出力トランジスタと前記出力制御トランジスタとが、ソースフォロワ構成に配され、
前記第１の出力トランジスタと前記出力制御トランジスタとが、前記ソース電流制限状態に応答して前記出力ノードから流すために前記出力電流を導通するように構成され、
前記第２の出力トランジスタと前記ダイオードとが、前記シンク電流制限状態に応答して前記出力ノードから提供される前記出力電流を導通するように構成される、増幅器システム。
前記出力段が、第１の出力トランジスタと第２の出力トランジスタと出力制御トランジスタとダイオードとを含み、
前記第１の出力トランジスタと前記出力制御トランジスタとが、ソースフォロワ構成に配され、
前記第１の出力トランジスタと前記出力制御トランジスタとが、前記ソース電流制限状態に応答して前記出力ノードから流すために前記出力電流を導通するように構成され、
前記第２の出力トランジスタと前記ダイオードとが、前記シンク電流制限状態に応答して前記出力ノードから提供される前記出力電流を導通するように構成される、増幅器システム。
【請求項8】
電圧増幅器システムであって、
入力電圧に応答してシンク電流とソース電流との少なくとも一方を導通するように構成される複数のトランジスタを含む利得段であって、前記複数のトランジスタが、クロス結合されたトランジスタ配置として構成され、シンク電流制限状態の間に前記クロス結合されたトランジスタ配置の第１のトランジスタの対を介して前記シンク電流を導通し、ソース電流制限状態の間に前記クロス結合されたトランジスタ配置の第２のトランジスタの対を介して前記ソース電流を導通させるように構成される、前記利得段と、
前記シンク電流と前記ソース電流との前記少なくとも一方を提供し、電流制限状態の間に前記シンク電流と前記ソース電流との少なくとも一方の振幅制限を規定するように構成される電流ミラーを含む、少なくとも１つの電流制限段と、
前記利得段に結合され、出力ノードにおいて出力電圧を提供するために前記シンク電流と前記ソース電流との少なくとも一方に応答して前記出力ノードを介して出力電流を導通するように構成される出力段であって、前記出力電流が、電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
を含む、電圧増幅器システム。
入力電圧に応答してシンク電流とソース電流との少なくとも一方を導通するように構成される複数のトランジスタを含む利得段であって、前記複数のトランジスタが、クロス結合されたトランジスタ配置として構成され、シンク電流制限状態の間に前記クロス結合されたトランジスタ配置の第１のトランジスタの対を介して前記シンク電流を導通し、ソース電流制限状態の間に前記クロス結合されたトランジスタ配置の第２のトランジスタの対を介して前記ソース電流を導通させるように構成される、前記利得段と、
前記シンク電流と前記ソース電流との前記少なくとも一方を提供し、電流制限状態の間に前記シンク電流と前記ソース電流との少なくとも一方の振幅制限を規定するように構成される電流ミラーを含む、少なくとも１つの電流制限段と、
前記利得段に結合され、出力ノードにおいて出力電圧を提供するために前記シンク電流と前記ソース電流との少なくとも一方に応答して前記出力ノードを介して出力電流を導通するように構成される出力段であって、前記出力電流が、電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
を含む、電圧増幅器システム。
【請求項9】
請求項８に記載の電圧増幅器システムであって、
前記第１のトランジスタの対の第１のトランジスタと前記第２のトランジスタの対の第１のトランジスタとが、それぞれの所定の基準電圧により制御され、前記第１のトランジスタの対の第２のトランジスタと前記第２のトランジスタの対の第２のトランジスタとが、前記入力電圧により制御される、電圧増幅器システム。
前記第１のトランジスタの対の第１のトランジスタと前記第２のトランジスタの対の第１のトランジスタとが、それぞれの所定の基準電圧により制御され、前記第１のトランジスタの対の第２のトランジスタと前記第２のトランジスタの対の第２のトランジスタとが、前記入力電圧により制御される、電圧増幅器システム。
【請求項10】
請求項９に記載の電圧増幅器システムであって、
前記利得段が第１の利得段であり、
前記電圧増幅器システムが、第１の利得段電流ミラーと第２の利得段電流ミラーとを含む第２の利得段を更に含み、
前記第１のトランジスタの対の前記第１のトランジスタが前記第１の利得段電流ミラーに結合され、前記第２のトランジスタの対の前記第１のトランジスタが前記第２の利得段電流ミラーに結合され、
前記シンク電流と前記ソース電流とが前記それぞれの第１及び第２の利得段電流ミラーを介する前記出力電流の大きさを制御するように、前記出力段が前記第１の利得段電流ミラーと前記第２の利得段電流ミラーとに結合される、電圧増幅器システム。
前記利得段が第１の利得段であり、
前記電圧増幅器システムが、第１の利得段電流ミラーと第２の利得段電流ミラーとを含む第２の利得段を更に含み、
前記第１のトランジスタの対の前記第１のトランジスタが前記第１の利得段電流ミラーに結合され、前記第２のトランジスタの対の前記第１のトランジスタが前記第２の利得段電流ミラーに結合され、
前記シンク電流と前記ソース電流とが前記それぞれの第１及び第２の利得段電流ミラーを介する前記出力電流の大きさを制御するように、前記出力段が前記第１の利得段電流ミラーと前記第２の利得段電流ミラーとに結合される、電圧増幅器システム。
【請求項11】
請求項１０に記載の電圧増幅器システムであって、
前記出力段が、第１の出力トランジスタと第２の出力トランジスタと出力制御トランジスタとダイオードとを含み、
前記第１の出力トランジスタと前記出力制御トランジスタとが、ソースフォロワ構成に配され、
前記第１の出力トランジスタと前記出力制御トランジスタとが、前記ソース電流制限状態に応答して前記出力ノードから流すために前記出力電流を導通するように構成され、
前記第２の出力トランジスタと前記ダイオードがと、前記シンク電流制限状態に応答して前記出力ノードから提供される前記出力電流を導通するように構成される、電圧増幅器システム。
前記出力段が、第１の出力トランジスタと第２の出力トランジスタと出力制御トランジスタとダイオードとを含み、
前記第１の出力トランジスタと前記出力制御トランジスタとが、ソースフォロワ構成に配され、
前記第１の出力トランジスタと前記出力制御トランジスタとが、前記ソース電流制限状態に応答して前記出力ノードから流すために前記出力電流を導通するように構成され、
前記第２の出力トランジスタと前記ダイオードがと、前記シンク電流制限状態に応答して前記出力ノードから提供される前記出力電流を導通するように構成される、電圧増幅器システム。
【請求項12】
ハードディスクドライブ（ＨＤＤ）システムであって、
データをストアするように構成される磁気ディスクと、
前記磁気ディスクの回転を制御するように構成されるスピンドルモーターと、
前記磁気ディスクにデータを書き込み、前記磁気ディスクからデータを読み出すように構成されるヘッドと、
入力電圧と基準電圧とに応答して利得電流を導通するように構成される利得段と、
前記利得段に結合される基準段であって、基準電流に基づいて前記基準電圧の大きさをセットするように構成される、前記基準段と、
前記利得段に結合され、前記利得電流をソース及び／又はシンクし、電流制限状態の間に前記利得電流の制限振幅を規定するように構成される、電流制限段と、
前記利得段に結合され、前記利得電流に応答して出力ノードを介して出力電流を導通するように構成される出力段であって、前記出力電流が、前記電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
前記出力ノードに生成される出力電圧に応答して前記磁気ディスクに関して前記ヘッドを位置づけるために音声コイルモーターと協働するように構成されるデュアルステージアクチュエータと、
を含む、ＨＤＤシステム。
データをストアするように構成される磁気ディスクと、
前記磁気ディスクの回転を制御するように構成されるスピンドルモーターと、
前記磁気ディスクにデータを書き込み、前記磁気ディスクからデータを読み出すように構成されるヘッドと、
入力電圧と基準電圧とに応答して利得電流を導通するように構成される利得段と、
前記利得段に結合される基準段であって、基準電流に基づいて前記基準電圧の大きさをセットするように構成される、前記基準段と、
前記利得段に結合され、前記利得電流をソース及び／又はシンクし、電流制限状態の間に前記利得電流の制限振幅を規定するように構成される、電流制限段と、
前記利得段に結合され、前記利得電流に応答して出力ノードを介して出力電流を導通するように構成される出力段であって、前記出力電流が、前記電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
前記出力ノードに生成される出力電圧に応答して前記磁気ディスクに関して前記ヘッドを位置づけるために音声コイルモーターと協働するように構成されるデュアルステージアクチュエータと、
を含む、ＨＤＤシステム。
【請求項13】
請求項１２に記載のＨＤＤシステムであって、
前記入力電圧が、第１の入力電圧と第２の入力電圧とを含む差動入力電圧であり、
前記電流制限段が、
前記第１の入力電圧と第２の入力電圧との間の正の差に基づいて前記利得段を介して前記利得電流をシンクするように構成される第１の電流制限段と、
前記第１の入力電圧と前記第２の入力電圧との間の負の差に基づいて前記利得段を介して前記利得電流をソースするように構成される第２の電流制限段と、
を含む、ＨＤＤシステム。
前記入力電圧が、第１の入力電圧と第２の入力電圧とを含む差動入力電圧であり、
前記電流制限段が、
前記第１の入力電圧と第２の入力電圧との間の正の差に基づいて前記利得段を介して前記利得電流をシンクするように構成される第１の電流制限段と、
前記第１の入力電圧と前記第２の入力電圧との間の負の差に基づいて前記利得段を介して前記利得電流をソースするように構成される第２の電流制限段と、
を含む、ＨＤＤシステム。
【請求項14】
請求項１２に記載のＨＤＤシステムであって、
前記出力段が、前記電流制限状態の間に前記出力ノードから又は前記出力ノードへ提供される前記出力電流をソース及び／又はシンクするように、前記出力段が、トランジスタのソースフォロワ配置を含む、ＨＤＤシステム。
前記出力段が、前記電流制限状態の間に前記出力ノードから又は前記出力ノードへ提供される前記出力電流をソース及び／又はシンクするように、前記出力段が、トランジスタのソースフォロワ配置を含む、ＨＤＤシステム。
【請求項15】
請求項１２に記載のＨＤＤシステムであって、
前記電流制限段が、電流ミラーとして配置される第１のトランジスタと第２のトランジスタと、電流源とを含み、前記電流源から前記第１のトランジスタを介して所定の電流が提供され、前記第２のトランジスタが、前記第１のトランジスタを介して前記所定の電流に基づいて前記利得電流をソース及び／又はシンクするように構成される、ＨＤＤシステム。
前記電流制限段が、電流ミラーとして配置される第１のトランジスタと第２のトランジスタと、電流源とを含み、前記電流源から前記第１のトランジスタを介して所定の電流が提供され、前記第２のトランジスタが、前記第１のトランジスタを介して前記所定の電流に基づいて前記利得電流をソース及び／又はシンクするように構成される、ＨＤＤシステム。
【請求項16】
請求項１２に記載のＨＤＤシステムであって、
前記利得段が、クロス結合されたトランジスタ配置として構成される第１及び第２のトランジスタの対を含み、前記第１のトランジスタの対がシンク電流制限状態の間に前記利得電流をシンクし、前記第２のトランジスタの対がソース電流制限状態の間に前記利得電流をソースする、ＨＤＤシステム。
前記利得段が、クロス結合されたトランジスタ配置として構成される第１及び第２のトランジスタの対を含み、前記第１のトランジスタの対がシンク電流制限状態の間に前記利得電流をシンクし、前記第２のトランジスタの対がソース電流制限状態の間に前記利得電流をソースする、ＨＤＤシステム。
【請求項17】
請求項１６に記載のＨＤＤシステムであって、
前記第１のトランジスタの対が第１及び第２のトランジスタを含み、前記第２のトランジスタの対が第３及び第４のトランジスタを含み、
前記第１及び第３のトランジスタがそれぞれの所定の基準電圧により制御され、前記第２及び第４のトランジスタが前記入力電圧により制御される、ＨＤＤシステム。
前記第１のトランジスタの対が第１及び第２のトランジスタを含み、前記第２のトランジスタの対が第３及び第４のトランジスタを含み、
前記第１及び第３のトランジスタがそれぞれの所定の基準電圧により制御され、前記第２及び第４のトランジスタが前記入力電圧により制御される、ＨＤＤシステム。
【請求項18】
請求項１７に記載のＨＤＤシステムであって、
それぞれの電流ミラーとして前記第１及び第３のトランジスタに結合され、基準電流に基づいて前記所定の基準電圧の振幅を設定するように構成される基準段を更に含む、ＨＤＤシステム。
それぞれの電流ミラーとして前記第１及び第３のトランジスタに結合され、基準電流に基づいて前記所定の基準電圧の振幅を設定するように構成される基準段を更に含む、ＨＤＤシステム。
【請求項19】
請求項１８に記載のＨＤＤシステムであって、
前記入力電圧が、第１の入力電圧と第２の入力電圧とを含む差動電圧であり、
前記ＨＤＤシステムが、
前記第１の入力電圧に関連付けられ、前記所定の基準電圧の第２の基準電圧を介して制御される第１の基準トランジスタのソースに結合される第１の制御ノードと、
前記第２の入力電圧に関連付けられ、前記所定の基準電圧の前記第２の基準電圧を介して制御される第２の基準トランジスタのソースに結合される第２の制御ノードと、
を更に含み、
前記第２のトランジスタが、前記第１の入力電圧に応答して前記第１の基準トランジスタの活性化を介して制御され、前記第４のトランジスタが、前記第２の入力電圧に応答して前記第２の基準トランジスタの活性化を介して制御される、ＨＤＤシステム。
前記入力電圧が、第１の入力電圧と第２の入力電圧とを含む差動電圧であり、
前記ＨＤＤシステムが、
前記第１の入力電圧に関連付けられ、前記所定の基準電圧の第２の基準電圧を介して制御される第１の基準トランジスタのソースに結合される第１の制御ノードと、
前記第２の入力電圧に関連付けられ、前記所定の基準電圧の前記第２の基準電圧を介して制御される第２の基準トランジスタのソースに結合される第２の制御ノードと、
を更に含み、
前記第２のトランジスタが、前記第１の入力電圧に応答して前記第１の基準トランジスタの活性化を介して制御され、前記第４のトランジスタが、前記第２の入力電圧に応答して前記第２の基準トランジスタの活性化を介して制御される、ＨＤＤシステム。
【請求項20】
ハードディスクドライブ（ＨＤＤ）システムであって、
データをストアするように構成される磁気ディスクと、
前記磁気ディスクの回転を制御するように構成されるスピンドルモーターと、
前記磁気ディスクへデータを書き込み、前記磁気ディスクからデータを読み出すように構成されるヘッドと、
出力電圧に応答して前記磁気ディスクに関して前記ヘッドを位置づけるために音声コイルモーターと協働するように構成されるデュアルステージアクチュエータと、
増幅器システムと、
を含み、
前記増幅器システムが、
入力電圧と基準電圧とに応答して利得電流を導通するように構成される利得段と、
前記利得段に結合される基準段であって、基準電流に基づいて前記基準電圧の大きさをセットするように構成される、前記基準段と、
前記利得段に結合され、前記利得電流をソース及び／又はシンクし、電流制限状態の間に前記利得電流の制限振幅を規定するように構成される、電流制限段と、
前記利得段に結合され、前記出力ノードにおいて前記出力電圧を提供するために前記利得電流に応答して出力ノードを介して出力電流を導通するように構成される、出力段であって、前記出力電流が、電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
を含む、ＨＤＤシステム。
データをストアするように構成される磁気ディスクと、
前記磁気ディスクの回転を制御するように構成されるスピンドルモーターと、
前記磁気ディスクへデータを書き込み、前記磁気ディスクからデータを読み出すように構成されるヘッドと、
出力電圧に応答して前記磁気ディスクに関して前記ヘッドを位置づけるために音声コイルモーターと協働するように構成されるデュアルステージアクチュエータと、
増幅器システムと、
を含み、
前記増幅器システムが、
入力電圧と基準電圧とに応答して利得電流を導通するように構成される利得段と、
前記利得段に結合される基準段であって、基準電流に基づいて前記基準電圧の大きさをセットするように構成される、前記基準段と、
前記利得段に結合され、前記利得電流をソース及び／又はシンクし、電流制限状態の間に前記利得電流の制限振幅を規定するように構成される、電流制限段と、
前記利得段に結合され、前記出力ノードにおいて前記出力電圧を提供するために前記利得電流に応答して出力ノードを介して出力電流を導通するように構成される、出力段であって、前記出力電流が、電流制限状態の間に前記制限振幅に比例する最大振幅を有する、前記出力段と、
を含む、ＨＤＤシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は概して電子回路システムに関し、更に具体的には増幅器システムにおける電流制限に関連する。
【背景技術】
【0002】
増幅器システムは、出力信号を生成する際に入力信号の振幅を増大させるために種々の電子回路用途に実装され得る。例えば、電流増幅器は、その振幅がそれぞれの入力電流の振幅より大きい出力電流を生成し得る。同様に、電圧増幅器は、その振幅がそれぞれの入力電圧の振幅より大きい出力電圧を生成し得る。増幅器システムの一つの例示の応用例が、ハードディスクドライブ（ＨＤＤ）におけるデュアルステージアクチュエータなどの、機械的構成要素の動きのためのサーボ制御である。例えば、入力信号は、データを読み出す及び書き込むためにヘッドの位置決め制御のために提供され得、そのため、増幅器は、ヘッドを移動させるために出力信号を提供し得る。
【発明の概要】
【0003】
記載される例において、増幅器システムが、入力電圧に応答して利得電流を導通するように構成される利得段を含む。増幅器システムはまた、利得段に結合される電流制限段を含み、電流制限段は、利得電流をソース及び／シンクするように、及び、電流制限状態の間、利得電流の制限振幅を規定するように構成される。増幅器システムは、利得段に結合される出力段を更に含み、出力段は、利得電流に応答して出力ノードを介して出力電流を導通するように構成され、出力電流は、制限振幅に比例する電流制限状態の間、最大振幅を有する。
【0004】
別の実施例において、利得段が、入力電圧に応答してシンク電流及びソース電流の少なくとも一方を導通するように構成される複数のトランジスタを含む。このシステムはまた、少なくとも一つの電流制限段を含み、電流制限段は、シンク電流及びソース電流の少なくとも一方を提供するように、及び、電流制限状態の間、シンク電流及びソース電流の少なくとも一方の制限振幅を規定するように構成される電流ミラーを含む。システムは更に、利得段に結合される出力段を含み、出力段は、出力ノードにおいて出力電圧を提供するためにシンク電流及びソース電流の少なくとも一方に応答して出力ノードを介して出力電流を導通するように構成され、出力電流は、制限振幅に比例する電流制限状態の間、最大振幅を有する。
【0005】
別の実施例が、ハードディスクドライブ（ＨＤＤ）システムを含む。ＨＤＤシステムは、データをストアするように構成される磁気ディスク、及び磁気ディスクの回転を制御するように構成されるスピンドルモーターを含む。ＨＤＤシステムはまた、磁気ディスクにデータを書き込み及び磁気ディスクからデータを読み出すように構成されるヘッドを含む。ＨＤＤシステムは、増幅器システムにより生成される出力電圧に応答して磁気ディスクに関してヘッドを位置づけるために音声コイルモーターと協働するように構成されるデュアルステージアクチュエータを更に含む。増幅器システムは、入力電圧に応答して利得電流を導通するように構成される利得段を含む。増幅器システムはまた、利得段に結合される電流制限段を含み、電流制限段は、利得電流をソース及び／シンクするように、及び、電流制限状態の間、利得電流の振幅制限を規定するように構成される。増幅器システムは、利得段に結合される出力段を更に含み、出力段は、出力ノードにおいて出力電圧を提供するために利得電流に応答して出力ノードを介して出力電流を導通するように構成され、出力電流は、制限振幅に比例する電流制限状態の間、最大振幅を有する。
【図面の簡単な説明】
【0006】
【図1】増幅器システムの一例を図示する。
【0007】
【図2】増幅器回路の一例を図示する。
【0008】
【図3】ハードディスクドライブ（ＨＤＤ）システムの一例を図示する。
【発明を実施するための形態】
【0009】
一例において、増幅器システムは、入力電圧の増幅されたバージョンである出力電圧を生成するように構成される電圧増幅器であり得る。例えば、入力電圧は、フィードバックを介して提供される差動電圧であり得る。増幅器システムは、利得段、電流制限段、及び出力段を含み得る。利得段は、入力電圧に基づいて、シンク電流又はソース電流などの利得電流を導通するように構成され得る。例えば、入力電圧は、利得電流を導通させるために利得段における一つ又は複数のトランジスタを活性化し得る。出力段は、利得段に結合され、利得電流に基づく出力電流を生成するように、及び出力電流に基づいて出力電圧を提供するように構成される。
【0010】
電流制限段は、電流制限状態に関連付けられる利得電流の制限振幅を規定するように構成され得、電流制限状態は、出力電流に関連付けられる電流振幅制限に対応する。例えば、電流制限段は、差動入力電圧を構成する２つの電圧間の差に基づいて利得電流をシンク及び／又は利得電流をソースするように構成される電流制限段を含み得る。例えば、利得段は、電流制限状態の間、それぞれ、シンク利得電流又はソース利得電流を導通させるため相互に排他的に活性化される、クロス結合されたトランジスタのセットを含み得る。電流制限段は、利得電流（例えば、シンク及び／又はソース電流）を生成するように構成され、出力電流が、利得電流の規定された制限に比例する振幅制限を有するように、電流ミラーを介する利得電流に関連付けられる制限振幅を規定し得る。
【0011】
図１は、増幅器システム１０の一例を図示する。増幅器システム１０は、入力電圧ＶＩＮに関連して増大された振幅を有する出力電圧ＶＯＵＴを提供するように実装され得るなど、電圧増幅器に対応し得る。例えば、増幅器システム１０は、ハードディスクドライブ（ＨＤＤ）システムにおけるデュアルステージアクチュエータドライバ用など、種々の電子機器用途において実装され得る。
【0012】
増幅器システム１０は、それぞれ、電圧ＶＤＤ及び接地として図１に示す高電圧レール及び低電圧レールに基づいて、少なくとも一つの所定の基準電圧を設定するように構成される基準段１２を含む。例えば、電圧ＶＤＤは約５ボルトであり得る。増幅器システム１０はまた、複数のトランジスタ１６を含む少なくとも一つの利得段１４を含む。利得段１４は、入力電圧ＶＩＮに基づいて生成される利得電流を導通するように構成される。例えば、トランジスタ１６は、利得電流を導通させるため入力電圧及び基準電圧に基づいて活性化され得る。また、例えば、トランジスタ１６は、利得段１４の第１の利得段の一部として２対のクロス結合されたトランジスタを含み得、各対の第１のトランジスタが一つ又は複数の基準電圧の一つにより制御され、各対の第２のトランジスタが入力電圧ＶＩＮに基づいて制御される。例えば、入力電圧ＶＩＮは、フィードバックを介して提供される第１の電圧及び第２の電圧を有する差動入力電圧ＶＩＮであり得る。
【0013】
利得段１４の第１の利得段が、入力電圧ＶＩＮに基づいてシンク利得電流又はソース利得電流として利得電流を導通するように構成され得る。例えば、利得段１４の第１の利得段は、入力電圧ＶＩＮの差動電圧間の正の差に基づいてソース利得電流として、又は入力電圧ＶＩＮの差動電圧間の負の差に基づいてシンク利得電流として、利得電流を提供し得る。また、例えば、利得段１４の第１の利得段は、差動入力電圧ＶＩＮの第１及び第２の電圧間の差が所定の閾値を超えることに応答して、トランジスタ１６のクロス結合されたトランジスタの所与の一対を相互に排他的に活性化するように構成され得る。
【0014】
増幅器システム１０はまた、利得電流に基づいて出力電流を生成するように構成される出力段１８を含む。例えば、出力段１８は、少なくとも一つの電流ミラーを含む利得段１４の第２の利得段に結合され得、ミラーされた利得電流が出力段１８における少なくとも一つのトランジスタを制御し得るように、トランジスタ１６におけるクロス結合されたトランジスタにおける対の各々において第１のトランジスタからの利得電流を導通するように構成され得る。出力段１８は、ミラーされた利得電流により制御されるトランジスタのソースフォロワ配置を含み得、そのため、トランジスタのソースフォロワ配置が、入力電圧ＶＩＮの増大された大きさに対応する出力電圧ＶＯＵＴを提供するために出力ノード２０（それぞれ、電圧ＶＰによりソースされるか又は電圧ＶＮまでシンクされるなど）を介して出力電流を導通するように構成され得る。例えば、電圧ＶＰは、約１７．５Ｖなど、電圧ＶＤＤの振幅より大きい振幅を有し得る。例えば、出力電流は、利得段１４におけるトランジスタ間のそれぞれのゲート幅と、出力段１８におけるトランジスタのソースフォロワ配置とに基づく利得電流に比例し得る。また、出力段１８におけるトランジスタのソースフォロワ配置は、或る電圧増幅器用途において要求され得るなどの、出力ノード２０に関して低い出力インピーダンスを提供し得る。
【0015】
図１の例において、増幅器システム１０は、増幅器システム１０又は関連する電子機器への損傷を実質的に防ぐために、電流制限状態の間、出力電流の振幅を制限するように構成される少なくとも一つの電流制限段２２を更に含む。電流制限状態において、出力電流は、出力ノード２０から低電圧レール（例えば、接地）への短絡又は非常に低い抵抗電流経路に応答するなど、増幅器システム１０から出力ノード２０を介して、又は、最大振幅で出力段１８を介し、出力ノード２０を介し、増幅器システム１０内に、流れる。電流制限段２２は、利得段１４が導通する利得電流を提供するように、及び利得電流の振幅制限を規定し、そのため、利得電流に関した出力電流の比例関係に基づいて出力電流の振幅を制限し得るように、構成される電流ミラーを含み得る。
【0016】
例えば、電流制限段２２は、利得段１４を介して利得電流を導通するようにそれぞれ構成される、ソース電流制限段及びシンク電流制限段を含み得る。ソース及びシンク電流制限段２２の各々は、利得電流の最大振幅を規定し得る所定の電流を導通する電流ミラーを含み得る。従って、出力電流が利得電流に比例するので、出力電流は、電流制限段２２により規定されるように、利得電流の振幅制限に比例する最大振幅を有し得る。従って、電流制限状態に応答して、出力電流は電流制限段２２により設定される最大振幅を有し得る。
【0017】
図２は、増幅器回路５０の一例を図示する。増幅器回路５０は、図２において第１の電圧ＶＩＮ＿Ｎ及び第２の電圧ＶＩＮ_Ｐとして示す差動入力電圧に関連する増大された振幅を有する出力電圧ＶＯＵＴを提供するために電圧増幅器に対応し得る。例えば、増幅器回路５０は、ＨＤＤシステムにおけるデュアルステージアクチュエータドライバにおいて実装され得る。また、例えば、増幅器回路５０は、図１における増幅器システム１０に対応し得る。従って、図１は図２の下記の詳細な説明により参照される。
【0018】
図２の例において、第１の入力電圧ＶＩＮ＿Ｎ及び第２の入力電圧ＶＩＮ＿Ｐは、ｐチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＦＥＴ）Ｐ１及びＰ２のそれぞれのゲートに提供される。Ｐ１は、電流源５２及び第１の制御ノード５４を相互接続し、Ｐ２は、電流源５２及び第２の制御ノード５６を相互接続する。電流源５２は、ＶＤＤからの電流Ｉ１を導通するように構成される。入力電圧ＶＩＮ＿Ｐ及びＶＩＮ＿Ｎは、通常動作状態を確立するためにフィードバックに基づくなど、増幅器回路５０の定常状態通常動作状態の間、ほぼ等しくなり得る。別の例において、入力電圧ＶＩＮ＿Ｐが１ボルト未満（例えば、約９００ｍＶ）などの所定の振幅に実質的に固定され得、入力電圧ＶＩＮ＿Ｎが、入力電圧ＶＩＮ＿Ｐの振幅辺りで変化する振幅（例えば、入力ＶＩＮ＿Ｐの＋／−７００ｍＶ）を有し得るように、増幅器回路５０が反転増幅器として構成され得る。入力電圧ＶＩＮ＿Ｎ及びＶＩＮ＿Ｐは、それぞれ、第１の制御ノード５４上の電圧ＶＳＷ１及び第２の制御ノード５６上の電圧ＶＳＷ２を提供するために、飽和領域においてＰ１及びＰ２を動作させ得る。
【0019】
増幅器回路５０は基準段５８を含み、基準段５８はｎチャネル金属酸化物半導体電界効果トランジスタ（Ｎ‐ＦＥＴ）Ｎ１及びＰ‐ＦＥＴ Ｐ３を含み、これらは、各々、直列にダイオード接続され、第１の基準ノード６０及び第２の基準ノード６２を相互接続する。電流源６４が、電圧ＶＤＤからＮ１及びＰ３を介して、及びＰ３に及びＮ２及び接地に結合されるダイオード接続Ｎ‐ＦＥＴ Ｎ３に結合されるダイオード接続Ｎ‐ＦＥＴ Ｎ２を介して、基準電流ＩＲＥＦを提供する。電圧ＶＤＤと低電圧レール（接地として図２に示す）との間のＮ１、Ｐ３、Ｎ２、及びＮ３のダイオード接続に基づいて、基準ノード６０及び６２は、実質的に一定であるそれぞれの基準電圧ＶＲＥＦ１及びＶＲＥＦ２を有する。
【0020】
また、Ｎ２のゲートは、Ｎ‐ＦＥＴ Ｎ４及びＮ‐ＦＥＴ Ｎ５のそれぞれのゲートに結合され、Ｎ３のゲートは、Ｎ‐ＦＥＴ Ｎ６及びＮ‐ＦＥＴ Ｎ７のそれぞれのゲートに結合される。従って、Ｎ６及びＮ７は、Ｎ３に関して電流ミラーとして配される。Ｎ２、Ｎ４、及びＮ５は、それぞれ、Ｎ３、Ｎ６及びＮ７に関してカスコード段として配される。第１の制御ノード５４は、Ｎ４のソース及びＮ６のドレインを相互接続し、第２の制御ノード５６は、Ｎ５のソース及びＮ７のドレインを相互接続する。Ｐ５がＰ４に関して電流ミラーとして配されるように、Ｎ４のドレインは、Ｐ‐ＦＥＴ Ｐ５との共通ゲート接続及び共通ソース接続（例えば、電圧ＶＤＤにおいて）を有するダイオード接続Ｐ‐ＦＥＴ Ｐ４に結合される。その結果、基準電流ＩＲＥＦは、電流ＩＭ１及びＩＭ２が、電流ＩＲＥＦのミラーされたバージョンから通常動作条件における電流Ｉ１の２分の１を減じたものとなるように、電流ＩＭ１としてＰ４及びＮ４を介して及び電流ＩＭ２としてＮ５を介してミラーされる。しかし、それぞれの制御ノード５４及び５６のＮ４及びＮ５のソースへの結合に基づいて、それぞれの制御ノード５４及び５６における電圧ＶＳＷ１及びＶＳＷ２の相対的な大きさがＮ４及びＮ５の活性化を制御し得る。そのため、電流ＩＭ１及びＩＭ２の相対的な振幅は、それぞれの電圧ＶＳＷ１及びＶＳＷ２の相対的な振幅に基づいて制御され得る。
【0021】
増幅器回路５０はまた、第１の利得段６６を含む。第１の利得段６６は、Ｎ‐ＦＥＴ Ｎ９との第１のバイアスノード６８における共通ゲート接続を有するダイオード接続Ｎ‐ＦＥＴ Ｎ８を含み、また、Ｐ‐ＦＥＴ Ｐ７との第２のバイアスノード７０における共通ゲート接続を有するダイオード接続Ｐ‐ＦＥＴ Ｐ６を含む。従って、Ｎ９及びＰ７は、Ｎ９及びＰ６に関して電流ミラーとして動作する。図２の例において、第１のバイアスノード６８はまた、Ｐ５のドレインに結合され、電圧ＶＢ１を有する。第２のバイアスノード７０はまた、Ｎ５のドレインに結合され、電圧ＶＢ２を有する。更に本願において詳細に説明するように、電圧ＶＢ１及びＶＢ２は、電流ＩＭ１及びＩＭ２により電圧ＶＳＷ１及びＶＳＷ２を介して制御され、そのため、差動入力電圧ＶＩＮ＿Ｐ及びＶＩＮ＿Νにより制御される。また、第１の利得段６６は、それぞれ、基準電圧ＶＲＥＦ１及びＶＲＥＦ２により制御されるＮ‐ＦＥＴ Ｎ１０及びＰ‐ＦＥＴ Ｐ８を含み、そのため、基準段５８におけるＮ１及びＰ３に関して電流ミラーとして配される。Ｎ８が、ノード７２において共通ソース接続を介してＰ６に結合される。Ｎ９、Ｎ１０、Ｐ７、及びＰ８のソースは全て、電圧ＶＣＯＭを有するノード７４において結合される。従って、Ｎ９、Ｎ１０、Ｐ７、及びＰ８は、トランジスタのクロス結合された対として配され、本願において更に詳細に説明されるように、Ｎ９及びＰ８が、トランジスタのクロス結合された第１の対を構成し、Ｎ１０及びＰ７が、クロス結合されたトランジスタの第２の対を構成する。
【0022】
増幅器回路５０はまた、第１の電流制限段７６及び第２の電流制限段７８を含む。第１の電流制限段７６は、ソース電流ＩＳＲＣとして利得電流を生成するように構成され、これが（Ｎ９のドレインに提供されることにより）第１の利得段６６に提供される。図２の例において、第１の電流制限段７６はダイオード接続Ｐ‐ＦＥＴ Ｐ９を含み、ダイオード接続Ｐ‐ＦＥＴ Ｐ９は、Ｐ‐ＦＥＴ Ｐ１０との共通ゲート接続を有し、及び電圧ＶＤＤへの共通ソース接続を有する。従って、Ｐ９及びＰ１０は電流ミラーとして協働する。第１の電流制限段７６はまた、電流源８０を含み、電流源８０は、電圧ＶＤＤからＰ９を介して接地まで実質的に一定の電流ＩＬ１を導通するように構成される。従って、実質的に一定の電流ＩＬ１は、電流ＩＬ１の振幅に基づいて、及び電流ＩＳＲＣ（例えば、Ｐ１０を含む）の電流経路におけるトランジスタの相対的なゲート幅に基づいて、電流ＩＳＲＣのための最大振幅を規定し得る。
【0023】
同様に、第２の電流制限段７８は、（Ｐ７のドレインから提供されることにより）第１の利得段６６から提供されるシンク電流ＩＳＮＫとして利得電流を生成するように構成される。図２の例において、第２の電流制限段７８は、Ｎ‐ＦＥＴ Ｎ１２との共通ゲート接続と接地への共通ソース接続とを有するダイオード接続Ｎ‐ＦＥＴ Ｎ１１を含む。従って、Ｎ１１及びＮ１２は電流ミラーとして協働する。第２の電流制限段７８はまた、電流源８２を含み、電流源８２は、電圧ＶＤＤからＮ１１を介して接地まで実質的に一定の電流ＩＬ２を導通するように構成される。従って、実質的に一定の電流ＩＬ２は、電流ＩＬ２の振幅に基づいて、及び電流ＩＳＮＫ（例えば、Ｎ１２を含む）の電流経路におけるトランジスタの相対的なゲート幅に基づいて、電流ＩＳＮＫのための最大振幅を規定し得る。
【0024】
増幅器回路５０はまた、出力制御ノード８８を介して結合される第２の利得段８４及び出力段８６を含む。第２の利得段８４は、（ａ）ノード７２及び出力制御ノード８８を相互接続するキャパシタＣ１と、（ｂ）Ｎ１０及びＰ８とを介して第１の利得段６６に結合される。図２の例において、第２の利得段８４は、第１の利得段６６におけるＰ８のドレインにおいてＮ‐ＦＥＴ Ｎ１４との共通ゲート接続を有し、及び電圧ＶＮ（例えば、約−１７．５ボルトなどの負の電圧）への共通ソース接続を有する、ダイオード接続Ｎ‐ＦＥＴ Ｎ１３を含む。同様に、第２の利得段８４は、第１の利得段６６におけるＮ１０のドレインにおいてＰ‐ＦＥＴ Ｐ１２との共通ゲート接続を有し、及び電圧ＶＰ（例えば、約１７．５ボルトなど、電圧ＶＮに等しく、電圧ＶＮとは反対の電圧）への共通ソース接続を有する、ダイオード接続Ｐ‐ＦＥＴ Ｐ１１を含む。Ｎ１４及びＰ１２のドレインは、出力制御ノード８８に結合される。従って、Ｎ１３、Ｎ１４、Ｐ１１、及びＰ１２はそれぞれ、第１の利得段６６を介して利得電流を導通するように、及び出力制御ノード８８を介して利得電流をミラーするように構成される電流ミラーとして協働する。例えば、Ｎ１４及びＰ１２は、固定の割合（例えば、それぞれ、Ｎ１３及びＰ１１のゲート幅の２倍のゲート幅）に基づくなど、それぞれ、Ｎ１３及びＰ１１に関連してより大きいゲート幅を有し得る。
【0025】
出力段８６は、ソースフォロワ配置に構成されるＮ‐ＦＥＴ Ｎ１５及びＮ‐ＦＥＴ Ｎ１６を含み、そのため、関連する出力ノード９０に関して低い出力インピーダンスを提供し得る。図２の例において、Ｎ１５は、出力制御ノード８８においてダイオード接続され、Ｎ１５及びＮ１６は、電流ミラー構成を提供するために共通ゲート及び共通ソースを有する。Ｎ１５及びＮ１６のソースは、出力電圧ＶＯＵＴを有する出力ノード９０に結合され、Ｎ１６のドレインは電圧ＶＰに結合される。出力段８６はまた、Ｎ‐ＦＥＴ Ｎ１７を含み、Ｎ‐ＦＥＴ Ｎ１７は、第２の利得段８４におけるＮ１３及びＮ１４のゲートに結合されるゲートを有し、ドレインにおける出力ノード９０及びソースにおける電圧ＶＮを相互接続する。従って、Ｎ１７は、Ｎ１３に関して電流ミラーとして配される。従って、Ｎ１６及びＮ１７は、第１の利得段６６及び第２の利得段８４を介して導通される出力電流に基づいて利得電流を導通するように構成される。例えば、Ｎ１６は、Ｎ１５のゲート幅より著しく大きい（例えば、Ｎ１５のゲート幅の約２５倍の）ゲート幅を有し得る。同様に、Ｎ１７は、Ｎ１３のゲート幅より著しく大きい（例えば、Ｎ１３のゲート幅の約５０倍の）ゲート幅を有し得る。更に、図２の例において、ダイオードＤ１が、それぞれ、アノードからカソードへＮ１５のソース及びドレインを相互接続する。例えば、ダイオードＤ１は、Ｎ１５に関して寄生ダイオードとして構成され得る。ダイオードＤ１は、本願において更に詳細に説明されるように、出力ノード９０からの出力電流を導通するように構成される。
【0026】
図２の例において、特に、第１の利得段６６、第２の利得段８４、及び出力段８６における、付加的な電流を増幅器回路５０に示す。これ以降に記載される電流は、正の振幅に基づく電流フロー方向を有する。従って、本明細書に記載するように、負の振幅電流が、図２に示すものとは反対方向の電流フローを示す。
【0027】
第１の例として、入力電圧ＶＩＮ＿Ｐ及びＶＩＮ＿Ｎは、ほぼ等しくし得る（例えば、各々約９００ｍＶの振幅を有する）。応答において、図２の例を参照して、電圧ＶＳＷ１及びＶＳＷ２は、同様にほぼ等しい電流ＩＭ１及びＩＭ２の振幅を提供するようにほぼ等しくし得る。従って、第１及び第２のバイアス電圧ＶＢ１及びＶＢ２は、それぞれ、電圧ＶＲＥＦ１及びＶＲＥＦ２にほぼ等しくし得、ノード７２における電圧は、Ｎ９及びＰ７の飽和領域活性化を提供するために、電圧ＶＣＯＭにほぼ等しくし得る。従って、Ｎ１０及びＰ８のソースにおけるノード７４における電圧ＶＣＯＭの振幅に基づいて、Ｎ１０及びＰ８もまた、各々飽和領域において活性化される。
【0028】
飽和領域におけるＮ９、Ｎ１０、Ｐ７、及びＰ８の活性化に応答して、（ａ）電流ＩＳＲＣ（例えば、約５μＡ）が第１の電流制限段７６からＮ９を介して提供され、及び（ｂ）電流ＩＣＣ１（例えば、約３９μＡ）が電圧ＶＰからＰ１１を介して提供される。電流ＩＣＣ１の第１の部分が、Ｐ８及びＮ１３を介して電流ＩＣＣ２（例えば、約２０μＡ）として電圧ＶＮまで流れる。電流ＩＣＣ１の第２の部分が、電流ＩＬＫ（例えば、約１９μＡ）として図２に示され、Ｐ７を介して電流ＩＳＮＫ（例えば、約２４μＡ）として第２の電流制限段７８まで流すために、電流ＩＳＲＣと組み合わさる。また、Ｐ１１に関連するＰ１２の電流ミラー構成に基づいて、及びＮ１３に関連するＮ１４の電流ミラー構成に基づいて、（ａ）電流ＩＣＣ１が、電流ＩＧＳ１（例えば、約７８μＡ）をＰ１２を介して流し、及び（ｂ）電流ＩＣＣ２が、電流ＩＧＳ２（例えば、約４０μＡ）をＮ１４を介して流す。電流ＩＧＳ２は、電流ＩＧＳ１の第１の部分であり得、電流ＩＧＳ１の第２の部分がＮ１５を介して流れ得、これは、図２において、Ｐ１２及びＮ１４のそれぞれの活性化に基づく、第１の出力電流ΙＯＴ１（例えば、約３８μＡ）として示される。
【0029】
また、Ｎ１６がＮ１５に関して電流ミラーとして配されるので、及びＮ１７がＮ１３に対する電流ミラーとして配されるので、第２の出力電流ΙＯＴ２がＮ１６を介して流れ、第３の出力電流ΙＯＴ３がＮ１７を介して流れる。更に、出力電流ΙＯＴ２及びΙＯＴ３のそれぞれの部分が出力ノード電流ΙＯＵＴとして提供され、これは図２において、出力ノード９０から外部回路構成要素（例えば、キャパシタ）などへ流れるように示される。第３の出力電流ΙＯＴ３及び出力ノード電流ΙＯＵＴは、第２の出力電流ΙＯＵＴ２及び第１の出力電流ΙＯＵＴの合計に等しくし得る。負のフィードバック状態において入力電圧ＶＩＮ＿Ｐ及びＶＩＮ＿Ｎがほぼ等しい例において（例えば、出力電圧ＶＯＵＴは電圧フォロワ構成で入力電圧ＶＩＮ_Ｎとして結合され得る）、増幅器回路５０は、外部回路構成要素から如何なる電流もソースすることなく又は外部回路構成要素から出力ノード９０に如何なる電流もシンクすることなく、出力電圧ＶＯＵＴを提供し得る。従って、入力電圧ＶＩＮ＿Ｐ及びＶＩＮ＿Ｎがほぼ等しい例において、第３の出力電流ΙＯＴ３（例えば、約１ｍＡ）が、第２の出力電流ΙＯＴ２（例えば、約９６２μＡ）及び第１の出力電流ＩＯＴ１の合計に等しくし得るように、出力ノード電流ΙＯＵＴはゼロにほぼ等しくし得る。
【0030】
別の例において、出力ノード９０は接地又は基準電圧まで短絡し得、入力電圧ＶＩＮ＿Ｐ及びＶＩＮ＿Ｎは、等しくない振幅を有し得る。例えば、入力電圧ＶＩＮ＿Ｐは、入力電圧ＶＩＮ＿Ｎより（例えば、約７００ｍＶ）大きくし得る。入力電圧ＶＩＮ＿ＰとＶＩＮ_Ｎとの間の差に基づいて、電圧ＶＳＷ１は電圧ＶＳＷ２より大きくなり得、その結果、比較的低い振幅を有する電圧ＶＢ１及びＶＢ２となり得る。電圧ＶＢ１及びＶＢ２の振幅が減少するにつれて、（ａ）Ｎ１０及びＰ７のクロス結合された対のＰ７は、通常動作状態（例えば、前述のもの）の場合よりも強い活性化を有し（例えば、Ｐ７は線形領域において動作し、電流ＩＳＮＫは最大（即ち、制限）振幅を達成し、その結果、より低い活性化抵抗ＲＤＳ＿ＯＮとなる）、及び（ｂ）Ｎ１０及びＰ７のクロス結合された対のＮ１０は、電流ＩＬＫとしてＩＳＮＫを導通させるためカスコード段として動作する。これは、電圧ＶＲＥＦ１及びＶＢ２間の差が増大する一方、電圧ＶＲＥＦ１は同じ振幅のままであり、一方、電圧ＶＣＯＭが低減して、Ｎ１０及びＰ７両方のゲート・ソース電圧が増大するためである。また、電圧ＶＢ１とＶＲＥＦ２との間の差が低減するので、電圧ＶＢ１及びＶＢ２の一層低い振幅がＮ９及びＰ８の非活性化となり、これにより、Ｎ９及びＰ８両方のゲート・ソース電圧が減少する。
【0031】
Ｎ９及びＰ８に関するＮ１０及びＰ７のクロスカップリングに基づいて、電圧ＶＢ１及びＶＢ２の低い振幅に応答して電圧ＶＣＯＭが低減し、そのため、同様にＮ１０及びＰ７を活性化し、Ｎ９及びＰ８を非活性化する。従って、電流ＩＳＲＣが非活性化され、利得電流ＩＣＣ１の全体が、電流ＩＬＫ及びＩＳＮＫとして接地までシンクされる（例えば、電流ＩＣＣ１、ＩＬＫ、及びＩＳＮＫは、約１ｍＡの振幅を備えて等しくし得る）。例えば、電流ＩＣＣ１、ＩＬＫ、及びＩＳＮＫの振幅は、第２の電流制限段７８においてＮ１１を介して流れる電流ＩＬ２によって、及びそれぞれの電流ＩＣＣ１、ＩＬＫ、及びＩＳＮＫが流れるトランジスタのそれぞれのゲート幅に基づいて、規定される最大振幅である振幅を有し得る。
【0032】
Ｐ１１に関連するＰ１２の電流ミラー構成に基づいて、電流ＩＣＣ１が電流ＩＧＳ１（例えば、約２ｍＡ）をＰ１２を介して流す。Ｐ８の非活性化に基づいて、Ｎ−ＦＥＴ Ｎ１３、Ｎ１４、及びＮ１７も同様に非活性化され得る。従って、電流ＩＣＣ２、ＩＧＳ２、及びＩＯＴ３はゼロとし得る。従って、電流ＩＧＳ１は、その全体が、第２の出力電流ＩＯＴ２（例えば、Ｎ１６の相対的なゲート幅に基づく約５０ｍＡ）と組み合わされるべき第１の出力電流ΙＯＴ１としてＮ１５を介して流れ得る。また、従って、出力ノード電流ΙＯＵＴは、第２の電流制限段７８により規定されるように、利得電流ＩＳＮＫの振幅制限（例えば、１ｍＡ）に基づいて最大振幅（例えば、約５２ｍＡ）まで制限された振幅で出力ノード９０から流れ得る。従って、第２の電流制限段７８により規定された出力ノード電流ΙＯＵＴの振幅制限は、増幅器回路５０に対する及び／又は出力ノード９０に結合される回路構成要素に対する損傷を実質的に緩和し得る。
【0033】
更に別の例として、出力ノード９０は、接地又は基準電圧まで短絡し得、入力電圧ＶＩＮ＿Ｎは、入力電圧ＶＩＮ＿Ｐより（例えば、約７００ｍＶ）大きくし得る。入力電圧ＶＩＮ＿ＰとＶＩＮ_Ｎとの間の差に基づいて、電圧ＶＳＷ２は電圧ＶＳＷ１より大きくなり得、そのため、比較的高い振幅を有する電圧ＶＢ１及びＶＢ２となり得る。電圧ＶＢ１及びＶＢ２が振幅において増大すると、Ｎ９及びＰ８のクロス結合された対のＮ９は、通常動作状態の場合（例えば、前述のもの）よりも強い活性化を有し（例えば、Ｎ９は線形領域において動作し、電流ＩＳＲＣは最大（即ち、制限）振幅を達成し、その結果、より低い活性化抵抗ＲＤＳ＿ＯＮとなる）、Ｎ９及びＰ８のクロス結合された対のＰ８は、（図２の例に関して負の）電流ＩＬＫとしてＩＳＲＣを導通させるためにカスコード段として動作する。これは、電圧ＶＲＥＦ２とＶＢ１との間の差が増大する一方、電圧ＶＲＥＦ２は同じ振幅のままであり、一方で、電圧ＶＣＯＭが増大し、その結果、Ｎ９及びＰ８両方のゲート・ソース電圧が増大するためである。また、電圧ＶＢ２とＶＲＥＦ１との間の差が低減するので、電圧ＶＢ１及びＶＢ２の一層高い振幅の結果、Ｎ１０及びＰ７の非活性化となり、これにより、Ｎ１０及びＰ７両方のゲート・ソース電圧が減少する。
【0034】
Ｎ９及びＰ８に関するＮ１０及びＰ７のクロスカップリングに基づいて、電圧ＶＢ１及びＶＢ２の高い振幅に応答して電圧ＶＣＯＭが増大し、そのため、同様にＰ８及びＮ９を活性化し、Ｎ１０及びＰ７を非活性化する。従って、電流ＩＳＮＫが非活性化され、利得電流ＩＳＲＣが第１の利得段６６を介して電流ＩＬＫ（即ち、図２の例に関して負である）及びＩＣＣ２（例えば、電流ＩＳＲＣ、ＩＬＫ、及びＩＣＣ２は、約１ｍＡの振幅を備えて等しくし得る）として提供される。例えば、電流ＩＣＣ２、ＩＬＫ、及びＩＳＲＣの振幅は、第１の電流制限段７６においてＰ９を介して流れる電流ＩＬ１によって、及び、それぞれの電流ＩＣＣ２、ＩＬＫ、及びＩＳＲＣが流れるトランジスタのそれぞれのゲート幅に基づいて、規定される最大振幅である振幅を有し得る。
【0035】
Ｎ１３に関連するＮ１４の電流ミラー構成に基づいて、電流ＩＣＣ２は、電流ＩＧＳ２（例えば、約２ｍＡ）をＮ１４を介して流す。Ｎ１０の非活性化に基づいて、Ｐ-ＦＥＴ Ｐ１１及びＰ１２も同様に非活性化され得る。従って、Ｎ１５及びＮ１６も非活性化され得る。従って、電流ＩＣＣ１、ＩＧＳ１、及びＩＯＴ２はゼロとし得る。従って、電流ＩＧＳ２は、出力ノード電流ΙＯＵＴ（即ち、図２の例に関して負である）の一部として出力ノード９０から第１の出力電流ΙＯＵＴ（即ち、図２の例に関して負である）としてダイオードＤ１を介して流れ得る。出力ノード電流ΙＯＵＴの残りが第３の出力電流ΙＯＴ３として提供され得る（例えば、Ｎ１７の相対的なゲート幅に基づいて約５０ｍＡ）。従って、出力ノード電流ＩＯＵＴは、第１の電流制限段７６により規定されるように、利得電流ＩＳＲＣの振幅制限（例えば、１ｍＡ）に基づいて、最大振幅（例えば、約５２ｍＡ）まで制限される振幅で出力ノード９０に流れ得る。従って、第１の電流制限段７６により規定された出力ノード電流ＩＯＵＴの振幅制限は、増幅器回路５０に対する及び／又は出力ノード９０に結合される回路構成要素に対する損傷を実質的に緩和し得る。
【0036】
図３は、ＨＤＤシステム１５０の一例を図示する。ＨＤＤシステム１５０は、ハードディスクドライブにデータを書き込むため及びハードディスクドライブからデータを読み出すために種々のコンピュータ用途において実装され得る。ＨＤＤシステム１５０は、データが書き込まれ得る及びデータが読み出され得る回転磁気ストレージ媒体として機能する磁気ディスク１５２を含む。ＨＤＤシステム１５０はまた、ディスク書き込み／読み出しオペレーションの間、磁気ディスクを回転させるように構成されるスピンドルモーター（ＳＰＭ）１５４を含む。ヘッド１５６が、磁気ディスク１５２の上の位置決めに基づいて磁気ディスク１５２に関して読み出し／書き込みオペレーションを実施するように構成される。ヘッド１５６の位置決めは、音声コイルモーター（ＶＣＭ）１５８及びデュアルステージアクチュエータ（ＤＳＡ）１６０により正確に提供され得る。ＤＳＡ１６０は、ＨＤＤシステム１５０を制御するように構成される制御電子機器１６４の一部として集積回路（ＩＣ）の少なくとも一部として実装され得るなど、サーボコントローラ１６２からアクチュエータ信号を受け取ることができる。サーボコントローラ１６２は、ＶＣＭ１５８を制御するように構成されるＶＣＭドライバ１６６、ＳＰＭ１５４を制御するように構成されるＳＰＭドライバ１６８、及びＤＳＡ１６０を制御するように構成されるＤＳＡドライバ１７０を含む。図３の例において、ＤＳＡドライバ１７０は電圧増幅器１７２を含む。例えば、電圧増幅器１７２は、図１の例における増幅器システム１０又は図２の例における増幅器回路５０に実質的に類似して構成され得る。
【0037】
例えば、ＤＳＡドライバ１７０は、電圧増幅器１７２により増幅され得るアクチュエータ信号を、磁気ディスク１５２の上のヘッド１５６の正確な位置決めを提供するためにＤＳＡ１６０に提供するように構成され得る。従って、電圧増幅器１７２は、差動入力電圧など、入力電圧に対応する増幅された出力電圧を提供し得る。また、電圧増幅器１７２は、少なくとも一つの電流制限段を含むことによるなど、出力電流に関する電流制限を示すように構成され得る。従って、過剰電流からの電圧増幅器１７２への及び／又はＤＳＡ１６０への損傷は、短絡されている電圧増幅器１７２の関連する出力などに基づいて、実質的に緩和され得る。
【0038】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。