特許 6726406 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6726406

(24)【登録日】2020年7月1日

(45)【発行日】2020年7月22日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/739 20060101AFI20200713BHJP

   H01L 29/78 20060101ALI20200713BHJP

   H01L 21/336 20060101ALI20200713BHJP

【ＦＩ】

   H01L29/78 655A

   H01L29/78 658H

   H01L29/78 655B

   H01L29/78 653A

【請求項の数】6

【全頁数】8

(21)【出願番号】特願2016-194761(P2016-194761)

(22)【出願日】2016年9月30日

(65)【公開番号】特開2018-56531(P2018-56531A)

(43)【公開日】2018年4月5日

【審査請求日】2019年3月18日

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(72)【発明者】

【氏名】鳥居 克行

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２０１１−０８６８８３（ＪＰ，Ａ）

【文献】 特開平１０−０５０７２４（ＪＰ，Ａ）

【文献】 特開２０１１−２３８８７２（ＪＰ，Ａ）

【文献】 特開平０９−１２１０５２（ＪＰ，Ａ）

【文献】 特開２００７−１６５４２４（ＪＰ，Ａ）

【文献】 特開２０１６−１６２８０７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

第１導電型の第１半導体領域と、
前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域上から前記第２半導体領域上に延伸して配置された制御電極と、
前記第1半導体領域の下方に配置された第４半導体領域と、
前記第１半導体領域と前記第４半導体領域との間に配置され、前記第１半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域と、
前記第１半導体領域内に結晶欠陥領域を備え、
使用する電源電圧において、前記第１半導体領域と前記第２半導体領域との界面から前記第１半導体領域に広がる空乏層の端部よりも下側に、前記結晶欠陥領域があって、
ブレークダウンが生じる電源電圧において、前記第１半導体領域と前記第２半導体領域との界面から前記第１半導体領域に広がる空乏層の端部よりも上側に前記結晶欠陥領域の下限があり、前記ブレークダウンが生じる電源電圧で生じる空乏層よりも下側に前記結晶欠陥領域よりも欠陥の少ない前記第１半導体領域の領域が残っている事を特徴とする半導体装置。

【請求項2】

前記使用する電源電圧において前記第１半導体領域と第２半導体領域との接合部から前記第１半導体領域に広がる空乏層の端部よりも下側に結晶欠陥領域の上限があることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記結晶欠陥領域の上限と前記第１半導体領域と前記第２半導体領域との界面までの距離よりも、前記結晶欠陥領域の下限と前記第１半導体領域と前記第５半導体領域との界面までの距離が短いことを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記結晶欠陥領域は下方に向かって結晶欠陥が増加していることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。

【請求項5】

前記結晶欠陥領域の上限から下限の範囲において、前記第１半導体領域の厚み方向に、複数離間して配置された結晶欠陥領域が設けられていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。

【請求項6】

前記結晶欠陥領域の上限から下限の範囲において、前記結晶欠陥領域が複数設けられており、
上側の前記結晶欠陥領域は、金又は白金を導入することで生じた結晶欠陥領域であって、
下側の前記結晶欠陥領域は、イオン照射によって生じた結晶欠陥領域であることを請求項１〜４いずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、絶縁ゲート型バイポーラトランジスタを有する半導体装置に関する。

【背景技術】

【0002】

モータの駆動回路等の大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が使用されている。ＩＧＢＴは、ドリフト領域の伝導度変調を利用してオン電圧を低下させることができる。しかし、ＩＧＢＴのオフ時に、ドリフト領域内に残存する正孔（残存キャリア）によるテール電流が流れてしまい、ＩＧＢＴのターンオフ損失を増加させてしまう。そこで、ＩＧＢＴのコレクタ・エミッタ間に所定の電位を与えた時、空乏層が伸びていない空乏層の端よりも外側の半導体領域の部分（例えば、ドリフト領域とバッファ層との界面）のドリフト領域内に、結晶欠陥を形成することが開示されている（例えば、特許文献１参照。）。結晶欠陥領域を設けた半導体装置によれば、結晶欠陥の領域内に残存キャリアの少なくとも一部が捕獲されるため、正孔のライフタイムを下げることができ、半導体装置のオフ時に生じるテール電流を短くすることができる。その結果、ＩＧＢＴのターンオフ損失を低減することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平９−１２１０５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、半導体装置の供給電源に使用する電圧よりも高い急峻なブレークダウン電圧以上が印加されると、ドリフト領域内の空乏層の延びが面内で不均一となり易く、局所的なブレークダウンが生じることがある。その結果、電流集中による焼損が生じることがある。
そこで、本発明は、局所的なブレークダウンによって電流集中することを抑制した絶縁ゲート型バイポーラトランジスタを含む半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明の一態様によれば、第１導電型の第１半導体領域と、第１半導体領域の上に配置された第２導電型の第２半導体領域と、第２半導体領域の上に配置された第１導電型の第３半導体領域と、第３半導体領域上から第２半導体領域上に延伸して配置された制御電極と、第1半導体領域の下方に配置された第４半導体領域と、第１半導体領域と第４半導体領域との間に配置され、第１半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域と、第１半導体領域内に結晶欠陥領域を備え、使用する電源電圧において、第１半導体領域と第２半導体領域との界面から第１半導体領域に広がる空乏層の端部よりも下側に、結晶欠陥領域があって、ブレークダウンが生じる電源電圧において、第１半導体領域と第２半導体領域との界面から第１半導体領域に広がる空乏層の端部よりも上側に結晶欠陥領域の下限があり、ブレークダウンが生じる電源電圧で生じる空乏層よりも下側に結晶欠陥領域よりも欠陥の少ない第１半導体領域の領域が残っている半導体装置が提供される。

【発明の効果】

【0006】

本発明によれば、局所的なブレークダウンによって電流集中することを抑制した絶縁ゲート型バイポーラトランジスタを含む半導体装置を提供できる。

【図面の簡単な説明】

【0007】

【図1】本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。

【図2】本発明の実施形態に係る半導体装置の結晶欠陥領域における深さ方向に対する結晶欠陥数を示す模式的な図である。

【図3】本発明の実施形態に係る半導体装置の結晶欠陥領域の変形例における深さ方向に対する結晶欠陥数を示す模式的な図である。

【図4】本発明の実施形態に係る半導体装置の結晶欠陥領域の別の変形例における深さ方向に対する結晶欠陥数を示す模式的な図である。

【発明を実施するための形態】

【0008】

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

【0009】

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

【0010】

本発明の実施形態に係る半導体装置は、図１に示すように、第１導電型の第１半導体領域（ドリフト領域１０）と、第１半導体領域の上に配置された第２導電型の第２半導体領域（ベース領域２０）と、第２半導体領域の上に配置された第１導電型の第３半導体領域（エミッタ領域３０）とを備える。第３半導体領域の上面から延伸して第３半導体領域及び第２半導体領域を貫通して第１半導体領域まで達する溝が形成され、溝の内壁に内壁絶縁膜４０が配置されている。
第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。

【0011】

ドリフト領域１０は、ｐ型のコレクタ領域６０の一方の主面上に配置されている。なお、ドリフト領域１０とコレクタ領域６０間に、ドリフト領域１０よりも不純物濃度の高いｎ型のフィールドストップ領域６５が配置されている。フィールドストップ領域６５によって、半導体装置のオン状態でコレクタ領域６０からドリフト領域１０に達する正孔の量を制限される。また、半導体装置のオフ状態でドリフト領域１０の上面から延伸する空乏層の端がコレクタ領域６０に達することが抑制される。コレクタ領域６０の他方の主面上には、コレクタ領域６０と電気的に接続するコレクタ電極８０が配置されている。

【0012】

図１に示した半導体装置は、ベース領域２０の側面に対向して溝の側面の内壁絶縁膜４０の上に配置された制御電極（ゲート電極５０）を備えた、トレンチゲート型のＩＧＢＴである。
図１に示すように、ゲート電極５０とエミッタ電極９０との間に層間絶縁膜７０が設けられている。 そして、内壁絶縁膜４０を挟んでベース領域２０と対向する領域に、ゲート電極５０が配置されている。ベース領域２０の上部には選択的にエミッタ領域３０が配置されている。エミッタ電極９０は層間絶縁膜７０上に配置され、エミッタ電極９０がエミッタ領域３０又はベース領域２０とエミッタ領域３０の両方に接続する。層間絶縁膜７０によって、ゲート電極５０とエミッタ電極９０とは電気的に絶縁されている。
図１に示した半導体装置では、内壁絶縁膜４０を介してゲート電極５０と対向するベース領域２０の表面が、チャネルの形成されるチャネル領域である。つまり、内壁絶縁膜４０のゲート電極５０とベース領域２０間の領域が、ゲート絶縁膜として機能する。エミッタ領域３０からドリフト領域１０まで溝に沿ってベース領域２０にチャネルが形成されるように、ゲート電極５０は少なくともベース領域２０に対向して配置される。さらに、ゲート電極５０の溝のコーナー側の端（溝の側面側の端）はベース領域２０とドリフト領域１０との界面が溝の側面と交わる位置よりも低い位置、つまりドリフト領域１０上まで延伸している事が望ましい。これにより、エミッタ領域３０からドリフト領域１０まで溝に沿って、ベース領域２０にチャネルが確実に形成され、半導体装置を確実にオンさせることができる。

【0013】

図１に示すように、素子内のライフタイムが短くするためにネオン、プロトン、ヘリウム等の軽イオンをドリフト領域１０内に照射することによって、ライフタイム制御部となる結晶欠陥領域１００を設けている。結晶欠陥領域１００はドリフト領域１０内に形成されており、結晶欠陥領域１００の深さ方向の上限と下限はドリフト領域１０内にある。これにより、結晶欠陥領域１００の下には結晶欠陥の無いドリフト領域１０の領域が存在する。図２に示すように、結晶欠陥領域１００において、コレクタ領域６０に近い程、結晶欠陥数が増加している。そして、結晶欠陥領域１００の深さ方向の上限はＩＧＢＴの実動作時の空乏層の端の位置（ｈ１）よりも外側（半導体装置の深さ方向に見て下側）にあり、結晶欠陥領域１００の深さ方向の下限はＩＧＢＴのブレークダウン時の空乏層の端の位置（ｈ２）よりも内側（半導体装置の深さ方向に見て上側）にある。つまり、半導体装置の深さ方向に見て、結晶欠陥領域１００はＩＧＢＴの実動作時の空乏層の端の位置（ｈ１）とＩＧＢＴのブレークダウン時の空乏層の端の位置（ｈ２）との間にある。

【0014】

ここで、図１に示した半導体装置の動作について説明する。エミッタ電極９０とコレクタ電極８０との間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極５０との間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置をオン状態にすると、チャネル領域がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極９０から電子がドリフト領域１０に注入される。コレクタ領域６０とドリフト領域１０との間が順バイアスされ、コレクタ電極８０からコレクタ領域６０を経由して正孔（ホール）がドリフト領域１０、ベース領域２０の順に移動する。更に半導体装置に流れる電流を増やしていくと、コレクタ領域６０からの正孔が増加し、ベース領域２０の下方に正孔が蓄積される。その結果、伝導度変調によってオン電圧が低下する。

【0015】

半導体装置をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低く制御する。例えば、ゲート電圧を、エミッタ電圧と同じ電位又は負電位となるようにする。これにより、ベース領域２０のチャネルが消滅して、エミッタ電極９０からドリフト領域１０への電子の注入が停止する。コレクタ電極８０の電位がエミッタ電極９０よりも高いので、ベース領域２０とドリフト領域１０との界面から空乏層が広がっていくと共に、ドリフト領域１０に蓄積された正孔の一部はエミッタ電極９０に抜けていき、正孔の一部は空乏層の端よりも外側のドリフト領域１０内へと移動する。半導体装置がオフからオンになった時にドリフト領域１０内に留まっていた正孔が残存キャリアとなる。

【0016】

ここで、図１で示す半導体装置は、ドリフト領域１０内に結晶欠陥領域１００を有する。結晶欠陥領域１００を有するドリフト領域１０の領域は、結晶欠陥領域１００を有さないドリフト領域の領域１０の領域よりも漏れ電流が大きくなる。空乏層の端がドリフト領域１０内の結晶欠陥領域１００に達すると、結晶欠陥領域１００を有するドリフト領域１０の領域は、キャリアの動きが活発となり、空間電荷が歪められて、空乏層の伸びは緩やかになる。ブレークダウンが生じる空乏層の端よりも内側のドリフト領域１０内（つまり、図２の深さｈ２よりも上側）に結晶欠陥領域１００を設けることにより、局所なブレークダウンが抑制され、電流集中によって半導体装置が焼損することも抑制される。

【0017】

なお、図１において、結晶欠陥領域１００の上限とドリフト領域１０とベース領域２０との界面までの距離（ｄ１）よりも、結晶欠陥領域１００の下限とドリフト領域１０とフィールドストップ領域６５との界面までの距離（ｄ２）が短いことが望ましい。これにより、半導体装置の厚みを大きくすることなく、本発明の効果をより効果的に得ることができる。

【0018】

また、結晶欠陥領域１００内の空乏層の伸びはその近傍の結晶欠陥領域１００を設けていない領域よりも空乏層の延びが緩やかとなる。ドリフト領域１０内に結晶欠陥領域１００を設けた場合、結晶欠陥領域１００を通過した空乏層の端の深さと結晶欠陥領域１００を通過していない空乏層の端の深さに大きな差が生じ、半導体装置内に局所的なブレークダウンが生じる場合がある。特に結晶欠陥領域１００の下限がフィールドストップ領域６５に達するように形成された場合、局所的なブレークダウンが生じやすい。
そこで、図１の半導体装置によると、結晶欠陥領域１００の下限よりも下側に結晶欠陥領域１００を設けていないドリフト領域１０の領域を設けている。これにより、空乏層の端が結晶欠陥領域１００の下限を超えて結晶欠陥領域１００を設けていないドリフト領域１０の領域内を通過するような電圧が印加されたとしても、結晶欠陥領域１００を通過せずに延びた空乏層の端の深さと結晶欠陥領域１００を通過して延びた空乏層の端の深さとの差を少なくし、空乏層の延びを比較的均一化することができる。その結果、局所的なブレークダウンを抑制することができる。

【0019】

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0020】

図１の半導体装置では、図２で示すように結晶欠陥領域１００内の結晶欠陥数を深さ方向に徐々に増加するように設けた例で説明したが、結晶欠陥領域１００内の結晶欠陥数を深さ方向に階段状に増加するように形成しても良い。この場合であっても本発明の効果を得られることは明らかである。
また、図１の半導体装置では、図２で示すように結晶欠陥領域１００内の結晶欠陥数を深さ方向に徐々に増加するように設けた例で説明したが、深さ方向に複数の結晶欠陥数の多い領域（山の領域）が存在し、その間に挟まれるように結晶欠陥数の少ない領域（谷の領域）があるように形成しても良い。この場合であっても本発明の効果を得られることは明らかである。
また、図１の半導体装置では、図２で示すように結晶欠陥領域１００の上面はＩＧＢＴの実動作時の空乏層の端よりも外側にあり、ＩＧＢＴの実動作時の空乏層の端の位置（ｈ１）よりも下側にある例で説明したが、結晶欠陥領域１００の上面はＩＧＢＴの実動作時の空乏層の端の位置（ｈ１）と同じであることが望ましい。ただし、図３で示すように結晶欠陥領域１００の上面はＩＧＢＴの実動作時の空乏層の端よりも内側のドリフト領域１０内にあり、ＩＧＢＴの実動作時の空乏層の端の位置（ｈ１）よりも上側にあっても良い。この場合であっても本発明の効果を得られることは明らかである。
また、図１の半導体装置では、結晶欠陥領域１００は深さ方向に１つ設ける例で説明したが、図４で示すように、深さ方向に複数の結晶欠陥領域１００を設けても良い。この際、コレクタ領域６０に近い結晶欠陥領域１００ほど結晶欠陥数の最大値を多くするように設けても良い。この場合であっても本発明の効果を得られることは明らかである。
また、結晶欠陥領域１００の形成方法を深さ方向で変更しても良い。例えば、結晶欠陥領域１００の上方の領域は金又は白金をドリフト領域１０内に打ちこむことで形成し、結晶欠陥領域１００の下方の領域はイオン照射をドリフト領域１０内に打ちこむことで形成しても良い。この場合であっても本発明の効果を得られることは明らかである。
また、図１の半導体装置では、トレンチゲート型のＩＧＢＴに適応する例を示したが、周知のプレーナゲート型のＩＧＢＴに適応しても良い。この場合であっても本発明の効果を得られることは明らかである。

【0021】

なお、半導体装置がｎチャネル型である場合を例示的に説明したが、半導体装置がｐチャネル型であっても本発明の効果を得られることは明らかである。

【0022】

このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0023】

１０…ドリフト領域
２０…ベース領域
３０…エミッタ領域
４０…内壁絶縁膜
５０…ゲート電極
６０…コレクタ領域
６５…フィールドストップ領域
７０…層間絶縁膜
１００…結晶欠陥領域

【図1】

【図2】

【図3】

【図4】