特許 6731401 位相制御サイリスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6731401

(24)【登録日】2020年7月8日

(45)【発行日】2020年7月29日

(54)【発明の名称】位相制御サイリスタ

(51)【国際特許分類】

   H01L 29/74 20060101AFI20200716BHJP

   H01L 21/332 20060101ALI20200716BHJP

【ＦＩ】

   H01L29/743

   H01L29/74 301

   H01L29/74 A

   H01L29/74 W

【請求項の数】15

【全頁数】31

(21)【出願番号】特願2017-505165(P2017-505165)

(86)(22)【出願日】2015年7月31日

(65)【公表番号】特表2017-526175(P2017-526175A)

(43)【公表日】2017年9月7日

(86)【国際出願番号】EP2015067653

(87)【国際公開番号】WO2016016427

(87)【国際公開日】20160204

【審査請求日】2018年6月4日

(31)【優先権主張番号】14179320.8

(32)【優先日】2014年7月31日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】505056845

【氏名又は名称】アーベーベー・シュバイツ・アーゲー

【氏名又は名称原語表記】ＡＢＢ Ｓｃｈｗｅｉｚ ＡＧ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】ベッリーニ，マルコ

(72)【発明者】

【氏名】ボベキー，ヤン

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特表２０１３−５３４０５１（ＪＰ，Ａ）

【文献】 特表２０１３−５２７５６１（ＪＰ，Ａ）

【文献】 特表２００９−５０１６１７（ＪＰ，Ａ）

【文献】 特表２００４−５０５７３５（ＪＰ，Ａ）

【文献】 特開昭５７−０２０４７０（ＪＰ，Ａ）

【文献】 実開昭５６−０４９１６２（ＪＰ，Ｕ）

【文献】 特開昭５３−０７４８８５（ＪＰ，Ａ）

【文献】 特開２００４−３３４１５４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７４

Ｈ０１Ｌ ２１／３３２

(57)【特許請求の範囲】

【請求項1】

サイリスタであって、
ａ） サイリスタ（１００，１００’）構造が形成された、半導体スラブ、
ｂ） 前記半導体スラブのカソード側（１０２）表面におけるカソード領域に形成されたカソード電極（１１４）、
ｃ） 前記半導体スラブの前記カソード側表面におけるゲート領域に形成されたゲート電極（１１８）、
ｄ） 前記カソード領域における点Ｐ_iに配置された複数のＮ個の個々のエミッタ短絡（１２８）（前記点は点位置ｘ_iを有し、ｉはｉ∈｛１；．．．；Ｎ｝である）、
ｅ） 複数の三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝である）を含むドロネー三角形分割によって定義された前記点Ｐ_i、
を備え、
ｆ） 三角形Ｔ_lの第１のサブセット（ｌ∈Ｓ₁⊆｛１；．．．；Ｍ｝、またはＳ₁＝｛１；．．．；Ｍ｝である）において、
ｇ） 各々の三角形Ｔ_lは、値ｑ_T,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｍ｝）を有する幾何学的量によって特徴付けられ、前記幾何学的量は、平均値μを有し、
ｉ） 前記値ｑ_T,l（ｌ∈Ｓ₁）の変動係数は、０．１よりも小さいか、または０．０５よりも小さく、および／または、
ii） 前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の歪度の絶対値は５よりも小さいか、または１よりも小さく、および／または、
iii） 前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の尖度は、２０よりも小さいか、または１０よりも小さく、および、
ｈ） 三角形Ｔ_mの第２のサブセット（ｍ∈Ｓ₂⊂Ｓ₁）において、それぞれの幾何学的量ｑ_T,m（ｍ∈Ｓ₂）は、前記平均値から３０％よりも大きく逸脱し、
（１） 前記量ｑ_T,m（ｍ∈Ｓ₂）の標準偏差と前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の平均二乗値との商は、１よりも小さいか、または０．１よりも小さく、および／または、
（２） 前記第２のサブセットの三角形の数と前記第１のサブセットの三角形の数との商は、１．０×１０^-2よりも小さいか、または０．５×１０^-3よりも小さい、ことを特徴とする、サイリスタ。

【請求項2】

ｈ） 前記値ｑ_T,l（ｌ∈Ｓ₁）の前記変動係数は、０．０００１よりも大きいか、または０．０１よりも大きく、および／または、
ｉ） 前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の前記歪度の前記絶対値は、０．０００１より大きいか、または０．０１より大きく、および／または、
ｊ） 前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の前記尖度は、３．０００１よりも大きく、および／または、
ｋ） 前記三角形Ｔ_m（ｍ∈Ｓ₂⊂Ｓ₁）の第２のサブセットにおいて、それぞれの前記幾何学的量ｑ_T,m（ｍ∈Ｓ₂）が、前記平均値から３０％よりも大きく逸脱する場合において、
（１） 前記量ｑ_T,m（ｍ∈Ｓ₂）の標準偏差と、前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の平均二乗値との商は、０．０００１よりも大きいか、または０．０１よりも大きく、および／または、
（２） 前記第２のサブセットにおける三角形の数と、前記第１のサブセットにおける三角形の数との商は、１０^-6よりも大きくいか、または０．０００１よりも大きい、
ことを特徴とする、請求項１に記載のサイリスタ。

【請求項3】

前記第１のサブセットにおけるすべての三角形に対して、前記幾何学的量ｑ_T,lは、
ａ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）における最も長い辺の長さＤ_l、
ｂ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）における最も小さい角度α_min,l、
ｃ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）における最も大きい角度、
ｄ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）に内接する円の半径ｒ_min,l、
ｅ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）の周囲に外接する円の半径ｒ_max,l、または
ｆ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）に対してｑ_l＝ｒ_min,l／ｒ_max,lにより与えられる品質指数ｑ_l、
のいずれかとして定義される、ことを特徴とする、請求項１または請求項２に記載のサイリスタ。

【請求項4】

サイリスタであって、
ａ） サイリスタ（１００，１００’）構造が形成された、半導体スラブ、
ｂ） 前記半導体スラブのカソード側（１０２）表面におけるカソード領域に形成されたカソード電極（１１４）、
ｃ） 前記半導体スラブの前記カソード側表面におけるゲート領域に形成されたゲート電極（１１８）、
ｄ） 前記カソード領域における点Ｐ_iに配置された複数のＮ個の個々のエミッタ短絡（１２８）（前記点は点位置ｘ_iを有し、ｉはｉ∈｛１；．．．；Ｎ｝である）、
ｅ） 複数の三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝である）を含むドロネー三角形分割を定義する前記点Ｐ_i、
を備え、
ｆ） 点Ｐ_lの第１のサブセット（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝、特にＳ₁＝｛１；．．．；Ｎ｝である）において、
ｇ） 各々の点Ｐ_lは、値ｑ_P,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝）を有する幾何学的量によって特徴付けられ、前記幾何学的量は、平均値μを有し、
ｉ） 前記値ｑ_P,l（ｌ∈Ｓ₁）の変動係数は、０．１よりも小さいか、または、０．０５よりも小さく、および／または、
ii） 前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の歪度の絶対値は５よりも小さいか、または１よりも小さく、および／または、
iii） 前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の尖度は、２０よりも小さいか、または１０よりも小さく、および、
ｈ） 点Ｐ_mの第２のサブセット（ｍ∈Ｓ₂⊂Ｓ₁）において、それぞれの幾何学的量ｑ_P,m（ｍ∈Ｓ₂）は、前記平均値から３０％よりも多く逸脱し、
（１） 前記量ｑ_P,m（ｍ∈Ｓ₂）の標準偏差と前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝）の平均二乗値との商は、１よりも小さいか、または０．１よりも小さく、および／または、
（２） 前記第２のサブセットの点の数と前記第１のサブセットの点の数との商は、１．０×１０^-2よりも小さいか、または０．５×１０^-3よりも小さい、ことを特徴とする、サイリスタ。

【請求項5】

ｉ） 前記値ｑ_P,l（ｌ∈Ｓ₁）の変動係数は、０．０００１よりも大きいか、または０．０１よりも大きく、および／または、
ii） 前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の前記歪度の絶対値は、０．０００１よりも大きいか、または０．０１よりも大きく、および／または、
iii） 前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の前記尖度は、３．０００１より大きく、および、
ｈ） 前記点Ｐ_m（ｍ∈Ｓ₂⊂Ｓ₁）の第２のサブセットにおいて、それぞれの前記幾何学的量ｑ_P,m（ｍ∈Ｓ₂）が、３０％よりも大きく前記平均値から逸脱する場合において、
（１） 前記量ｑ_P,m（ｍ∈Ｓ₂）の標準偏差と、前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の平均二乗値との商は、０．０００１よりも大きいか、または０．０１よりも大きく、および／または、
（２） 前記第２のサブセットにおける三角形の数と、前記第１のサブセットにおける三角形の数との商は、１０^-6よりも大きいか、または０．０００１よりも大きい、
ことを特徴とする、請求項４に記載のサイリスタ。

【請求項6】

前記第１のサブセットにおけるすべての点に対して、前記幾何学的量ｑ_T,lは、
ａ） 各々の点Ｐ_l（ｌ∈Ｓ₁）に接続される辺の数Ｎ_edges,l、
ｂ） 各々の点Ｐ_l（ｌ∈Ｓ₁）を共有する三角形の数Ｎ_triangles,l、
ｃ） 各々の点Ｐ_l（ｌ∈Ｓ₁）に接続される最も短い辺の長さｌ_min,l、
ｄ） 各々の点Ｐ_l（ｌ∈Ｓ₁）に接続される最も長い辺の長さｌ_max,l、または、
ｅ） 各々の点Ｐ_l（ｌ∈Ｓ₁）に関連付けられるボロノイセルの体積Ｖ_l、
のいずれかとして定義される、
ことを特徴とする、請求項４または請求項５に記載のサイリスタ。

【請求項7】

前記カソード領域の外部境界と、前記カソード領域におけるすべてのエミッタ短絡位置を包絡する最小の輪郭である、前記エミッタ短絡分布の外部包絡線との間の回転関数差分ＴＦＤ１、および／または前記エミッタ短絡分布の内部包絡線と前記ゲート領域の外部境界との間の回転関数差分は、０．１５よりも小さいか、または０．１よりも小さく、かつ１０^-4よりも大きく、ＴＦＤ１は、

【数1】

として定義され、
Θ_{cathode, outer}は、前記カソード領域の前記外部境界の回転関数であり、Θ_{env, outer}は、エミッタ短絡分布の前記外部包絡線の回転関数である、
ことを特徴とする、請求項１から請求項６のいずれか１項に記載のサイリスタ。

【請求項8】

前記第１のサブセットは、前記ゲート電極に外接する、前記スラブの直径ｄ_waferよりも小さいかまたは０．７５ｄ_waferである直径ｄ_cを有する円Ｃ内に位置する、または、前記ゲート電極に外接する最小半径ｄ_c,minを有する円である、最小円Ｃ_min内に位置する、すべての点またはすべての三角形を有する、
ことを特徴とする、請求項１から請求項７のいずれか１項に記載のサイリスタ。

【請求項9】

前記第１のサブセットは、円Ｃ’内に位置するすべての点またはすべての三角形を有し、前記円Ｃ’は、ＣまたはＣ_minと同心円であり、直径ｄ_C'を有し、ｄ_C'＞０．７５ｄ_Cであるか、または、ｄ_C'＞０．９ｄ_Cである、
ことを特徴とする、請求項８に記載のサイリスタ。

【請求項10】

前記第１のサブセットにおける点の数、または三角形の数は、２５０よりも大きい、または、１０００よりも大きい、または２０００よりも大きい、
ことを特徴とする、請求項１から請求項９のいずれか１項に記載のサイリスタ。

【請求項11】

前記第１のサブセットにおける点または三角形の数は、０．８Ｎよりも大きい、または、０．９５Ｎよりも大きい、または０．９９５Ｎよりも大きい、
ことを特徴とする、請求項１から請求項１０のいずれか１項に記載のサイリスタ。

【請求項12】

前記カソード領域の内部境界および／または前記カソード領域の前記外部境界における任意の所与の点と、前記点に最も近いエミッタ短絡の位置との間の距離ｄ_closestの変動係数は、前記カソード領域の前記内部境界または前記外部境界にわたり、０．２よりも小さい、または０．１よりも小さい、
ことを特徴とする、請求項７に記載のサイリスタ。

【請求項13】

前記ドロネー三角形分割は、前記カソード領域における制限されたドロネー三角形分割である、
ことを特徴とする、請求項１から請求項１２のいずれか１項に記載のサイリスタ。

【請求項14】

サイリスタを製造するための方法であって、前記方法は、
ａ） 半導体スラブにサイリスタ構造を形成するステップ、
ｂ） 前記半導体スラブのカソード側表面（１０２）にカソード領域を定義するステップ、
ｃ） 前記カソード領域のサブ領域として短絡領域を定義するステップ、
ｄ） メッシングアルゴリズムにより、前記短絡領域内に表面メッシュ（９１０）を定義するステップであって、前記表面メッシュは、複数の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）を含む、表面メッシュ（９１０）を定義するステップ、
ｅ） 各々の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）の位置において個別のエミッタ短絡を形成するステップ、および
ｆ） 前記カソード領域にカソード電極を形成するステップ、
とを備え、
ｇ） 前記メッシングアルゴリズムは、
ｈ） ドロネー技術アルゴリズムまたは六角形ドロネー三角形分割アルゴリズム、であるか、または、
ｉ） 前進フロント法、
ｊ） サークルパッキング法またはバブルパッキング法、
ｋ） ペイビングアルゴリズム、または
ｌ） 四分木法、特に四分木／八分木技術
のいずれかに基づくことを特徴とする、方法。

【請求項15】

サイリスタを製造するための方法であって、前記方法は、
ａ） 半導体スラブにサイリスタ構造を形成するステップ、
ｂ） 前記半導体スラブのカソード側表面（１０２）にカソード領域を定義するステップ、
ｃ） 前記カソード領域のサブ領域として短絡領域を定義するステップ、
ｄ） メッシングアルゴリズムにより、前記短絡領域内に表面メッシュ（９１０）を定義するステップであって、前記表面メッシュは、複数のセルＣ_jを含み、各々のセルは複数の辺ｅ_jk（ｊ∈｛１；．．．；Ｍ｝およびｋ∈｛１；２；３；．．．｝）により区切られる、表面メッシュ（９１０）を定義するステップ、
ｅ） 各セル内の１つの位置、または、各辺の１つの位置に個々のエミッタ短絡を形成するステップ、および
ｆ） 前記カソード領域にカソード電極を形成するステップ、
とを備え、
ｇ） 前記メッシングアルゴリズムは、
ｈ） ドロネー技術アルゴリズム、特に六角形ドロネー三角形分割アルゴリズム、であるか、または、
ｉ） 前進フロント法、
ｊ） サークルパッキング法またはバブルパッキング法、
ｋ） ペイビングアルゴリズム、または
ｌ） 四分木法、特に四分木／八分木技術
のいずれかに基づくことを特徴とする、方法。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本発明は、独立請求項に従う、サイリスタ、特に、サイリスタのカソード側に配置された、主ゲート構造と複数の個々のエミッタ短絡とを有する位相制御サイリスタと、そのようなサイリスタを製造するための方法に関する。

【背景技術】

【0002】

背景の情報
サイリスタは、シリコン制御整流子（ＳＣＲ）と呼ばれることもあるが、順方向において、すなわちターンオン電圧によって順バイアスされて、正のゲート電流がゲート端子に供給されるときに、ターンオンされることができるスイッチング素子である。そのときに、サイリスタは、順方向導通状態すなわちオン状態にあると呼ばれ、その状態において、電流はアノードからカソードへの順方向に流れることができる。一方、サイリスタは、順方向の高い正電圧を阻止することができることを意味する、オフ状態とも呼ばれる順方向阻止状態であることができる。順方向と反対の逆方向において、サイリスタはターンオンされることができない。サイリスタは、順方向阻止状態での電圧と少なくともほぼ同じである逆方向の電圧を阻止することを意味する逆方向阻止、または、サイリスタが実質的には逆方向に阻止能力を有さないことを意味する非対称であることができる。位相制御の用途は、一般に逆阻止能力を必要とするので、位相制御サイリスタ（ＰＣＴ）は、典型的には逆方向阻止である。

【0003】

以下において、位相制御サイリスタ（ＰＣＴ）のいくつかの基本的な原理と、明細書および特許請求の範囲全体を通じて以下で用いられる用語および単語の定義が、図１−４と関連して与えられる。

【0004】

図１は、単純なサイリスタ１００の断面を模式的に示す。サイリスタは、半導体スラブ、特に半導体ウェハまたはダイを備え、半導体スラブにおいて、サイリスタ構造は、交互の導電型を有する異なってドープされた半導体材料の４つの層、すなわちｎｐｎｐ積層構造を有し、当業者にとって知られた方法によって製造される。サイリスタ１００のカソード側１０２からアノード側１０４の順に、サイリスタ構造は、まず（ｎ＋）ドープされたカソードエミッタ層１０６を備える。次に、ｐドープされたベース層１０８と（ｎ−）ドープされたベース層１１０が続く。最後に、アノード側１０４において、ｐドープされたアノード層１１２が配置される。（ｎ＋）ドープされたカソードエミッタ層１０６は、前記カソードエミッタ層１０６に接するために、半導体スラブのカソード側表面に形成されたカソード電極に電気的に接続される。ｐドープされたアノード層１１２は、ｐアノード層１１２に接するために半導体スラブのアノード側表面に形成されたアノード電極１１６に電気的に接続される。ｐドープされたベース層１０８は、ｐドープされたベース層１０８に接するために半導体スラブのカソード側表面に形成されたゲート電極１１８に電気的に接続される。

【0005】

カソード側表面と、その上のカソード電極１１４との間のコンタクト領域は、カソード領域と呼ばれる。ｐドープされたベース層１０８とゲート電極１１８との間のカソード側表面のコンタクト領域は、ゲート領域と呼ばれる。

【0006】

正の電圧すなわち順方向電圧が、アノード電極１１６（簡潔化のために以下ではアノードとも呼ぶ）と、カソード電極１１４（簡潔化のために以下ではカソードとも呼ぶ）との間に印加されるときに、サイリスタ１００は、順方向阻止状態と順方向導通状態との間で切換わり得る。ゲート電極１１８（簡潔化のために以下ではゲートとも呼ぶ）に電流が供給されない限り、サイリスタは阻止状態のままにあるだろう。しかしながら、ゲート１１８に電流が供給されることによってサイリスタにトリガが加えられるときに、電子がカソードから注入されてアノードへと流れ、アノードにおいて電子はホール注入をもたらし、電子−ホールのプラズマがｐドープされたベース層１０８とｎドープされたベース層１１０に形成されて、そのことがサイリスタ１００を順方向導通状態へと切換え得るであろう。順方向導通状態は、順方向電圧が与えられる限り維持されることができ、アノード電極１１６とカソード電極１１４との間に印加された順方向電圧がスイッチオフされるか、または、アノードとカソードとの間に印加された電圧が逆転するときにのみ、順方向導通状態は停止するであろう。アノードとカソードとの間に逆方向の負電圧が印加されることにより、サイリスタは、逆方向阻止状態へと移行し、再び順方向電圧と十分なゲート電流とを与えることによって再トリガが加えられることによってのみ順方向導通状態へと切換わることができる。しかしながら、逆方向電圧の完全な阻止能力を得るためには、以前に注入された電子−ホールのプラズマが再結合プロセスによって消滅し、それによってデバイスの順方向阻止能力を再び得ることができるように、逆方向電圧は、静止時間（quiescence time）ｔ_qと呼ばれるある一定期間、印加される必要がある。

【0007】

図１に示されたようなサイリスタ１００にトリガを与えるために、十分なゲート電流が必要とされるであろう。知られている単純な解決法は、図２に示されるように、サイリスタ１００’の主ゲート（増幅ゲートとも呼ばれる）とアノードとの間に、当業者にとって周知なように、補助サイリスタ１２０を集積化することであり、前記サイリスタ１００’は、さらに、主サイリスタ１２６を含む。補助サイリスタは、代わりに、パイロットサイリスタと呼ばれてもよい。補助サイリスタにおいて、パイロットゲート１３０（補助ゲートとも呼ばれることがある）は、補助サイリスタ１２０の領域においてｐドープされたベース１０８に接触する。補助サイリスタ１２０は、また、補助（ｎ＋）ドープされたエミッタ層とも呼ばれる、追加の（ｎ＋）ドープされたエミッタ層１２２を含む。補助（ｎ＋）ドープされたエミッタ層１２２は、補助サイリスタの追加のカソード電極１２４に接触する。補助サイリスタ１２０の追加のカソード電極１２４は、主ゲート電極とも呼ばれ、主サイリスタ１２６の領域において直下のｐドープされたベース層１０８に接触するゲート電極１１８に内的に接続され、メインサイリスタ１２６の領域におけるｐドープされたベース層１０８’と主ゲート電極との間のカソード側表面におけるコンタクト領域は、ゲート領域とも呼ばれる。好ましくは、単一の隣接する電極が、追加のカソード電極１２４およびメインゲート電極１１８としての役割を果たす。（ｎ＋）ドープされたエミッタ層１０６は、主サイリスタ領域１２６に設けられ、カソード領域と再び呼ばれる主サイリスタ１２６の領域において、カソード側表面とカソード電極１１４との間のコンタクト領域により、主サイリスタのカソード電極１１４に接触する。典型的には、補助サイリスタ１２０のさらなるカソード電極１２４は、サイリスタ１００’の外部からはアクセスすることができない。すなわち、さらなるカソード電極１２４への外部からの直接的な電気接続を可能にする端子は存在しない。

【0008】

例示的に、パイロットサイリスタ構造は、パイロットゲート１３０と主サイリスタ１２６との間に集積化される。パイロットゲートにおいて、パイロットサイリスタは、さらなる（ｎ＋）ドープされたエミッタ層１２２と、主サイリスタ１２６に向けて、（ｐ＋）ドープされたエミッタ層とを有する。これらの層は、電極によって互いに接続される。（ｐ＋）ドープされたエミッタ層は、追加の（ｎ＋）ドープされたエミッタ層１２２のための、境界における短絡として機能する。追加の（ｎ＋）ドープされたエミッタ層１２２における電流は、電極を介してホール電流へと変換され、ホール電流は再び、主サイリスタ１２６のための注入電流として機能する。（ｐ＋）ドープされたエミッタ層は、ホール電流を運び、ホール電流は主サイリスタ１２６の反対側の領域に注入される。円形の（ｐ＋）ドープされたエミッタ層は、この目的のために十分である。電荷の広がりは、電極を介して達成される。

【0009】

高いゲートオーバードライブ係数、すなわち、使われるゲート電流と最小ゲートトリガ電流との比、がサイリスタ１００’のトリガを高速化し得る一方で、さらなる改善が、この過程を大いに助け得る。図２から見られるように、主サイリスタ１２６のトリガ状態、すなわち注入された電子−ホールのプラズマは、従来は、サイリスタ１００’の中心において約１ｃｍの直径のリングであり得る、補助サイリスタ１２０の境界において開始される。プラズマは、次に数ミリ秒を要してサイリスタ領域全体に広がらなければならない。これの後にのみ、サイリスタは、定常オン状態の順方向電圧特性を示すであろう。サイリスタデバイスの領域素子への最大距離を縮めるために、分散増幅ゲート構造が使用され得る。このことは、主サイリスタのゲート領域が、より複雑な形状を有し得ること、たとえば参照によりその全体がここに含められる、ＷＯ２０１１／１６１０９７Ａ２の図５に示されるようなＴ字型ゲート設計を含み得るとともに、大面積のＰＣＴで一般的に用いられるということを示す。そのようなＴ字型ゲート設計は、プラズマ広がりのための距離を大きく短縮することができ、したがって、サイリスタは、ゲートトリガパルスの後約１ｍｓで完全にターンオンされることができる。プラズマ広がりは、十分な順方向電流が既に存在し、かつ、高い阻止電圧がなおも存在する間の時間に関連し得るので、このターンオン期間は、ターンオンエネルギ損失に大きな影響を与え得る。

【0010】

高パワー用途のために、たとえば４インチまたは５インチの直径ｄ_waferを有する円形の半導体ウェハに基づいてサイリスタが開発されてきた。しかしながら、最先端のサイリスタ用途は、たとえば６インチウェハに基づく、より大きなサイリスタ設計を必要とする。そのような大きなサイリスタ設計にとって、それまでのより小さいサイリスタ設計を単純に拡大するのは十分ではない可能性があるということが観察されてきた。サイリスタの直径を大きくすることにより、さらなる効果が、サイリスタの動作に影響を与え得る。たとえば、サイリスタ動作の間の冷却特性とともに等価な順方向阻止能力またはターンオン特性を有する、より高い公称電流のためのより大きなサイリスタは、サイリスタのサイズを比例的に拡大することによっては単純には達成することができない。

【0011】

特に、上述のものと同じサイズを有するサイリスタは、さらに上述したものよりも複雑な形状および／またはジオメトリを一般的に必要とする。しばしば、ゲート領域は、サイリスタのカソード側表面１０２の中心領域から、その表面の周辺領域へと延在する、複数の長手主ゲートビームを備える。隣接する主ゲートビームは、関連付けられた、仮想的な介在する中間線に関してある距離で配置される。そのようなゲート構造を有する例示的なサイリスタ設計は、再び、ＷＯ２０１１／１６１０９７Ａ２において記述される。

【0012】

一般的に、上述したようなサイリスタのカソード領域は、完全にゲート領域を囲み、したがって、少なくとも本質的には環状すなわちリング形状のトポロジーを有する。したがってカソード領域の境界は、内側境界と外側境界とを有し、外側境界は内側境界を囲み、内側境界はゲート領域を囲む。より数学的な用語では、カソード領域の外側境界は、カソード領域を囲む最短の単純閉曲線として考えられることができ、単純閉曲線は、それ自体において交差しない閉曲線である。一方、カソード領域の内側境界は、外側境界によって囲まれる最長の単純閉曲線と考えることができ、しかしながら、カソード領域のどの部分も囲むものではない。代わりに、カソード領域は、孔、特に正確には１つの孔を有する隣接する領域と見なすことができ、その孔は、ゲート領域を含む。カソード領域の内側境界は、外側境界によって囲まれてその孔を囲む最短の単純閉曲線によって表わされることができる。

【0013】

同様の方法により、ゲート領域の外側境界を定義することができる。カソード領域の外側境界は、しばしば少なくとも本質的に円形であるか、または、少なくとも２０、好ましくは少なくとも１００の端部を有し、好ましくはほぼ円形である多角形によって表わされることができ、カソード領域の内側境界は、ゲート領域の外側境界と似た複雑な形状を有する。特に、カソード領域の内側境界とゲート領域の外側境界とは、ジオメトリの意味において互いに同様であり得る。

【0014】

図２に示されるような、均一にドープされた、（ｎ＋）ドープされたカソードエミッタ層１０６を有する、上述のようなサイリスタ１００’は、正の電圧変化ｄＶ／ｄｔでの遷移に対して非常に敏感である。正の電圧変化ｄＶ／ｄｔは、いわゆる動的電圧トリガを引起し得るが、動的電圧トリガは、ドリフト領域を形成する（ｎ−）ベース層１１０における空乏層の形成の間に生じる充電電流によって引起される。その充電電流は、サイリスタのエミッタ層、ベース層およびドリフト層によって形成された、部分的なトランジスタによって増幅される。順方向特性が大きく妨げられなければ、この欠点は、少なくともカソード領域の一部にわたり分散する、複数のＮ個の個別のエミッタ短絡(emitter short）１２８によって緩和されることができ、一般的には、Ｎ＞５００であり、しばしばＮ＞１０００またはＮ＞２０００である。エミッタ短絡１２８の主な目的は、サイリスタの順方向阻止状態の間に生じるリーク電流を除くことを可能にすることであり、リーク電流は意図しないサイリスタのターンオンをもたらし得て、再びサイリスタのエミッタ領域、ベース領域およびドリフト領域によって形成される部分的なトランジスタにおける電流増幅により、特に高温において生じる。図３に示されるように、エミッタ短絡１２８は、カソードエミッタ層１０６の中に、小さな孔または貫通孔によって形成され、その孔を通じてｐドープされたベース層１０８がカソード側表面１０２に到達することができ、エミッタ短絡１２８はカソード電極１１４で金属化される。したがって、カソード側１０２に（ｎ＋）ドープのないよう形成されたｐドープ層は、それがカソード接合を短絡し得るので、カソードエミッタ短絡またはカソード短絡とも呼ばれる。エミッタ短絡１２８は、ｐドープされたベースと（ｎ＋）ドープされたエミッタとの間の接合にわたるオーミック短絡を形成し得るとともに、低い電流密度で、すなわち順方向阻止が必要とされるすべての段階において、電流の主要な部分を通す。したがって、望まないｄＶ／ｄｔのトリガは、最も実用的な場合において避けることができる。所定の、または所望の順方向阻止および／またはｄＶ／ｄｔ耐圧能力のために、最大距離ｄ_maxは理想的には、その最も近い隣のエミッタ短絡からｄ_maxより大きく離れたエミッタ短絡が存在しないように決定されることができる。

【0015】

しかしながら、エミッタ短絡は、また、さまざまな欠点を有する。最も顕著には、カソード領域の有効面積が減少されて、したがってオン状態抵抗が増加し、その結果としてオン状態電圧Ｖ_Tが増加することである。特に、横方向、すなわちサイリスタのカソード側表面に平行な方向におけるプラズマの広がりは、エミッタ短絡によって遅くなる。このことは、ターンオンの直後に起こる、トリガされたサイリスタの領域での電流の急速な立上りにより、局在的な、高いアノード電流をもたらす可能性がある。それは、次に温度過負荷、および最終的にはサイリスタの破壊のリスクを含む。その結果、サイリスタのｄＩ／ｄｔ能力が減少する。この欠点の効果を制限するために、理想的には、２つのエミッタ短絡を、互いにｄ_maxよりも近づけるべきではない。

【0016】

先の２つの要求から、上記のサイリスタのエミッタ短絡パターンは、できるだけ均一かつ均質であるべきであり、理想的には、カソード領域全体にわたり短絡の密度が一定であり、そのすべてのサブ領域が、特にカソード領域において、ゲート構造の近くにある。

【0017】

単純なゲート領域ジオメトリを有するサイリスタにとって、および／または、ゲート領域から離れたカソード領域の部分にとって、これは、一般的に比較的容易に達成される。図４の上面図に示されるように、エミッタ短絡１２８は、カソード領域全体にわたり規則的なパターンで配置された小さな点の形態で設けられる。そのような規則的なパターンは、たとえば、カソード領域およびそのカソード領域に接続される隣り合うものにわたり規則的に配置された点のパターンを重畳することにより、およびそのカソード領域内に配置されるこれらの点、特に好ましくはそのカソード領域の境界から所定の最小距離を有する点を選択することにより、そしてそのように選択された点におけるエミッタ短絡を配置することによって得られることができる。エミッタ短絡１２８が軸方向のトリガ動作に影響を与えるだけでなく、良好な短絡設計は、高い横方向のプラズマ広がり速度を生み出し、それ故に高い許容電流変動ｄＩ／ｄｔをもたらし得る。カソード領域において短絡密度が最小値未満である領域がないことがとても重要である、なぜなら、そのような領域は、ターンオフ後の順方向阻止電圧の再印加の間に、ウィークスポットを形成する可能性があるためである。

【0018】

特に、複雑なゲート領域ジオメトリを有するサイリスタ−したがって、一般的には上述のような、同様の複雑なカソード領域ジオメトリを有するサイリスタにとって、このことは些細なことではない。ＷＯ２０１１／１６１０９７Ａ２は、改善された設計方法論を示唆するが、その方法論は、カソード領域を複数のサブ領域に分割し、特に単数または複数の主ゲートビームと隣り合うもの、および／または単数または複数の主ゲートゲートビームからそれぞれ離れた１以上のバルク領域を覆うこと；少なくとも実質的に各々のサブ領域において均一なパターンを形成するために予測される短絡領域を決定すること；およびその結果、サブ領域が重なり合うまたは隣接する領域における短絡領域を追加および／または削除することによって短絡領域のグローバルパターンを形成すること、を含み、個々のエミッタ短絡間の最適な距離に関する上記の考慮は、その短絡が、グローバルパターンに従う位置に配置されるときに、できるだけ近づけて実施され得る。図５は、最先端の位相制御サイリスタの製造に用いられるための、ＷＯ２０１１／１６１０９７Ａ２に記述されたようなプロセスマスク３００の部分を示す図である。この図は、半導体スラブにサイリスタ構造を形成するときに、サイリスタ１００のカソード側１０２の表面において、（ｎ＋）ドープされたエミッタ領域１０６を定義するために用いられ得る拡散マスクパターンを表わす。白の領域は、（ｎ＋）ドープされたエミッタ層１０６を得るために、ドナー、特にリンでドープされ得る領域を示し、黒の領域はドナーの堆積を阻止する。特に、エミッタ短絡１２８は、マスク短絡領域３０４に形成され、パイロットゲートは、マスクにおけるパイロットゲート領域３１８に形成される。

【0019】

上述の方法論は、メインゲートビーム３１６の位置により近い、例示的なマスク領域３１０における比較的均一のエミッタ短絡パターンを設けることを可能にするのに対して、そのパターンは、隣接するメインゲートビームの間の関連する中間線３１４の位置に、より近い例示的マスク領域３１２において、および、２以上のサブ領域が隣接する例示的領域３３０において比較的均一ではないであろう。すなわち、最適なグローバルエミッタ短絡パターンが得られない。停止時間とｄＶ／ｄｔ安定性に関するエミッタ短絡の効率が、短絡パターンにおける最も弱い点により決定されることを考慮すると、最適なサイリスタ性能はしたがって得られない可能性がある。さらに、短絡領域の追加および削除において、退屈な手作業の相互作用が一般的に必要とされる。

【0020】

さらに、上述したようなアプローチは、一般的にカソード領域の境界近くの、エミッタ短絡の比較的不均一な分布をもたらす。特に、境界上の任意の所定の点と、その点に最も近いエミッタ短絡の位置との間の距離ｄ_closestは、その点が境界上のどこに位置するかに依存して大きく変化し得る。特に、距離ｄ_closestは、０とほぼ１．５ｄ_maxとの間、および／または０とほぼ１．５ｄ_avgとの間で変化し得るが、ここでｄ_avgは、カソード領域のすべてのエミッタ短絡にわたる、所定の第１のエミッタ短絡の位置と、その第１のエミッタ短絡に最も近い第２のエミッタ短絡の位置との間の平均距離である。その結果、カソード領域の内部境界および／または外部境界にわたる距離ｄ_closestの変動の係数は、一般的に０．４より大きく、０．７よりも大きい可能性もある。

【0021】

内部境界の隣接するエミッタ短絡の分布、特に、その分布の均一性は、特に垂直方向におけるプラズマ広がり、したがって、上述のようなサイリスタのｄＩ／ｄｔ能力に重大であるので、その能力は、上述のような方法によって大きく制限されるであろう。

【0022】

均一に分布するエミッタ短絡を有する他の位相制御サイリスタがＤＥ ３７ ４４ ３０８ Ａ１およびＦＲ ２ １７８ ３９０ Ａから知られている。

【0023】

ＵＳ ４，１５０，３９０ Ａは、ゲート電極に近い２つのグループに分離されてゲートからより遠ざけられたエミッタ短絡分布を有し、その結果、エミッタ短絡の分布が非常に不均一であるサイリスタを示す。

【0024】

ＵＳ ４ ７６０ ４３８ Ａは、三角形パターンに配置されたエミッタ短絡を有するサイリスタを記述する。

【発明の概要】

【課題を解決するための手段】

【0025】

発明の開示
本発明の目的は、上述の欠点を克服するサイリスタを製造するための方法およびサイリスタを提供することである。

【0026】

この目的は、独立請求項に従う方法およびサイリスタによって達成される。
本発明に従うサイリスタ、特に位相制御サイリスタは、
ａ） サイリスタ構造が形成された、半導体スラブ、特に半導体ウェハまたはダイ、
ｂ） 前記半導体スラブのカソード側表面におけるカソード領域に形成されたカソード電極、
ｃ） 前記半導体スラブの前記カソード側表面におけるゲート領域に形成されたゲート電極、
ｄ） 前記カソード領域における点Ｐ_iに配置された複数のＮ個の個々のエミッタ短絡（前記点は点位置ｘ_iを有し、ｉはｉ∈｛１；．．．；Ｎ｝である）、
ｅ） 複数の三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝である）を含むドロネー三角形分割を定義する前記点Ｐ_i、
を備え、
ｆ） 三角形Ｔ_lの第１のサブセット（ｌ∈Ｓ₁⊆｛１；．．．；Ｍ｝）において、
ｇ） 各々の三角形Ｔ_lは、値ｑ_T,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｍ｝）を有する幾何学的量によって特徴付けられ、前記幾何学的量は、平均値μを有し、
ｉ） 前記値ｑ_T,l（ｌ∈Ｓ₁）の変動係数は、０．１よりも小さく、好ましくは、０．０５よりも小さく、および／または、
ii） 前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の歪度の絶対値は５よりも小さく、好ましくは１よりも小さく、および／または、
iii） 前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の尖度は、２０よりも小さく、好ましくは１０よりも小さく、および、
ｈ） 三角形Ｔ_mの第２のサブセット（ｍ∈Ｓ₂⊂Ｓ₁）において、それぞれの幾何学的量ｑ_T,m（ｍ∈Ｓ₂）は、前記平均値から所定量よりも大きく、好ましくは３０％よりも大きく逸脱し、
（１） 前記量ｑ_T,m（ｍ∈Ｓ₂）の標準偏差と前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の平均二乗値との商は、１よりも小さく、好ましくは０．１よりも小さく、および／または、
（２） 前記第２のサブセットの三角形の数と前記第１のサブセットの三角形の数との商は、１．０×１０^-2よりも小さく、好ましくは０．５×１０^-3よりも小さい、ことを特徴とする。

【0027】

三角形Ｔ_lを特徴づける幾何学的量は、前記三角形の幾何学的特性を示す任意の量であり得るが、特に、
ａ） 三角形Ｔ_lにおける最も長い辺の長さＤ_l、
ｂ） 三角形Ｔ_lにおける最も小さい角度α_min,l、
ｃ） 三角形Ｔ_lにおける最も大きい角度、
ｄ） 三角形Ｔ_lに内接する円の半径ｒ_min,l、
ｅ） 三角形Ｔ_lの周囲に外接する円の半径ｒ_max,l、または
ｆ） 三角形Ｔ_lに対してｑ_l＝ｒ_min,l／ｒ_max,lにより与えられる品質指数ｑ_l、
であり得る。

【0028】

好ましい変形例において、上述した本発明に従うサイリスタにおいて、第１のサブセットＳ₁は、ドロネー三角形分割のすべての三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝を含み、すなわちＳ₁∈｛Ｔ₁；．．．；Ｔ_M｝である。

【0029】

別の好ましい変形例において、上述した本発明に従うサイリスタにおいて、第１のサブセットは、前記ゲート電極に外接する、直径ｄ_c（＜ｄ_wafer）を有する、好ましくは、直径ｄ_c（＜０．７５ｄ_wafer）を有する円Ｃ内に位置するドロネー三角形分割の三角形Ｔ_jのみ、好ましくはすべての三角形Ｔ_jを有する。最も好ましくは、第１のサブセットは、前記ゲート電極に外接する、最小半径ｄ_c,minを有する最小円Ｃ_min内に位置する三角形のみ、好ましくはすべての三角形を有する。

【0030】

代わりに、本発明に従うサイリスタ、特に位相制御サイリスタは、
ａ） サイリスタ構造が形成された、半導体スラブ、特に半導体ウェハまたはダイ、
ｂ） 前記半導体スラブのカソード側表面におけるカソード領域に形成されたカソード電極、
ｃ） 前記半導体スラブの前記カソード側表面におけるゲート領域に形成されたゲート電極、
ｄ） 前記カソード領域における点Ｐ_iに配置された複数のＮ個の個々のエミッタ短絡（前記点は点位置ｘ_iを有し、ｉはｉ∈｛１；．．．；Ｎ｝である）、
ｅ） 複数の三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝である）を含むドロネー三角形分割を定義する前記点Ｐ_i、
を備え、
ｆ） 点Ｐ_lの第１のサブセット（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝）において、
ｇ） 各々の点Ｐ_lは、値ｑ_P,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝）を有する幾何学的量によって特徴付けられ、前記幾何学的量は、平均値μを有し、
ｉ） 前記値ｑ_P,l（ｌ∈Ｓ₁）の変動係数は、０．１よりも小さく、好ましくは、０．０５よりも小さく、および／または、
ii） 前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の歪度は５よりも小さく、好ましくは１よりも小さく、および／または、
iii） 前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の尖度は、２０よりも小さく、好ましくは１０よりも小さく、および、
ｈ） 三角形Ｔ_mの第２のサブセット（ｍ∈Ｓ₂⊂Ｓ₁）において、それぞれの幾何学的量ｑ_P,m（ｍ∈Ｓ₂）は、前記平均値から所定量よりも多く逸脱し、
（１） 前記量ｑ_P,m（ｍ∈Ｓ₂）の標準偏差と前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝）の平均二乗値との商は、１よりも小さく、好ましくは０．１よりも小さく、および／または、
（２） 前記第２のサブセットの点の数と前記第１のサブセットの点の数との商は、１．０×１０^-2よりも小さく、好ましくは０．５×１０^-3よりも小さい。

【0031】

ドロネー三角形分割を定義する複数の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）のうちの点Ｐ_lを特徴づける幾何学的量は、前記点の幾何学的特性を示す任意の量であり得るが、特に、
ａ） 前記点Ｐ_lに接続される辺の数Ｎ_edges,l、
ｂ） 前記点Ｐ_lを共有する三角形の数Ｎ_triangles,l、
ｃ） 前記点Ｐ_lに接続される最も短い辺の長さｌ_min,l、
ｄ） 前記点Ｐ_lに接続される最も長い辺の長さｌ_max,l、または、
ｅ） 前記点Ｐ_lに関連付けられるボロノイセルの体積Ｖ_l、
のいずれかであり得る。

【0032】

好ましい変形例において、上述した本発明に従うサイリスタにおいて、第１のサブセットＳ₁は、ドロネー三角形分割のすべての三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝を含み、すなわちＳ₁∈｛Ｔ₁；．．．；Ｔ_M｝である。

【0033】

別の好ましい変形例において、上述した本発明に従うサイリスタにおいて、第１のサブセットは、前記ゲート電極に外接する、直径ｄ_c（＜ｄ_wafer）を有する、好ましくは、直径ｄ_c（＜０．７５ｄ_wafer）を有する円Ｃ内に位置するドロネー三角形分割の点Ｐ_lのみ、好ましくはすべての点Ｐ_lを有する。最も好ましくは、第１のサブセットは、前記ゲート電極に外接する、最小半径ｄ_c,minを有する最小円Ｃ_min内に位置する点のみ、好ましくはすべての点を有する。

【0034】

好ましくは、上述の例において、Ｎはカソード領域に配置された個別のエミッタ短絡の正確な数（exact number）であり、および／または、Ｍはドロネー三角形分割における三角形の正確な数である。

【0035】

本発明に従う、サイリスタ、特に位相制御サイリスタを製造するための方法は、
ａ） 半導体スラブ、特に半導体ウェハまたはダイにサイリスタ構造を形成するステップ、
ｂ） 前記半導体スラブのカソード側表面にカソード領域を定義するステップ、
ｃ） 前記カソード領域のサブ領域として短絡領域を定義するステップ、
ｄ） メッシングアルゴリズムにより、前記短絡領域内に表面メッシュを定義するステップであって、前記表面メッシュは、複数の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）を含む、表面メッシュを定義するステップと、
ｅ） 各々の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）の位置において個別のエミッタ短絡を形成するステップ、および
ｆ） 前記カソード領域にカソード電極を形成するステップ、
とを備え、
ｇ） 前記メッシングアルゴリズムは、
ｉ） ドロネー技術アルゴリズム、特に六角形ドロネー三角形分割アルゴリズム、であるか、または、
ii） 前進フロント法、
iii） サークルパッキング法またはバブルパッキング法、
iv） ペイビングアルゴリズム、または
ｈ） 四分木法、特に四分木／八分木技術
のいずれかに基づく。

【0036】

代わりに、 本発明に従う、サイリスタ、特に位相制御サイリスタを製造するための方法は、
ａ） 半導体スラブ、特に半導体ウェハまたはダイにサイリスタ構造を形成するステップ、
ｂ） 前記半導体スラブのカソード側表面にカソード領域を定義するステップ、
ｃ） 前記カソード領域のサブ領域として短絡領域を定義するステップ、
ｄ） メッシングアルゴリズムにより、前記短絡領域内に表面メッシュを定義するステップであって、前記表面メッシュは、複数のセルＣ_jを含み、各々のセルは複数の辺ｅ_jk（ｊ∈｛１；．．．；Ｍ｝およびｋ∈｛１；２；３；．．．｝）により区切られる、表面メッシュを定義するステップ、
ｅ） 各セル内の１つの位置、または、各辺の１つの位置に個々のエミッタ短絡を形成するステップ、および
ｆ） 前記カソード領域にカソード電極を形成するステップ、
とを備え、
ｇ） 前記メッシングアルゴリズムは、
ｉ） ドロネー技術アルゴリズム、特に六角形ドロネー三角形分割アルゴリズム、であるか、または、
ii） 前進フロント法、
iii） サークルパッキング法またはバブルパッキング法、
iv） ペイビングアルゴリズム、または
ｈ） 四分木法、特に四分木／八分木技術
のいずれかに基づく。

【0037】

上述した本発明に従う方法の好ましい変形例において、個別のエミッタ短絡は、各々ののセルＣ_jの中心、特に、前記セルＣ_jに内接または外接する円の中心、または前記セルＣ_jの重心、または前記辺ｅ_jkの中心に配置され、ｊ∈｛１；．．．；Ｍ｝であり、ｋ∈｛１；２；３；．．．｝である。

【0038】

本発明に従う方法は、エミッタ短絡パターンの改善されたグローバルな均一性および均質性を有するサイリスタを、効率的、かつ自動化された方法で、特に、エミッタ短絡パターンの定義において人間の相互作用なしに、製造することを可能にする。加えて、カソード領域の境界近くのエミッタ短絡の有意に改善された均一分布が達成され得る。特に、均一な分布は、内部境界の近くにおいて、特に前進フロント法に基づくメッシングアルゴリズムが用いられるときに得られうる。したがって０．２よりも小さく、好ましくは０．１よりも小さい、前記境界における任意の所与の点と、前記内部境界にわたる前記点に最も近いエミッタ短絡の位置および／または前記カソード領域の前記外部境界との間の距離ｄ_closestの変動係数が達成され得る。

【0039】

その結果、動作特性、特に順方向阻止性能、トリガ速度、静止時間およびｄＶ／ｄｔのような過渡特性が大幅に改善され得る。

【0040】

発明の主題のさらなる好ましい主題が、従属請求項に開示され、および／または、以後に列挙された図面とともに以下に説明される実施形態から明らかであるとともに、実施形態を参照して明らかにされるであろう。

【0041】

技術的に可能である限り、上述のおよび以下に説明する本発明の実施形態の組み合わせもまた、明示的な記述が無いとしても、方法およびシステムの実施形態であり得る。

【0042】

図面の簡単な説明
本発明の主題は、添付の図面を参照して、以下に続く文章により詳細に説明されるであろう。

【図面の簡単な説明】

【0043】

【図1】最先端の位相制御サイリスタのドーピング領域とコンタクトの配置の断面図である。

【図2】増幅ゲート構造を有する最先端の位相制御サイリスタの断面図である。

【図3】エミッタ短絡を有する最先端の位相制御サイリスタの部分の断面図である。

【図4】図３の位相制御サイリスタのエミッタ短絡パターンの上面図である。

【図5】最先端の、説明されるようなプロセスマスクの部分図である。

【図6】本発明に従うサイリスタを製造するための方法の例示的な変形の概念図である。

【図7】メッシュ生成の間にゲート領域の形状を拡張するためのベクトル操作を示す図である。

【図8】本発明に従う方法を有する使用のための表面メッシュを得るための変形例を示す図である。

【図9】例示的な多角形のための回転関数(turn function）を示す図である。

【図10】先行技術に従って得られる位置におけるエミッタ短絡１２８を有する位相制御サイリスタ１００の上面図である。

【図11a】図１０からのサイリスタのための回転関数を示す図である。

【図11b】本発明に従うサイリスタのための回転関数を示す図である。

【図12】本発明に従うサイリスタのカソード側表面の部分上面図である。

【図13】本発明に従う方法の変形において得られるような表面メッシュの部分を示す図である。

【発明を実施するための形態】

【0044】

図で用いられる参照符号とその意味は、符号のリストにおいて要約される。一般的に、同様の部分または同様の機能を有する部分には、同じ参照符号が与えられる。説明される実施形態は、例としての意味を有し、本発明を限定すべきものではない。

【0045】

発明を実施するための態様
図６は、本発明に従うサイリスタを製造するための方法の例示的な変形例を概念的に示す。第１の方法ステップ９１において、カソード領域は、たとえば図１および図２に見られるようなサイリスタ構造が形成された、半導体スラブの第１の主側のカソード側表面に定義される。続く方法ステップ９２において、短絡領域が選択され、短絡領域はカソード領域のサブ領域であり得るか、またはカソード領域と同一であり得る。さらに続く方法ステップ９３において、表面メッシュは、メッシングアルゴリズムによる短絡領域内に決定され、前記表面メッシュは、ｉ∈｛１；．．．；Ｎ｝である複数の点Ｐ_iと、複数のセルＣ_j、好ましくは、ｊ∈｛１；．．．；Ｍ｝である三角形Ｔ_j、すなわち、全部でＮ個の点とＭ個のセルとを有する。一般的に、Ｍ≒Ｎ（ＭはＮにほぼ等しい）であり、Ｎ＞５００、好ましくはＮ＞１０００である。たとえば、参照によりその全体が本明細書に含められる、“NETGEN - An advancing front 2D/3D-mesh generator based on abstract rules”, Computing and Visual Science 1, 41-53 (1997), Springer-Verlag 1997に記載されたような前進フロント法(advancing front method）;ドロネー（Delaunay）技術またはアドバンスドドロネー（advanced Delaunay）技術；または四分木／八分木技術が、メッシュアルゴリズムとして用いられる。さらに続く方法ステップ９４において、個々のエミッタ短絡が半導体スラブの第１の主側において、各々の点Ｐ_iの位置（ｉ∈｛１；．．．；Ｎ｝）に形成される。さらなる続く方法ステップ９４において、最終的に、カソード電極がカソード領域上に設けられる。

【0046】

好ましくは、表面メッシュを決定するために前進フロント法を用いるときに、メッシングは、短絡領域の限界または境界から開始され、境界は、曲線、好ましくはベジェ曲線またはＮＵＲＢＳによって記述され、好ましくは短絡間の所望の距離ｄ_maxに従って個別化される。次に、好ましくは三角形、最も好ましいのは正三角形のメッシュセルの第１の層が作製される。続いて、メッシュセルの追加の層が形成され、したがってメッシュ要素の前進フロントが形成される。前進フロントが衝突して、短絡領域全体がメッシュ要素で満たされたときに、メッシングが停止する。好ましくは、三角形は、いわゆるスムージング技術、特にラプラシアンスムージング（Laplacian smoothing)、ポアソンスムージング（Poisson smoothing）、メッシュジグリング（mesh jiggling）、および／または不等辺四辺形スムージング（trapezium smoothing）によって再配置されて、メッシュの幾何学的特性を改善し、特に均一性と均質性を高める。好ましくは、スムージング技術は、エッジスワッピング（edge swapping）、エッジスプリッティング（edge splitting）、エッジ衝突（edge collapsing）、およびまたはノードスムージング（node smoothing）を用いる。

【0047】

好ましくは、表面メッシュを決定するためにドロネー技術アルゴリズムを用いるときには、たとえばChew, L. Paulによる論文"Constrained delaunay triangulations" （Algorithmica 4, no. 1-4 (1989), pp. 97-108.）に記述されているような、いわゆる「分割統治（divide and conquer）」技術に基いて、繰返し技術が用いられる。代わりに、たとえばLeonidas GuibasおよびJorge Stolfiによる論文“Primitives for the manipulation of general subdivisions and the computation of Voronoi”（ACM Trans. Graph. 4, 2 (April 1985), pp. 74-123.）に記述されるように、第１のステップにおいて、ボロノイ三角形分割（Voronoi triangulation）が構築され得るとともに、続いてドロネー三角形分割（Delaunay triangulation）が、２つの三角形分割から決定される。

【0048】

四分木／八分木技術は、領域を異なるサイズの長方形のセルに分割し、続いてその長方形のセルを三角形に分割することに基づいているが、表面メッシュを得るのにも有利に用いられ得る。

【0049】

ドロネー／ボロノイ技術と、四分木／八分木技術との両方にとって、上述したようなスムージング技術は、得られた三角形をさらに整えるのに用いられ得る。

【0050】

代わりに、以下の方法の１つに基づいて、表面メッシュをまた有利に決定することができる。

【0051】

・Kim, Jeong-Hunらによって記述された"Adaptive mesh generation by bubble packing method."（Structural Engineer-ing and Mechanics 15.1 (2003): 135-150、特に図６を参照）に記述されたような、いわゆるバブルパッキング法。

【0052】

・たとえばSamet, Hanan. "The quadtree and related hierarchical data structures."（ACM Computing Surveys (CSUR) 16.2 (1984): 187-260）に記述されるような、四角形が生成されて次に三角形に分割される四分木法。

【0053】

・たとえばRandy R. Lober, Timothy J. Tautges, Courtenay T. Vaughan , Sandia Reportの“Parallel Paving: An Algorithm for Generating Distributed, Adaptive, All-quadrilateral Meshes on Parallel Computers”（SAND97-0545・UC-705 非限定配布、１９９７年３月印刷、特に図７を参照）に記述されるような、いわゆるペイビングアルゴリズム。

【0054】

・たとえば、Bern, Marshall, and David Eppsteinの"Quadrilateral meshing by circle packing"（International Journal of Computa-tional Geometry & Applications 10.04 (2000): 347-360）に記述されるようなサークルパッキング。

【0055】

・たとえば、 Suszner, Gerd およびGreiner, Guentherの“Hexagonal Delaunay Triangulation”（Proceedings of the 18th International Meshing Roundtable, 2009, pp. 519-538）に記述されるような、六角形ドロネー三角形分割（Hexagonal Delaunay Triangulation）。

【0056】

すべての上記引用文献は、その全体が参照によって本明細書に含められる。
好ましくは、非構造化メッシュを生成するためのメッシングアルゴリズムが適用される。非構造化メッシュは不規則な接続によって特徴付けられる一方、構造化メッシュは、二次元または三次元のアレイ（たとえばチェッカボードまたは蜂の巣のような）として表わすことが可能な、規則的な接続性によって特徴付けられる。ハイブリッドメッシュを生成するメッシングアルゴリズムが有利に用いられ得る。ハイブリッドメッシュは、たとえばD.S.H. LoによるFinite Element Mesh Generation（Taylor & Francis, ISBN 9780415690485）に詳述されるような、構造化部分と非構造化部分とを含むメッシュである。

【0057】

本発明に従うサイリスタを製造するための方法の好ましい変形例において、ステップ９４に先立ってプロセスマスクが形成される。プロセスマスクはステップ９４において使用されて、カソード側表面に接する半導体スラブの領域に選択的にドーピングを行ない、それにより、個別のエミッタ短絡が、点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）に対応する位置に形成される。

【0058】

本発明に従うサイリスタを製造するための方法の他の例示的な変形例において、以下に説明されるように、前進フロント法に基づくドロネー技術アルゴリズムにより、メッシュが得られる。

【0059】

図７ａに示されるように、第１のステップにおいて、ゲート領域の形状がベクトルの閉集合により表現され、各々のベクトルは、その角度および長さによって定義される。したがって、ジオメトリを表わす閉多角形が得られる。続くステップにおいて、前記ジオメトリが、各々の頂点すなわち多角形の各コーナにおいて重み付けされた法線(weighted normal）を計算することによって拡張される。得られた新しい形状が、これにより以前の形状を厳密に含むこと、および鋭角が人工的に導入されていないことを確認するために、検証がなされる。これは、図７ｂに示される。好ましくは、このステップは、複数回繰返される。

【0060】

これらのステップの結果は、図５からの主ゲートジオメトリのために、図８ａおよび図８ｂに示される。ゲート領域の一般的なジオメトリが与えられることにより、以前のステップは、プラズマ広がりの方向を大まかに予想することを可能にする。ゲート領域の形状を重み付け法線の方向に拡張する第１の距離ｄ＝ｄ_adv,1は、好ましくは、ｄｖ／ｄｔ能力を最大化するために、リソグラフィの解像度限界に従って設定され、特に、リソグラフィの解像度限界に等しく設定される。続く距離ｄ_advは、形状を拡張するためのものであるが、所望の短絡距離ｄ_maxに従って設定される。上記のステップに従って得られた第１の拡張形状９０１において、短絡の位置は、図８ｃに示されるように、少なくとも所望の短絡距離ｄ_maxを等しくさせる距離で与えられ、したがってゲート領域に近接する短絡位置の第１の列を表わす。

【0061】

図８ｄ−ｆに示されるように、上述のステップから、続いて得られた拡張形状９０２を用いたドロネー三角形分割を構築することによって、続く列が得られる。結果として得られる短絡位置のパターンの均一性は、ドロネー三角形分割のパラメータによって制御可能である。好ましくは、すべての角度は、６０°に近く、すなわち規定の許容度内にあるべきである。同様に、最大の辺の長さは所望の短絡距離ｄ_maxに近いべき、すなわち、再び規定された第２の許容度内にあるべきである。

【0062】

上述のような変形例は、サイリスタを通して短絡位置の非常に均一な間隔をもたらし、その短絡は、また、プラズマ伝播速度における短絡の影響を減少させるために、プラズマ広がりの方向に配置される。任意付加的なステップとして、短絡位置は、好ましくは、ドロネー三角形分割のための典型的なアルゴリズムを用いて最適化することができる。たとえば、ラプラシアンスムージング、エントロピー最適化ポイント位置、ドロネー辺フリッピング（Delaunay edge flipping）のような技術を通じて、短絡位置のさらに高い均一性を得ることができる。

【0063】

好ましくは、もしゲート領域のジオメトリにおいて何らかの対称性が存在するならば、これらの対称性は、また、上述のような変形例のいずれかに従う方法を、構造の一部分、好ましくは構造のさらなる対称性を有さない部分に適用して、それにより部分メッシュを得て、部分メッシュの対称マッピングによって完全なメッシュを得ることにより、メッシュを得るときに考慮される。

【0064】

短絡位置の均一性および均質性を示すメッシュ品質は、さまざまな量に基づいて測定され得る。

【0065】

上述のような変形例のいずれかに従って得られる表面メッシュは、複数の幾何学的対象、特に、ドロネー三角形分割を定義する複数の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）を含み、ドロネー三角形分割は、たとえば、https://en.wikipedia.org/w/index.php?title=Delaunay_triangulation&oldid=662807396およびhttps://en.wikipedia.org/w/index.php?title=Delaunay_triangulation&oldid=614036873に記述され、それらは参照によってその全体が本明細書に含まれる。

【0066】

特に、上述のような変形例のいずれかに従って得られる表面メッシュは、複数の幾何学的対象、特に、カソード領域上において制限されたドロネー三角形分割（restricted Delaunay triangulation）を定義する複数の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）を含む。制限されたドロネー三角形分割は、Jean-Philippe Pons, Jean-Daniel Boissonnatによる論文"Delaunay Deformable Models: Topology-Adaptive Meshes Based on the Restricted Delaunay Triangulation"（CVPR, 2007, 2013 IEEE Conference on Computer Vision and Pattern Recognition, pp. 1-8, doi:10.1109/CVPR.2007.383019, Print ISBN: 1-4244-1179-3）に記述される。

【0067】

前記ドロネー三角形分割は、次に、複数の三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝）を含み、三角形の各々は、３つの辺ｅ_jk（ｋ∈｛１；２；３｝）を有する。幾何学的対象の各々において、１以上の幾何学的量が定義され得る。特に、各々の三角形Ｔ_jは、面積Ａ_jを有する。ｊ∈｛１；．．．；Ｍ｝において、三角形Ｔ_jに内接する円の半径ｒ_ic,jは、

【0068】

【数1】

【0069】

に従って決定されることができ、ここで外接円の半径ｒ_cc,jは、

【0070】

【数2】

【0071】

で与えられる。さらに、各々の三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝）において、直径Ｄ_jは、Ｄ_j＝ｍａｘ｜_k｛ｌ_jk｝に従い、長さｌ_jk（ｋ∈｛１；２；３｝）を有する、前記三角形Ｔ_jにおける最長の辺ｅ_jk（ｋ∈｛１；２；３｝）の長さによって定義される。各々の辺ｅ_jkは、長さｌ_jkと、辺ｅ_jkと反対側にある角度α_jk（ｋ∈｛１；２；３｝）とを有し、各々の辺と反対側にあり、ヘロンの公式を用いて計算することができる。

【0072】

メッシュ品質を測定するに用いられ得る、いくつかの基準（metrics）を定義し得る。好ましくは、これらの基準は、各々の三角形、各々の点または各々の辺のいずれかの１つの幾何学的量に基づいて計算される。特に、標準偏差、歪度、尖度のような統計的手段が、その基準を決定するのに用いられることができる。

【0073】

Ｎ個の値ｘ_iのセット（ｉ∈｛１；．．．；Ｎ｝）の場合、平均とも呼ばれる平均値μは、次のように定義される。

【0074】

【数3】

【0075】

標準偏差σは、次のように定義される。

【0076】

【数4】

【0077】

大まかな導きとして、許容可能なメッシュの場合、変動係数σ／μは、上述したような幾何学的量の少なくとも１つに対して、好ましくはすべてに対して、０．１未満であるべきであり、好ましくは０．０５未満であるべきである。

【0078】

歪み度γ₁は、次のように定義される。

【0079】

【数5】

【0080】

大まかな導きとして、許容可能なメッシュの場合、歪度は、上述したような幾何学的量の少なくとも１つに対して、好ましくはすべてに対して、５未満、好ましくは１．５未満、最も好ましくは、できるだけ０に近いべきである。

【0081】

尖度β₂は、以下のように定義される。

【0082】

【数6】

【0083】

大まかな導きとして、許容可能なメッシュの場合、尖度は、上述したような幾何学的量の少なくとも１つに対して、好ましくはすべてに対して、２０．０未満、理想的には１０．０未満であるべきである。

【0084】

いわゆるアウトライナー、特に多数のエクストリームアウトライナーを、統計的手段の根拠として用いることができる。アウトライナーは、多くの異なる方法により定義され得る。１つの好ましい方法は、アウトライナーを、平均値μから、所定の量、たとえばその平均値自体から３０％以上逸脱した値として定義することである。

【0085】

アウトライナーの組に基づく例示的な基準は、次のとおりである。
・アウトライナーの値の標準偏差／平均値に貢献するすべての値の二乗平均。できるだけ０に近づくべきである。１未満はよい値である。

【0086】

・アウトライナーの数と、値の全数との比として定義される、アウトライナーの量。大まかな導きとして、許容可能なメッシュの場合、アウトライナーの量は上述のような幾何学的量の少なくとも１つ、好ましくはすべてに対して、１０^-2未満、好ましくは５．０・１０^-3未満であるべきである。

【0087】

以下の例示的な基準は、メッシュ品質を特徴付けるのに特に効果的であることが証明された。

【0088】

１． すべての三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝）の直径Ｄ_jのエクストリームアウトライナーの、標準偏差、歪度および尖度、および量。

【0089】

２． メッシュ中のすべての辺の長さｌ_jk（すなわちｊｋ∈｛１；．．．；Ｍ｝×｛１；２；３｝）のエクストリームアウトライナーの、標準偏差、歪度および尖度、および量。

【0090】

３． メッシュ中のすべての三角形の角度α_jk（すなわちｊｋ∈｛１；．．．；Ｍ｝×｛１；２；３｝）のエクストリームアウトライナーの平均値、標準偏差、歪度、尖度、および量。好ましくは、平均値は少なくとも６０°に等しい。

【0091】

４． Γ：＝２^＊ｒ_ic,j／ｒ_cc,jのエクストリームアウトライナーの標準偏差、歪度、尖度、および量。好ましくは、値は、すべての三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝）に対して少なくともほぼ１．０に等しい。大まかな導きとして、許容可能なメッシュの場合、Γは、すべての三角形Ｔ_jのせいぜい１０％に対して０．８未満であり、好ましくはすべての三角形Ｔ_jのせいぜい５％に対して０．８５未満であるべきである。

【0092】

５． 下記のエクストリームアウトライナーの標準偏差、歪度、尖度、および量。

【0093】

【数7】

【0094】

大まかな導きとして、許容可能なメッシュの場合、Γは、すべての三角形Ｔ_jのせいぜい１０％に対して０．８未満であり、好ましくはすべての三角形Ｔ_jのせいぜい５％に対して０．８５未満であるべきである。

【0095】

６． ρ＝ｍｉｎ｜_k｛ｌ_jk｝／ｍａｘ｜_k｛ｌ_jk｝のエクストリームアウトライナーの標準偏差、歪度、尖度、および量。大まかな導きとして、許容可能なメッシュの場合、Γは、すべての三角形Ｔ_jのせいぜい１０％に対して０．８未満であり、好ましくはすべての三角形Ｔ_jのせいぜい５％に対して０．８５未満であるべきである。

【0096】

７． 点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）に接続されるすべての辺の最大長と、前記点に接続されるすべての辺の長さの平均値との比のエクストリームアウトライナーの標準偏差、歪度、尖度、および量。最適値は１．０である。

【0097】

８． 点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）に接続される数Ｎ_edges,iのエクストリームアウトライナーの標準偏差、歪度、尖度、および量。最適値はＮ_edges,i＝６である。

【0098】

９． 点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）に関連するすべての角度の平均値のエクストリームアウトライナーの標準偏差、歪度、尖度、および量。平均値は、少なくともほぼ６０°に等しい。

【0099】

１０． 点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）に関連するボロノイセルの体積のエクストリームアウトライナーの標準偏差、歪度、尖度、および量。

【0100】

１１． 点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）を供給する三角形の数Ｎ_edges,iのエクストリームアウトライナーの標準偏差、歪度、尖度、および量。最適値はＮ_edges,i＝６である。

【0101】

いわゆる回転関数（turn function）差分が、カソード領域の境界近くのエミッタ短絡の分布の均一性を評価するのに用いられ得る。回転関数差分を決定するために、エミッタ短絡分布の外側包絡線が最小の輪郭、すなわちカソード領域におけるすべてのエミッタ短絡位置を包含する最短の多角形、単純閉曲線として定義される。同様に、外側包絡線が、最大の輪郭、すなわちゲート領域を包含する単純閉曲線であるが、カソード領域におけるいずれのエミッタ短絡位置も包含しない最長の多角形、単純閉曲線として定義される。

【0102】

たとえば、その全体が参照により本明細書に含められる、Arkin, Esther M.らによる論文"An efficiently computable metric for comparing polygonal shapes"（IEEE Transactions on Pattern Analysis & Machine Intelligence 3 (1991): 209-216）および、Latecki, Longin JanおよびRolf Lakamperによる論文"Shape similarity measure based on correspondence of visual parts"（Pattern Analysis and Machine Intelligence, IEEE Transactions on 22.10 (2000): 1185-1190）に記述されるように、いわゆる、回転関数Θ（ｓ）は、多角形の場合に定義可能であり、Θ（ｓ）は、多角形の２つの点の間の角度であり、ｓは、多角形の周辺に沿った全部の距離である。この定義に基づき、回転関数を評価することが可能であり、特に、エミッタ短絡分布のそれぞれに、カソード領域境界のための回転関数Θ_{cathode, inner}（ｓ）およびΘ_{cathode, outer}（ｓ）、外部ゲート領域境界のための回転関数Θ_gate（ｓ）、および内部包絡線および外部包絡線のための回転関数Θ_{env, inner}（ｓ）およびΘ_{env, outer}（ｓ）を評価することができる。例示的な多角形４００のための回転関数Θ（ｓ）が、図９に図示される。

【0103】

さまざまな回転関数差分は、次に、上記のように導入されたさまざまな幾何学的対象の形状がどれほど同様または異なっているかを示すものとして用いられることができる。特に、カソード領域の外部境界と、エミッタ短絡分布の外部包絡線との間の回転関数差分ＴＦＤ１は次のように与えられる。

【0104】

【数8】

【0105】

ＴＦＤ１は、カソード領域の外部境界と、エミッタ短絡分布の外部包絡線とがどれほど同じであるかを示し、一方、エミッタ短絡分布の内部包絡線と、ゲート領域の外部境界との間の回転関数差分ＴＦＤ２は、以下のように与えられる。

【0106】

【数9】

【0107】

ＴＤＦ２は、エミッタ短絡分布の内部包絡線と、ゲート領域の外部境界とがどれほど同じであるかを示すものである。回転関数差分は、典型的には、０と１との間の値を有する。

【0108】

本明細書に記述されたような発明の方法に従って製造されたサイリスタの場合、０．１５よりも小さい値、特に、０．１よりも小さい値（好ましくは、１０^-4よりも大きい）は、回転関数差分によって達成可能であり、特に上述のように定義されたＴＦＤ１および／またはＴＦＤ２により達成可能である。

【0109】

図１０は、従来技術に従って得られた位置にエミッタ短絡１２８を有する位相制御サイリスタ１００のカソード側表面の上面図である。ゲート領域境界４０１、カソード領域４１１の内部境界、カソード領域４１２の外部境界、エミッタ短絡分布の内部包絡線４２１および外部包絡線４２２が例示的に示される。

【0110】

図１１ａは、図１０からの位相制御サイリスタ１００のための回転関数Θ_{cathode, outer}（ｓ）およびΘ_{env, outer}（ｓ）を示す。この例では、回転関数差分ＴＦＤ１＝０．２４８が見出された。図１１ｂは、図１０のものと同様であるが本発明に従って得られた位置におけるエミッタ短絡１２８を有する位相制御サイリスタの回転関数Θ_{cathode, outer}（ｓ）およびΘ_{env, outer}（ｓ）を示す。この例では、回転関数差分ＴＦＤ１＝０．０９１である。

【0111】

図１２は、本発明に従うサイリスタのカソード側表面の部分上面図を示し、サイリスタは、上述のような方法変形例の１つに従って製造可能である。複数の追加の短絡１２１は、主に、非トリガ電流を制御するために、さらなる（ｎ＋）ドープされたエミッタ層１２２に存在し得る。これらは、エミッタ短絡とは見なされず、エミッタ短絡１２８が位置するカソード領域における点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）によって定義されるドロネー三角形分割の部分を形成しない。

【0112】

図１３は、図９に示されるようなサイリスタを製造するのに使用されるための表面メッシュ９１０の部分を示す。

【0113】

エミッタ短絡１２８の例示的な直径、すなわちカソード側表面１０２における最大の拡張は、３０μｍから５００μｍまでであり、好ましくは、５０μｍから４００μｍの間であり、最も好ましくは、１００μｍから３００μｍの間であり得る。エミッタ短絡１２８の全表面面積は、カソード領域の表面の面積の２．５％から２０％である。これは、１ｃｍ²当たり１２個のエミッタ短絡１２８と、１ｃｍ²当たり３００００個の点との間が、カソード側表面１０２に設けられることを意味する。例示的には、エミッタ短絡１２８が小さいならば、より多くのエミッタ短絡１２８が、そのエミッタ短絡１２８が大きな直径を有するよりも多く存在するであろう。

【0114】

好ましくは、上述のおよび以下の実施形態において、導電型は、相互に交換可能である。すなわち、上述のすべての（ｎ−），ｎ−，または（ｎ＋）層および領域は、（ｐ−），ｐ−，または（ｐ＋）層および領域とそれぞれ交換可能であり、逆もまた真である。

【0115】

他に記述がなければ、本願で参照されるすべてのドーピング濃度Ｎは、正味のドーピング濃度であり、Ｎは、領域または層に対してＮ：＝Ｎ_D−Ｎ_Aとして定義され、特にｎドープされた領域または層の場合、ドナーＮ_Dの全密度は、アクセプタＮ_Aの全密度よりも大きい、すなわちＮ_D＞Ｎ_Aである。また、特にｐドープされた領域または層において、ドナーＮ_Dの全密度がアクセプタＮ_Aの全密度よりも小さい領域または層の場合に、Ｎ：＝Ｎ_A−Ｎ_Dである。好ましくは、上述した実施形態において、導電型を示すｐ，ｎの後の添字「−」および［＋」は、相対的な正味のドーピング濃度を表現するために用いられる。特に、各々の（ｎ＋）ドープされた領域または層の正味のドーピング濃度Ｎ（ｎ＋）は、各々の（ｎ）ドープされた領域または層の正味のドーピング濃度Ｎ（ｎ）よりも大きく、それは、各々の（ｎ−）ドープされた領域または層の正味のドーピング濃度Ｎ（ｎ−）よりも大きい。同様に、各々の（ｐ＋）ドープされた領域または層の正味のドーピング濃度Ｎ（ｐ＋）は、各々の（ｐ）ドープされた領域または層の正味のドーピング濃度Ｎ（ｐ）より大きく、それは、各々の（ｐ−）ドープされた領域または層の正味のドーピング濃度Ｎ（ｐ−）よりも大きい。好ましくは、Ｎ（ｎ＋）≧Ｎ（ｐ），Ｎ（ｎ）≧Ｎ（ｐ−），Ｎ（ｐ＋）≧Ｎ（ｎ）および／またはＮ（ｐ）≧Ｎ（ｎ−）である。最も好ましくは、Ｎ（ｎ＋）＞Ｎ（ｐ），Ｎ（ｎ）＞Ｎ（ｐ−），Ｎ（ｐ＋）＞Ｎ（ｎ）および／またはＮ（ｐ）＞Ｎ（ｎ−）もまた成立する。一方、同一の添字が異なる層または領域に関して用いられる場合、このことは、前記異なる層または領域のドーピング濃度が同一であるということを暗示することを解釈されるものではない。

【0116】

好ましくは、上述および以下の実施形態において、領域または層のドーピング濃度または正味のドーピング濃度が参照されるが、これは、好ましくは、前記領域または層の中の最大の正味のドーピング濃度と理解されるべきである。特に、ドーパント拡散プロセスステップを含んで形成されたドーピングされた領域または層の場合、局在的な正味のドーピング濃度は、その領域または層の中の領域から１以上の空間的方向に減衰し、その領域において、局部的ドーピング濃度は、最大の正味のドーピング濃度に等しい。

【0117】

他に述べられていなければ、本願全体を通じて、ａ≒ｂは、｜ａ−ｂ｜／（｜ａ｜＋｜ｂ｜）＜１０^-1、好ましくは｜ａ−ｂ｜／（｜ａ｜＋｜ｂ｜）＜１０^-2を暗示し、ａおよびｂは、本願において任意の場所で記述および／または定義される、またはそうでなければ当業者にとってよく知られた任意の変数である。さらに、ａが少なくともｂにほぼ等しい、またはｂに少なくともほぼ同一であるという記述は、ａ≒ｂ，好ましくはａ＝ｂを暗に示す。さらに、他に記述がなければ、本願明細書を通じて、ａ＞＞ｂは、ａ＞１０ｂ、好ましくはａ＞１００ｂを暗に示し、ａ＜＜ｂは、１０ａ＜ｂ、好ましくは１００ａ＜ｂを示す。

【0118】

なお、「備える」との用語は、他の特徴、特に要素またはステップを排除するものではなく、不定冠詞「ａ」または「an」は、複数を排除するものではないことに注意すべきである。また、異なる実施形態に関連付けて記述された要素は組合せることができる。なお、請求項における参照符号は、特許請求の範囲を制限するものと解釈されるべきではない。

【0119】

当業者は、本願発明がその精神および本質的な特徴から逸脱することなく他の具体的な形態において実施可能であることを理解するであろう。ここに開示された実施形態は、したがって、すべての点において例示的なものであり制限されるものではないと見なされる。本発明の範囲は、上述の明細書よりも添付の特許請求の範囲によって示され、その意味と範囲および均等物内で生じるすべての変更は、その中に包含されるということを意図している。

【0120】

本発明の好ましい実施形態、特に上述のような好ましい実施形態は、以下に挙げられた要素において詳細に実現され、より有利には、上述のような１以上の特徴の組合せによって実現可能である。

【0121】

１） サイリスタ、特に位相制御サイリスタであって、
ａ） サイリスタ（１００，１００’）構造が形成された、半導体スラブ、特に半導体ウェハまたはダイ、
ｂ） 前記半導体スラブのカソード側（１０２）表面におけるカソード領域に形成されたカソード電極（１１４）、
ｃ） 前記半導体スラブの前記カソード側表面におけるゲート領域に形成されたゲート電極（１１８）、
ｄ） 前記カソード領域における点Ｐ_iに配置された複数のＮ個の個々のエミッタ短絡（１２８）（前記点は点位置ｘ_iを有し、ｉはｉ∈｛１；．．．；Ｎ｝である）、
ｅ） 複数の三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝である）を含むドロネー三角形分割を定義する前記点Ｐ_i、
を備え、
ｆ） 三角形Ｔ_lの第１のサブセット（ｌ∈Ｓ₁⊆｛１；．．．；Ｍ｝）において、
ｇ） 各々の三角形Ｔ_lは、値ｑ_T,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｍ｝）を有する幾何学的量によって特徴付けられ、前記幾何学的量は、平均値μを有し、
ｉ） 前記値ｑ_T,l（ｌ∈Ｓ₁）の変動係数は、０．１よりも小さく、好ましくは、０．０５よりも小さく、および／または、
ii） 前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の歪度は５よりも小さく、好ましくは１よりも小さく、および／または、
iii） 前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の尖度は、２０よりも小さく、好ましくは１０よりも小さく、および／または、
iv） 三角形Ｔ_mの第２のサブセット（ｍ∈Ｓ₂⊂Ｓ₁）において、それぞれの幾何学的量ｑ_T,m（ｍ∈Ｓ₂）は、前記平均値から所定量よりも大きく、好ましくは３０％よりも大きく逸脱し、
（１） 前記量ｑ_T,m（ｍ∈Ｓ₂）の標準偏差と前記幾何学的量ｑ_T,l（ｌ∈Ｓ₁）の平均二乗値との商は、１よりも小さく、好ましくは０．１よりも小さく、および／または、
（２） 前記第２のサブセットの三角形の数と前記第１のサブセットの三角形の数との商は、１．０×１０^-2よりも小さく、好ましくは０．５×１０^-3よりも小さい、ことを特徴とする、サイリスタ。

【0122】

２） 前記第１のサブセットにおけるすべての三角形に対して、前記幾何学的量ｑ_T,lは、
ａ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）における最も長い辺の長さＤ_l、
ｂ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）における最も小さい角度α_min,l、
ｃ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）における最も大きい角度、
ｄ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）に内接する円の半径ｒ_min,l、
ｅ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）の周囲に外接する円の半径ｒ_max,l、または
ｆ） 各々の三角形Ｔ_l（ｌ∈Ｓ₁）に対してｑ_l＝ｒ_min,l／ｒ_max,lにより与えられる品質指数ｑ_l、
のいずれかとして定義される、ことを特徴とする、項目１）に記載のサイリスタ。

【0123】

３） 前記第１のサブセットは、前記ゲート電極に外接する、直径ｄ_cを有する円Ｃ内に位置する三角形のみを有する、
ことを特徴とする、項目１）から項目２）のいずれか１つに記載のサイリスタ。

【0124】

４） 前記第１のサブセットは、円Ｃ’内に位置する三角形のみを有し、前記円Ｃ’は、Ｃと同心円であり、直径ｄ_C'を有し、ｄ_C'＞０．７５ｄ_Cであり、好ましくはｄ_C'＞０．９ｄ_Cである、
ことを特徴とする、項目１）から項目３）のいずれか１つに記載のサイリスタ。

【0125】

５） 前記第１のサブセットにおける三角形の数は、１０００よりも大きく、好ましくは２０００よりも大きい、
ことを特徴とする、項目１）から項目４）のいずれか１つに記載のサイリスタ。

【0126】

６） サイリスタ、特に位相制御サイリスタであって、
ａ） サイリスタ（１００，１００’）構造が形成された、半導体スラブ、特に半導体ウェハまたはダイ、
ｂ） 前記半導体スラブのカソード側（１０２）表面におけるカソード領域に形成されたカソード電極（１１４）、
ｃ） 前記半導体スラブの前記カソード側表面におけるゲート領域に形成されたゲート電極（１１８）、
ｄ） 前記カソード領域における点Ｐ_iに配置された複数のＮ個の個々のエミッタ短絡（１２８）（前記点は点位置ｘ_iを有し、ｉはｉ∈｛１；．．．；Ｎ｝である）、
ｅ） 複数の三角形Ｔ_j（ｊ∈｛１；．．．；Ｍ｝である）を含むドロネー三角形分割を定義する前記点Ｐ_i、
を備え、
ｆ） 点Ｐ_lの第１のサブセット（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝）において、
ｇ） 各々の点Ｐ_lは、値ｑ_P,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝）を有する幾何学的量によって特徴付けられ、前記幾何学的量は、平均値μを有し、
ｉ） 前記値ｑ_P,l（ｌ∈Ｓ₁）の変動係数は、０．１よりも小さく、好ましくは、０．０５よりも小さく、および／または、
ii） 前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の歪度は５よりも小さく、好ましくは１よりも小さく、および／または、
iii） 前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁）の尖度は、２０よりも小さく、好ましくは１０よりも小さく、および／または、
iv） 三角形Ｔ_mの第２のサブセット（ｍ∈Ｓ₂⊂Ｓ₁）において、それぞれの幾何学的量ｑ_P,m（ｍ∈Ｓ₂）は、前記平均値から所定量よりも多く逸脱し、
（１） 前記量ｑ_P,m（ｍ∈Ｓ₂）の標準偏差と前記幾何学的量ｑ_P,l（ｌ∈Ｓ₁⊆｛１；．．．；Ｎ｝）の平均二乗値との商は、１よりも小さく、好ましくは０．１よりも小さく、および／または、
（２） 前記第２のサブセットの三角形の数と前記第１のサブセットの三角形の数との商は、１．０×１０^-2よりも小さく、好ましくは０．５×１０^-3よりも小さい、ことを特徴とする、サイリスタ。

【0127】

７） 前記第１のサブセットにおけるすべての点に対して、前記幾何学的量ｑ_T,lは、
ａ） 各々の点Ｐ_l（ｌ∈Ｓ₁）に接続される辺の数Ｎ_edges,l、
ｂ） 各々の点Ｐ_l（ｌ∈Ｓ₁）を共有する三角形の数Ｎ_triangles,l、
ｃ） 各々の点Ｐ_l（ｌ∈Ｓ₁）に接続される最も短い辺の長さｌ_min,l、
ｄ） 各々の点Ｐ_l（ｌ∈Ｓ₁）に接続される最も長い辺の長さｌ_max,l、または、
ｅ） 各々の点Ｐ_l（ｌ∈Ｓ₁）に関連付けられるボロノイセルの体積Ｖ_l、
のいずれかとして定義される、
ことを特徴とする、項目６）に記載のサイリスタ。

【0128】

８） 前記第１のサブセットは、前記ゲート電極に外接する、直径ｄ_cを有する円Ｃ内に位置する三角形のみを有する、
ことを特徴とする、項目６）または項目７）に記載のサイリスタ。

【0129】

９） 前記第１のサブセットは、円Ｃ’内に位置する三角形のみを有し、前記円Ｃ’は、Ｃと同心円であり、直径ｄ_C'を有し、ｄ_C'＞０．７５ｄ_Cであり、好ましくはｄ_C'＞０．９ｄ_Cである、
ことを特徴とする、項目６）から項目８）のいずれか１つに記載のサイリスタ。

【0130】

１０） 前記第１のサブセットにおける点の数は、１０００よりも大きく、好ましくは２０００よりも大きい、
ことを特徴とする、項目６）から項目９）のいずれか１つに記載のサイリスタ。

【0131】

１１） サイリスタ、特に位相制御サイリスタを製造するための方法であって、前記方法は、
ａ） 半導体スラブ、特に半導体ウェハまたはダイにサイリスタ構造を形成するステップ、
ｂ） 前記半導体スラブのカソード側表面（１０２）にカソード領域を定義するステップ、
ｃ） 前記カソード領域のサブ領域として短絡領域を定義するステップ、
ｄ） メッシングアルゴリズムにより、前記短絡領域内に表面メッシュ（９１０）を定義するステップであって、前記表面メッシュは、複数の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）を含む、表面メッシュ（９１０）を定義するステップと、
ｅ） 各々の点Ｐ_i（ｉ∈｛１；．．．；Ｎ｝）の位置において個別のエミッタ短絡を形成するステップ、および
ｆ） 前記カソード領域にカソード電極を形成するステップ、
とを備える、方法。

【0132】

１２） サイリスタ、特に位相制御サイリスタを製造するための方法であって、前記方法は、
ａ） 半導体スラブ、特に半導体ウェハまたはダイにサイリスタ構造を形成するステップ、
ｂ） 前記半導体スラブのカソード側表面（１０２）にカソード領域を定義するステップ、
ｃ） 前記カソード領域のサブ領域として短絡領域を定義するステップ、
ｄ） メッシングアルゴリズムにより、前記短絡領域内に表面メッシュ（９１０）を定義するステップであって、前記表面メッシュは、複数のセルＣ_jを含み、各々のセルは複数の辺ｅ_jk（ｊ∈｛１；．．．；Ｍ｝およびｋ∈｛１；２；３；．．．｝）により区切られる、表面メッシュ（９１０）を定義するステップと、
ｅ） 各セル内の１つの位置、または、各辺の１つの位置に個々のエミッタ短絡を形成するステップ、および
ｆ） 前記カソード領域にカソード電極を形成するステップ、
とを備える、方法。

【0133】

１３） 前記メッシングアルゴリズムは、ドロネー技術アルゴリズムであることを特徴とする、項目１１）または項目１２）に記載の方法。

【0134】

１４） 前記メッシングアルゴリズムは、前進フロント法に基づくことを特徴とする、項目１１）から項目１３）のいずれか１つに記載の方法。

【0135】

１５） 前記ゲート領域と前記短絡領域との間の最小距離ｄ_gate、特に前記ゲート領域の任意の平行区域と前記短絡領域の境界との間の最小距離ｄ_gateは、それぞれ、所定の距離Ｄ_gateよりも大きい、
ことを特徴とする、項目１１）から項目１４）のいずれか１つに記載の方法。

【0136】

参照符号のリスト

【符号の説明】

【0137】

１００ 位相制御サイリスタ
１００’ 主トランジスタおよび補助トランジスタを有する位相制御サイリスタ
１０２ カソード側
１０４ アノード側
１０６ （ｎ⁺）ドープされたカソードエミッタ層
１０８，１０８’ ｐドープされたベース層
１１０ ｎドープされたベース層
１１２ ｐドープされたアノード層
１１４ カソード電極
１１６ アノード電極
１１８ ゲート電極
１２０ 補助サイリスタ
１２１ 追加短絡
１２２ 補助サイリスタの追加（ｎ⁺）ドープされたカソードエミッタ
１２４ 補助サイリスタの追加カソード電極
１２６ 主サイリスタ
１２８ エミッタ短絡
１３０ 補助サイリスタのゲート
３００ プロセスマスク
３０４ マスク短絡位置
３０６ マスクゲート領域
３１０ メインゲートビームに近いマスク領域
３１２ 中間線に近いマスク領域
３１４ 中間線
３１６ マスクにおける主ゲートビーム
３１８ マスクにおけるパイロットゲート領域
３３０ ２以上のサブ領域が接する例示的領域
４００ 例示的多角形
４０１ ゲート領域境界
４１１ カソード領域の内部境界
４１２ カソード領域の外部境界
４２１ エミッタ短絡分布の内部包絡線
４２２ エミッタ短絡分布の外部包絡線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7a)】

【図7b)】

【図8a)】

【図8b)】

【図8c)】

【図8d)】

【図8e)】

【図8f)】

【図9】

【図10】

【図11a】

【図11b】

【図12】

【図13】