特許 6732710 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6732710

(24)【登録日】2020年7月10日

(45)【発行日】2020年7月29日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 29/10 20060101AFI20200716BHJP

【ＦＩ】

   G11C29/10 110

【請求項の数】7

【全頁数】16

(21)【出願番号】特願2017-182256(P2017-182256)

(22)【出願日】2017年9月22日

(65)【公開番号】特開2019-57353(P2019-57353A)

(43)【公開日】2019年4月11日

【審査請求日】2019年7月30日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】波磨 薫

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２００７−２９４０１４（ＪＰ，Ａ）

【文献】 特開２０００−２６７９４５（ＪＰ，Ａ）

【文献】 特開２００７−１３４０２７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／１０

(57)【特許請求の範囲】

【請求項1】

第１及び第２のメモリセルアレイの各メモリセルの読出し及び書込みを共通の読出し回路及び書込み回路によって制御するマルチブロック構成の半導体記憶装置において、
前記書込み回路は、
書込みデータを反転させて反転書き込みデータを出力する反転回路と、
前記第１のメモリセルアレイの選択されたビット線に前記第１のメモリセルアレイ内の第１のメモリセルをプログラムするための電流を流すか又は阻止するための第１のスイッチと、
前記第２のメモリセルアレイの選択されたビット線に前記第２のメモリセルアレイ内の第２のメモリセルをプログラムするための電流を流すか又は阻止するための第２のスイッチと、
前記書込みデータに基づいて前記第１のスイッチを制御すると共に前記反転書込みデータに基づいて前記第２のスイッチを制御することにより、同時に、前記第１のメモリセル及び第２のメモリセルのうちの一方をプログラムし、他方をアンプログラムするゲート回路と
を具備する半導体記憶装置。

【請求項2】

前記第１及び第２のスイッチは、プログラム時にオンとなって前記選択されたビット線に書込み電圧を印加する
請求項１に記載の半導体記憶装置。

【請求項3】

前記第１及び第２のスイッチは、プログラム時にオンとなって前記選択されたビット線に電流源により発生した電流を流す
請求項１に記載の半導体記憶装置。

【請求項4】

前記ゲート回路は、テストモードにおいて、同時に、前記第１のメモリセル及び第２のメモリセルのうちの一方をプログラムし、他方をアンプログラムするように前記第１及び第２のスイッチを制御する
請求項１に記載の半導体記憶装置。

【請求項5】

前記ゲート回路は、テストモードを示す信号と前記書込みデータとに基づいて前記第１のスイッチを制御する第１のＮＡＮＤ回路と、前記テストモードを示す信号と前記反転書込みデータとに基づいて前記第２のスイッチを制御する第２のＮＡＮＤ回路と
を具備する請求項１に記載の半導体記憶装置。

【請求項6】

前記ゲート回路は、テストモードを示す信号と前記書込みデータとに基づいて前記第１のスイッチを制御する第１のＡＮＤ回路と、前記テストモードを示す信号と前記反転書込みデータとに基づいて前記第２のスイッチを制御する第２のＡＮＤ回路と
を具備する請求項１に記載の半導体記憶装置。

【請求項7】

前記反転回路は、テストモードを示す信号と前記書込みデータとの排他的論理和を求めるＥＸＯＲ回路によって構成される
請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

従来、読出し回路及び書込み回路を２つのメモリセルアレイで共用化することで、サイズの増大を抑制したマルチブロック構成のメモリが採用されることがある。マルチブロック構成のメモリに用いるメモリセルアレイとして、ランダムアクセス可能な不揮発性メモリ、例えばＮＯＲ型フラッシュメモリが採用されることがある。

【0003】

フラッシュメモリは、例えば、メモリセルのフローティングゲート（ＦＧ）に電荷が蓄積されている状態を論理値“０”とし、電荷が蓄積されていない状態を論理値“１”とする。各メモリセルに書込みを行うためには、ＦＧから一旦電荷を除去する必要があり、各メモリセルのイレースゲート（ＥＧ）に高電圧を印加して、各メモリセルを“１”に初期化するイレースを行う。書き込み時には、メモリセルを論理値“１”のままにするために電荷の注入を行わない（以下、アンプログラムという）か、又は、各メモリセルを論理値“１”から“０”にするためにＦＧに電荷を注入（以下、プログラムという）する。

【0004】

しかしながら、不揮発性メモリでは、プログラムに比較的長時間を要する。このため、不揮発性メモリでは、テスト時間が長時間となり、テストコストが増大するという問題がある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１２−１１９０１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の実施形態は、テスト時間を短縮することができる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

実施形態に係る半導体記憶装置は、第１及び第２のメモリセルアレイの各メモリセルの読出し及び書込みを共通の読出し回路及び書込み回路によって制御するマルチブロック構成の半導体記憶装置において、前記書込み回路は、書込みデータを反転させて反転書き込みデータを出力する反転回路と、前記第１のメモリセルアレイの選択されたビット線に前記第１のメモリセルアレイ内の第１のメモリセルをプログラムするための電流を流すか又は阻止するための第１のスイッチと、前記第２のメモリセルアレイの選択されたビット線に前記第２のメモリセルアレイ内の第２のメモリセルをプログラムするための電流を流すか又は阻止するための第２のスイッチと、前記書込みデータに基づいて前記第１のスイッチを制御すると共に前記反転書込みデータに基づいて前記第２のスイッチを制御することにより、同時に、前記第１のメモリセル及び第２のメモリセルのうちの一方をプログラムし、他方をアンプログラムするゲート回路とを具備する。

【図面の簡単な説明】

【0008】

【図1】本発明の第１の実施の形態に係る半導体記憶装置を示す回路図。

【図2】第１の実施の形態の半導体記憶装置の全体構成の一例を示すブロック図。

【図3】関連技術を示す回路図。

【図4】横軸にカラム（Ｃｏｌｕｍｎ）をとり縦軸にロー（Ｒｏｗ）をとって、ダイアゴナルパターン及びその反転パターンの書き込みを説明するための説明図。

【図5】本発明の第２の実施の形態を示す回路図。

【図6】本発明の第３の実施の形態を示す回路図。

【発明を実施するための形態】

【0009】

以下、図面を参照して本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体記憶装置を示す回路図である。図２は第１の実施の形態の半導体記憶装置の全体構成の一例を示すブロック図である。なお、図１は図２中の読出し回路、書込み回路及びカラムセレクタの部分を示している。また、図３は関連技術を示す回路図である。なお、後述するＮＭＯＳトランジスタの基板電位はＶＳＳに設定し、また、ＰＭＯＳトランジスタの基板電位は、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅよりも高い電圧に設定することで動作するものであり、図１，３，５，６においてトランジスタのサブストレート接続については図示を省略する。

【0010】

図２の半導体記憶装置は、例えば不揮発性メモリであり、不揮発性のメモリセルによって構成されたメモリセルアレイＡＲｔ及びメモリセルアレイＡＲｂを有している。メモリセルアレイＡＲｔ，ＡＲｂは、複数のワード線と複数のビット線との交点に対応してメモリセルがマトリクス状に配置されて構成される。メモリセルアレイＡＲｔの各ワード線はローデコーダＲＤｔによって駆動され、メモリセルアレイＡＲｂの各ワード線はローデコーダＲＤｂによって駆動される。また、メモリセルアレイＡＲｔの各ビット線はカラムセレクタＣＳｔによって駆動され、メモリセルアレイＡＲｂの各ビット線はカラムセレクタＣＳｂによって駆動される。

【0011】

メモリセルアレイＡＲｔ、ローデコーダＲＤｔ、カラムセレクタＣＳｔ、読出し回路ＲＣ及び書込み回路ＷＣによって上ブロックＢＬｔが構成される。また、メモリセルアレイＡＲｂ、ローデコーダＲＤｂ、カラムセレクタＣＳｂ、読出し回路ＲＣ及び書込み回路ＷＣによって下ブロックＢＬｂが構成される。即ち、図２の半導体記憶装置は、読出し回路ＲＣ及び書込み回路ＷＣが、上ブロックＢＬｔ及び下ブロックＢＬｂに共通に用いられるマルチブロック構成である。これらの上ブロックＢＬｔ及び下ブロックＢＬｂによって、メモリセルアレイＡＲｔ，ＡＲｂから１ビットのデータが出力されるＩ／Ｏ単位Ｔ１が構成される。

【0012】

Ｉ／Ｏ単位Ｔ２〜Ｔｎは、ローデコーダＲＤｔ，ＲＤｂがＩ／Ｏ単位Ｔ１と共用化されており、ワード線はＩ／Ｏ単位Ｔ１〜Ｔｎで共通である。Ｉ／Ｏ単位Ｔ２〜Ｔｎは、ローデコーダＲＤｔ，ＲＤｂが省略された点を除き、Ｉ／Ｏ単位Ｔ１と同一構成である。なお、図２の半導体記憶装置は、複数のＩ／Ｏ単位により構成された例を示しているが、１つのＩ／Ｏ単位のみによって構成されていてもよい。

【0013】

これらのローデコーダＲＤｔ，ＲＤｂ、カラムセレクタＣＳｔ，ＣＳｂ、読出し回路ＲＣ及び書込み回路ＷＣは、制御部ＣＴ１によって制御されるようになっている。制御部ＣＴ１は、メモリセルアレイＡＲｔ，ＡＲｂに対するイレース、リード及びライトの各モードを設定するために各部を制御するようになっている。例えば、制御部ＣＴ１は、メモリセルアレイＡＲｔ，ＡＲｂのアドレスを指定するための処理や図１の端子Ｐ１〜Ｐ６に供給する信号や電圧を決定する処理等を行う。

【0014】

メモリセルアレイＡＲｔ，ＡＲｂには、不揮発性のメモリセル、例えば、ＮＯＲ型フラッシュメモリセルが構成されている。メモリセルアレイＡＲｔ，ＡＲｂに構成されたメモリセルは、例えば、フローティングゲート（ＦＧ）を備えたＭＯＳトランジスタ構造を有し、ＦＧに電荷を蓄積している場合には、ドレイン・ソース間に電流が流れず、この状態を論理値“０”とし、ＦＧに電荷を蓄積していない場合には、ドレイン・ソース間に電流が流れて、この状態を論理値“１”としてデータを記憶する。各メモリセルのイレースゲート（ＥＧ）に高電圧を印加することで、ＦＧから電荷を除去して、論理値を“１”に初期化するイレースが可能である。従って、イレース時には、メモリセルのＭＯＳトランジスタに電流を流す必要はなく、全メモリセルを同時にイレースすることも可能である。

【0015】

メモリセルのリード、プログラム及びアンプログラムは、書込み回路ＷＣによって制御されるようになっている。リード時には、例えば、書込み回路ＷＣは、ビット線をプリチャージする。メモリセルを構成するトランジスタ（メモリセルトランジスタ）のドレインはビット線に接続され、ソースは基準電位点に接続される。従って、ビット線をプリジャージすると、メモリセルトランジスタの導通，非導通に応じて、読出し回路ＲＣに供給されるビット線出力電圧が変化し、データの読み出しが可能である。

【0016】

不揮発性メモリセルに対するプログラム、即ち、ＦＧへの電荷注入は、メモリセルを構成するＭＯＳトランジスタに所定の電流（例えば、１μＡ）を流すことで可能となる。ローデコーダＲＤｔ，ＲＤｂによってワード線を選択し、カラムセレクタＣＳｔ，ＣＳｂによってビット線を選択し、選択したワード線及びビット線に接続されたメモリセルトランジスタに書込み回路ＷＣにより電流を流すことで、ＦＧに電荷が注入され、当該メモリセルの記憶データの論理値は“０”になる。

【0017】

なお、ワード線及びビット線によって選択されたメモリセルトランジスタに、書込み回路ＷＣが電流を流さない場合には、ＦＧには電荷が注入されず（アンプログラム）、当該メモリセルの記憶データの論理値は“１”のままとなる。

【0018】

このように、不揮発性メモリにおいては、メモリセルを構成するトランジスタに電流を流すことで、ＦＧへの電荷注入によるプログラムが行われる。

【0019】

図１は図２中のカラムセレクタＣＳｔ，ＣＳｂ、読出し回路ＲＣ及び書込み回路ＷＣの具体的な構成の一例を示している。なお、図１はビット線の数が４本の例を示しているが、ビット線の数は特に限定されるものではない。

【0020】

カラムセレクタＣＳｔは、メモリセルアレイＡＲｔの各ビット線と読出し回路ＲＣとの接続を制御するスイッチであるＮＭＯＳトランジスタＭ３〜Ｍ６によって構成され、カラムセレクタＣＳｂは、メモリセルアレイＡＲｂの各ビット線と読出し回路ＲＣとの接続を制御するスイッチであるＮＭＯＳトランジスタＭ７〜Ｍ１０によって構成される。

【0021】

上ブロックＢＬｔのビット線Ｂｔ０〜Ｂｔ３は、それぞれカラムセレクタＣＳｔを構成するＮＭＯＳトランジスタＭ３〜Ｍ６のドレインに接続される。トランジスタＭ３〜Ｍ６のソースは、グローバルビット線ＧＢｔを介して読出し回路ＲＣを構成するセンスアンプＳＡ１の反転入力端に共通接続される。トランジスタＭ３〜Ｍ６は、それぞれゲートに供給される選択信号Ｔ＿ＣＳＬ０〜Ｔ＿ＣＳＬ３によって選択的にオンとなり、オンとなったトランジスタに接続されたビット線からのデータ（ビット線出力）がセンスアンプＳＡ１の反転入力端に供給される。

【0022】

下ブロックＢＬｂのビット線Ｂｂ０〜Ｂｂ３は、それぞれカラムセレクタＣＳｂを構成するＮＭＯＳトランジスタＭ７〜Ｍ１０のドレインに接続される。トランジスタＭ７〜Ｍ１０のソースは、グローバルビット線ＧＢｂを介して読出し回路ＲＣを構成するセンスアンプＳＡ１の非反転入力端に共通接続される。トランジスタＭ７〜Ｍ１０は、それぞれゲートに供給される選択信号Ｂ＿ＣＳＬ０〜Ｂ＿ＣＳＬ３によって選択的にオンとなり、オンとなったトランジスタに接続されたビット線からのデータがセンスアンプＳＡ１の非反転入力端に供給される。

【0023】

上述したように、書込み回路ＷＣはリード時にビット線をプリチャージし、プログラム時にビット線を介してメモリセルトランジスタに電流を流す。ワード線及びビット線によって選択されたメモリセルトランジスタのＦＧに電荷が存在する場合には、メモリセルトランジスタのドレイン・ソース間は非導通であり、プリチャージによる電圧が読出し回路ＲＣのセンスアンプＳＡ１の反転入力端又は非反転入力に供給される。また、ワード線及びビット線によって選択されたメモリセルトランジスタのＦＧに電荷が存在しない場合には、メモリセルトランジスタのドレイン・ソース間は導通し、プリチャージ電流がメモリセルトランジスタのソースから基準電位点に流れてセンスアンプＳＡ１の反転入力端又は非反転入力の電位は基準電位となる。

【0024】

センスアンプＳＡ１は、上ブロックＢＬｔのビット線出力と下ブロックＢＬｂのビット線出力の差分を求めてＥＸＯＲ回路ＥＸ２に出力する。ＥＸＯＲ回路ＥＸ２には、端子Ｐ６からブロックを選択する選択信号ＢＬＳｅｌ＿ＭＳＢも与えられる。選択信号ＢＬＳｅｌ＿ＭＳＢは、上ブロックＢＬｔ選択時は“０”であり、下ブロックＢＬｔ択時は“１”である。

【0025】

上ブロックＢＬｔの選択されたメモリセルのＦＧに電荷が存在する場合には、センスアンプＳＡ１の反転入力端にはプリチャージによる電圧（論理値“１”）が供給されるのでセンスアンプＳＡ１の出力は“０”となる。また、上ブロックＢＬｔの選択されたメモリセルのＦＧに電荷が存在しない場合には、センスアンプＳＡ１の反転入力端は基準電位（論理値“０”）が供給されるのでセンスアンプＳＡ１の出力は“１”となる。上ブロックＢＬｔ選択時には、センスアンプＳＡ１の出力はＥＸＯＲ回路ＥＸ２を介してそのまま出力端子Ｐ７にＲｅａｄＤａｔａＯｕｔとして出力される。

【0026】

また、下ブロックＢＬｂの選択されたメモリセルのＦＧに電荷が存在する場合には、センスアンプＳＡ１の非反転入力端にはプリチャージによる電圧（論理値“１”）が供給されるのでセンスアンプＳＡ１の出力は“１”となる。また、上ブロックＢＬｂの選択されたメモリセルのＦＧに電荷が存在しない場合には、センスアンプＳＡ１の非反転入力端は基準電位（論理値“０”）が供給されるのでセンスアンプＳＡ１の出力は“０”となる。下ブロックＢＬｂ選択時には、センスアンプＳＡ１の出力はＥＸＯＲ回路ＥＸ２によって反転されて出力端子Ｐ７にＲｅａｄＤａｔａＯｕｔとして出力される。

【0027】

次に、図１の書込み回路ＷＣを説明する前に、図３を参照して関連技術に採用される書込み回路ＷＣＳの構成について説明する。なお、図３の関連技術においては、カラムセレクタＣＳｔ、ＣＳｂ及び読出し回路ＲＣの構成は図１と同様である。

【0028】

図３において、端子Ｐ１には、メモリセルアレイＡＲｔ，ＡＲｂの各メモリセルに書込む書込みデータＷｒｉｔｅＤａｔｅ＿ＢＬが供給される。このデータＷｒｉｔｅＤａｔｅ＿ＢＬは、トランジスタＭ１１，Ｍ１４のゲートに供給される。また、端子Ｐ１１には、上ブロックＢＬｔ又は下ブロックＢＬｂを選択するためのブロック選択信号Ｗｒｉｔｅ＿ＢＬ＿Ｓｅｌｅｃｔが供給される。ブロック選択信号Ｗｒｉｔｅ＿ＢＬ＿Ｓｅｌｅｃｔは、上ブロックＢＬｔ選択時は“０”であり、下ブロックＢＬｔ択時は“１”である。ブロック選択信号Ｗｒｉｔｅ＿ＢＬ＿Ｓｅｌｅｃｔは、ＰＭＯＳトランジスタＭ１２のゲートに供給されると共に、インバータＩＮＶによって反転された後、ＰＭＯＳトランジスタＭ１３のゲートに供給される。

【0029】

端子Ｐ５には、各メモリセルをプログラムするために必要な書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅが供給される。端子５の書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅは、トランジスタＭ１１，Ｍ１２によって上ブロックＢＬｔの各ビット線への供給が制御され、トランジスタＭ１３，Ｍ１４によって下ブロックＢＬｂの各ビット線への供給が制御される。

【0030】

上ブロックＢＬｔ選択時には、トランジスタＭ１２はオンであり、トランジスタＭ１３はオフである。この場合に、データＷｒｉｔｅＤａｔｅ＿ＢＬがハイレベル（以下、Ｈレベルという）（論理値“１”）のときには、トランジスタＭ１１はオフであり、上ブロックＢＬｔの各ビット線には書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅは印加されない。従って、この場合には、上ブロックＢＬｔの選択されたメモリセルはアンプログラムされて、論理値“１”が記憶されたままとなる。また、上ブロックＢＬｔ選択時において、データＷｒｉｔｅＤａｔｅ＿ＢＬがローレベル（以下、Ｌレベルという）（論理値“０”）のときには、トランジスタＭ１１はオンであり、上ブロックＢＬｔの各ビット線には書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅが印加されて書込みのための電流が流れる。従って、この場合には、上ブロックＢＬｔの選択されたメモリセルはプログラムされて、論理値“０”が記憶される。

【0031】

一方、下ブロックＢＬｂ選択時には、トランジスタＭ１２はオフであり、トランジスタＭ１３はオンである。この場合に、データＷｒｉｔｅＤａｔｅ＿ＢＬがＨレベルのときには、トランジスタＭ１４はオフであり、下ブロックＢＬｂの各ビット線には書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅは印加されない。従って、この場合には、下ブロックＢＬｂの選択されたメモリセルはアンプログラムされて、論理値“１”が記憶されたままとなる。また、下ブロックＢＬｂ選択時において、データＷｒｉｔｅＤａｔｅ＿ＢＬがＬレベルのときには、トランジスタＭ１４はオンであり、下ブロックＢＬｂの各ビット線には書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅが印加されて書込みのための電流が流れる。従って、この場合には、下ブロックＢＬｂの選択されたメモリセルはプログラムされて、論理値“０”が記憶される。

【0032】

上述したように、プログラム時には、メモリセルトランジスタに電流を流す必要がある。このため、不揮発性メモリでは、データの読出しに要する時間はｎｓオーダーであるのに対し、プログラムに要する時間はμｓオーダーと極めて長く、テストに長時間を要する。

【0033】

しかも、図３の関連技術では、書込み回路ＷＣＳによって、上ブロックＢＬｔのビット線と下ブロックＢＬｂのビット線とには、排他的に書込みのための電流が流れることから、両ブロックＢＬｔ，ＢＬｂのメモリセルに同時にプログラムを行うことはできない。このため、図３の関連技術では、テスト時間に比較的長時間を要する。

【0034】

そこで、上ブロックＢＬｔ及び下ブロックＢＬｂの両ブロックに同時に書き込みを行う手法が採用されることもある。しかしながら、上ブロックＢＬｔのメモリセルアレイＡＲｔと下ブロックＢＬｂのメモリセルアレイＡＲｂとに同じ論理値のデータを書込んでテストを行った場合には、ブロック選択が正常に行われたか否かの判定のための書き込みが更に必要となり、やはりテスト時間を短縮することはできない。

【0035】

そこで、ダイアゴナル（ｄｉａｇｏｎａｌ）パターン及びその反転パターンを上ブロックＢＬｔのメモリセルアレイＡＲｔと下ブロックＢＬｂのメモリセルアレイＡＲｂとにそれぞれ書込むことでブロック選択の判定を不要にする方法が考えられる。しかしながら、図３の関連技術では、テストモードにおいてトランジスタＭ１２，Ｍ１３を常時オンにしたとしても、上ブロックＢＬｔのメモリセルアレイＡＲｔと下ブロックＢＬｂのメモリセルアレイＡＲｂとには同一のデータしか書込みを行うことはできず、図３の関連技術において、ダイアゴナル（ｄｉａｇｏｎａｌ）パターン及びその反転パターンの書き込みを行うためには、上ブロックＢＬｔと下ブロックＢＬｂとに別々に書き込みを行う必要があり、テスト時間を短縮することはできない。

【0036】

なお、テストパターンとして市松模様を採用して、テスト時間を短縮する方法が採用されることもある。全ビットをプログラムするロー（Ｒｏｗ）とプログラムしないＲｏｗに分けて書き込みを行うのである。この場合には、同時にプログラムするセル数に応じた電流を流す必要があり、装置サイズが大きくなってしまう。また、この場合でも、上ブロックＢＬｔと下ブロックＢＬｂには同一のデータが書込まれることになり、ブロックの選択が確実に行われたか否かの判定テストを更に実施する必要がある。なお、このような同時書込みにおいて、電流量を増加させることなく、セルに電流を流す時間を長くすることによって、複数のセルを同時にプログラムする手法もある。しかし、この手法は、電圧を変化させる回数を低減できる分だけテスト時間を短縮できるのみである。しかも、上述したダイアゴナルパターンでは、Ｒｏｗ毎にパターンが異なることから、複数のＲｏｗに同時に書込む手法を採用することはできない。

【0037】

即ち、不揮発性メモリにおいては、ビット線が共通の複数のメモリセルに同時に書込みを行う場合には、同一論理値のデータが書込まれることになる。換言すると、異なるビット線に接続された複数のメモリセル対しては、同時に相互に異なる論理値のデータを書込み可能である。本実施の形態は、ダイアゴナル（ｄｉａｇｏｎａｌ）パターン及びその反転パターンは、上ブロックＢＬｔと下ブロックＢＬｂの対応するカラム（Ｃｏｌｕｍｎ）の対応するＲｏｗでは、論理値が相互に異なることを利用して、必要な電流量を増加させずに上ブロックＢＬｔと下ブロックＢＬｂとに同時に書き込みを行うものである。

【0038】

即ち、本実施の形態は、マルチブロック構成の不揮発性の半導体記憶装置において、上ブロックＢＬｔと下ブロックＢＬｂの対応する１対のメモリセルに対して、同時に、一方をプログラムし他方をアンプログラムする書き込みを行うことにより、書込みに必要な電流量を増大させることなく、テスト時間を短縮することを可能にする。

【0039】

図１において、カラムセレクタＣＳｔ，ＣＳｂ及び読出し回路ＲＣの構成は、それぞれ図３のカラムセレクタＣＳｔ，ＣＳｂ及び読出し回路ＲＣの構成と同一である。図１においては、端子Ｐ１には、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎが入力される。書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎは、ＮＡＮＤ回路ＮＡ２及びＥＸＯＲ回路ＥＸ１に供給される。

【0040】

なお、この書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎは、テストモード時には、メモリセルアレイＡＲｔ，ＡＲｂの１対のメモリセルに同時にデータを書込むためのデータである。本実施の形態においては、上ブロックＢＬｔのメモリセルアレイＡＲｔのメモリセルと下ブロックＢＬｂのメモリセルアレイＡＲｂの対応するメモリセルとには、相互に論理値が異なるデータを書込むので、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎは一方のメモリセルに書込むデータの論理値に一致したものである。

【0041】

端子Ｐ３には、反転制御信号ＷｒｉｔｅＤａｔａ＿Ｒｅｖｅｒｓが入力され、この反転制御信号ＷｒｉｔｅＤａｔａ＿Ｒｅｖｅｒｓは反転回路としてのＥＸＯＲ回路ＥＸ１に供給される。テストモード時には、反転制御信号ＷｒｉｔｅＤａｔａ＿Ｒｅｖｅｒｓは“１”である。従って、テストモード時には、ＥＸＯＲ回路ＥＸ１は、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎを反転させる。ＥＸＯＲ回路ＥＸ１は出力をＮＡＮＤ回路ＮＡ１に与える。なお、通常のリード、ライトを行うメモリ使用時のモード（以下、通常モードという）においては、反転制御信号ＷｒｉｔｅＤａｔａ＿Ｒｅｖｅｒｓは“０”であり、ＥＸＯＲ回路ＥＸ１は書込みデータＷｒｉｔｅＤａｔｅ＿ＣｏｍｍｏｎをそのままＮＡＮＤ回路ＮＡ１に与える。

【0042】

端子Ｐ２には、メモリセルアレイＡＲｔのメモリセルへの書込みを許可するためのイネーブル信号ＷｒｉｔｅＤａｔａ＿ｔ＿Ｅｎａｂｌｅが与えられ、端子Ｐ４には、メモリセルアレイＡＲｂのメモリセルへの書込みを許可するためのイネーブル信号ＷｒｉｔｅＤａｔａ＿ｂ＿Ｅｎａｂｌｅが与えられる。イネーブル信号ＷｒｉｔｅＤａｔａ＿ｔ＿ＥｎａｂｌｅはＮＡＮＤ回路ＮＡ１に与えられ、イネーブル信号ＷｒｉｔｅＤａｔａ＿ｂ＿ＥｎａｂｌｅはＮＡＮＤ回路ＮＡ２に与えられる。通常モード時において、書き込みを上ブロックＢＬｔに行う場合には、イネーブル信号ＷｒｉｔｅＤａｔａ＿ｔ＿Ｅｎａｂｌｅは“１”で、イネーブル信号ＷｒｉｔｅＤａｔａ＿ｂ＿Ｅｎａｂｌｅは“０”である。また、通常モード時において、書き込みを下ブロックＢＬｂに行う場合には、イネーブル信号ＷｒｉｔｅＤａｔａ＿ｔ＿Ｅｎａｂｌｅは“０”で、イネーブル信号ＷｒｉｔｅＤａｔａ＿ｂ＿Ｅｎａｂｌｅは“１”である。

【0043】

本実施の形態のテストモード時には、メモリセルアレイＡＲｔ，ＡＲｂの対応するメモリセルに同時に書込みを行うので、テストモード時にはイネーブル信号ＷｒｉｔｅＤａｔａ＿ｔ＿Ｅｎａｂｌｅ，ＷｒｉｔｅＤａｔａ＿ｂ＿Ｅｎａｂｌｅはいずれも“１”である。従って、テストモード時には、ＮＡＮＤ回路ＮＡ１からは書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎに一致するデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔが出力され、ＮＡＮＤ回路ＮＡ２からは書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎの反転信号に一致するデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂが出力される。

【0044】

端子Ｐ５には、各メモリセルをプログラムするために必要な書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅが供給される。端子５は、第１のスイッチとしてのＰＭＯＳトランジスタＭ１のソース・ドレイン路及びグローバルビット線ＧＢｔを介してカラムセレクタＣＳｔを構成するトランジスタＭ３〜Ｍ６のソースに共通接続されると共に、第２のスイッチとしてのＰＭＯＳトランジスタＭ２のソース・ドレイン路及びグローバルビット線ＧＢｂを介してカラムセレクタＣＳｂを構成するトランジスタＭ７〜Ｍ１０のソースに共通接続される。トランジスタＭ１のゲートには、ＮＡＮＤ回路ＮＡ１からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔが供給され、トランジスタＭ２のゲートには、ＮＡＮＤ回路ＮＡ２からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂが供給される。

【0045】

ＮＡＮＤ回路ＮＡ１，ＮＡ２によって、第１及び第２のスイッチであるトランジスタＭ１，Ｍ２のオン，オフを制御するゲート回路が構成される。即ち、テストモード時には、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎが“１”の場合には、ＮＡＮＤ回路ＮＡ１からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔは“１”、ＮＡＮＤ回路ＮＡ２からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂは“０”となり、トランジスタＭ１はオフ、トランジスタＭ２はオンとなって、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅが下ブロックＢＬｂに印加されて、メモリセルアレイＡＲｂのメモリセルがプログラムされて“０”となり、上ブロックＢＬｔのメモリセルアレイＡＲｔの対応するメモリセルはアンプログラムされて“１”のままとなる。

【0046】

逆に、テストモード時において、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎが“０”の場合には、ＮＡＮＤ回路ＮＡ１からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔは“０”、ＮＡＮＤ回路ＮＡ２からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂは“１”となり、トランジスタＭ１はオン、トランジスタＭ２はオフとなって、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅが上ブロックＢＬｔに印加されて、メモリセルアレイＡＲｔのメモリセルはプログラムされて“０”となり、下ブロックＢＬｂのメモリセルアレイＡＲｂの対応するメモリセルはアンプログラムされて“１”のままとなる。

【0047】

このように本実施の形態においては、上ブロックＢＬｔのメモリセルと下ブロックＢＬｂの対応するメモリセルに対して、相互に論理値が異なるデータを同時に書込んで記憶させることが可能である。

【0048】

なお、図１の回路では、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅがセンスアンプＳＡ１に印加される構成となっている。センスアンプＳＡ１は、通常耐圧が低いトランジスタが採用されることから、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅがセンスアンプＳＡ１に印加されることを防止するための回路を設けることがあるが、これについては、センスアンプＳＡ１の耐圧が十分に高いものとして、省略している。

【0049】

なお、ＮＭＯＳトランジスタの基板電位はＶＳＳに設定する。また、ＰＭＯＳトランジスタの基板電位は、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅよりも高い電圧に設定することで、書込みにおいて使用されるトランジスタは、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅより高い電位で動作する。

【0050】

次に、このように構成された実施の形態の動作について図４を参照して説明する。図４は横軸にカラム（Ｃｏｌｕｍｎ）をとり縦軸にロー（Ｒｏｗ）をとって、ダイアゴナルパターン及びその反転パターンの書き込みを説明するための説明図である。

【0051】

図４は図２のｎが６の例であり、６つのＩ／Ｏ単位Ｔ１〜Ｔ６によって半導体記憶装置を構成した例を示している。１つのＩ／Ｏ単位のメモリセルアレイＡＲｔ，ＡＲｂは、例えば、それぞれ４本のビット線と１６本のワード線を有する例を示している。図４において、塗り潰しと白抜きは相互に異なる論理値が書込まれることを示している。即ち、図４のダイアゴナルパターンは、メモリセルアレイのアドレスが１カラム及び１ロー増加する毎に、書込みデータを“１”（又は“０”）とするものであり、他のアドレスは“０”（又は“１”）とする。なお、図４のダイアゴナルパターンの“１”（又は“０”）のパターンは、ローアドレスが複数のＩ／Ｏ単位で連続的に増加しているが、“１”（又は“０”）のパターンが１つのＩ／Ｏ単位の最初のローアドレスから最後のローアドレスで完結するようになっていてもよい。また、ビット線及びワード線の本数は適宜設定可能であり、Ｉ／Ｏ単位の途中のビット線からダイアゴナルパターンが開始されてもよい。

【0052】

イレース及びリード時の動作は、図３の関連技術と同様であり、説明を省略する。本実施の形態においては、テストモードにおける書き込み時には、例えば、図４に示すダイアゴナルパターン及びその反転パターンを各メモリセルアレイＡＲｔ，ＡＲｂに書込む。

【0053】

制御部ＣＴ１は、図４のテストパターンの書込みに際して、イネーブル信号ＷｒｉｔｅＤａｔａ＿ｔ＿Ｅｎａｂｌｅ，ＷｒｉｔｅＤａｔａ＿ｂ＿Ｅｎａｂｌｅを“１”、反転制御信号ＷｒｉｔｅＤａｔａ＿Ｒｅｖｅｒｓを“１”にし、端子５に書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅを印加する。また、制御部ＣＴ１は、テストパターンの書込み前に、全メモリセルをイレースして、データを“１”にする。

【0054】

制御部ＣＴ１は、ローデコーダＲＤｔ，ＲＤｂ及びカラムセレクタＣＳｔ，ＣＳｂを制御して、ワード線及びビット線を順次選択して、Ｉ／Ｏ単位Ｔ１〜Ｔ６の全てのメモリセルアレイＡＲｔ，ＡＲｂの全てのメモリセルを順次選択させてプログラム又はアンプログラムを行う。制御部ＣＴ１は、全メモリセルの選択に際して、カラムファーストを採用してもよく、またローファーストを採用してもよい。

【0055】

制御部ＣＴ１は、ローデコーダＲＤｔ及びカラムセレクタＣＳｔに指示を与えてメモリセルアレイＡＲｔのメモリセルアドレスを指定すると共に、メモリセルアレイＡＲｔに指定したアドレスに対応するアドレスをローデコーダＲＤｂ及びカラムセレクタＣＳｂに指示する。即ち、ローデコーダＲＤｔ及びカラムセレクタＣＳｔがメモリセルアレイＡＲｔのｌ番目のワード線、ｍ番目のビット線を指定するタイミングでローデコーダＲＤｂ及びカラムセレクタＣＳｂがメモリセルアレイＡＲｂのｌ番目のワード線、ｍ番目のビット線を指定するようにアドレスの指定が行われる。即ち、テストモードの書き込み時には、メモリセルアレイＡＲｔ，ＡＲｂは、相互に同一位置のメモリセルが選択される。

【0056】

いま、例えば、図４の塗り潰し部分が“１”のパターンであり、白抜き部分が“０”のパターンであるものとする。ここで、図４の上ブロックＢＬｔの塗り潰し部分のいずれかの位置におけるメモリセル（以下、上ブロック選択セルという）が選択されるものとする。この場合には、下ブロックＢＬｂでは上ブロックＢＬｔの位置に対応するメモリセル、即ち、白抜き部分のメモリセル（以下、下ブロック選択セルという）が選択される。この場合には、制御部ＣＴ１は、端子Ｐ１に“１”の書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎを与える。そうすると、ＮＡＮＤ回路ＮＡ１からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔは“１”となり、ＮＡＮＤ回路ＮＡ２からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂは“０”となる。これにより、トランジスタＭ１はオフ、トランジスタＭ２はオンとなって、端子Ｐ５からの書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅは、カラムセレクタＣＳｂを介して選択されている下ブロックＢＬｂのビット線に印加され、選択されているビット線及びワード線に接続された下ブロック選択セルのＦＧに電荷を蓄積するプログラムが行われて、当該メモリセルのデータは“０”となる。なお、この下ブロックＢＬｂのメモリセルに対応する上ブロック選択セルは、アンプログラムされて“１”のままとなる。こうして、塗り潰し位置の上ブロック選択セルには“１”、白抜き位置の下ブロック選択セルには“０”が書込まれる。

【0057】

次に、上ブロック選択セルが図４の白塗り部分のいずれかの位置におけるメモリセルであり、この上ブロック選択セルに対応する下ブロック選択セルが図４の塗り潰し位置のメモリセルであるものとする。この場合には、制御部ＣＴ１は、端子Ｐ１に“０”の書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎを与える。そうすると、ＮＡＮＤ回路ＮＡ１からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔは“０”となり、ＮＡＮＤ回路ＮＡ２からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂは“１”となる。これにより、トランジスタＭ１はオン、トランジスタＭ２はオフとなって、端子Ｐ５からの書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅは、カラムセレクタＣＳｔを介して選択されている上ブロックＢＬｔのビット線に印加され、選択されているビット線及びワード線に接続された上ブロック選択セルのＦＧに電荷を蓄積するプログラムが行われて、当該メモリセルのデータは“０”となる。なお、この上ブロックＢＬｔのメモリセルに対応する下ブロック選択セルは、アンプログラムされて“１”のままとなる。こうして、白抜き位置の上ブロック選択セルには“０”、塗り潰し位置の下ブロック選択セルには“１”が書込まれる。

【0058】

こうして、図４のテストパターンの書込みが行われる。上ブロックＢＬｔのメモリセルアレイＡＲｔのメモリセルと下ブロックＢＬｂのメモリセルアレイＡＲｂのメモリセルとに同時に書き込みを行っていることから、これらの各メモリセルに対して１メモリセルずつ書き込みを行う場合に比べて、テストパターンの書込みに要する時間を略１／２に短縮することができる。また、同時に書込みを行う１対のメモリセルの一方はプログラムし他方はアンプログラムするようになっており、同時に書込む２つのメモリセルに供給する電流は１つのメモリセル分でよく、電流供給に必要な回路規模が増大することを防止することができる。

【0059】

このように本実施の形態においては、上下のブロックの対応するメモリセルの一方をプログラムし他方をアンプログラムする書き込みを同時に行うことを可能にする。これにより、テストパターンの書込みに要する時間を短縮することが可能である。２つのメモリセルの一方をプログラムし他方をアンプログラムするので、これらの２つのメモリセルへの書込みに要する電流は１つのメモリセル分だけでよく、電流供給に必要な回路規模が増大することを抑制することができる。

【0060】

なお、図１の回路は、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎが“０”の場合に、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅが上ブロックＢＬｔのビット線に供給されてプログラムが行われるようにした回路を示している。書込みデータＷｒｉｔｅＤａｔｅ＿ＣｏｍｍｏｎをＮＡＮＤ回路ＮＡ１に与え、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎの反転信号をＮＡＮＤ回路ＮＡ２に与えることにより、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎが“０”の場合に、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅが下ブロックＢＬｂのビット線に供給されてプログラムが行われるようにした回路についても容易に実現できることは明らかである。

【0061】

また、本実施の形態は、上下のブロックの対応するメモリセルの一方をプログラムし他方をアンプログラムする書き込みを同時に行うことを可能にするものであり、本実施の形態において書き込めるテストパターンは、図４に限定されるものではないことは明らかである。例えば、上ブロックの全てのメモリセルに“１”、下ブロックの全てのメモリセルに“０”を書込むことも可能であり、上ブロックに書込むパターンに対して反転したパターンを下ブロックに書込むことが可能である。
（第２の実施の形態）
図５は本発明の第２の実施の形態を示す回路図である。図５において図１と同一の構成要素には同一符号を付して説明を省略する。

【0062】

第１の実施の形態はビット線に書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅを印加することで、メモリセルのＦＧに電荷を注入した。これに対し、本実施の形態は、ビット線に書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔを供給することで、メモリセルのＦＧに電荷を注入するものである。

【0063】

図５の回路は図４の書込み回路ＷＣに代えて書込み回路ＷＣ１を採用した点が第１の実施の形態と異なる。書込み回路ＷＣ１は、書込み電圧ＷｒｉｔｅＶｏｌｔａｇｅの供給を省略して、電流源ＩＳを採用した点が書込み回路ＷＣと異なる。電流源ＩＳは、書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔを発生する。電流源ＩＳは、トランジスタＭ１がオンになると、書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔをカラムセレクタＣＳｔによって選択された上ブロックＢＬｔのビット線に供給し、トランジスタＭ２がオンになると、書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔをカラムセレクタＣＳｂによって選択された上ブロックＢＬｂのビット線に供給する。メモリセルアレイＡＲｔ，ＡＲｂの各メモリセルは、接続されたビット線を介して供給される書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔが流れることで、ＦＧに電荷を蓄積するようになっている。

【0064】

このように構成された実施の形態においては、プログラム時には、選択されたビット線に電流源ＩＳからの書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔが供給されてプログラムが行われる点が第１の実施の形態と異なる。他の作用は第１の実施の形態と同様である。

【0065】

このように本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。また、上ブロック及び下ブロックの対応するメモリセルに同時に書き込み（プログラム及びアンプログラム）を行う場合でも、書込みに必要な電流量は１メモリセル分だけでよく、電流源の回路規模が大きくなることを防止することができる。また、テスト時と通常モード時とで書込みに必要な電流量が変化しないので、複数の電流源を設けたり電流源の切換回路等を設ける必要もない。
（第３の実施の形態）
図６は本発明の第３の実施の形態を示す回路図である。図６において図５と同一の構成要素には同一符号を付して説明を省略する。

【0066】

第２の実施の形態は、ビット線に書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔを供給することで、メモリセルのＦＧに電荷を注入したが、本実施の形態は、ビット線から書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔを引き抜くことで、メモリセルのＦＧに電荷を注入するものである。

【0067】

図６の回路は図５の書込み回路ＷＣ１に代えて書込み回路ＷＣ２を採用した点が第２の実施の形態と異なる。書込み回路ＷＣ２においては、ＮＡＮＤ回路ＮＡ１，ＮＡＮＤ回路ＮＡ２にそれぞれ代えてＡＮＤ回路ＡＮ１，ＡＮＤ回路ＡＮ２を採用し、ＰＭＯＳトランジスタＭ１，Ｍ２にそれぞれ代えてＮＭＯＳトランジスタＭ２１，Ｍ２２を採用すると共に、電流源ＩＳに代えて電流源ＩＳ１を採用した点が図５の書込み回路ＷＣ１と異なる。

【0068】

ＡＮＤ回路ＡＮ１には、端子Ｐ２からのイネーブル信号ＷｒｉｔｅＤａｔａ＿ｔ＿ＥｎａｂｌｅとＥＸＯＲ回路ＥＸ１の出力が与えられ、ＡＮＤ回路ＡＮ２には、端子Ｐ４からのイネーブル信号ＷｒｉｔｅＤａｔａ＿ｂ＿Ｅｎａｂｌｅと端子Ｐ１からの書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎとが与えられる。

【0069】

テストモード時には、ＡＮＤ回路ＡＮ１からは書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎの反転信号に一致するデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔが出力され、ＡＮＤ回路ＡＮ２からは書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎに一致するデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂが出力される。

【0070】

ＡＮＤ回路ＡＮ１からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔは、ＮＭＯＳトランジスタＭ２１のゲートに供給され、ＡＮＤ回路ＡＮ２からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂは、ＮＭＯＳトランジスタＭ２２のゲートに供給される。トランジスタＭＭ２１，２２のソースは、共通接続されて電流源ＩＳ１を介して基準電位点に接続される。トランジスタＭ２１のドレインはカラムセレクタＣＳｔを構成するトランジスタＭ３〜Ｍ６のソースに共通接続され、トランジスタＭ２２のドレインはカラムセレクタＣＳｂを構成するトランジスタＭ７〜Ｍ１０のソースに共通接続される。

【0071】

テストモード時において、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎが“１”の場合には、ＡＮＤ回路ＡＮ１からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔは“０”、ＡＮＤ回路ＡＮ２からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂは“１”となり、トランジスタＭ１はオフ、トランジスタＭ２はオンとなって、電流源ＩＳ１によって下ブロックＢＬｂの選択されたビット線から書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔが基準電位点に流れ、メモリセルアレイＡＲｂのメモリセルがプログラムされて“０”となり、上ブロックＢＬｔのメモリセルアレイＡＲｔの対応するメモリセルはアンプログラムされて“１”のままとなる。

【0072】

逆に、テストモード時において、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎが“０”の場合には、ＡＮＤ回路ＡＮ１からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｔは“１”、ＡＮＤ回路ＡＮ２からのデータＷｒｉｔｅＤａｔａ＿ＢＬ＿ｂは“０”となり、トランジスタＭ１はオン、トランジスタＭ２はオフとなって、電流源ＩＳ１によって上ブロックＢＬｔの選択されたビット線から書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔが基準電位点に流れ、メモリセルアレイＡＲｔのメモリセルはプログラムされて“０”となり、下ブロックＢＬｂのメモリセルアレイＡＲｂの対応するメモリセルはアンプログラムされて“１”のままとなる。

【0073】

このように構成された実施の形態においては、プログラム時には、選択されたビット線から電流源ＩＳ１によって基準電位点に書込み電流Ｉ＿ＷｒｉｔｅＣｕｒｒｅｎｔが流れてプログラムが行われる点が第２の実施の形態と異なる。他の作用は第２の実施の形態と同様である。

【0074】

このように本実施の形態においても、第１及び第２の実施の形態と同様の効果を得ることができる。

【0075】

なお、上記各実施の形態においては、書込みデータＷｒｉｔｅＤａｔｅ＿Ｃｏｍｍｏｎを反転させるためにＥＸＯＲ回路を用いたが、ＥＸＮＯＲ回路を採用して、反転制御信号ＷｒｉｔｅＤａｔａ＿Ｒｅｖｅｒｓを反転させてＥＸＮＯＲ回路に供給するようになっていてもよい。また、反転制御信号ＷｒｉｔｅＤａｔａ＿Ｒｅｖｅｒｓを、リード時に端子Ｐ６に供給する選択信号ＢＬＳｅｌ＿ＭＳＢと共用してよい。

【0076】

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

【符号の説明】

【0077】

ＡＲｂ，ＡＲｔ…メモリセルアレイ、ＢＬｂ…下ブロック、ＢＬｔ…上ブロック、ＣＳｂ，ＣＳｔ…カラムセレクタ、ＣＴ１…制御部、ＥＸ１…ＥＸＯＲ回路、Ｍ１〜Ｍ１０…トランジスタ、ＮＡ１，ＮＡ２…ＮＡＮＤ回路、ＲＣ…読出し回路、ＲＤｂ，ＲＤｔ…ローデコーダ、ＳＡ１…センスアンプ、Ｔ１〜Ｔｎ…Ｉ／Ｏ単位、ＷＣ…書込み回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】