特許 6738286 固体撮像装置およびカメラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6738286

(24)【登録日】2020年7月21日

(45)【発行日】2020年8月12日

(54)【発明の名称】固体撮像装置およびカメラ

(51)【国際特許分類】

   H04N 5/378 20110101AFI20200730BHJP

   H04N 5/365 20110101ALI20200730BHJP

   H04N 5/374 20110101ALI20200730BHJP

【ＦＩ】

   H04N5/378

   H04N5/365

   H04N5/374

【請求項の数】13

【全頁数】26

(21)【出願番号】特願2016-571853(P2016-571853)

(86)(22)【出願日】2016年1月22日

(86)【国際出願番号】JP2016000317

(87)【国際公開番号】WO2016121352

(87)【国際公開日】20160804

【審査請求日】2018年10月15日

(31)【優先権主張番号】特願2015-14822(P2015-14822)

(32)【優先日】2015年1月28日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】パナソニックセミコンダクターソリューションズ株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】生熊 誠

(72)【発明者】

【氏名】角田 学

(72)【発明者】

【氏名】渡邉 研二

(72)【発明者】

【氏名】芳賀 顕一

(72)【発明者】

【氏名】加東 勝

【審査官】 松永 隆志

(56)【参考文献】

【文献】 特開２００６−３４０３５８（ＪＰ，Ａ）

【文献】 国際公開第２０１２／１４４２１８（ＷＯ，Ａ１）

【文献】 特開２０１０−１０９５６５（ＪＰ，Ａ）

【文献】 特開２０１０−１３０１９４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／２２５−５／３７８

Ｈ０４Ｎ ９／００−９／１１

(57)【特許請求の範囲】

【請求項1】

行列状に配置された複数の画素回路を有する画素アレイ部と、
複数の前記画素回路から出力される画素信号を伝播する、列毎に設けられた垂直信号線と、
前記垂直信号線からの前記画素信号をＡＤ変換する、列毎に設けられたカラムＡＤ回路と、
前記画素アレイ部と前記カラムＡＤ回路との間の前記垂直信号線に挿入され、前記画素アレイ部における前記画素回路の列と前記カラムＡＤ回路との接続を切り替える列切替回路と、
水平走査期間毎に前記列切替回路に前記接続を切り替えさせる制御部と、
複数の前記カラムＡＤ回路を走査する水平走査回路と、
前記水平走査回路の走査によって順次出力されるＡＤ変換された前記画素信号の並び順を、前記画素アレイ部における複数の前記垂直信号線の並び順に対応するように復元する復元回路と、
前記垂直信号線に負荷電流を供給する、列毎に設けられるロード電流源とを備え、
複数の前記ロード電流源は、電流特性を切り替え可能であり、
前記制御部は、前記電流特性を、水平走査期間毎にランダムに切り替える
固体撮像装置。

【請求項2】

前記ロード電流源は、
前記画素アレイ部と前記列切替回路との間の前記垂直信号線に接続される
請求項１に記載の固体撮像装置。

【請求項3】

前記ロード電流源は、
前記列切替回路と前記カラムＡＤ回路との間の前記垂直信号線に接続される
請求項１に記載の固体撮像装置。

【請求項4】

前記固体撮像装置は、
前記列切替回路と前記カラムＡＤ回路との間の前記垂直信号線に接続され、前記列切替回路の切替の際に前記ロード電流源がオフしないように前記垂直信号線にクリップ電位を与える、列毎に設けられるクリップトランジスタを備える
請求項３に記載の固体撮像装置。

【請求項5】

前記カラムＡＤ回路は、
前記垂直信号線からの前記画素信号と、三角波を有する参照信号とを比較する電圧比較器と、
前記電圧比較器の出力反転に従って、前記垂直信号線からの前記画素信号をデジタル値に変換するカウンタ部とを含み、
前記電圧比較器は、
前記画素信号と前記参照信号とが入力される差動回路と、
前記差動回路に接続されるコンパレータ電流源とを含み、
前記コンパレータ電流源は、電流特性を切り替え可能であり、
前記制御部は、前記電流特性を、水平走査期間毎にランダムに切り替える
請求項１〜４の何れか１項に記載の固体撮像装置。

【請求項6】

前記コンパレータ電流源は、
前記差動回路とグラウンド線との間でカスコード接続されたｖ＋２個（ｖは０以上整数）のトランジスタと、
前記ｖ＋２個の前記トランジスタのうちのｖ＋１個の前記トランジスタのドレイン−ソース間に接続されたｖ＋１個のスイッチとを含み、
複数の前記コンパレータ電流源は、複数の電流源群に分割され、
複数の前記電流源群のそれぞれは、ｕ＋１個（ｕは１以上の整数）のコンパレータ電流源からなり、
前記制御部は、複数の前記電流源群のそれぞれに、（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号からなる制御信号群を出力し、
前記（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号は、各前記電流源群内の（ｕ＋１）×（ｖ＋１）個の前記スイッチに供給され、
前記制御部は、前記（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号の論理値をランダムに決定することにより、前記水平走査期間毎に前記電流特性を切り替える
請求項５に記載の固体撮像装置。

【請求項7】

前記ロード電流源は、
前記垂直信号線とグラウンド線との間でカスコード接続されたｔ＋２個（ｔは０以上整数）のトランジスタと、
前記ｔ＋２個の前記トランジスタのうちのｔ＋１個の前記トランジスタのドレイン−ソース間に接続されたｔ＋１個のスイッチとを含み、
複数の前記ロード電流源は、複数の電流源群に分割され、
複数の前記電流源群のそれぞれは、ｓ＋１個（ｓは１以上の整数）のロード電流源からなり、
前記制御部は、複数の前記電流源群のそれぞれに、（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号からなる制御信号群を出力し、
前記（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号は、各電流源群内の（ｓ＋１）×（ｔ＋１）個の前記スイッチに供給され、
前記制御部は、前記（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号の論理値をランダムに決定することにより、前記水平走査期間毎に前記電流特性を切り替える
請求項６に記載の固体撮像装置。

【請求項8】

前記列切替回路は、Ｎ（Ｎは４以上の整数）個の入力端子とＮ個の出力端子とを有する単位切替回路を複数備え、
前記単位切替回路のＮ個の入力端子は、前記画素アレイ部側のＮ本の垂直信号線に接続され、
前記単位切替回路のＮ個の出力端子は、複数の前記カラムＡＤ回路側のＮ本の垂直信号線に接続され、
複数の前記単位切替回路のそれぞれは、前記制御部からの第１の制御信号群に従ってＮ個の入力端子とＮ個の出力端子との内部接続を切り換える
請求項１〜７の何れか１項に記載の固体撮像装置。

【請求項9】

前記単位切替回路のそれぞれは、２入力端子と２出力端子とを有するセレクタをＫ×Ｌ個（Ｋは２以上の整数、Ｌは２以上の整数、前記Ｎは２×Ｋ）備え、
前記Ｋ×Ｌ個のセレクタは、Ｋ並列かつＬ段に配置され、
第１段の前記Ｋ個のセレクタの入力端子には、前記画素アレイ部側のＮ本の垂直信号線に接続され、
最終段の前記Ｋ個のセレクタの出力端子には、複数の前記カラムＡＤ回路側のＮ本の垂直信号線に接続され、
第２段以降のセレクタのそれぞれの２つの入力端子は、前段の異なるセレクタの出力端子に接続され、
前記Ｋ×Ｌ個のセレクタは、Ｋ×Ｌ個の制御信号に従って２入力端子と２出力端子との間の内部接続を切り替え、
前記第１の制御信号群は、前記Ｋ×Ｌ個の前記制御信号を含む
請求項８に記載の固体撮像装置。

【請求項10】

前記制御部は、疑似乱数によって前記第１の制御信号群を生成する疑似乱数発生回路を備える
請求項８または９に記載の固体撮像装置。

【請求項11】

前記復元回路は、順次出力されるＡＤ変換された前記画素信号の少なくともＮ個を一時的に記憶するバッファメモリを有し、前記バッファメモリの読み出し順を変更することにより、ＡＤ変換された前記画素信号の前記並び順を復元する
請求項１〜１０の何れか１項に記載の固体撮像装置。

【請求項12】

前記復元回路は、順次出力されるＡＤ変換された前記画素信号の少なくともＮ個を一時的に記憶するバッファメモリを有し、前記第１の制御信号群に基づいて前記バッファメモリの読み出し順を変更することにより、ＡＤ変換された前記画素信号の前記並び順を復元する
請求項８〜１０の何れか１項に記載の固体撮像装置。

【請求項13】

請求項１〜１２の何れか１項に記載の固体撮像装置を備えるカメラ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、固体撮像装置およびカメラに関する。

【背景技術】

【0002】

列並列出力型の固体撮像装置では、同一列の信号は列毎に設けられた同一の処理回路でＡＤ（アナログ−デジタル）変換される。列毎に設けられた処理回路のバラツキおよび列毎のノイズは本質的に列相関性を持っている。このようなノイズやバラツキは、画像においては縦線ノイズとなって現われることがある。

【0003】

特許文献１は、画素アレイ部から画素信号を読み出すための垂直信号線を介して伝送される画素信号に時間的には不変でかつ２次元空間的には不規則なノイズを付加するノイズ付加部と、ノイズ付加部によってノイズが付加された画素信号の基準レベルと信号レベルとを独立にデジタルデータに変換するＡＤ変換部とを備える固体撮像装置を提案している。これによれば、時間的には不変でかつ２次元空間的には不規則なノイズを付加した状態で、基準レベルと信号レベルとを独立にデジタルデータに変換すると、そのノイズの効果は、両者のＡＤ変換結果にも同様に表れる。ＡＤ変換結果が２次元空間的には不規則なノイズを持っているので、列相関性のあるノイズを持たなくなる。

【0004】

また、非特許文献１は、画素アレイと列処理回路（列サンプルホールド回路および列ＡＤコンバーター）との間にスイッチングマトリクス（Switching Matrix）を設け、ランダムに切り替えることで縦線ノイズを軽減する固体撮像装置が提案されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００８−６０８７２号公報

【非特許文献】

【0006】

【非特許文献1】A CMOS Imager with Column-Level ADC Using Dynamic Column FPN Reduction, M.F. Snoeij, A. Theuwissen, K. Makinwa, J.H. Huijsing, ISSCC 2006 / SESSION 27 / IMAGE SENSORS / 27.4

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１に記載の固体撮像装置においては、画素信号そのものにノイズを重畳して列相関性の高い縦線ノイズを抑制できる。しかしながら、逆に、画素リセット信号は全列共通に接続されるため、全列共通に同等のノイズを重畳することになり、行相関性が高くなってしまいランダム横線ノイズを発生してしまう。また、低ゲインと高ゲインでは重畳させるノイズ量には調整が必要であり、ＡＤ変換ゲインに応じて段階的にこのリセット信号の解除時間を制御する必要がある。このため、画素内のトランジスタの閾値や画素アレイの寄生素子などの温度特性や電圧特性のバラツキを含めて最適値に事前に設定する必要があり、調整が極めて困難であることから、縦線ノイズを低減する異なるアプローチが望ましい。

【0008】

非特許文献１に記載の固体撮像装置は、隣接３列程度しかスイッチングできないため、３列以上の周期で発生する縦線ノイズに関しては効果がないという課題がある。

【0009】

本開示は、上記事情に鑑みてなされたものであり、列相関性を持ったノイズやバラツキを起因とする、画像に現われる縦線ノイズを抑制する固体撮像装置およびカメラを提供する。

【課題を解決するための手段】

【0010】

上記課題を解決するために、本開示の一態様に係る固体撮像装置は、行列状に配置された複数の画素回路を有する画素アレイ部と、前記複数の画素回路から出力される画素信号を伝播する、列毎に設けられた垂直信号線と、前記垂直信号線からの画素信号をＡＤ変換する、列毎に設けられたカラムＡＤ回路と、前記画素アレイ部と前記カラムＡＤ回路との間の前記垂直信号線に挿入され、画素アレイ部における画素回路の列と前記カラムＡＤ回路との接続を切り替える列切替回路と、水平走査期間毎に前記列切替回路に前記接続を切り替えさせる制御部と、複数の前記カラムＡＤ回路によってＡＤ変換された信号の並び順を、前記画素アレイ部における複数の前記垂直信号線の並び順に対応させるように復元する復元回路とを備える。

【発明の効果】

【0011】

本開示における固体撮像装置およびカメラによれば、列相関性を持ったノイズやバラツキを起因とする、画像に現われる縦線ノイズを抑制することができる。

【図面の簡単な説明】

【0012】

【図1】図１は、第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。

【図2】図２は、第１の実施形態に係る画素回路の一例を示す回路図である。

【図3】図３は、第１の実施形態に係る列切替回路の構成例を示すブロック図である。

【図4A】図４Ａは、第１の実施形態に係る４入力４出力の単位切替回路の一例を示すブロック図である。

【図4B】図４Ｂは、第１の実施形態に係る４入力４出力の単位切替回路の切替論理を示す図である。

【図5A】図５Ａは、第１の実施形態に係る２入力２出力のセレクタを示すブロック図である。

【図5B】図５Ｂは、第１の実施形態に係る２入力２出力のセレクタの入出力論理を示す図である。

【図5C】図５Ｃは、第１の実施形態に係る２入力２出力のセレクタの具体例を示す回路図である。

【図6A】図６Ａは、第１の実施形態に係る８入力８出力の単位切替回路の一例を示すブロック図である。

【図6B】図６Ｂは、第１の実施形態に係る８入力８出力の単位切替回路の切替論理を示す図である。

【図7】図７は、第１の実施形態に係る固体撮像装置の複数フレーム期間の動作例を示すタイムチャートである。

【図8】図８は、第１の実施形態に係る固体撮像装置の１水平走査期間の動作例を示すタイムチャートである。

【図9A】図９Ａは、比較例に係る画像を示す模式図である。

【図9B】図９Ｂは、第１の実施形態に係る画像を示す模式図である。

【図10】図１０は、第２の実施形態に係る固体撮像装置例の構成を示すブロック図である。

【図11】図１１は、第２の実施形態に係るロード電流源の一例を示す回路図である。

【図12】図１２は、第２の実施形態に係る電圧比較器の一例を示す回路図である。

【図13】図１３は、第２の実施形態に係るコンパレータ電流源の一例を示す回路図である。

【図14】図１４は、第３の実施形態に係る固体撮像装置の構成例を示すブロック図である。

【図15】図１５は、第４の実施形態に係る固体撮像装置の構成例を示すブロック図である。

【図16】図１６は、カメラの構成例を示すブロック図である。

【発明を実施するための形態】

【0013】

以下、本開示の実施するための形態に係る固体撮像装置を、図面を参照しながら説明する。

【0014】

但し、必要以上に詳細な説明は省略する場合がある。

【0015】

例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。

【0016】

（第１の実施形態）
まず、第１の実施形態における固体撮像装置の概要について説明する。本実施形態における固体撮像装置は、行列状に配置された複数の画素回路（単位セル、単位画素セル）を有する画素アレイ部における画素回路の列と、垂直信号線毎に設けられたカラムＡＤ回路の列との対応関係を切り替えることによって、縦線ノイズを低減するように構成されている。

【0017】

［固体撮像装置の構成例］
次に、図面を用いて第１の実施形態における固体撮像装置の構成について説明する。

【0018】

図１は、第１の実施形態に係る固体撮像装置１の構成例を示すブロック図である。同図に示す固体撮像装置１は、画素アレイ部１０、水平走査回路１２、垂直走査回路１４、複数の垂直信号線１９、制御部２０、カラム処理部２６、参照信号生成部２７、出力回路２８、複数のロード電流源３０、列切替回路５０、復元回路５２、および複数のクリップトランジスタ５４を備える。また、固体撮像装置１は、外部からマスタークロック信号の入力を受けるＭＣＬＫ端子、外部との間でコマンドまたはデータを送受信するためのＤＡＴＡ端子、外部へ映像データを送信するためのＤ１端子等を備え、これ以外にも電源電圧、グラウンド電圧が供給される端子類を備える。

【0019】

画素アレイ部１０は、行列状に配置された複数の画素回路３を有する。複数の画素回路３は、図１ではｎ行ｍ列に配置されている。図２は、画素回路３の回路例を示す図である。図２において画素回路３は、画素（受光部）であるフォトダイオードＰＤ、浮遊拡散層ＦＤ、読み出しトランジスタＴ１０、リセットトランジスタＴ１１、増幅トランジスタＴ１２および選択トランジスタＴ１３を備える。

【0020】

フォトダイオードＰＤは、光電変換する受光素子であり、受光量に応じた電荷を生成する。

【0021】

浮遊拡散層ＦＤは、フォトダイオードＰＤから読み出しトランジスタＴ１０を介して読み出された電荷を一時的に保持する。

【0022】

読み出しトランジスタＴ１０は、読み出し制御線φＴＲの読出し制御信号に従って、フォトダイオードＰＤから浮遊拡散層ＦＤに電荷を読み出す（つまり転送する）。

【0023】

リセットトランジスタＴ１１は、リセット制御線φＲＳのリセット制御信号に従って、浮遊拡散層ＦＤの電荷をリセットする。

【0024】

増幅トランジスタＴ１２は、浮遊拡散層ＦＤの電荷を電圧に変換および増幅し、増幅した信号を画素信号として選択トランジスタＴ１３を介して垂直信号線１９に出力する。

【0025】

選択トランジスタＴ１３は、選択制御線φＳＥＬの選択制御信号に従って、増幅トランジスタＴ１２の画素信号を垂直信号線に出力するか否かを選択する。

【0026】

なお、図２では、いわゆる１画素１セル構造の画素回路３の例を示したが、画素回路３は、いわゆる多画素１セル構造であってもよい。多画素１セル構造の画素回路３は、例えば、複数のフォトダイオードＰＤを有し、浮遊拡散層ＦＤ、リセットトランジスタＴ１１、増幅トランジスタＴ１２および選択トランジスタＴ１３のいずれか、あるいは、すべてを単位セル内で共有する構造であってもよい。

【0027】

図１の水平走査回路１２は、複数のカラムＡＤ回路内のメモリ２５６を順に走査することにより、ＡＤ変換された画素信号を、水平信号線１８を介して復元回路５２に出力する。この走査は、カラムＡＤ回路２５の並び順と同じでよい。

【0028】

垂直走査回路１４は、画素アレイ部１０内の画素回路３の行毎に設けられた水平走査線群１５（行制御線群とも呼ぶ）を行単位に走査する。これにより、垂直走査回路１４は、画素回路３を行単位に選択し、選択した行に属する画素回路３から画素信号をｍ本の垂直信号線１９に同時に出力させる。水平走査線群１５は、画素回路３の行と同数設けられる。図１では、ｎ個の水平走査線群１５（図１ではＶ１、Ｖ２、・・・、Ｖｎ）が設けられている。水平走査線群１５のそれぞれは、リセット制御線φＲＳ、読み出し制御線φＴＲ、選択制御線φＳＥＬを含む。

【0029】

垂直信号線１９は、画素アレイ部１０内の画素回路３の列毎に設けられ、選択された行に属する画素回路３からの画素信号をカラムＡＤ回路２５に伝播する。複数の垂直信号線１９は、図１では垂直信号線Ｈ０〜Ｈｍのｍ本からなる。また、複数の垂直信号線１９には列切替回路５０が挿入されている。垂直信号線１９のうち列切替回路５０の下流側の部分、つまり列切替回路５０とカラムＡＤ回路２５のマイナス入力端子とを接続する部分をＡＤＣ入力線４０と呼ぶ。複数のＡＤＣ入力線４０は、図１ではＡＤＣ入力線ＡＤＩＮ０〜ＡＤＩＮｍのｍ本からなる。

【0030】

制御部２０は、種々の制御信号群を生成することにより、固体撮像装置１の全体を制御する。種々の制御信号群には、制御信号群ＣＮ１、ＣＮ２、ＣＮ５、ＣＮ８、ＣＮ１０、ＣＮ１０、カウンタクロックＣＫ０が含まれる。例えば、制御部２０は、端子５ａを介してマスタークロックＭＣＬＫを受け取り、種々の内部クロックを生成し水平走査回路１２や垂直走査回路１４などを制御する。また、制御部２０は切替制御回路５１を有する。切替制御回路５１は、水平走査期間毎に、画素アレイ部１０における画素回路３の列とカラムＡＤ回路２５との１対１の接続を切り替えさせるように列切替回路５０を制御する。

【0031】

カラム処理部２６は、列毎に設けられたカラムＡＤ回路２５を備える。各カラムＡＤ回路２５は、垂直信号線１９からの画素信号をＡＤ変換する。

【0032】

カラムＡＤ回路２５のそれぞれは、電圧比較器２５２、カウンタ部２５４、およびメモリ２５６を備える。

【0033】

電圧比較器２５２は、垂直信号線１９からのアナログの画素信号と、参照信号生成部２７で生成される、三角波を含む参照信号ＲＡＭＰとを比較し、例えば、前者が後者より大きくなった時に比較結果を示す出力信号を反転する。

【0034】

カウンタ部２５４は、参照信号ＲＡＭＰ中の三角波の変化開始から電圧比較器２５２の出力信号が反転するまでの時間をカウントする。反転するまでの時間は、アナログ画素信号の値に応じて定まるので、カウント値はデジタル化された画素信号の値になる。

【0035】

メモリ２５６は、カウンタ部２５４のカウント値つまりデジタルの画素信号を保持する。

【0036】

参照信号生成部２７は、三角波を含む参照信号ＲＡＭＰを生成し、各カラムＡＤ回路２５内の電圧比較器２５２のプラス入力端子に参照信号ＲＡＭＰを出力する。

【0037】

出力回路２８は、復元回路５２からデジタルの画素信号を映像データ端子Ｄ１に出力する。

【0038】

ロード電流源３０は、垂直信号線１９毎に設けられ、垂直信号線１９に負荷電流を供給する負荷回路である。つまり、ロード電流源３０は、選択された画素回路３内の増幅トランジスタＴ１２に垂直信号線１９を介して負荷電流を供給し、当該増幅トランジスタＴ１２と共にソースフォロア回路を形成する。

【0039】

列切替回路５０は、画素アレイ部１０とカラムＡＤ回路２５との間の垂直信号線１９に挿入され、画素アレイ部１０における画素回路３の列とカラムＡＤ回路２５との１対１の接続を切り替える。この切り替えは、制御部２０からの制御信号群ＣＮ１０に従う。列切替回路５０において画素アレイ部１０における画素回路３の列と、カラムＡＤ回路２５との対応関係を切り替えることによって、縦線ノイズを低減することができる。さらに、列切替回路５０について図３を用いて説明する。

【0040】

図３は、列切替回路５０の構成例を示すブロック図である。図３に示す列切替回路５０は、複数の単位切替回路５０ａを備える。

【0041】

単位切替回路５０ａのそれぞれは、Ｎ（Ｎは４以上の整数）個の入力端子とＮ個の出力端子とを有する。複数の垂直信号線１９（垂直信号線Ｈ０〜Ｈｍのｍ本）はＮ本の垂直信号線１９からなるグループに分割され、各グループは１つ単位切替回路５０ａに対応する。

【0042】

単位切替回路５０ａのＮ個の入力端子は、画素アレイ部１０側のＮ本の垂直信号線１９に接続される。

【0043】

単位切替回路５０ａのＮ個の出力端子は、複数のカラムＡＤ回路２５側のＮ本の垂直信号線１９（つまりＡＤＣ入力線４０）に接続される。

【0044】

単位切替回路５０ａのそれぞれは、制御部２０からの制御信号群ＣＮ１０に従ってＮ個の入力端子とＮ個の出力端子との内部接続を切り替える。

【0045】

このように、複数の（ｍ本の）垂直信号線１９は、Ｎ本ずつのグループに分割されるので、Ｎ本に対応する単位切替回路５０ａのそれぞれは、同じ制御信号群ＣＮ１０を共用することができる。この共用により制御信号群ＣＮ１０の本数が増大しすぎることを避けることができる。言い換えれば、Ｎを大きくすれば制御信号群ＣＮ１０の制御信号線数が増大し、その配線面積も大きく増大する。つまり、Ｎの大きさ（縦線ノイズの低減効果）と、制御信号群ＣＮ１０の配線面積を小さくすることとはトレードオフの関係にある。このトレードオフに対しては、固体撮像装置１が形成される半導体チップの面積、および画素回路の総数に応じてＮを適切に設定すれば、縦線ノイズの低減効果を得ることができる。

【0046】

図１の復元回路５２は、複数のカラムＡＤ回路２５によってＡＤ変換された信号の並び順を、画素アレイ部１０における複数の垂直信号線１９の並び順に対応させるように復元する。この復元は、制御信号群ＣＮ１０に従う。例えば、復元回路５２は、制御部２０内の切替制御回路５１が出力する制御信号群ＣＮ１０に基づいて、列切替回路５０の入力と出力との関係を完全に反転して、ＡＤ変換された画素信号の並び順を復元するような回路構成とする。例えば、復元回路５２は、水平走査回路１２の走査によってメモリ２５６から水平信号線１８上に順次出力される、ＡＤ変換された画素信号の少なくともＮ個を一時的に記憶するバッファメモリを有し、制御信号群ＣＮ１０に基づいてバッファメモリの読み出し順を変更することにより、上記の並び順を復元する。

【0047】

クリップトランジスタ５４は、複数の画素回路３の列毎に設けられ、列切替回路５０とカラムＡＤ回路２５との間の垂直信号線１９（つまりＡＤＣ入力線４０）に接続され、列切替回路５０の切替の際にロード電流源３０が瞬間的にオフしないように垂直信号線１９にクリップ電位を与える。その結果、クリップトランジスタ５４は、列切替回路５０の切り替えによってロード電流源３０に瞬間的に生じ得るオフおよびオンを防止し、もって電源電圧変動およびグラウンドレベルの変動を防止し、ノイズの発生を低減することができる。言い換えれば、クリップトランジスタ５４は列切替回路５０が切替った際にロード電流源３０がオフしないようにクリップする。これはロード電流源３０が瞬時的にもオフすると、画素アレイ部１０の電源やＧＮＤが過渡的に変動してしまいノイズ要因となってしまうからである。なお、ゲート電圧を制御するバイアス電圧は、適切に設定することによってロード電流源３０をＯＦＦしないように設定できる。

【0048】

［単位切替回路の構成例］
次に、単位切替回路５０ａの構成例についてより具体的に説明する。

【0049】

図４Ａは、４入力４出力の単位切替回路５０ａの一例を示すブロック図である。同図は、図３に示した単位切替回路５０ａにおいて垂直信号線１９のグルーピング数Ｎが４である場合の単位切替回路５０ａの構成例を示す。

【0050】

図４Ａにおいて、単位切替回路５０ａは、２入力端子と２出力端子とを有するセレクタをＫ×Ｌ個備える（図４ＡではＫは２、Ｌは２、グルーピング数Ｎは４）。Ｋ×Ｌ個のセレクタは、Ｎ並列かつＬ段に配置される。

【0051】

第１段のＫ個のセレクタの入力端子には、画素アレイ部１０側のＮ本（ここでは４本）の垂直信号線１９に接続される。

【0052】

最終段（つまり第Ｌ段）のＫ個のセレクタの出力端子には、カラムＡＤ回路２５側のＮ本の垂直信号線１９（つまりＡＤＣ入力線４０）に接続される。

【0053】

第２段以降のセレクタのそれぞれの２つの入力端子は、前段の異なるセレクタの出力端子に接続される。

【0054】

Ｋ×Ｌ個のセレクタは、Ｋ×Ｌ個（ここでは４個）の制御信号Ｃ０〜Ｃ３に従って２入力端子と２出力端子との間の内部接続を切り替える。単位切替回路５０ａに入力される制御信号群ＣＮ１０は、制御信号Ｃ０〜Ｃ３を含む。

【0055】

図４Ｂは、図４Ａに示す４入力４出力の単位切替回路５０ａの切替論理を示す図である。同図のように制御信号Ｃ０〜Ｃ３の論理値の組み合わせは１６通りある。単位切替回路５０ａの出力側のＮ（ここでは４）本のＡＤＣ入力線４０に接続される垂直信号線１９の並び順は、同図に示すように、１６通りある。つまり、この単位切替回路５０ａは、制御信号Ｃ０〜Ｃ３の論理値の組み合わせに応じて１６通りの接続を切り替えることができる。

【0056】

理論上４入力の垂直信号線Ｈ０〜Ｈ３を並べる順列は４！＝２４通り存在するが、図４Ａの単位切替回路５０ａでは２４通りのうちの図４Ｂに示した１６通りの接続を切り替えることができる。

【0057】

さらに、セレクタ５５の詳細な回路例について説明する。

【0058】

図５Ａは、２入力２出力のセレクタ５５を示すブロック図である。セレクタ５５は、図４ＡのセレクタＳ０〜Ｓ３のそれぞれの例である。

【0059】

図５Ｂは、２入力２出力のセレクタ５５の入出力論理を示す図である。制御信号Ｃｍが０のときセレクタ５５の出力ＯＵＴ１、ＯＵＴ２にはＩＮ１、ＩＮ２が接続される（ストレート接続と呼ぶ）、制御信号Ｃｍが１のときセレクタ５５の出力ＯＵＴ１、ＯＵＴ２にはＩＮ２、ＩＮ１が接続される（クロス接続と呼ぶ）。

【0060】

図５Ｃは、２入力２出力のセレクタの具体例を示す回路図である。図５Ｃのようにセレクタ５５は、４つのトランジスタ対とインバータとを備える。ＰＭＯＳ型のトランジスタＴ１ｐとＮＭＯＳ型のトランジスタＴ１ｎとからなるトランジスタ対を第１のトランジスタ対と呼ぶ。同様に、第２のトランジスタ対は、トランジスタＴ２ｐ、Ｔ２ｎとからなる。第３のトランジスタ対は、トランジスタＴ３ｐ、Ｔ３ｎとからなる。第４のトランジスタ対は、トランジスタＴ４ｐ、Ｔ４ｎとからなる。

【0061】

各トランジスタ対を構成する２つのトランジスタは同時にオン状態またはオフ状態になる。第１のトランジスタ対は、第２のトランジスタ対に対して排他的にオン状態またはオフ状態になる。第３のトランジスタ対も第４のトランジスタ対に対して排他的にオン状態またはオフ状態になる。

【0062】

このようなセレクタ５５をｎ×ｍ個を組み合わせることによって単位切替回路５０ａの設計および製造を容易にすることができる。

【0063】

［単位切替回路の他の構成例］
次に、単位切替回路５０ａの他の構成例について説明する。

【0064】

図６Ａは、８入力８出力の単位切替回路の一例を示すブロック図である。

【0065】

図６Ａにおいて、単位切替回路５０ａは、２入力端子と２出力端子とを有するセレクタをＫ×Ｌ個備える（図６ＡではＫは４、Ｌは３、グルーピング数Ｎは８）。Ｋ×Ｌ個のセレクタは、Ｋ並列かつＬ段に配置される。

【0066】

第１段のＫ個のセレクタの入力端子には、画素アレイ部１０側のＮ（ここでは８）本の垂直信号線に接続される。

【0067】

最終段（つまり第Ｌ段）のＫ個のセレクタの出力端子には、カラムＡＤ回路２５側のＮ本の垂直信号線１９（つまりＡＤＣ入力線４０）に接続される。

【0068】

第２段以降のセレクタのそれぞれの２つの入力端子は、前段の異なるセレクタの出力端子に接続される。

【0069】

Ｋ×Ｌ個のセレクタは、Ｋ×Ｌ個（ここでは１２個）の制御信号Ｃ０〜Ｃ１１に従って２入力端子と２出力端子との間の内部接続を切り替える。単位切替回路５０ａに入力される制御信号群ＣＮ１０は、制御信号Ｃ０〜Ｃ１１を含む。

【0070】

図６Ｂは、図６Ａに示す８入力８出力の単位切替回路５０ａの切替論理を示す図である。同図のように制御信号Ｃ０〜Ｃ１１の論理値の組み合わせは２０４８通りある。単位切替回路５０ａの出力側のＮ（ここでは８）本のＡＤＣ入力線４０に接続される垂直信号線１９の並び順は、２０４８通りある。つまり、この単位切替回路５０ａは、制御信号Ｃ０〜Ｃ１１の論理値の組み合わせに応じて２０４８通りの接続を切り替えることができる。

【0071】

理論上８入力の垂直信号線Ｈ０〜Ｈ７を並べる順列は８！＝４０３２０通り存在するが、図６Ａの単位切替回路５０ａでは４０３２０通りのうちの２０４８通りの接続を切り替えることができる。

【0072】

図３に示した単位切替回路５０ａのグルーピング数Ｎは、列の相関性を完全に除去するためにＮを増やして広範囲としたいが、広範囲にすると制御信号群ＣＮ１０の配線面積の増加にもつながる。このため両立するＮを選ぶ必要がある。

【0073】

単位切替回路５０ａの一例として、例えば、図５Ａ、図５Ｂ、図５ＣではＰＭＯＳトランジスタとＮＭＯＳトランジスタとを複数個組み合わせたアナログスイッチから成るセレクタ５５を示した。このセレクタ５５のＫ×Ｌ個の組み合わせによって、図４Ａ、図４ＢではＮ＝４のグルーピング例を示し、図６Ａ、図６ＢではＮ＝８のグルーピング例を示した。このようにセレクタ５５をＫ×Ｌ個を組み合わせることによって単位切替回路５０ａの設計および製造を容易にすることができる。

【0074】

［固体撮像装置の動作］
以上のように構成された固体撮像装置１について、以下その動作を説明する。

【0075】

図７は、固体撮像装置１の複数フレーム期間の動作例を示すタイムチャートである。同図のでは、第ｋフレームから第ｋ＋２フレームにおける参照信号ＲＡＭＰの波形を模式的に表している。１フレームは、画素回路３の第１行から第ｎ行に対応するｎ個の水平走査期間（同図中の１Ｈの期間）からなる。また、図８は、固体撮像装置の１水平走査期間の動作例を示すタイムチャートである。

【0076】

１水平走査期間のそれぞれにおいて参照信号ＲＡＭＰは、図７、図８のダウンカウント期間およびアップカウント期間のそれぞれにおいて三角波となる。

【0077】

ダウンカウント期間は、増幅トランジスタＴ１２から出力されるリセット成分Ｖｒｓｔのレベルを示す第１の画素信号をＡＤ変換するための期間である。ダウンカウント期間の開始(三角波の変化開始)から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりダウンカウントされる。このカウント値はアナログのリセット成分ＶｒｓｔのＡＤ変換結果そのものである。

【0078】

アップカウント期間は、増幅トランジスタＴ１２から出力される、データ成分（信号成分Ｖｓｉｇ＋リセット成分Ｖｒｓｔ）のレベルを示す第２の画素信号をＡＤ変換するための期間である。アップカウント期間の開始(三角波の変化開始)から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりアップカウントされる。このアップカウントは、アナログのデータ成分（Ｖｓｉｇ＋Ｖｒｓｔ）をデジタル値に変換する。このアップカウントは、リセット成分Ｖｒｓｔを示すダウンカウント値を初期値とするので、アップカウント期間の終了時のカウント値は、データ成分からリセット成分を減算するＣＤＳ（Correlated Double Sampling：相関二重検出）の結果を表す。つまり、アップカウント期間の終了時のカウント値は、信号成分Ｖｓｉｇを表すデジタル値そのものである。このように、カラムＡＤ回路２５は、誤差となる各列のクロックスキューやカウンタディレイ等のばらつきを排除して、真の信号成分Ｖｓｉｇのみを取り出す、つまり、デジタルＣＤＳを行う。

【0079】

このような１水平走査期間の動作をｎ行に対して順次行うことにより１フレームの画像が得られる。

【0080】

図８において、制御信号群ＣＮ１０は、水平走査期間毎に変更される。より詳しくは、制御信号群ＣＮ１０は、水平走査期間それぞれの開始時（時刻ｔ４）に変更され、１水平期間内では同じ論理値を維持する。なお、制御信号群ＣＮ１０の変更は、１水平期間内のＡＤ変換の前であればよい。

【0081】

制御信号群ＣＮ１０の変更により、垂直走査回路１４によって走査される行毎に、画素アレイ部１０における画素回路３の列とカラムＡＤ回路２５の列との１対１の接続を切り替えることができ、列相関性をもつノイズおよびバラツキを低減することができる。また、制御信号群ＣＮ１０の論理値は、１水平走査期間内では維持されるのでＣＤＳにおける１回目の第１画素信号の検出および２回目の第２画素信号の検出に切り替えによる影響を与えない。

【0082】

ここで、列切替回路５０の切り替えによる、列相関性をもつノイズおよびバラツキの低減についてより詳しく説明する。

【0083】

上記の縦線ノイズが発生する主要因である１点目は、電圧比較器２５２の反転スピードの列間のばらつきであり、２点目は垂直信号線１９の応答スピードの列間のばらつきである。

【0084】

主要因である１点目の電圧比較器２５２の反転スピードの列間のばらつきに関しては、列切替回路５０により、画素アレイ部１０内の画素回路３の列と、対応するカラムＡＤ回路２５との接続をＡＤ変換前につど切り替える。

【0085】

この結果、同一列の画素信号には同じノイズが重畳されることはなく、異なる列の画素信号に重畳されるようになる。この結果、列相関性はなくなりＡＤ変換結果の画像に現われる縦線ノイズは軽減されることになる。

【0086】

２点目の垂直信号線１９の応答スピードの列間のばらつきに関しては、主に、ロード電流源３０の電流値のばらつきによって発生する。つまり、このため、列切替回路５０により、画素アレイ部１０内の画素回路３の列と、対応するロード電流源３０との接続をＡＤ変換前につど切り替える。

【0087】

これは、図８の１水平走査期間が短く、このため、垂直信号線１９の応答時間を示すダウンカウント前のタイミングｔ４〜ｔ１０までの時間と、アップカウント前のタイミングｔ１６〜ｔ２０までの時間が短く、２点目の課題である垂直信号線１９の応答スピードの列間のばらつきが課題になるときに有効である。

【0088】

この結果、同一列の画素信号には同じノイズが重畳されることはなく、異なる列の画素信号に重畳されるようになる。この結果、列相関性はなくなりＡＤ変換結果の画像に現われる縦線ノイズは軽減されることになる。

【0089】

また、特許文献１に関する課題である行相関性は無くなりランダム横線ノイズが発生することもなくなる。

【0090】

また、列切替回路５０の制御は、制御部２０内の切替制御回路５１に基づいて実施している。ＡＤ変換結果の画像において、いかなる固定パターンも排除するためには、列切替回路５０の切り替えを乱数的に制御することが好ましい。実際には、この乱数の周期性は、数フレーム×行数であれば、画像印象としては違和感のないものになる。

【0091】

列切替回路５０は、水平走査期間毎にＡＤ変換する前に、例えば制御信号群ＣＮ１０によってタイミングｔ４で接続を切り替える。そして、水平期間毎にＡＤ変換した後に、制御信号群ＣＮ１０によってタイミングｔ２８で列切替回路５０を解除してもよい。このようにして、列切替回路５０は水平走査期間ごとに接続を切り替えていく。

【0092】

このような列切替回路５０の切り替えによる縦線ノイズの低減について図９Ａ、図９Ｂを用いて説明する。

【0093】

図９Ａは、比較例に係る画像を示す模式図である。同図は、列切替回路５０による接続の切り替えをしない場合に、明るさおよび色が一様な被写体を撮像した画像を模式的に示している。列切替回路５０による切り替えをしない場合には、カウンタ部２５４においてアップカウントでＡＤ変換された値とダウンカウントでＡＤ変換された値とは、列相関性をもち、信号成分であるアップカウント値からダウンカウント値を減算した値もまた、列相関性をもつことになる。その結果、図９Ａのように縦線ノイズが生じ得る。

【0094】

図９Ｂは、本実施形態に係る画像を示す模式図である。同図は、列切替回路５０による水平走査期間毎の接続の切り替えをした場合に、明るさおよび色が一様な被写体を撮像した画像を模式的に示している。本実施形態においては、垂直信号線１９とカラムＡＤ回路２５との対応関係が、毎行異なる。この結果、図９Ｂのように、ＡＤ変換結果後の画像には縦線ノイズが低減されることになる。

【0095】

以上の通り、第１の実施形態では、画素アレイ部１０とカラムＡＤ回路２５の間の垂直信号線１９に列切替回路５０を設けることにより、縦線ノイズを低減することが可能になる。

【0096】

なお、復元回路５２は、ＡＤ変換された画素信号の少なくともＮ個を一時的に記憶するバッファメモリを有する構成でなくてもよい。

【0097】

例えば、復元回路５２は水平走査回路１２と兼用することができる。この場合水平走査回路１２は、制御信号群ＣＮ１０に基づいてメモリ２５６の走査順を切り替えることにより、画素信号の並び順を復元してもよい。

【0098】

また例えば、復元回路５２は、列切替回路５０と同様の回路構成を有し、複数のメモリ２５６の出力線と、水平信号線１８との間に挿入されてもよい。この場合、復元回路５２は、制御信号群ＣＮ１０に基づいて、列切替回路５０による切り替えと逆の切り替えを行うようにすればよい。

【0099】

以上説明してきたように、第１の実施形態における固体撮像装置１は、行列状に配置された複数の画素回路３を有する画素アレイ部１０と、複数の画素回路３から出力される画素信号を伝播する、列毎に設けられた垂直信号線１９と、垂直信号線１９からの画素信号をＡＤ変換する、列毎に設けられたカラムＡＤ回路２５と、画素アレイ部１０とカラムＡＤ回路２５との間の垂直信号線１９に挿入され、画素アレイ部１０における画素回路３の列とカラムＡＤ回路２５との接続を切り替える列切替回路５０と、水平走査期間毎に列切替回路５０に接続を切り替えさせる制御部２０と、複数のカラムＡＤ回路２５によってＡＤ変換された信号の並び順を、画素アレイ部１０における複数の垂直信号線１９の並び順に対応させるように復元する復元回路５２とを備える。

【0100】

この構成によれば、画素アレイ部１０における画素回路３の列と、カラムＡＤ回路２５との対応関係を切り替えることによって、縦線ノイズを低減することができる。

【0101】

ここで、固体撮像装置１は、列切替回路５０とカラムＡＤ回路２５との間の垂直信号線１９に接続され、垂直信号線１９に負荷電流を供給する、列毎に設けられたロード電流源３０を備えてもよい。

【0102】

この構成によれば、画素アレイ部１０における画素回路３の列と、ロード電流源３０およびカラムＡＤ回路２５との対応関係を切り替えることによって、縦線ノイズを低減することができる。

【0103】

ここで、固体撮像装置１は、列切替回路５０とカラムＡＤ回路２５との間の垂直信号線１９に接続され、列切替回路５０の切替の際にロード電流源３０がオフしないように垂直信号線にクリップ電流を与える、列毎に設けられたクリップトランジスタ５４を備えてもよい。

【0104】

この構成によれば、列切替回路５０の切り替えによって生じ得る電源電圧変動およびグラウンドレベルの変動を防止することにより、ノイズの発生を低減することができる。

【0105】

ここで、列切替回路５０は、Ｎ（Ｎは４以上の整数）個の入力端子とＮ個の出力端子とを有する単位切替回路５０ａを複数備え、単位切替回路５０ａのＮ個の入力端子は、画素アレイ部１０側のＮ本の垂直信号線１９に接続され、単位切替回路５０ａのＮ個の出力端子は、複数のカラムＡＤ回路２５側のＮ本の垂直信号線１９に接続され、複数の単位切替回路５０ａのそれぞれは、制御部２０からの第１の制御信号群に従ってＮ個の入力端子とＮ個の出力端子との内部接続を切り換えるようにしてもよい。

【0106】

この構成によれば、複数の垂直信号線１９は、Ｎ本ずつのグループに分割されるので、Ｎ本に対応する単位切替回路５０ａのそれぞれは、同じ第１の制御信号群を共用することができる。また、Ｎを大きくすれば第１の制御信号群の制御信号数が増大し、その配線面積も大きく増大し、Ｎの大きさ（縦線ノイズの低減効果）と配線面積を小さくすることとはトレードオフの関係にある。固体撮像装置１が形成される半導体チップの面積、および画素回路の総数に応じてＮを適切に設定すれば、縦線ノイズの低減効果を十分に得ることができる。

【0107】

ここで、単位切替回路５０ａのそれぞれは、２入力端子と２出力端子とを有するセレクタをＫ×Ｌ個（Ｋは２以上の整数、Ｌは２以上の整数、Ｎは２×Ｋ）備え、Ｋ×Ｌ個のセレクタは、Ｋ並列かつＬ段に配置され、第１段のＫ個のセレクタの入力端子には、画素アレイ部１０側のＮ本の垂直信号線１９に接続され、最終段のＫ個のセレクタの出力端子には、複数のカラムＡＤ回路２５側のＮ本の垂直信号線１９に接続され、第２段以降のセレクタのそれぞれの２つの入力端子は、前段の異なるセレクタの出力端子に接続され、Ｋ×Ｌ個のセレクタは、Ｋ×Ｌ個の制御信号に従って２入力端子と２出力端子との間の内部接続を切り替え、第１の制御信号群は、Ｋ×Ｌ個の制御信号を含むようにしてもよい。

【0108】

この構成によれば、Ｋ×Ｌ個のセレクタの組み合わせによって単位切替回路５０ａの設計および製造を容易にすることができる。

【0109】

ここで、制御部２０は、疑似乱数によって第１の制御信号群を生成する疑似乱数発生回路５３を備えてもよい。

【0110】

この構成によれば、縦線ノイズの低減効果を高めることができる。

【0111】

ここで、固体撮像装置１は、複数のカラムＡＤ回路２５を走査することにより、複数のカラムＡＤ回路２５からＡＤ変換された画素信号を順次出力させる水平走査回路１２を有し、復元回路５２は、順次出力されるＡＤ変換された画素信号の少なくともＮ個を一時的に記憶するバッファメモリを有し、第１の制御信号群に基づいてバッファメモリの読み出し順を変更することにより、並び順を復元してもよい。

【0112】

（第２の実施形態）
第２の実施形態では、第１の実施形態に加えて、さらに、列間の相関性を低減する固体撮像装置について説明する。

【0113】

上記に記載の通り、縦線ノイズが発生する要因は、主要因である１点目は、電圧比較器２５２の反転スピードの列間のばらつきであり、２点目は垂直信号線１９の応答スピードの列間のばらつきである。

【0114】

主要因である１点目である、電圧比較器２５２の反転スピードの列間のばらつきに起因する縦線ノイズのさらなる低減に関して説明する。本実施形態に係る固体撮像装置は、電圧比較器２５２が、電流特性を切り替え可能なコンパレータ電流源を有している。これにより、電圧比較器２５２の反転スピードの列間のばらつきを低減することができる。

【0115】

２点目である、垂直信号線１９の応答スピードの列間のばらつきに起因する縦線ノイズのさらなる低減に関して説明する。本実施形態に係る固体撮像装置は、電流特性を切り替え可能なロード電流源３０を有している。これにより、垂直信号線１９の応答スピードの列間のばらつきを低減することができる。

【0116】

以下、図面を用いて第２の実施形態における固体撮像装置の構成について説明する。

【0117】

図１０は、第２の実施形態に係る固体撮像装置１の構成例を示すブロック図である。同図の固体撮像装置１は、図１と比べて、ロード電流源３０の電流特性が切り替え可能な点と、電圧比較器２５２内のコンパレータ電流源の電流特性が切り替え可能な点と、制御部２０に疑似乱数発生回路５３が追加されている点とが異なっている。以下では異なる点を中心に説明する。

【0118】

［ロード電流源の構成例］
まず、電流特性が切り替え可能なロード電流源３０について説明する。

【0119】

図１１は、第２の実施形態に係る複数のロード電流源３０の一例を示す回路図である。固体撮像装置１は、垂直信号線１９と同数のｍ個のロード電流源３０を有する。同図は、ｍ個のロード電流源３０のうちの一部分のロード電流源３０と、ロード基準電流源３０ａとを示している。

【0120】

ロード基準電流源３０ａは、各ロード電流源３０とカレントミラーを構成する基準となる電流源である。同図では、全てのロード電流源３０に共通の１つのロード基準電流源３０ａを示しているが、ロード電流源３０の何個かに共通するロード基準電流源３０ａを複数個設けてもよい。

【0121】

同図のように、複数の（ｍ個の）ロード電流源３０は、複数の電流源群３０ｇに分割される。

【0122】

電流源群３０ｇのそれぞれは、ｓ＋１個（ｓは１以上の整数）のロード電流源３０からなる。

【0123】

ロード電流源（３０）のそれぞれは、ｔ＋２個（ｔは０以上整数）のトランジスタと、ｔ＋１個のスイッチとを備える。

【0124】

ｔ＋２個のトランジスタは、垂直信号線１９とグラウンド線との間でカスコード接続される。

【0125】

ｔ＋１個のスイッチは、ｔ＋２個のトランジスタのうちのｔ＋１個のトランジスタのドレイン−ソース間に接続される。

【0126】

ロード電流源３０のそれぞれは、ｔ＋１個のスイッチのオンまたはオフの組み合わせによりカレントミラーのミラー比が変更可能であり、つまり、電流特性（電流値を含む）を切り替えられる。

【0127】

複数の電流源群３０ｇのそれぞれは、制御部２０から、（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号からなる制御信号群ＣＮ１１が入力される。（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号は、各電流源群３０ｇ内の（ｓ＋１）×（ｔ＋１）個のスイッチに供給される。制御信号群ＣＮ１１は、疑似乱数発生回路５３によって、水平走査期間毎にＡＤ変換する前に変更される。このように、制御部２０は、（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号の論理値をランダムに決定することにより、水平走査期間毎にロード電流源３０の電流特性を切り替える。これにより、垂直信号線１９の応答スピードの列間のばらつきを低減することができる。

【0128】

また、複数の（ｍ個の）ロード電流源３０は、ｓ＋１個ずつのロード電流源３０からなる電流源群３０ｇにグループ化されるので、電流源群３０ｇのそれぞれは、同じ制御信号群ＣＮ１１を共用することができる。この共用により制御信号群ＣＮ１１の本数が増大しすぎることを避けることができる。より詳しく言うと、電流源群３０ｇ内のロード電流源３０の個数（ｓ＋１）およびロード電流源３０内のスイッチの個数（ｔ＋１）を大きくすれば制御信号群ＣＮ１１の制御信号線数が増大し、その配線面積も大きく増大する。つまり、（ｓ＋１）および（ｔ＋１）の大きさ（垂直信号線１９における応答スピードのバラツキの低減効果）と、制御信号群ＣＮ１１の配線面積を小さくすることとはトレードオフの関係にある。このトレードオフに対しては、固体撮像装置１が形成される半導体チップの面積、および画素回路の総数に応じて（ｓ＋１）および（ｔ＋１）を適切に設定すれば、縦線ノイズの低減効果を得ることができる。

【0129】

［コンパレータ電流源の構成例］
次に、電流特性が切り替え可能なコンパレータ電流源を有する電圧比較器２５２について説明する。

【0130】

図１２は、第２の実施形態に係る電圧比較器２５２の一例を示す回路図である。同図の電圧比較器２５２は、入力容量素子Ｃ１、Ｃ２、差動回路２５２ａ、出力回路２５２ｂ、コンパレータ電流源２５３を備える。

【0131】

入力容量素子Ｃ１は、垂直信号線１９からのアナログ画素信号が入力される。入力容量素子Ｃ２は、参照信号ＲＡＭＰが入力される。

【0132】

差動回路２５２ａは、４つのトランジスタＴ２１〜Ｔ２４を備える。垂直信号線１９からのアナログ画素信号は、入力容量素子Ｃ１を介してトランジスタＴ２１のゲート端子に入力される。参照信号ＲＡＭＰは、入力容量素子Ｃ２を介してがトランジスタＴ２２のゲート端子に入力される。さらに、差動回路２５２ａには、入力容量素子Ｃ１、Ｃ２をリセットするためのスイッチＳＷ１、ＳＷ２が付加されている。

【0133】

コンパレータ電流源２５３は、差動回路２５２ａのトランジスタＴ２１、Ｔ２２のソース端子に接続される。コンパレータ電流源２５３は、電流特性を切り替え可能であり、制御部２０によって、電流特性が水平走査期間毎にランダムに切り替える。

【0134】

図１３は、第２の実施形態に係るコンパレータ電流源の一例を示す回路図である。固体撮像装置１は、垂直信号線１９と同数のｍ個のコンパレータ電流源２５３を有する。同図は、ｍ個のコンパレータ電流源２５３のうちの一部分のコンパレータ電流源２５３と、コンパレータ基準電流源２５３ａとを示している。

【0135】

コンパレータ基準電流源２５３ａは、各コンパレータ電流源２５３とカレントミラーを構成する基準となる電流源である。同図では、全てのコンパレータ電流源２５３に共通の１つのコンパレータ基準電流源２５３ａを示しているが、コンパレータ電流源２５３の何個か共通するコンパレータ基準電流源２５３ａを複数個設けてもよい。

【0136】

同図のように、複数の（ｍ個の）コンパレータ電流源２５３は、複数の電流源群２５３ｇに分割される。

【0137】

電流源群２５３ｇのそれぞれは、ｕ＋１個（ｕは１以上の整数）のコンパレータ電流源２５３からなる。

【0138】

コンパレータ電流源２５３のぞれぞれは、ｖ＋２個（ｖは０以上整数）のトランジスタと、ｖ＋１個のスイッチとを備える。

【0139】

ｖ＋２個のトランジスタは、差動回路２５２ａとグラウンド線との間でカスコード接続される。

【0140】

ｖ＋１個のスイッチは、ｖ＋２個のトランジスタのうちのｖ＋１個のトランジスタのドレイン−ソース間に接続される。このｖ＋１個のスイッチは、制御部２０から出力される（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号からなる制御信号群ＣＮ１２により制御される。

【0141】

このような構成により、コンパレータ電流源２５３のそれぞれは、ｖ＋１個のスイッチのオンまたはオフの組み合わせによりカレントミラーのミラー比が変更可能、つまり、電流特性（電流値を含む）を切り替え可能である。

【0142】

（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号は、各電流源群２５３ｇ内の（ｕ＋１）×（ｖ＋１）個のスイッチに供給される。制御部２０は、（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号の論理値をランダムに決定することにより、水平走査期間毎に電流特性を切り替える。

【0143】

上記のように、第２の実施形態における固体撮像装置１は、第１の実施形態に対して、さらに、電圧比較器２５２の反転スピードの列間のばらつきを低減することができる。また、垂直信号線１９の応答スピードの列間のばらつきを低減することができる。

【0144】

また、複数の（ｍ個の）コンパレータ電流源２５３は、ｕ＋１個ずつのコンパレータ電流源２５３からなる電流源群２５３ｇにグループ化されるので、電流源群２５３ｇのそれぞれは、同じ制御信号群ＣＮ１２を共用することができる。この共用により制御信号群ＣＮ１２の本数が増大しすぎることを避けることができる。より詳しく言うと、電流源群２５３ｇ内のコンパレータ電流源２５３の個数（ｕ＋１）およびコンパレータ電流源２５３内のスイッチの個数（ｖ＋１）を大きくすれば制御信号群ＣＮ１２の制御信号線数が増大し、その配線面積も大きく増大する。つまり、（ｕ＋１）および（ｖ＋１）の大きさ（電圧比較器２５２における応答スピードのバラツキの低減効果）と、制御信号群ＣＮ１２の配線面積を小さくすることとは、トレードオフの関係にある。このトレードオフに対しては、固体撮像装置１が形成される半導体チップの面積、および画素回路の総数に応じて（ｕ＋１）および（ｖ＋１）を適切に設定すれば、縦線ノイズの低減効果を得ることができる。

【0145】

以上説明してきたように、本実施形態における固体撮像装置において、カラムＡＤ回路２５は、垂直信号線１９からの画素信号と、三角波を有する参照信号ＲＡＭＰとを比較する電圧比較器２５２と、電圧比較器２５２の出力反転に従って、垂直信号線１９からの画素信号をデジタル値に変換するカウンタ部２５４とを含み、電圧比較器２５２は、画素信号と参照信号ＲＡＭＰとが入力される差動回路２５２ａと、差動回路に接続されたコンパレータ電流源２５３とを含み、コンパレータ電流源２５３は、電流特性を切替可能であり、制御部２０は、複数のカラムＡＤ回路２５における複数のコンパレータ電流源２５３の電流特性を、水平走査期間毎にランダムに切り替えことができる。

【0146】

この構成によれば、コンパレータ電流源の電流特性のランダムな切り替えによって、さらに列間の相関性を低減することができる。

【0147】

ここで、コンパレータ電流源２５３は、差動回路２５２ａとグラウンド線との間でカスコード接続されたｖ＋２個（ｖは０以上整数）のトランジスタと、ｖ＋２個のトランジスタのうちのｖ＋１個のトランジスタのドレイン−ソース間に接続されたｖ＋１個のスイッチとを含み、複数のコンパレータ電流源２５３は、複数の電流源群２５３ｇに分割され、複数の電流源群２５３ｇのそれぞれは、ｕ＋１個（ｕは１以上の整数）のコンパレータ電流源２５３からなり、制御部２０は、複数の電流源群２５３ｇのそれぞれに、（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号からなる制御信号群ＣＮ１２を出力し、（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号は、各電流源群２５３ｇ内の（ｕ＋１）×（ｖ＋１）個のスイッチに供給され、制御部２０は、（ｕ＋１）×（ｖ＋１）個のスイッチ制御信号の論理値をランダムに決定することにより、水平走査期間毎に電流特性を切り替えるようにしてもよい。

【0148】

この構成によれば、電流特性を切り替え可能なコンパレータ電流源の設計および製造を容易にすることができる。

【0149】

ここで、複数のロード電流源３０は、電流特性を切り替え可能であり、制御部２０は、複数のロード電流源の電流特性を、水平走査期間毎にランダムに切り替えてもよい。

【0150】

この構成によれば、ロード電流源の電流特性のランダムな切り替えによって、さらに列間の相関性を低減することができる。

【0151】

ここで、ロード電流源３０は、垂直信号線１９とグラウンド線との間でカスコード接続されたｔ＋２個（ｔは０以上整数）のトランジスタと、ｔ＋２個のトランジスタのうちのｔ＋１個のトランジスタのドレイン−ソース間に接続されたｔ＋１個のスイッチとを含み、複数のロード電流源３０は、複数の電流源群３０ｇに分割され、複数の電流源群３０ｇのそれぞれは、ｓ＋１個（ｓは１以上の整数）のロード電流源３０からなり、制御部２０は、複数の電流源群３０ｇのそれぞれに、（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号からなる制御信号群ＣＮ１１を出力し、（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号は、各電流源群３０ｇ内の（ｓ＋１）×（ｔ＋１）個のスイッチに供給され、制御部（２０）は、（ｓ＋１）×（ｔ＋１）個のスイッチ制御信号の論理値をランダムに決定することにより、水平走査期間毎に電流特性を切り替えてもよい。

【0152】

この構成によれば、電流特性を切り替え可能なロード電流源の設計および製造を容易にすることができる。

【0153】

（第３の実施形態）
第３の実施形態では、第１の実施形態に対して、主要因の１点目である電圧比較器２５２の反転スピードの列間のばらつきを改善する固体撮像装置について説明する。

【0154】

以下、図面を用いて第３の実施形態における固体撮像装置の構成について説明する。

【0155】

図１４は、第３の実施形態に係る固体撮像装置１の構成例を示すブロック図である。同図の固体撮像装置１は、図１と比べて、垂直信号線１９におけるロード電流源３０の接続位置が、列切替回路５０よりも上流側である点と、クリップトランジスタ５４が削除されている点とが異なっている。以下では異なる点を中心に説明する。

【0156】

ロード電流源３０は、列毎に設けられ、画素アレイ部１０と列切替回路５０との間の垂直信号線１９に接続されている。

【0157】

また、クリップトランジスタ５４は削除されている。これは、ロード電流源３０が瞬時的にもオフすることはないので、画素アレイ部１０の電源やＧＮＤが過渡的に変動することは無くノイズ要因とはならないからである。

【0158】

この固体撮像装置１によれば、画素アレイ部１０における画素回路３およびロード電流源３０の列と、カラムＡＤ回路２５との対応関係を切り替えることによって、縦線ノイズを低減することができる。

【0159】

また、本実施形態における固体撮像装置１では図８のタイムチャートにおいて１水平走査期間が比較的長い場合、垂直信号線１９の応答時間を示すダウンカウント前のタイミングｔ４〜ｔ１０までの時間と、アップカウント前のタイミングｔ１６〜ｔ２０までの時間が長く、２点目の課題である垂直信号線１９の応答スピードの列間のばらつきが課題にならないときに有効である。

【0160】

これは、ロード電流源３０の電流値のばらつきによって、垂直信号線１９の収束時間にばらつきが多少発生しても、上記タイミングを十分に確保すれば、ばらつきが生じないと考えられるからである。

【0161】

以上説明してきたように、本実施形態における固体撮像装置１は、画素アレイ部１０と列切替回路５０との間の垂直信号線１９に接続され、垂直信号線１９に負荷電流を供給する、列毎に設けられたロード電流源３０を備える。

【0162】

なお、第３の実施形態における固体撮像装置１において、電流特性を切り替え可能でないロード電流源３０の代わりに、第２の実施形態における電流特性を切り替え可能なロード電流源３０を備えてもよい。

【0163】

（第４の実施形態）
第４の実施形態では、第３の実施形態に加えて、さらに、列間の相関性を低減する固体撮像装置について説明する。つまり、主要因の１点目である電圧比較器２５２の反転スピードの列間のばらつきを改善する固体撮像装置１について説明する。

【0164】

以下、図面を用いて第４の実施形態における固体撮像装置の構成について説明する。

【0165】

図１５は、第４の実施形態に係る固体撮像装置１の構成例を示すブロック図である。同図の固体撮像装置１は、図１４と比べて、電圧比較器２５２内のコンパレータ電流源が電流特性を切り替え可能である点が異なっている。以下では異なる点を中心に説明する。

【0166】

図１５における電圧比較器２５２は、図１２と同様の構成である。電圧比較器２５２内のコンパレータ電流源２５３は、図１３と同様の構成である。

【0167】

これによれば、第３の実施形態と比べて、主要因である１点目である、電圧比較器２５２の反転スピードの列間のばらつきのさらなる低減が可能である。また、図１５の固体撮像装置１では、第２の実施形態と比べて図１１に記載のロード電流源３０の電流値の切り替えを要しないので、制御信号群ＣＮ１１中の合計（ｓ＋１）×（ｔ＋１）個の制御信号Ｌ００〜Ｌｓｔの配線スペース必要としない。

【0168】

なお、上記の各実施形態で説明した固体撮像装置１は、カメラに用いられる。図１６は、カメラの構成例を示すブロック図である。同図のカメラは、固体撮像装置１、レンズ６１、信号処理部６３、およびシステムコントローラ６４を備える。

【0169】

また、固体撮像装置１において、画素回路３は半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成されているが、画素回路３が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いてもよい。

【0170】

以上、例示的な各実施形態について説明したが、本願の請求の範囲は、これらの実施形態に限定されるものではない。添付の請求の範囲に記載された主題の新規な教示および利点から逸脱することなく、上記各実施形態においてさまざまな変形を施してもよく、上記各実施形態の構成要素を任意に組み合わせて他の実施形態を得てもよいことを、当業者であれば容易に理解するであろう。したがって、そのような変形例や他の実施形態も本開示に含まれる。

【産業上の利用可能性】

【0171】

本開示は、固体撮像装置およびカメラに好適に利用可能である。

【符号の説明】

【0172】

１ 固体撮像装置
３ 画素回路
１０ 画素アレイ部
１２ 水平走査回路
１４ 垂直走査回路
１５ 水平走査線群
１８ 水平信号線
１９ 垂直信号線
２０ 制御部
２５ カラムＡＤ回路
２６ カラム処理部
２７ 参照信号生成部
２８ 出力回路
３０ ロード電流源
３０ａ ロード基準電流源
３０ｇ 電流源群
４０ ＡＤＣ入力線
５０ 列切替回路
５０ａ 単位切替回路
５１ 切替制御回路
５２ 復元回路
５３ 疑似乱数発生回路
５４ クリップトランジスタ
５５ セレクタ
２５２ 電圧比較器
２５２ａ 差動回路
２５２ｂ 出力回路
２５３ コンパレータ電流源
２５３ａ コンパレータ基準電流源
２５３ｇ 電流源群
２５４ カウンタ部
２５６ メモリ
ＦＤ 浮遊拡散層
ＰＤ フォトダイオード
Ｔ１０ 読み出しトランジスタ
Ｔ１１ リセットトランジスタ
Ｔ１２ 増幅トランジスタ
Ｔ１３ 選択トランジスタ
ＣＮ１０、ＣＮ１１、ＣＮ１２ 制御信号群
ＭＣＬＫ マスタークロック
ＲＡＭＰ 参照信号

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】