特許 6739372 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6739372

(24)【登録日】2020年7月27日

(45)【発行日】2020年8月12日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20200730BHJP

   H01L 29/06 20060101ALI20200730BHJP

【ＦＩ】

   H01L29/78 652K

   H01L29/78 653C

   H01L29/78 652N

   H01L29/06 301V

   H01L29/06 301F

   H01L29/06 301D

   H01L29/78 652Q

【請求項の数】5

【全頁数】25

(21)【出願番号】特願2017-30339(P2017-30339)

(22)【出願日】2017年2月21日

(65)【公開番号】特開2018-137324(P2018-137324A)

(43)【公開日】2018年8月30日

【審査請求日】2018年12月6日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】新田 峻介

(72)【発明者】

【氏名】松岡 長

(72)【発明者】

【氏名】加藤 俊亮

(72)【発明者】

【氏名】新井 雅俊

(72)【発明者】

【氏名】小沢 慎也

(72)【発明者】

【氏名】田中 文悟

【審査官】 柴垣 宙央

(56)【参考文献】

【文献】 国際公開第２０１２／１２７８２１（ＷＯ，Ａ１）

【文献】 特開２０１３−０２６４８８（ＪＰ，Ａ）

【文献】 特開２０１６−０７６７２９（ＪＰ，Ａ）

【文献】 特開２０１６−１２９２２６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、を有し、第１領域、第２領域、前記第１領域及び前記第２領域との間に設けられた第３領域とを有する半導体層と、
前記半導体層内に設けられ前記第２半導体層と対向し、前記第２領域から前記第１領域に向かう第１方向に延伸する第１電極と、
前記半導体層及び前記第１電極の間に設けられ、前記第２半導体層から前記第１電極に向かい前記第１方向に直交する第２方向の厚さが前記第１方向に沿って段階的に大きくなる第１絶縁膜と、
前記半導体層の前記第１半導体層側に設けられた第２電極と、
前記半導体層と前記第２電極との間に設けられた第１導電形の第５半導体層と、
前記半導体層内に設けられ、前記第１電極と前記第２電極との間に位置し、前記第１方向に延伸する第３電極と、
前記第１領域、前記第２領域及び前記第３領域において、前記第１半導体層及び前記第３電極の間に設けられた第２絶縁膜と、
前記第１電極と前記第３電極との間に設けられた第３絶縁膜と、
を備え、
前記第１電極は、前記半導体層の端部に向かって延びており、
前記第１領域は、前記半導体層の端部に位置し、
前記第１領域では、前記第４半導体層は前記第１方向及び前記第２方向に直交する第３方向において前記第１半導体層上に設けられ、前記第１絶縁膜は前記第２方向において第１の厚さを有し、
前記第２領域では、前記第２半導体層は前記第３方向において前記第１半導体層及び前記第３半導体層の間に設けられ、前記第１絶縁膜は前記第２方向において第２の厚さを有し、
前記第３領域では、前記第１絶縁膜は前記第２方向において、前記第１の厚さより小さく前記第２の厚さより大きい第３の厚さを有し、
前記第３領域には、前記第３半導体層が設けられておらず、
前記第２絶縁膜は、前記第２方向において前記第１の厚さと同じ第４の厚さを有する半導体装置。

【請求項2】

前記第３の厚さは、前記第２の厚さの１．３倍以上の厚さである請求項１に記載の半導体装置。

【請求項3】

第１電極と、
第１方向において前記第１電極上に設けられた半導体層と、
前記半導体層内に設けられ、前記第１方向と直交する第２方向に延伸する第２電極と、
前記半導体層及び前記第２電極の間に設けられた第１絶縁膜と、
を備え、
前記半導体層は、第１導電形の第１半導体層と、前記第１方向において前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第１方向において前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第１方向において前記第１半導体層上に設けられ前記第２方向において前記第２半導体層に隣接する第２導電形の第４半導体層と、を有し、
前記第１方向及び前記第２方向は、第３方向と直交し、
前記第２半導体層が前記第１半導体層及び前記第３半導体層の間に設けられた領域における前記第１絶縁膜の前記第３方向における厚さは、前記第４半導体層が前記第１半導体層上に設けられた領域における前記第１絶縁膜の前記第３方向における厚さと同じであり、
前記半導体層は、前記第２方向において前記第２半導体層から前記第４半導体層に向かって順に設けられた第１領域、第２領域、及び、第３領域を有し、
前記第１領域における前記第１絶縁膜の前記第３方向の厚さ、前記第２領域における前記第１絶縁膜の前記第３方向の厚さ、前記第３領域における前記第１絶縁膜の前記第３方向の厚さの順に厚くなり、
前記第１絶縁膜は、前記第１領域において前記第３半導体層と接しており、前記第２領域及び前記第３領域において前記第３半導体層と接しておらず、
前記半導体層内に設けられ、前記第１電極と前記第２電極との間に位置し、前記第２方向に延伸する第３電極と、
前記第１半導体層及び前記第３電極の間に設けられた第２絶縁膜と、
前記第２電極と前記第３電極との間に設けられた第３絶縁膜と、
をさらに備え、
前記第４半導体層が前記第１半導体層上に設けられた領域のうち前記第３領域における前記第１絶縁膜の前記第３方向における厚さは、前記第２絶縁膜の前記第３方向における厚さと同じである半導体装置。

【請求項4】

第１導電形の半導体層と、
前記半導体層上に設けられた第１導電形の第１半導体層と、
前記第１半導体層上に選択的に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に選択的に設けられた第１導電形の第３半導体層と、
前記第１半導体層、前記第２半導体層及び前記第３半導体層を側面に有し、第１方向に延伸するトレンチと、
前記トレンチ内に設けられた第１電極と、
前記トレンチの前記側面と前記第１電極との間に設けられた第１絶縁膜と、
前記トレンチ内に設けられ、前記第１電極の上に位置し前記第２半導体層に対向し、前記第１方向に延伸する第２電極と、
前記トレンチの前記側面と前記第２電極との間に設けられた第２絶縁膜と、
前記第１電極と前記第２電極との間に設けられた第３絶縁膜と、
前記半導体層の下面上に設けられた第３電極と、
前記第３半導体層上に設けられた第４電極と、
を備え、
前記第２絶縁膜は、前記第１方向における前記第２絶縁膜の中央から端部に向かって順に設けられた第１領域、第２領域、及び、第３領域を有し、
前記トレンチの前記側面から前記第２電極に向かい、前記第１方向と直交する方向を第２方向とし、
前記第１領域における前記第２絶縁膜の前記第２方向の厚さ、前記第２領域における前記第２絶縁膜の前記第２方向の厚さ、前記第３領域における前記第２絶縁膜の前記第２方向の厚さの順に厚くなり、
前記第２絶縁膜は、前記第１領域において前記第３半導体層と接しており、前記第２領域及び前記第３領域において前記第３半導体層と接しておらず、
前記第３領域における前記第１絶縁膜の前記第２方向の厚さは、前記第３領域における前記第２絶縁膜の前記第２方向の厚さと同じである半導体装置。

【請求項5】

第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、を有し、第１領域、第２領域、前記第１領域及び前記第２領域との間に設けられた第３領域とを有する半導体層と、
前記半導体層内に設けられ前記第２半導体層と対向し、前記第２領域から前記第１領域に向かう第１方向に延伸する第１電極と、
前記半導体層及び前記第１電極の間に設けられ、前記第２半導体層から前記第１電極に向かい前記第１方向に直交する第２方向の厚さが前記第１方向に沿って段階的に大きくなる第１絶縁膜と、
を備え、
前記第１領域では、前記第４半導体層は前記第１方向及び前記第２方向に直交する第３方向において前記第１半導体層上に設けられ、前記第１絶縁膜は前記第２方向において第１の厚さを有し、
前記第２領域では、前記第２半導体層は前記第３方向において前記第１半導体層及び前記第３半導体層の間に設けられ、前記第１絶縁膜は前記第２方向において第２の厚さを有し、
前記第３領域では、前記第１絶縁膜は前記第２方向において、前記第１の厚さより小さく前記第２の厚さより大きい第３の厚さを有し、
前記第１電極は、前記半導体層の端部に向かって延びており、
前記第１領域は、前記半導体層の端部に位置し、
前記半導体層の前記第１半導体層側に設けられた第２電極と、
前記半導体層と前記第２電極との間に設けられた第１導電形の第５半導体層と、
前記半導体層内に設けられ、前記第１電極と前記第２電極との間に位置し、前記第１方向に延伸する第３電極と、
前記第１領域、前記第２領域及び前記第３領域において、前記第１半導体層及び前記第３電極の間に設けられ、前記第２方向において第４の厚さを有する第２絶縁膜と、
前記第１電極と前記第３電極との間に設けられた第３絶縁膜と、
をさらに備え、
前記第１の厚さは、前記第４の厚さと同じである半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力制御などの用途に用いられる半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。このようなＭＯＳＦＥＴには、トレンチゲート構造を有するものがあり、半導体素子が設けられた素子領域と、素子領域を囲む終端領域と、が設けられている。トレンチは、素子領域から終端領域にわたって形成され、トレンチの内部には導電体や絶縁膜が埋め込まれている。トレンチゲート構造を有するＭＯＳＦＥＴにおいては、終端領域における絶縁膜の耐圧を向上することが課題となる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４−１５０１４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の目的は、より耐圧が高い半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、半導体層と、第１電極と、第１絶縁膜と、を備える。前記半導体層は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、を有する。前記半導体層は、第１領域、第２領域、前記第１領域及び前記第２領域との間に設けられた第３領域と、を有する。前記第１電極は、前記半導体層内に設けられ前記第２半導体層と対向し、前記第２領域から前記第１領域に向かう第１方向に延伸する。前記第１絶縁膜は、前記半導体層及び前記第１電極の間に設けられ、前記第２半導体層から前記第１電極に向かい前記第１方向に直交する第２方向の厚さが前記第１方向に沿って段階的に大きくなる。前記第１領域では、前記第４半導体層は前記第１方向及び前記第２方向に直交する第３方向において前記第１半導体層上に設けられ、前記第１絶縁膜は前記第２方向において第１の厚さを有する。前記第２領域では、前記第２半導体層は前記第３方向において前記第１半導体層及び前記第３半導体層の間に設けられ、前記第１絶縁膜は前記第２方向において第２の厚さを有する。前記第３領域では、前記第１絶縁膜は前記第２方向において、前記第１の厚さより小さく前記第２の厚さより大きい第３の厚さを有する。前記第３領域には、前記第３半導体層が設けられていない。実施形態に係る半導体装置は、第２電極と、第５半導体層と、第３電極と、第２絶縁膜と、第３絶縁膜と、をさらに備える。前記第２電極は、前記半導体層の前記第１半導体層側に設けられている。前記第５半導体層は、前記半導体層と前記第２電極との間に設けられ、第１導電形である。前記第３電極は、前記半導体層内に設けられ、前記第１電極と前記第２電極との間に位置し、前記第１方向に延伸する。前記第２絶縁膜は、前記第１領域、前記第２領域及び前記第３領域において、前記第１半導体層及び前記第３電極の間に設けられている。前記第３絶縁膜は、前記第１電極と前記第３電極との間に設けられている。前記第１電極は、前記半導体層の端部に向かって延びている。前記第１領域は、前記半導体層の端部に位置している。前記第２絶縁膜は、前記第２方向において前記第１の厚さと同じ第４の厚さを有する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を示す平面図である。

【図2】図１の領域Ｒの拡大図である。

【図3】図２のＡ１−Ａ２線の断面図である。

【図4】図２のＢ１−Ｂ２線の断面図である。

【図5】図２のＣ１−Ｃ２線の断面図である。

【図6】図２のＤ１−Ｄ２線の断面図である。

【図7】図２のＥ１−Ｅ２線の断面図である。

【図8】図８（ａ）及び図８（ｂ）は、半導体装置の接続形態を示す回路図である。

【図9】第２実施形態に係る半導体装置を示す平面図である。

【図10】図９のＡ１−Ａ２線の断面図である。

【図11】図９のＢ１−Ｂ２線の断面図である。

【図12】図９のＣ１−Ｃ２線の断面図である。

【図13】第３実施形態に係る半導体装置を示す平面図である。

【図14】図１３のＡ１−Ａ２線の断面図である。

【図15】図１３のＢ１−Ｂ２線の断面図である。

【図16】第４実施形態に係る半導体装置を示す平面図である。

【図17】図１６のＡ１−Ａ２線の断面図である。

【図18】図１６のＢ１−Ｂ２線の断面図である。

【図19】第５実施形態に係る半導体装置を示す平面図である。

【図20】図１９のＡ１−Ａ２線の断面図である。

【図21】図１９のＢ１−Ｂ２線の断面図である。

【図22】図１９のＣ１−Ｃ２線の断面図である。

【図23】図１９のＤ１−Ｄ２線の断面図である。

【図24】第６実施形態に係る半導体装置を示す平面図である。

【図25】図２４のＡ１−Ａ２線の断面図である。

【図26】図２４のＢ１−Ｂ２線の断面図である。

【図27】第７実施形態に係る半導体装置を示す平面図である。

【図28】図２７のＡ１−Ａ２線の断面図である。

【図29】図２７のＢ１−Ｂ２線の断面図である。

【図30】図２７のＣ１−Ｃ２線の断面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

以下、本明細書においては、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、Ｘ方向及びＹ方向の双方に対して直交する方向を「Ｚ方向」とする。

【0009】

（第１実施形態）
図１は、本実施形態に係る半導体装置を示す平面図である。図２は、図１の領域Ｒの拡大図である。図３、図４、図５、図６及び図７は、図２のＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線、Ｄ１−Ｄ２及びＥ１−Ｅ２線の断面図である。
図１に示すように、半導体装置１には、素子部８と、パッド９と、が設けられている。素子部８は、配線を介してパッド９に電気的に接続される。素子部８には、後述する半導体層２０、ゲート電極４０、絶縁膜５０、ソース電極７０及びドレイン電極８０が設けられており、セルパターンを形成している。パッド９は、例えば、ゲートパッドであって、引き出し配線を介してゲート電極４０に接続される。素子部８の上面はソース電極７０、下面はドレイン電極８０となっており、それぞれ外部回路に接続される。
図３〜図７に示すように、半導体装置１には、基板１０が設けられている。基板１０は、例えば、シリコン基板等の半導体基板である。例えば、基板１０の導電形は、ｎ^＋形である。

【0010】

「ｎ^＋形」とは、ｎ形であって実効的な不純物濃度が「ｎ⁻形」よりも高いことを示す。「ｐ^＋形」及び「ｐ⁻形」についても同様である。「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。なお、ｎ形不純物は、例えば、リン（Ｐ）であり、ｐ形不純物は、例えば、ホウ素（Ｂ）である。

【0011】

半導体装置１には、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。素子領域Ｒ１は、素子部８の中央に設けられている。終端領域Ｒ２は素子部８の端部に設けられている。例えば、終端領域Ｒ２は素子領域Ｒ１の周囲を囲むように設けられている。例えば、図１において、Ｘ方向の両端に位置する終端領域Ｒ２の構成は互いに同じであり、Ｙ方向の両端に位置する終端領域Ｒ２の構成は互いに同じである。また、Ｘ方向の両端に位置する終端領域Ｒ２の構成は、Ｙ方向の両端に位置する終端領域Ｒ２の構成と異なる。

【0012】

先ず、素子領域Ｒ１について説明する。
図２に示すように、素子領域Ｒ１は、領域Ｒ１ａ及び領域Ｒ１ｂを含む。領域Ｒ１ａ及び領域Ｒ１ｂは、素子部８の中央から端部に向かう方向に順に配置される。つまり、領域Ｒ１ａ及び領域Ｒ１ｂは、隣り合うようにＸ方向に沿って配置されている。

【0013】

図３に示すように、素子領域Ｒ１の領域Ｒ１ａにおいて、半導体装置１は、基板１０と、半導体層２０と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、コンタクト６０と、ソース電極７０と、ドレイン電極８０と、を有する。

【0014】

半導体層２０は、基板１０の上面１０ａ上に設けられている。半導体層２０は、例えば、シリコン層である。半導体層２０は、ドリフト層２２と、ベース層２３と、ソース層２４と、を有する。
ドリフト層２２は、基板１０上に設けられ、その導電形は、例えば、ｎ⁻形である。

【0015】

ベース層２３は、ドリフト層２２上に設けられ、その導電形は、例えば、ｐ形である。
ソース層２４は、ベース層２３上に選択的に設けられ、その導電形は、例えば、ｎ^＋形である。

【0016】

フィールドプレート電極３０及びゲート電極４０は、半導体層２０内に形成されたトレンチＴ１内に配置される。トレンチＴ１は、ソース層２４の上面からドリフト層２２に達するように形成される。トレンチＴ１は、例えば、Ｘ方向に延びる。
図２及び図３に示すように、Ｙ方向に沿って配置された複数のトレンチＴ１が半導体層２０内に形成され、各トレンチＴ１内に、フィールドプレート電極３０及びゲート電極４０が配置される。つまり、本実施形態の半導体装置１は、トレンチゲート構造を有するＭＯＳＦＥＴであって、フィールドプレート電極３０を含むものである。

【0017】

フィールドプレート電極３０は、ゲート電極４０と比較して下方に位置し、ゲート電極４０は、絶縁膜５０を介してフィールドプレート電極３０上に位置する。例えば、フィールドプレート電極３０及びゲート電極４０は、トレンチＴ１内において、それぞれＸ方向に延びる。フィールドプレート電極３０及びゲート電極４０は、例えば、ポリシリコンを含む。

【0018】

絶縁膜５０は、トレンチＴ１内に配置される。絶縁膜５０は、例えば、シリコン酸化物を含む。絶縁膜５０は、例えば、ＢＰＳＧ、ＰＳＧ、ＮＳＧ等のシリケートガラスを含んでも良い。絶縁膜５０は、例えば、窒化シリコンまたは酸窒化シリコンを含んでも良い。絶縁膜５０は、フィールドプレート絶縁膜５０ａと、層間絶縁膜５０ｂと、ゲート絶縁膜５０ｃと、層間絶縁膜５０ｄと、を有する。

【0019】

フィールドプレート絶縁膜５０ａは、半導体層２０と、フィールドプレート電極３０と、の間に設けられる。フィールドプレート絶縁膜５０ａは、フィールドプレート電極３０の下面３０ｂ及び側面３０ｓを覆う。例えば、フィールドプレート絶縁膜５０ａを介して、フィールドプレート電極３０及びドリフト層２２は対向する。

【0020】

層間絶縁膜５０ｂは、フィールドプレート電極３０と、ゲート電極４０と、の間に設けられる。層間絶縁膜５０ｂは、フィールドプレート電極３０の上面３０ａ、及び、ゲート電極４０の下面４０ｂを覆っており、フィールドプレート電極３０及びゲート電極４０を電気的に絶縁する。

【0021】

ゲート絶縁膜５０ｃは、半導体層２０と、ゲート電極４０と、の間に設けられる。ゲート絶縁膜５０ｃは、ゲート電極４０の側面４０ｓを覆う。例えば、ゲート絶縁膜５０ｃを介して、ゲート電極４０と、ドリフト層２２、ベース層２３及びソース層２４とは対向する。

【0022】

層間絶縁膜５０ｄは、ゲート電極４０と、ソース電極７０と、の間に設けられる。層間絶縁膜５０ｄは、ゲート電極４０の上面４０ａを覆っており、ゲート電極４０及びソース電極７０を電気的に絶縁する。

【0023】

フィールドプレート絶縁膜５０ａの厚さＷ１は、ゲート絶縁膜５０ｃの厚さＷ２より大きい。素子領域Ｒ１の領域Ｒ１ａにおいて、厚さＷ１の最大値は、厚さＷ２の最大値より大きい。

【0024】

本明細書において、フィールドプレート絶縁膜５０ａの厚さは、フィールドプレート電極３０と、半導体層２０の少なくとも一部と、の間に位置するフィールドプレート絶縁膜５０ａの厚さである。例えば、フィールドプレート絶縁膜５０ａの厚さは、フィールドプレート電極３０の側面３０ｓ上に位置するフィールドプレート絶縁膜５０ａのＹ方向の厚さである。
また、ゲート絶縁膜５０ｃの厚さは、ゲート電極４０と、半導体層２０の少なくとも一部と、の間に位置するゲート絶縁膜５０ｃの厚さである。例えば、ゲート絶縁膜５０ｃの厚さは、ゲート電極４０の側面４０ｓ上に位置するゲート絶縁膜５０ｃのＹ方向の厚さである。

【0025】

図３に示す例では、厚さＷ１は、フィールドプレート電極３０と、ドリフト層２２の一部と、の間に位置するフィールドプレート絶縁膜５０ａのＹ方向の厚さである。また、厚さＷ２は、ゲート電極４０と、ドリフト層２２の一部、ベース層２３、及び、ソース層２４の一部と、の間に位置するゲート絶縁膜５０ｃのＹ方向の厚さである。

【0026】

コンタクト６０は、ベース層２３上に選択的に設けられている。コンタクト６０は、例えば、Ｙ方向で隣り合うソース層２４の間に形成されたトレンチＴ２内に設けられる。例えば、トレンチＴ２内にチタンタングステン（ＴｉＷ）等を埋め込んでコンタクト６０を形成する。この場合、金属等を埋め込む前にトレンチＴ２の直下の箇所がｐ^＋形になるようにする。また、トレンチＴ２を形成せずにコンタクト６０を形成しても良い。この場合、例えば、ｐ^＋形のイオン注入によってコンタクト６０を形成する。コンタクト６０を形成することで、ベース層２３及びソース電極７０の接続抵抗を下げることができる。

【0027】

ソース電極７０は、ソース層２４、層間絶縁膜５０ｄ及びコンタクト６０上に設けられている。ソース電極７０は、図示しない部分においてフィールドプレート電極３０と電気的に接続される。例えば、ソース電極７０は、バリアメタル及び金属膜を含む２層構造を有する。
ドレイン電極８０は、基板１０の下面１０ｂ上に設けられている。

【0028】

図４に示すように、素子領域Ｒ１の領域Ｒ１ｂにおいて、半導体装置１は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、コンタクト６０と、ソース電極７０と、ドレイン電極８０と、を有する。

【0029】

ガードリング層２５は、ドリフト層２２上に設けられ、Ｙ方向で隣り合うトレンチＴ１間に位置する。ガードリング層２５は、半導体層２０の一部である。ガードリング層２５の導電形は、ドリフト層２２の導電形と異なり、例えば、ｐ形である。ガードリング層２５は、終端領域Ｒ２で発生する電界集中を緩和する。

【0030】

絶縁膜５０は、トレンチＴ１内に配置され、フィールドプレート絶縁膜５０ａと、層間絶縁膜５０ｂと、ゲート絶縁膜５０ｃと、層間絶縁膜５０ｄと、を有する。
フィールドプレート絶縁膜５０ａは、フィールドプレート電極３０の下面３０ｂ及び側面３０ｓを覆う。例えば、フィールドプレート絶縁膜５０ａを介して、フィールドプレート電極３０及びドリフト層２２は対向する。
ゲート絶縁膜５０ｃは、ゲート電極４０の側面４０ｓを覆う。例えば、ゲート絶縁膜５０ｃを介して、ゲート電極４０と、ドリフト層２２及びガードリング層２５とは対向する。

【0031】

素子領域Ｒ１の領域Ｒ１ｂにおけるフィールドプレート絶縁膜５０ａの厚さは、素子領域Ｒ１の領域Ｒ１ａにおけるフィールドプレート絶縁膜５０ａの厚さＷ１と概ね同じである。素子領域Ｒ１の領域Ｒ１ｂにおけるゲート絶縁膜５０ｃの厚さは、素子領域Ｒ１の領域Ｒ１ａにおけるゲート絶縁膜５０ｃの厚さＷ２と概ね同じである。

【0032】

次に、終端領域Ｒ２について説明する。
図２に示すように、終端領域Ｒ２は、領域Ｒ２ａ１、領域Ｒ２ａ２及び領域Ｒ２ｂを含む。領域Ｒ２ａ１、領域Ｒ２ａ２及び領域Ｒ２ｂは、素子部８の中央から端部に向かう方向に順に配置される。つまり、領域Ｒ２ａ１、領域Ｒ２ａ２及び領域Ｒ２ｂは、隣り合うようにＸ方向に沿って配置されている。
したがって、素子領域Ｒ１の領域Ｒ１ａ、Ｒ１ｂ、及び、終端領域Ｒ２の領域Ｒ２ａ１、Ｒ２ａ２、Ｒ２ｂは、隣り合うようにＸ方向に沿って順に配置されている。

【0033】

図５に示すように、終端領域Ｒ２の領域Ｒ２ａ１において、半導体装置１は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、層間絶縁膜５５と、ドレイン電極８０と、を有する。

【0034】

ガードリング層２５は、ドリフト層２２上に設けられ、Ｙ方向で隣り合うトレンチＴ１間に位置する。層間絶縁膜５５は、絶縁膜５０（層間絶縁膜５０ｄ）上に設けられる。層間絶縁膜５５は、例えば、シリコン酸化物を含む。層間絶縁膜５５は、例えば、ＢＰＳＧ、ＰＳＧ、ＮＳＧ等のシリケートガラスを含んでも良い。層間絶縁膜５５は、例えば、窒化シリコンまたは酸窒化シリコンを含んでも良い。層間絶縁膜５０ｄ及び層間絶縁膜５５を合わせて層間絶縁膜と呼ぶ場合がある。

【0035】

絶縁膜５０は、トレンチＴ１内に配置され、フィールドプレート絶縁膜５０ａと、層間絶縁膜５０ｂと、ゲート絶縁膜５０ｃと、層間絶縁膜５０ｄと、を有する。
フィールドプレート絶縁膜５０ａは、フィールドプレート電極３０の下面３０ｂ及び側面３０ｓを覆う。例えば、フィールドプレート絶縁膜５０ａを介して、フィールドプレート電極３０及びドリフト層２２は対向する。
ゲート絶縁膜５０ｃは、ゲート電極４０の側面４０ｓを覆う。例えば、ゲート絶縁膜５０ｃを介して、ゲート電極４０と、ドリフト層２２及びガードリング層２５とは対向する。

【0036】

終端領域Ｒ２の領域Ｒ２ａ１におけるフィールドプレート絶縁膜５０ａの厚さは、素子領域Ｒ１の領域Ｒ１ａにおけるフィールドプレート絶縁膜５０ａの厚さＷ１と概ね同じである。終端領域Ｒ２の領域Ｒ２ａ１におけるゲート絶縁膜５０ｃの厚さは、素子領域Ｒ１の領域Ｒ１ａにおけるゲート絶縁膜５０ｃの厚さＷ２と概ね同じである。

【0037】

図６に示すように、終端領域Ｒ２の領域Ｒ２ａ２において、半導体装置１は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、層間絶縁膜５５と、ドレイン電極８０と、を有する。図２に示すように、ゲート電極４０は、コンタクト６１を介してパッド９等に接続される。

【0038】

ガードリング層２５は、ドリフト層２２上に設けられ、Ｙ方向で隣り合うトレンチＴ１間に位置する。層間絶縁膜５５は、絶縁膜５０（層間絶縁膜５０ｄ）上に設けられる。

【0039】

絶縁膜５０は、トレンチＴ１内に配置され、フィールドプレート絶縁膜５０ａと、層間絶縁膜５０ｂと、ゲート絶縁膜５０ｃと、層間絶縁膜５０ｄと、を有する。
フィールドプレート絶縁膜５０ａは、フィールドプレート電極３０の下面３０ｂ及び側面３０ｓを覆う。例えば、フィールドプレート絶縁膜５０ａを介して、フィールドプレート電極３０及びドリフト層２２は対向する。
ゲート絶縁膜５０ｃは、ゲート電極４０の側面４０ｓを覆う。例えば、ゲート絶縁膜５０ｃを介して、ゲート電極４０と、ドリフト層２２及びガードリング層２５とは対向する。

【0040】

フィールドプレート絶縁膜５０ａの厚さＷ１ａは、ゲート絶縁膜５０ｃの厚さＷ３より大きい。終端領域Ｒ２の領域Ｒ２ａ２において、厚さＷ１ａの最大値は、厚さＷ３の最大値より大きい。
図６に示す例では、厚さＷ１ａは、フィールドプレート電極３０と、ドリフト層２２の一部と、の間に位置するフィールドプレート絶縁膜５０ａのＹ方向の厚さである。また、厚さＷ３は、ゲート電極４０と、ドリフト層２２の一部及びガードリング層２５の一部と、の間に位置するゲート絶縁膜５０ｃのＹ方向の厚さである。

【0041】

終端領域Ｒ２の領域Ｒ２ａ２におけるフィールドプレート絶縁膜５０ａの厚さＷ１ａは、素子領域Ｒ１の領域Ｒ１ａにおけるフィールドプレート絶縁膜５０ａの厚さＷ１と概ね同じである。
終端領域Ｒ２の領域Ｒ２ａ２におけるゲート絶縁膜５０ｃの厚さＷ３は、素子領域Ｒ１の領域Ｒ１ａにおけるゲート絶縁膜５０ｃの厚さＷ２より大きい。領域Ｒ２ａ２における厚さＷ３の最大値は、領域Ｒ１ａにおける厚さＷ２の最大値より大きい。
例えば、厚さＷ３は、厚さＷ２の１．３倍以上の厚さである。

【0042】

図７に示すように、終端領域Ｒ２の領域Ｒ２ｂにおいて、半導体装置１は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、層間絶縁膜５５と、ドレイン電極８０と、を有する。

【0043】

絶縁膜５０は、トレンチＴ１内に配置され、フィールドプレート絶縁膜５０ａと、層間絶縁膜５０ｂと、ゲート絶縁膜５０ｃと、層間絶縁膜５０ｄと、を有する。
フィールドプレート絶縁膜５０ａは、フィールドプレート電極３０の下面３０ｂ及び側面３０ｓを覆う。例えば、フィールドプレート絶縁膜５０ａを介して、フィールドプレート電極３０及びドリフト層２２は対向する。
ゲート絶縁膜５０ｃは、ゲート電極４０の側面４０ｓを覆う。例えば、ゲート絶縁膜５０ｃを介して、ゲート電極４０と、ドリフト層２２及びガードリング層２５とは対向する。

【0044】

フィールドプレート絶縁膜５０ａの厚さＷ１ｂは、ゲート絶縁膜５０ｃの厚さＷ１ｃと概ね同じである。
図７に示す例では、厚さＷ１ｂは、フィールドプレート電極３０と、ドリフト層２２の一部と、の間に位置するフィールドプレート絶縁膜５０ａのＹ方向の厚さである。また、厚さＷ１ｃは、ゲート電極４０と、ドリフト層２２の一部及びガードリング層２５の一部と、の間に位置するゲート絶縁膜５０ｃのＹ方向の厚さである。

【0045】

終端領域Ｒ２の領域Ｒ２ｂにおけるフィールドプレート絶縁膜５０ａの厚さＷ１ｂは、素子領域Ｒ１の領域Ｒ１ａにおけるフィールドプレート絶縁膜５０ａの厚さＷ１と概ね同じである。
終端領域Ｒ２の領域Ｒ２ｂにおけるゲート絶縁膜５０ｃの厚さＷ１ｃは、終端領域Ｒ２の領域Ｒ２ａ２におけるゲート絶縁膜５０ｃの厚さＷ３より大きい。終端領域Ｒ２の領域Ｒ２ｂにおける厚さＷ１ｃの最大値は、終端領域Ｒ２の領域Ｒ２ａ２における厚さＷ３の最大値より大きい。

【0046】

以上より、素子領域Ｒ１及び終端領域Ｒ２について、フィールドプレート絶縁膜５０ａの厚さＷ１、Ｗ１ａ、Ｗ１ｂと、ゲート絶縁膜５０ｃの厚さＷ２、Ｗ３、Ｗ１ｃとは、以下の関係式（１）を満たす。

【0047】

Ｗ１（Ｗ１ａ、Ｗ１ｂ、Ｗ１ｃ）＞Ｗ３＞Ｗ２・・・（１）

【0048】

ゲート絶縁膜５０ｃの厚さＷ２、Ｗ３、Ｗ１ｃが上記式（１）を満たすので、素子領域Ｒ１から終端領域Ｒ２にかけて、ゲート絶縁膜５０ｃの厚さが段階的に大きくなっている。これにより、図２に示すように、例えば、素子領域Ｒ１から終端領域Ｒ２にかけて、ゲート電極４０の厚さＷｇが段階的に小さくなるようにゲート電極４０は設けられている。

【0049】

次に、半導体装置１の動作について説明する。
本実施形態の半導体装置１においては、半導体層２０（ドリフト層２２、ベース層２３、ソース層２４）、フィールドプレート電極３０、ゲート電極４０、絶縁膜５０、コンタクト６０、ソース電極７０及びドレイン電極８０によって、縦型のｎチャネル形ＭＯＳＦＥＴが形成される。

【0050】

このトランジスタにおいては、ソース電極７０に対してドレイン電極８０に正の電圧が印加された状態で、ゲート電極４０に所定の電圧が印加されると、ゲート絶縁膜５０ｃ近傍のベース層２３にチャネル（反転層）が形成され、半導体装置１がオン状態になる。電子は、チャネルを通ってソース電極７０からドレイン電極８０へ流れる。つまり、ソース層２４からドリフト層２２に向けて電子電流が流れる。

【0051】

次に、半導体装置１の接続形態の一例について説明する。
図８（ａ）及び図８（ｂ）は、コンバータ内の半導体装置１の接続形態を示す回路図である。図８（ａ）は、ＡＣ−ＤＣコンバータ１００の回路図を示しており、図８（ｂ）は、ＤＣ−ＤＣコンバータ２００の回路図を示している。

【0052】

図８（ａ）に示すように、ＡＣ−ＤＣコンバータ１００において、半導体装置１Ａは、制御回路９０及びトランス９１に接続されている。半導体装置１Ｂは、トランス９１及び駆動回路９２に接続されている。半導体装置１Ａ、１Ｂは、例えば、ＭＯＳＦＥＴである。また、半導体装置１Ｂ及びトランス９１にコンデンサ９３が接続されている。
ＡＣ−ＤＣコンバータ１００においては、入力されたＡＣ電圧が変換されてＤＣ電圧として出力される。

【0053】

図８（ｂ）に示すように、ＤＣ−ＤＣコンバータ２００において、半導体装置１Ｃは、高電位側に設けられ、制御回路９０及びコイル９４に接続されている。半導体装置１Ｄは、低電位側に設けられ、制御回路９０に接続されている。また、半導体装置１Ｄは、半導体装置１Ｃとコイル９４の間に接続されている。半導体装置１Ｃ、１Ｄは、例えば、ＭＯＳＦＥＴである。コンデンサ９３は、コイル９４に接続している。
ＤＣ−ＤＣコンバータ２００においては、入力されたＤＣ電圧が変換されてＤＣ電圧として出力される。

【0054】

次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、素子領域Ｒ１から終端領域Ｒ２にかけて、厚さＷ２、Ｗ３、Ｗ１ｃのように段階的に厚くなるようにゲート絶縁膜５０ｃが設けられている。終端領域Ｒ２の領域Ｒ２ａ２に、厚さＷ１ｃより小さく厚さＷ２より大きい厚さである厚さＷ３を有するようにゲート絶縁膜５０ｃを形成すると、半導体装置１のターンオフ時のアバランシェ耐量を向上させることができる。

【0055】

ここで、ＭＯＳＦＥＴ等の半導体装置において、高速でターンオフさせるためにスイッチングのオフ動作でゲート電極に逆バイアス電圧を印加する場合がある。また、高速でターンオフさせる場合、ソース電極及びドレイン電極の間の領域の耐圧が終端領域内の構成要素によって影響され易い。例えば、ソース電極及びドレイン電極の間の領域に過度の電圧が印加されると、アバランシェ降伏が生じて電子電流やホール電流が発生する。発生した電子電流やホール電流はガードリング層から電位の低いベース層に流れる。つまり、ｎチャネル形ＭＯＳＦＥＴである場合にはホール電流が終端領域から素子領域に流れ、ｐチャネル形電界効果型トランジスタである場合には電子電流が終端領域から素子領域に流れることになる。

【0056】

半導体装置がｎチャネル形ＭＯＳＦＥＴである場合、ガードリング層からベース層にホール電流が流れると、ベース層の抵抗により電位が上昇するのでゲート電極及びゲート絶縁膜に順バイアス電圧が印加される。さらに、スイッチングのオフ動作でゲート電極に逆バイアス電圧が印加されていると、キャリアが排出する時にゲート絶縁膜に過度の電界が印加される場合がある。この場合、終端領域においてゲート絶縁膜が破壊される虞がある。

【0057】

本実施形態に係る半導体装置１では、素子領域Ｒ１から終端領域Ｒ２にかけて、３段階（例えば、厚さＷ２、Ｗ３、Ｗ１ｃ）の厚さを有するようにゲート絶縁膜５０ｃの厚さを変えている。このように段階的にゲート絶縁膜５０ｃの厚さを変えることによって、アバランシェ降伏が生じた場合、ゲート絶縁膜５０ｃに印加される電界を緩和させることができる。これにより、半導体装置１のターンオフ時にゲート電極に逆バイアス電圧を印加している状態でも、アバランシェ耐量を向上させてゲート絶縁膜の破壊を抑制することができる。

【0058】

本実施形態では、素子領域Ｒ１から終端領域Ｒ２にかけて、厚さＷ２、Ｗ３、Ｗ１ｃのように３段階の厚さを有するようにゲート絶縁膜５０ｃの厚さを変えているが、素子領域Ｒ１から終端領域Ｒ２にかけて段階的に厚くなっていれば良い。例えば、素子領域Ｒ１から終端領域Ｒ２にかけて、４段階以上の厚さを有するようにゲート絶縁膜５０ｃの厚さを変えても良い。

【0059】

本実施形態によれば、より耐圧が高い半導体装置を提供することができる。

【0060】

（第２実施形態）
図９は、本実施形態に係る半導体装置を示す平面図である。図１０、図１１及び図１２は、図９のＡ１−Ａ２線、Ｂ１−Ｂ２線及びＣ１−Ｃ２線の断面図である。
図９に示すように、本実施形態に係る半導体装置２においては、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。素子領域Ｒ１は、領域Ｒ１ａ及び領域Ｒ１ｂを含み、終端領域Ｒ２は、領域Ｒ２ａ及び領域Ｒ２ｂを含む。素子領域Ｒ１の領域Ｒ１ａ、Ｒ１ｂ、及び、終端領域Ｒ２の領域Ｒ２ａ、Ｒ２ｂは、隣り合うようにＸ方向に沿って順に配置されている。
なお、本実施形態において、各領域に形成されるゲート絶縁膜５０ｃの厚さが第１実施形態と異なる。よって、これ以外の構成の詳細な説明は省略する。

【0061】

素子領域Ｒ１の領域Ｒ１ａ、Ｒ１ｂ、及び、終端領域Ｒ２の領域Ｒ２ａ、Ｒ２ｂにおいて、フィールドプレート絶縁膜５０ａの厚さは、概ね同じである。
素子領域Ｒ１の領域Ｒ１ａにおいて、ゲート絶縁膜５０ｃは、厚さＷ２を有する。

【0062】

図１０に示すように、素子領域Ｒ１の領域Ｒ１ｂにおいて、フィールドプレート絶縁膜５０ａの厚さＷ１ａは、ゲート絶縁膜５０ｃの厚さＷ３より大きい。ゲート絶縁膜５０ｃにおいて、厚さＷ３は厚さＷ２より大きい。
図１１に示すように、終端領域Ｒ２の領域Ｒ２ａにおいて、フィールドプレート絶縁膜５０ａの厚さは、厚さＷ１ａと概ね同じであって、ゲート絶縁膜５０ｃの厚さは、厚さＷ３と概ね同じである。
図１２に示すように、終端領域Ｒ２の領域Ｒ２ｂにおいて、フィールドプレート絶縁膜５０ａの厚さＷ１ｂは、ゲート絶縁膜５０ｃの厚さＷ１ｃと概ね同じである。ゲート絶縁膜５０ｃにおいて、厚さＷ１ｃは厚さＷ３より大きい。
以上より、素子領域Ｒ１及び終端領域Ｒ２について、フィールドプレート絶縁膜５０ａの厚さＷ１、Ｗ１ａ、Ｗ１ｂと、ゲート絶縁膜５０ｃの厚さＷ２、Ｗ３、Ｗ１ｃとは、前述の関係式（１）を満たす。

【0063】

本実施形態においては、素子領域Ｒ１から終端領域Ｒ２にかけて、厚さＷ２、Ｗ３、Ｗ１ｃのように段階的に厚くなるようにゲート絶縁膜５０ｃが設けられている。つまり、素子領域Ｒ１の領域Ｒ１ｂから終端領域Ｒ２の領域Ｒ２ａに、厚さＷ１ｃより小さく厚さＷ２より大きい厚さである厚さＷ３を有するようにゲート絶縁膜５０ｃが設けられている。また、図９及び図１０に示すように、領域Ｒ１ｂにおいて、ドレイン電位であるドリフト層２２と対向するゲート絶縁膜５０ｃの厚さＷ３が、第１実施形態のゲート絶縁膜５０ｃの厚さＷ２（図４参照）と比較して厚いので、ゲート−ドレイン間容量（Ｃｇｄ）を低減できる。
本実施形態における上記以外の効果は、前述の第１実施形態と同様である。

【0064】

（第３実施形態）
図１３は、本実施形態に係る半導体装置を示す平面図である。図１４及び図１５は、図１３のＡ１−Ａ２線及びＢ１−Ｂ２線の断面図である。
図１３に示すように、本実施形態に係る半導体装置３においては、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。素子領域Ｒ１は、領域Ｒ１ａ及び領域Ｒ１ｂを含み、終端領域Ｒ２は、領域Ｒ２ａ１、領域Ｒ２ａ２、領域Ｒ２ｂ１及び領域Ｒ２ｂ２を含む。素子領域Ｒ１の領域Ｒ１ａ、Ｒ１ｂ、及び、終端領域Ｒ２の領域Ｒ２ａ１、Ｒ２ａ２、Ｒ２ｂ１、Ｒ２ｂ２は、隣り合うようにＸ方向に沿って順に配置されている。
なお、本実施形態において、素子領域Ｒ１の構成、及び、終端領域Ｒ２の領域Ｒ２ａ１、Ｒ２ａ２の構成は、第１実施形態と同じである。よって、これらの構成の詳細な説明は省略する。

【0065】

図１４に示すように、終端領域Ｒ２の領域Ｒ２ｂ１において、半導体装置３は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、層間絶縁膜５５と、ドレイン電極８０と、を有する。
フィールドプレート絶縁膜５０ａの厚さＷ１ｂは、ゲート絶縁膜５０ｃの厚さＷ１ｃと概ね同じである。ゲート絶縁膜５０ｃにおいて、厚さＷ１ｃは厚さＷ３より大きい。なお、厚さＷ３は、終端領域Ｒ２の領域Ｒ２ａ２におけるゲート絶縁膜５０ｃの厚さである。

【0066】

図１５に示すように、終端領域Ｒ２の領域Ｒ２ｂ２において、半導体装置３は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３１と、絶縁膜５０と、層間絶縁膜５５と、ドレイン電極８０と、を有する。
絶縁膜５０は、トレンチＴ１内に配置され、層間絶縁膜５０ｄと、フィールドプレート絶縁膜５０ｅと、を有する。

【0067】

フィールドプレート絶縁膜５０ｅは、フィールドプレート電極３１を下面３１ｂ及び側面３１ｓを覆う。フィールドプレート絶縁膜５０ｅを介して、フィールドプレート電極３１と、ドリフト層２２及びガードリング層２５とは対向する。
フィールドプレート絶縁膜５０ｅの厚さは、終端領域Ｒ２の領域Ｒ２ｂ１におけるフィールドプレート絶縁膜５０ａの厚さＷ１ｂと概ね同じである。

【0068】

以上より、素子領域Ｒ１及び終端領域Ｒ２について、フィールドプレート絶縁膜５０ａの厚さＷ１、Ｗ１ａ、Ｗ１ｂと、ゲート絶縁膜５０ｃの厚さＷ２、Ｗ３、Ｗ１ｃとは、前述の関係式（１）を満たす。

【0069】

本実施形態においては、フィールドプレート電極３１が、ドレイン電位である終端領域Ｒ２の領域Ｒ２ｂ１に形成されているので、ゲート−ドレイン間容量（Ｃｇｄ）を低減できる。
本実施形態における上記以外の効果は、前述の第１実施形態と同様である。

【0070】

（第４実施形態）
図１６は、本実施形態に係る半導体装置を示す平面図である。図１７及び図１８は、図１６のＡ１−Ａ２線及びＢ１−Ｂ２線の断面図である。
図１６に示すように、本実施形態に係る半導体装置４においては、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。素子領域Ｒ１は、領域Ｒ１ａ及び領域Ｒ１ｂを含み、終端領域Ｒ２は、領域Ｒ２ａ、領域Ｒ２ｂ１及び領域Ｒ２ｂ２を含む。素子領域Ｒ１の領域Ｒ１ａ、Ｒ１ｂ、及び、終端領域Ｒ２の領域Ｒ２ａ、Ｒ２ｂ１、Ｒ２ｂ２は、隣り合うようにＸ方向に沿って順に配置されている。
なお、本実施形態において、素子領域Ｒ１の構成、及び、終端領域Ｒ２の領域Ｒ２ａの構成は、第２実施形態と同じである。よって、これらの構成の詳細な説明は省略する。

【0071】

図１７に示すように、終端領域Ｒ２の領域Ｒ２ｂ１において、フィールドプレート絶縁膜５０ａの厚さＷ１ｂは、ゲート絶縁膜５０ｃの厚さＷ１ｃと概ね同じである。ゲート絶縁膜５０ｃにおいて、厚さＷ１ｃは厚さＷ３より大きい。なお、厚さＷ３は、素子領域Ｒ１の領域Ｒ１ｂにおけるゲート絶縁膜５０ｃの厚さである。

【0072】

図１８に示すように、終端領域Ｒ２の領域Ｒ２ｂ２において、フィールドプレート絶縁膜５０ｅの厚さは、終端領域Ｒ２の領域Ｒ２ｂ１におけるフィールドプレート絶縁膜５０ａの厚さＷ１ｂと概ね同じである。

【0073】

以上より、素子領域Ｒ１及び終端領域Ｒ２について、フィールドプレート絶縁膜５０ａの厚さＷ１、Ｗ１ａ、Ｗ１ｂと、ゲート絶縁膜５０ｃの厚さＷ２、Ｗ３、Ｗ１ｃとは、前述の関係式（１）を満たす。

【0074】

本実施形態においては、フィールドプレート電極３１が、ドレイン電位である終端領域Ｒ２の領域Ｒ２ｂ２に形成されているので、ゲート−ドレイン間容量（Ｃｇｄ）を低減できる。
本実施形態における上記以外の効果は、前述の第２実施形態と同様である。

【0075】

（第５実施形態）
図１９は、本実施形態に係る半導体装置を示す平面図である。図２０、図２１、図２２及び図２３は、図１９のＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線及びＤ１−Ｄ２線の断面図である。
図１９に示すように、本実施形態に係る半導体装置５においては、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。素子領域Ｒ１は、領域Ｒ１ａ及び領域Ｒ１ｂを含み、終端領域Ｒ２は、領域Ｒ２ａ及び領域Ｒ２ｂを含む。素子領域Ｒ１の領域Ｒ１ａ、Ｒ１ｂ、及び、終端領域Ｒ２の領域Ｒ２ａ、Ｒ２ｂは、隣り合うようにＸ方向に沿って順に配置されている。

【0076】

図２０に示すように、素子領域Ｒ１の領域Ｒ１ａにおいて、半導体装置５は、基板１０と、半導体層２０と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、コンタクト６０と、ソース電極７０と、ドレイン電極８０と、を有する。
絶縁膜５０において、フィールドプレート絶縁膜５０ａの厚さＷ１は、ゲート絶縁膜５０ｃの厚さＷ２より大きい。

【0077】

図２１に示すように、素子領域Ｒ１の領域Ｒ１ｂにおいて、半導体装置５は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、コンタクト６０と、ソース電極７０と、ドレイン電極８０と、を有する。
絶縁膜５０において、フィールドプレート絶縁膜５０ａの厚さＷ１ａは、ゲート絶縁膜５０ｃの厚さＷ３より大きい。

【0078】

素子領域Ｒ１の領域Ｒ１ｂにおけるフィールドプレート絶縁膜５０ａの厚さＷ１ａは、素子領域Ｒ１の領域Ｒ１ａにおけるフィールドプレート絶縁膜５０ａの厚さＷ１と概ね同じである。素子領域Ｒ１の領域Ｒ１ｂにおけるゲート絶縁膜５０ｃの厚さＷ３は、素子領域Ｒ１の領域Ｒ１ａにおけるゲート絶縁膜５０ｃの厚さＷ２より大きい。

【0079】

図２２に示すように、終端領域Ｒ２の領域Ｒ２ａにおいて、半導体装置５は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、層間絶縁膜５５と、ドレイン電極８０と、を有する。
終端領域Ｒ２の領域Ｒ２ａにおけるフィールドプレート絶縁膜５０ａの厚さは、素子領域Ｒ１の領域Ｒ１ｂにおけるフィールドプレート絶縁膜５０ａの厚さＷ１ａと概ね同じである。終端領域Ｒ２の領域Ｒ２ａにおけるゲート絶縁膜５０ｃの厚さは、素子領域Ｒ１の領域Ｒ１ｂにおけるゲート絶縁膜５０ｃの厚さＷ３と概ね同じである。また、層間絶縁膜５０ｄのＺ方向の厚さは、厚さＷ３と概ね同じである。

【0080】

図２３に示すように、終端領域Ｒ２の領域Ｒ２ｂにおいて、半導体装置５は、基板１０と、ドリフト層２２と、ガードリング層２５と、フィールドプレート電極３０と、ゲート電極４０と、絶縁膜５０と、層間絶縁膜５５と、ドレイン電極８０と、を有する。
フィールドプレート絶縁膜５０ａの厚さＷ１ｂは、ゲート絶縁膜５０ｃの厚さＷ１ｃと概ね同じである。

【0081】

終端領域Ｒ２の領域Ｒ２ｂにおけるフィールドプレート絶縁膜５０ａの厚さＷ１ｂは、素子領域Ｒ１の領域Ｒ１ａにおけるフィールドプレート絶縁膜５０ａの厚さＷ１と概ね同じである。終端領域Ｒ２の領域Ｒ２ｂにおけるゲート絶縁膜５０ｃの厚さＷ１ｃは、素子領域Ｒ１の領域Ｒ１ｂにおけるゲート絶縁膜５０ｃの厚さＷ３より大きい。

【0082】

以上より、素子領域Ｒ１及び終端領域Ｒ２について、フィールドプレート絶縁膜５０ａの厚さＷ１、Ｗ１ａ、Ｗ１ｂと、ゲート絶縁膜５０ｃの厚さＷ２、Ｗ３、Ｗ１ｃとは、前述の関係式（１）を満たす。

【0083】

本実施形態においては、図１９及び図２２に示すように、終端領域Ｒ２内のコンタクト６１近傍において、導電膜をパターニングすることでゲート電極４０が形成され、ゲート電極４０及びガードリング層２５の間に、厚さＷ２より大きい厚さＷ３を有する層間絶縁膜５０ｄが形成されている。これにより、トレンチＴ１の角近傍の電界集中を緩和できるので、絶縁膜５０のトレンチＴ１の角近傍での耐圧の低下を抑制できる。
本実施形態における上記以外の効果は、前述の第１実施形態と同様である。

【0084】

（第６実施形態）
図２４は、本実施形態に係る半導体装置を示す平面図である。図２５及び図２６は、図２４のＡ１−Ａ２線及びＢ１−Ｂ２線の断面図である。
図２４に示すように、本実施形態に係る半導体装置６においては、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。素子領域Ｒ１は、領域Ｒ１ａ及び領域Ｒ１ｂを含み、終端領域Ｒ２は、領域Ｒ２ａ、領域Ｒ２ｂ１及び領域Ｒ２ｂ２を含む。素子領域Ｒ１の領域Ｒ１ａ、Ｒ１ｂ、及び、終端領域Ｒ２の領域Ｒ２ａ、Ｒ２ｂ１、Ｒ２ｂ２は、隣り合うようにＸ方向に沿って順に配置されている。
なお、本実施形態において、素子領域Ｒ１の構成、及び、終端領域Ｒ２の領域Ｒ２ａの構成は、第５実施形態と同じである。よって、これらの構成の詳細な説明は省略する。

【0085】

図２５に示すように、終端領域Ｒ２の領域Ｒ２ｂ１において、フィールドプレート絶縁膜５０ａの厚さＷ１ｂは、ゲート絶縁膜５０ｃの厚さＷ１ｃと概ね同じである。ゲート絶縁膜５０ｃにおいて、厚さＷ１ｃは厚さＷ３より大きい。なお、厚さＷ３は、素子領域Ｒ１の領域Ｒ１ｂにおけるゲート絶縁膜５０ｃの厚さである。

【0086】

図２６に示すように、終端領域Ｒ２の領域Ｒ２ｂ２において、フィールドプレート絶縁膜５０ｅの厚さは、終端領域Ｒ２の領域Ｒ２ｂ１におけるフィールドプレート絶縁膜５０ａの厚さＷ１ｂと概ね同じである。

【0087】

以上より、素子領域Ｒ１及び終端領域Ｒ２について、フィールドプレート絶縁膜５０ａの厚さＷ１、Ｗ１ａ、Ｗ１ｂと、ゲート絶縁膜５０ｃの厚さＷ２、Ｗ３、Ｗ１ｃとは、前述の関係式（１）を満たす。

【0088】

本実施形態においては、フィールドプレート電極３１が、ドレイン電位である終端領域Ｒ２の領域Ｒ２ｂ１に形成されているので、ゲート−ドレイン間容量（Ｃｇｄ）を低減できる。
本実施形態における上記以外の効果は、前述の第５実施形態と同様である。

【0089】

（第７実施形態）
図２７は、本実施形態に係る半導体装置を示す平面図である。図２８、図２９及び図３０は、図２７のＡ１−Ａ２線、Ｂ１−Ｂ２線及びＣ１−Ｃ２線の断面図である。
図２７に示すように、本実施形態に係る半導体装置７においては、素子領域Ｒ１と、終端領域Ｒ２と、が設けられている。素子領域Ｒ１は、領域Ｒ１ａ及び領域Ｒ１ｂを含む。素子領域Ｒ１の領域Ｒ１ａ、Ｒ１ｂ、及び、終端領域Ｒ２は、隣り合うようにＸ方向に沿って順に配置されている。

【0090】

図２８に示すように、素子領域Ｒ１の領域Ｒ１ａにおいて、半導体装置７は、基板１０と、半導体層２０と、ゲート電極４０と、ゲート絶縁膜５０ｃ１と、コンタクト６０と、ソース電極７０と、ドレイン電極８０と、を有する。半導体層２０は、ドリフト層２２と、ベース層２３と、ソース層２４と、を有する。
半導体層２０内には、Ｙ方向に沿って配置された複数のトレンチＴ１が形成され、各トレンチＴ１内にゲート電極４０が配置される。つまり、本実施形態の半導体装置７は、トレンチゲート構造を有するＭＯＳＦＥＴである。
素子領域Ｒ１の領域Ｒ１ａにおいて、ゲート絶縁膜５０ｃ１は厚さＷ２を有する。

【0091】

図２９に示すように、素子領域Ｒ１の領域Ｒ１ｂにおいて、半導体装置７は、基板１０と、ドリフト層２２と、ベース層２３と、ゲート電極４０と、ゲート絶縁膜５０ｃ１と、コンタクト６０と、ソース電極７０と、ドレイン電極８０と、を有する。
素子領域Ｒ１の領域Ｒ１ｂにおいて、ゲート絶縁膜５０ｃ１は厚さＷ３を有する。厚さＷ３は、厚さＷ２より大きい。

【0092】

図３０に示すように、終端領域Ｒ２において、半導体装置７は、基板１０と、ドリフト層２２と、ベース層２３と、ゲート電極４０と、ゲート絶縁膜５０ｃ１と、層間絶縁膜５５と、ドレイン電極８０と、を有する。
終端領域Ｒ２におけるゲート絶縁膜５０ｃ１の厚さは、素子領域Ｒ１の領域Ｒ１ｂにおけるゲート絶縁膜５０ｃ１の厚さＷ３と概ね同じである。

【0093】

本実施形態においては、素子領域Ｒ１から終端領域Ｒ２にかけて、厚さＷ２、Ｗ３のように段階的に厚くなるようにゲート絶縁膜５０ｃ１が設けられている。つまり、素子領域Ｒ１の領域Ｒ１ｂ及び終端領域Ｒ２に、厚さＷ２より大きい厚さＷ３を有するようにゲート絶縁膜５０ｃ１が設けられている。
なお、素子領域Ｒ１から終端領域Ｒ２にかけて、厚さＷ２、Ｗ３のように２段階の厚さを有するようにゲート絶縁膜５０ｃ１の厚さを変えているが、素子領域Ｒ１から終端領域Ｒ２にかけて段階的に厚くなっていれば良い。例えば、素子領域Ｒ１から終端領域Ｒ２にかけて、３段階以上の厚さを有するようにゲート絶縁膜５０ｃ１の厚さを変えても良い。
本実施形態における上記以外の効果は、前述の第１実施形態と同様である。

【0094】

前述したように、一例として、各実施形態に係る半導体装置が縦型のパワーＭＯＳＦＥＴである場合について説明したが、各実施形態に係る半導体装置は、縦型のパワーＭＯＳＦＥＴに限定されるわけではない。例えば、各実施形態に係る半導体装置は、縦型のＩＧＢＴや横型のパワーＭＯＳＦＥＴであっても良い。また、極性は、ｎチャネル形やｐチャネル形でも良い。

【0095】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

【符号の説明】

【0096】

１〜７、１Ａ〜１Ｄ：半導体装置、８：素子部、９：パッド、１０：基板、１０ａ、３０ａ、４０ａ：上面、１０ｂ、３０ｂ、３１ｂ、４０ｂ：下面、２０：半導体層、２２：ドリフト層、２３：ベース層、２４：ソース層、２５：ガードリング層、３０、３１：フィールドプレート電極、３０ｓ、３１ｓ、４０ｓ：側面、４０：ゲート電極、５０：絶縁膜、５０ａ、５０ｅ：フィールドプレート絶縁膜、５０ｃ、５０ｃ１：ゲート絶縁膜、５０ｂ、５０ｄ、５５：層間絶縁膜、６０、６１：コンタクト、７０：ソース電極、８０：ドレイン電極、９０：制御回路、９１：トランス、９２：駆動回路、９３：コンデンサ、９４：コイル、１００：ＡＣ−ＤＣコンバータ、２００：ＤＣ−ＤＣコンバータ、Ｒ１：素子領域、Ｒ２：終端領域、Ｒ１ａ、Ｒ１ｂ、Ｒ２ａ、Ｒ２ａ１、Ｒ２ａ２、Ｒ２ｂ、Ｒ２ｂ１、Ｒ２ｂ２：領域、Ｔ１、Ｔ２：トレンチ、Ｗ１、Ｗ１ａ、Ｗ１ｂ、Ｗ１ｃ、Ｗ２、Ｗ３、Ｗｇ：厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】