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特許6739489ＰＡＭデコーダおよびＰＡＭデコード方法と誤り検出装置および誤り検出方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6739489
(24)【登録日】2020年7月27日
(45)【発行日】2020年8月12日
(54)【発明の名称】ＰＡＭデコーダおよびＰＡＭデコード方法と誤り検出装置および誤り検出方法
(51)【国際特許分類】
H04L 25/03 20060101AFI20200730BHJP
H04L 1/00 20060101ALI20200730BHJP
H04L 25/49 20060101ALI20200730BHJP
【ＦＩ】
H04L25/03 E
H04L1/00 C
H04L25/49 T
【請求項の数】8
【全頁数】21
(21)【出願番号】特願2018-169732(P2018-169732)
(22)【出願日】2018年9月11日
(65)【公開番号】特開2020-43480(P2020-43480A)
(43)【公開日】2020年3月19日
【審査請求日】2019年1月24日
(73)【特許権者】
【識別番号】000000572
【氏名又は名称】アンリツ株式会社
(74)【代理人】
【識別番号】100067323
【弁理士】
【氏名又は名称】西村 教光
(74)【代理人】
【識別番号】100124268
【弁理士】
【氏名又は名称】鈴木 典行
(72)【発明者】
【氏名】南 昂孝
【審査官】
吉江 一明
(56)【参考文献】
【文献】
特開２０１７−２２０７５６（ＪＰ，Ａ）
【文献】
特開２０１７−２２０７５７（ＪＰ，Ａ）
【文献】
特開昭４９−１２２６０１（ＪＰ，Ａ）
【文献】
特開昭５０−０８７２１５（ＪＰ，Ａ）
【文献】
特開平０５−０１４４２０（ＪＰ，Ａ）
【文献】
米国特許第０５４０８４９８（ＵＳ，Ａ）
【文献】
特開昭６１−０４３８２７（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０４Ｌ ２５／０３
Ｈ０４Ｌ １／００
Ｈ０４Ｌ ２５／４９
(57)【特許請求の範囲】
【請求項1】
ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲（Ｈ１）、中電圧範囲（Ｈ２）、高電圧範囲（Ｈ３）に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）にデコードするＰＡＭデコーダ（１）であって、
前記高レベル信号を０／１判別する第１の０／１判別器（２ａ）と、前記中レベル信号を０／１判別する第２の０／１判別器（２ｂ）と、前記低レベル信号を０／１判別する第３の０／１判別器（２ｃ）とを有し、前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧が前記中電圧範囲に設定され、前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路（２）と、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路で構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第３の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するデコード回路（３）とを備えたことを特徴とするＰＡＭデコーダ。
前記高レベル信号を０／１判別する第１の０／１判別器（２ａ）と、前記中レベル信号を０／１判別する第２の０／１判別器（２ｂ）と、前記低レベル信号を０／１判別する第３の０／１判別器（２ｃ）とを有し、前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧が前記中電圧範囲に設定され、前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路（２）と、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路で構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第３の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するデコード回路（３）とを備えたことを特徴とするＰＡＭデコーダ。
【請求項2】
ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲（Ｈ１）、中電圧範囲（Ｈ２）、高電圧範囲（Ｈ３）に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）にデコードするＰＡＭデコーダ（１）であって、
前記高レベル信号を０／１判別する第１の０／１判別器（２ａ）と、前記中レベル信号を０／１判別する第２の０／１判別器（２ｂ）と、前記低レベル信号を０／１判別する第３の０／１判別器（２ｃ）とを有し、前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧が前記中電圧範囲に設定され、前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路（２）と、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲで構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第１乃至第３の０／１判別器の出力のアナログ加算値を前記最下位ビット列信号として出力するデコード回路（３）とを備えたことを特徴とするＰＡＭデコーダ。
前記高レベル信号を０／１判別する第１の０／１判別器（２ａ）と、前記中レベル信号を０／１判別する第２の０／１判別器（２ｂ）と、前記低レベル信号を０／１判別する第３の０／１判別器（２ｃ）とを有し、前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧が前記中電圧範囲に設定され、前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路（２）と、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲで構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第１乃至第３の０／１判別器の出力のアナログ加算値を前記最下位ビット列信号として出力するデコード回路（３）とを備えたことを特徴とするＰＡＭデコーダ。
【請求項3】
ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲（Ｈ１）、中電圧範囲（Ｈ２）、高電圧範囲（Ｈ３）に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）にデコードするＰＡＭデコーダ（１）であって、
前記高レベル信号を０／１判別する第１の０／１判別器（２ａ）と、前記中レベル信号を０／１判別する第２の０／１判別器（２ｂ）と、前記低レベル信号を０／１判別する第３の０／１判別器（２ｃ）とを有し、前記第２の０／１判別器の第２の基準電圧と前記第３の０／１判別器の第３の基準電圧で前記中レベル信号を打ち抜くように前記第２の基準電圧と前記第３の基準電圧が前記中電圧範囲に設定され、前記第１の０／１判別器の第１の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第１の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路（２）と、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路で構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第１の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するデコード回路（３）とを備えたことを特徴とするＰＡＭデコーダ。
前記高レベル信号を０／１判別する第１の０／１判別器（２ａ）と、前記中レベル信号を０／１判別する第２の０／１判別器（２ｂ）と、前記低レベル信号を０／１判別する第３の０／１判別器（２ｃ）とを有し、前記第２の０／１判別器の第２の基準電圧と前記第３の０／１判別器の第３の基準電圧で前記中レベル信号を打ち抜くように前記第２の基準電圧と前記第３の基準電圧が前記中電圧範囲に設定され、前記第１の０／１判別器の第１の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第１の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路（２）と、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路で構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第１の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するデコード回路（３）とを備えたことを特徴とするＰＡＭデコーダ。
【請求項4】
ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲（Ｈ１）、中電圧範囲（Ｈ２）、高電圧範囲（Ｈ３）に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）にデコードするＰＡＭデコード方法であって、
第１の０／１判別器（２ａ）にて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器（２ｂ）にて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器（２ｃ）にて前記低レベル信号を０／１判別するステップと、
前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧を前記中電圧範囲に設定するステップと、
前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第３の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するステップとを含むことを特徴とするＰＡＭデコード方法。
第１の０／１判別器（２ａ）にて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器（２ｂ）にて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器（２ｃ）にて前記低レベル信号を０／１判別するステップと、
前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧を前記中電圧範囲に設定するステップと、
前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第３の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するステップとを含むことを特徴とするＰＡＭデコード方法。
【請求項5】
ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲（Ｈ１）、中電圧範囲（Ｈ２）、高電圧範囲（Ｈ３）に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）にデコードするＰＡＭデコード方法であって、
第１の０／１判別器（２ａ）にて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器（２ｂ）にて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器（２ｃ）にて前記低レベル信号を０／１判別するステップと、
前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧を前記中電圧範囲に設定するステップと、
前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲにて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲにて、前記第１乃至第３の０／１判別器の出力のアナログ加算値を前記最下位ビット列信号として出力するステップとを含むことを特徴とするＰＡＭデコード方法。
第１の０／１判別器（２ａ）にて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器（２ｂ）にて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器（２ｃ）にて前記低レベル信号を０／１判別するステップと、
前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧を前記中電圧範囲に設定するステップと、
前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲにて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲにて、前記第１乃至第３の０／１判別器の出力のアナログ加算値を前記最下位ビット列信号として出力するステップとを含むことを特徴とするＰＡＭデコード方法。
【請求項6】
ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲（Ｈ１）、中電圧範囲（Ｈ２）、高電圧範囲（Ｈ３）に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）にデコードするＰＡＭデコード方法であって、
第１の０／１判別器（２ａ）にて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器（２ｂ）にて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器（２ｃ）にて前記低レベル信号を０／１判別するステップと、
前記第２の０／１判別器の第２の基準電圧と前記第３の０／１判別器の第３の基準電圧で前記中レベル信号を打ち抜くように前記第２の基準電圧と前記第３の基準電圧を前記中電圧範囲に設定するステップと、
前記第１の０／１判別器の第１の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第１の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第１の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するステップとを含むことを特徴とするＰＡＭデコード方法。
第１の０／１判別器（２ａ）にて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器（２ｂ）にて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器（２ｃ）にて前記低レベル信号を０／１判別するステップと、
前記第２の０／１判別器の第２の基準電圧と前記第３の０／１判別器の第３の基準電圧で前記中レベル信号を打ち抜くように前記第２の基準電圧と前記第３の基準電圧を前記中電圧範囲に設定するステップと、
前記第１の０／１判別器の第１の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第１の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第１の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するステップとを含むことを特徴とするＰＡＭデコード方法。
【請求項7】
請求項１〜３の何れかのＰＡＭデコーダを用いた誤り検出装置であって、
前記デコード回路（３）にてデコードされた最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）を入力として、前記最上位ビット列信号のレベル、前記最下位ビット列信号の０，１レベル、前記最下位ビット列信号の２，３レベルをそれぞれ測定するレベル測定部（２２）と、
前記レベル測定部による測定の結果に基づいて誤り率を算出する誤り率算出部（２３）とを備えたことを特徴とする誤り検出装置。
前記デコード回路（３）にてデコードされた最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）を入力として、前記最上位ビット列信号のレベル、前記最下位ビット列信号の０，１レベル、前記最下位ビット列信号の２，３レベルをそれぞれ測定するレベル測定部（２２）と、
前記レベル測定部による測定の結果に基づいて誤り率を算出する誤り率算出部（２３）とを備えたことを特徴とする誤り検出装置。
【請求項8】
請求項４〜６の何れかのＰＡＭデコード方法を用いた誤り検出方法であって、
前記デコード回路（３）にてデコードされた最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）を入力として、前記最上位ビット列信号のレベル、前記最下位ビット列信号の０，１レベル、前記最下位ビット列信号の２，３レベルをそれぞれ測定するステップと、
前記測定の結果に基づいて誤り率を算出するステップとを含むことを特徴とする誤り検出方法。
前記デコード回路（３）にてデコードされた最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）を入力として、前記最上位ビット列信号のレベル、前記最下位ビット列信号の０，１レベル、前記最下位ビット列信号の２，３レベルをそれぞれ測定するステップと、
前記測定の結果に基づいて誤り率を算出するステップとを含むことを特徴とする誤り検出方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、振幅をシンボルごとに４種類に分けた４値パルス振幅変調方式（ＰＡＭ４方式）によるＰＡＭ４信号を２値信号にデコードするＰＡＭデコーダおよびＰＡＭデコード方法と、ＰＡＭデコーダを用いた誤り検出装置およびＰＡＭデコード方法を用いた誤り検出方法に関する。
【背景技術】
【0002】
各種のディジタル通信装置は、利用者数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められている。また、これらのディジタル通信装置におけるディジタル信号の品質評価の指標の一つとしては、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率が知られている。
【0003】
そして、上述したディジタル通信装置において、試験対象となる光電変換部品等の被試験デバイスに対して固定データを含むテスト信号を送信し、被試験デバイスを介して入力される被測定信号と基準となる参照信号とをビット単位で比較して、被測定信号の誤り率を測定する誤り検出装置としては、例えば下記特許文献１に開示されるビット誤り測定装置が知られている。
【0004】
ところで、近年、携帯端末やクラウドコンピューティングの普及により、データ通信量は増加の一途をたどり伝送速度も高速化が著しくなっている。また、高速データ伝送に関する国際規格は、電気インターフェース、光インターフェースとともに従来のＮＲＺ信号（２値信号）によるＮＲＺ伝送からＰＡＭ４信号（４値信号）によるＰＡＭ４伝送へと変化している。
【0005】
そして、この種のＰＡＭ４信号の誤り率を誤り検出装置にて検出するためには、ＰＡＭ４信号用のデコーダが必要になる。従来、この種のＰＡＭ４信号を２値信号にデコードするデコーダを備えた受信器としては、例えば下記特許文献２に開示される多値信号受信器が知られている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２００７−２７４４７４号公報
【特許文献2】特開２００９−２３１９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、従来の誤り検出装置に用いられるＰＡＭデコーダでは、ＰＡＭ４信号のＵｐｐｅｒ信号（高レベル信号）、Ｍｉｄｄｌｅ信号（中レベル信号）、Ｌｏｗｅｒ信号（低レベル信号）の誤り率を同時に測定することは可能であったが、Ｍｉｄｄｌｅ信号の誤り率を測定しながら、Ｕｐｐｅｒ信号のみ、またはＬｏｗｅｒ信号のみの誤り率の測定を行うことができなかった。
【0008】
そこで、本発明は上記問題点に鑑みてなされたものであって、Ｍｉｄｄｌｅ信号の誤り率を測定しながら、Ｕｐｐｅｒ信号のみ、またはＬｏｗｅｒ信号のみの誤り率の測定が可能なＰＡＭデコーダおよびＰＡＭデコード方法と誤り検出装置および誤り検出方法を提供することを目的としている。
【課題を解決するための手段】
【0009】
上記目的を達成するため、本発明の請求項１に記載されたＰＡＭデコーダは、ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲Ｈ１、中電圧範囲Ｈ２、高電圧範囲Ｈ３に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号ＭＳＢと最下位ビット列信号ＬＳＢにデコードするＰＡＭデコーダ１であって、前記高レベル信号を０／１判別する第１の０／１判別器２ａと、前記中レベル信号を０／１判別する第２の０／１判別器２ｂと、前記低レベル信号を０／１判別する第３の０／１判別器２ｃとを有し、前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧が前記中電圧範囲に設定され、前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路２と、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路で構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第３の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するデコード回路３とを備えたことを特徴とする。
【0010】
請求項２に記載されたＰＡＭデコーダは、ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲Ｈ１、中電圧範囲Ｈ２、高電圧範囲Ｈ３に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号ＭＳＢと最下位ビット列信号ＬＳＢにデコードするＰＡＭデコーダ１であって、前記高レベル信号を０／１判別する第１の０／１判別器２ａと、前記中レベル信号を０／１判別する第２の０／１判別器２ｂと、前記低レベル信号を０／１判別する第３の０／１判別器２ｃとを有し、前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧が前記中電圧範囲に設定され、前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路２と、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲで構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第１乃至第３の０／１判別器の出力のアナログ加算値を前記最下位ビット列信号として出力するデコード回路３とを備えたことを特徴とする。
【0011】
請求項３に記載されたＰＡＭデコーダは、ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲Ｈ１、中電圧範囲Ｈ２、高電圧範囲Ｈ３に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号ＭＳＢと最下位ビット列信号ＬＳＢにデコードするＰＡＭデコーダ１であって、前記高レベル信号を０／１判別する第１の０／１判別器２ａと、前記中レベル信号を０／１判別する第２の０／１判別器２ｂと、前記低レベル信号を０／１判別する第３の０／１判別器２ｃとを有し、前記第２の０／１判別器の第２の基準電圧と前記第３の０／１判別器の第３の基準電圧で前記中レベル信号を打ち抜くように前記第２の基準電圧と前記第３の基準電圧が前記中電圧範囲に設定され、前記第１の０／１判別器の第１の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第１の基準電圧が前記低電圧範囲もしくは前記高電圧範囲に設定される０／１判別回路２と、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路で構成され、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力し、前記第１の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するデコード回路３とを備えたことを特徴とする
【0012】
請求項４に記載されたＰＡＭデコード方法は、ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲Ｈ１、中電圧範囲Ｈ２、高電圧範囲Ｈ３に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号ＭＳＢと最下位ビット列信号ＬＳＢにデコードするＰＡＭデコード方法であって、第１の０／１判別器２ａにて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器２ｂにて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器２ｃにて前記低レベル信号を０／１判別するステップと、
前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧を前記中電圧範囲に設定するステップと、
前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第３の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するステップとを含むことを特徴とする。
【0013】
請求項５に記載されたＰＡＭデコード方法は、ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲Ｈ１、中電圧範囲Ｈ２、高電圧範囲Ｈ３に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号ＭＳＢと最下位ビット列信号ＬＳＢにデコードするＰＡＭデコード方法であって、第１の０／１判別器２ａにて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器２ｂにて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器２ｃにて前記低レベル信号を０／１判別するステップと、
前記第１の０／１判別器の第１の基準電圧と前記第２の０／１判別器の第２の基準電圧で前記中レベル信号を打ち抜くように前記第１の基準電圧と前記第２の基準電圧を前記中電圧範囲に設定するステップと、
前記第３の０／１判別器の第３の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第３の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲにて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器の出力を伝送線路を介して結線したＯＲ論理からなるワイヤードＯＲにて、前記第１乃至第３の０／１判別器の出力のアナログ加算値を前記最下位ビット列信号として出力するステップとを含むことを特徴とする。
【0014】
請求項６に記載されたＰＡＭデコード方法は、ＰＡＭ４信号のベースラインに対して振幅レベルの低い方から低電圧範囲Ｈ１、中電圧範囲Ｈ２、高電圧範囲Ｈ３に分けられ、前記ベースラインに対する振幅レベルの大きさが異なる高レベル信号、中レベル信号、低レベル信号による３つのアイパターン開口部による連続した範囲からなるＰＡＭ４信号を最上位ビット列信号ＭＳＢと最下位ビット列信号ＬＳＢにデコードするＰＡＭデコード方法であって、第１の０／１判別器２ａにて前記高レベル信号を０／１判別するステップと、
第２の０／１判別器２ｂにて前記中レベル信号を０／１判別するステップと、
第３の０／１判別器２ｃにて前記低レベル信号を０／１判別するステップと、
前記第２の０／１判別器の第２の基準電圧と前記第３の０／１判別器の第３の基準電圧で前記中レベル信号を打ち抜くように前記第２の基準電圧と前記第３の基準電圧を前記中電圧範囲に設定するステップと、
前記第１の０／１判別器の第１の基準電圧で前記低レベル信号もしくは前記高レベル信号を打ち抜くように前記第１の基準電圧を前記低電圧範囲もしくは前記高電圧範囲に設定するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第２の０／１判別器が出力する中レベル信号の判別信号を前記最上位ビット列信号として出力するステップと、
前記第１乃至第３の０／１判別器からの判別信号を入力とする論理回路にて、前記第１の０／１判別器が出力する低レベル信号もしくは前記高レベル信号の判別信号を前記最下位ビット列信号として出力するステップとを含むことを特徴とする。
【0015】
請求項７に記載された誤り検出装置は、請求項１〜３の何れかのＰＡＭデコーダを用いた誤り検出装置であって、前記デコード回路３にてデコードされた最上位ビット列信号ＭＳＢと最下位ビット列信号ＬＳＢを入力として、前記最上位ビット列信号のレベル、前記最下位ビット列信号の０，１レベル、前記最下位ビット列信号の２，３レベルをそれぞれ測定するレベル測定部２２と、
前記レベル測定部による測定の結果に基づいて誤り率を算出する誤り率算出部２３とを備えたことを特徴とする。
【0016】
請求項８に記載された誤り検出方法は、請求項４〜６の何れかのＰＡＭデコード方法を用いた誤り検出方法であって、前記デコード回路３にてデコードされた最上位ビット列信号ＭＳＢと最下位ビット列信号ＬＳＢを入力として、前記最上位ビット列信号のレベル、前記最下位ビット列信号の０，１レベル、前記最下位ビット列信号の２，３レベルをそれぞれ測定するステップと、
前記測定の結果に基づいて誤り率を算出するステップとを含むことを特徴とする。
【発明の効果】
【0017】
本発明によれば、ＰＡＭ４信号の高レベル信号または低レベル信号のみを打ち抜き、中レベル信号の誤り率測定をしながら、高レベル信号のみ、または低レベル信号のみの誤り率測定が可能となり、高レベル信号または低レベル信号の波形解析が可能となる。
【図面の簡単な説明】
【0018】
【図1】本発明に係るＰＡＭデコーダの第１実施の形態の基本構成を示す図である。
【図3】Ｌｏｗｅｒ Ｏｎｌｙ動作時のＰＡＭデコーダの構成図である。
【図5】Ｌｏｗｅｒ Ｏｎｌｙ動作時のデコード方法のフローチャートである。
【図6】Ｕｐｐｅｒ Ｏｎｌｙ動作のＰＡＭデコーダの構成図である。
【図8】Ｕｐｐｅｒ Ｏｎｌｙ動作時のデコード方法のフローチャートである。
【図9】０／１判別回路の役割を反転させてＭｉｄｄｌｅ信号とＬｏｗｅｒ信号を出力する場合のＰＡＭデコーダの構成図である。
【図11】０／１判別反転時のＬｏｗｅｒ Ｏｎｌｙ動作のデコード方法のフローチャートである。
【図12】０／１判別回路の役割を反転させてＭｉｄｄｌｅ信号とＵｐｐｅｒ信号を出力する場合のＰＡＭデコーダの構成図である。
【図14】０／１判別反転時のＵｐｐｅｒ Ｏｎｌｙ動作のデコード方法のフローチャートである。
【図15】本発明に係るＰＡＭデコーダの第２実施の形態を示す図である。
【図17】（ａ）本発明に係るＰＡＭデコーダの第３実施の形態を示す図、（ｂ）（ａ）のＰＡＭデコーダの真理値表を示す図である。
【図18】本発明に係るＰＡＭデコーダを含む誤り検出装置のブロック構成図である。
【発明を実施するための形態】
【0019】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。
【0020】
［ＰＡＭ４信号について］まず、本実施の形態が対象とするＰＡＭ４信号について説明する。ＰＡＭ４方式は、情報信号の振幅をパルス信号の系列で符号化したパルス振幅変調信号として、論理「０」および「１」から構成されるビット列を、４つの電圧レベルまたは光電力のパルス信号として変調して伝送する方式である。
【0021】
そして、ＰＡＭ４方式によるＰＡＭ４信号は、振幅がシンボルごとに４種類に分けられ、図２（ａ）に示すように、４つの異なる振幅レベルＬ０，Ｌ１，Ｌ２，Ｌ３を有し、全体の振幅電圧範囲がベースライン（Ｌ０：０レベル）から低電圧範囲Ｈ１、中電圧範囲Ｈ２、高電圧範囲Ｈ３に分けられ、ベースライン（Ｌ０：０レベル）に対する振幅レベルの大きさが異なるＵｐｐｅｒ信号（高レベル信号）、Ｍｉｄｄｌｅ信号（中レベル信号）、Ｌｏｗｅｒ信号（低レベル信号）による３つのアイパターン開口部が連続した振幅範囲の信号からなる。
【0022】
［ＰＡＭデコーダの第１実施の形態］図１に示すように、第１実施の形態のＰＡＭデコーダ１（１Ａ）は、上述したＰＡＭ４信号のＵｐｐｅｒ信号（高レベル信号）、Ｍｉｄｄｌｅ信号（中レベル信号）、Ｌｏｗｅｒ信号（低レベル信号）を０／１判別する０／１判別回路２と、０／１判別回路２にて０／１判別した判別信号からＰＡＭ４信号を最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）にデコードするデコード回路３（３Ａ）と、デコード回路３にてデコードされた最上位ビット列信号（ＭＳＢ）を増幅出力する増幅器４と、デコード回路３にてデコードされた最下位ビット列信号（ＬＳＢ）を増幅出力する増幅器５とを備えて概略構成される。
【0023】
０／１判別回路２は、ＰＡＭ４信号が伝送される伝送線路Ｓ１に対し、３つの０／１判別器（第１の０／１判別器２ａ、第２の０／１判別器２ｂ、第３の０／１判別器２ｃ）が並列接続される。
【0024】
第１の０／１判別器２ａは、ＰＡＭ４信号のＵｐｐｅｒ信号の０／１を第１の基準電圧Ｖｔｈ１との比較によって判別する。すなわち、第１の０／１判別器２ａは、図２（ａ）に示すように、Ｕｐｐｅｒ信号を第１の基準電圧Ｖｔｈ１で打ち抜いてＵｐｐｅｒ信号と第１の基準電圧Ｖｔｈ１とを比較し、Ｕｐｐｅｒ信号が第１の基準電圧Ｖｔｈ１以上であればＤＵ＝「１」を判別信号として出力し、Ｕｐｐｅｒ信号が第１の基準電圧Ｖｔｈ１以上でなければＤＵ＝「０」を判別信号として出力する。
【0025】
第２の０／１判別器２ｂは、ＰＡＭ４信号のＭｉｄｄｌｅ信号の０／１を第２の基準電圧Ｖｔｈ２との比較によって判別する。すなわち、第３の０／１判別器２ｃは、図２（ａ）に示すように、Ｍｉｄｄｌｅ信号を第２の基準電圧Ｖｔｈ２で打ち抜いてＭｉｄｄｌｅ信号と第２の基準電圧Ｖｔｈ２とを比較し、Ｍｉｄｄｌｅ信号が第２の基準電圧Ｖｔｈ２以上であればＤＭ＝「１」を判別信号として出力し、Ｍｉｄｄｌｅ信号が第２の基準電圧Ｖｔｈ２以上でなければＤＭ＝「０」を判別信号として出力する。
【0026】
第３の０／１判別器２ｃは、ＰＡＭ４信号のＬｏｗｅｒ信号の０／１を第３の基準電圧Ｖｔｈ３との比較によって判別する。すなわち、第２の０／１判別器２ｂは、図２（ａ）に示すように、Ｌｏｗｅｒ信号を第３の基準電圧Ｖｔｈ３で打ち抜いてＬｏｗｅｒ信号と第３の基準電圧Ｖｔｈ３とを比較し、Ｌｏｗｅｒ信号が第３の基準電圧Ｖｔｈ３以上であればＤＬ＝「１」を判別信号として出力し、Ｌｏｗｅｒ信号が第３の基準電圧Ｖｔｈ３以上でなければＤＬ＝「０」を判別信号として出力する。
【0027】
デコード回路３は、論理回路で構成されるもので、第１のＡＮＤ（論理積）回路３ａ、第２のＡＮＤ（論理積）回路３ｂ、第３のＡＮＤ（論理積）回路３ｃ、ＯＲ（論理和）回路３ｄを備える。
【0028】
第１のＡＮＤ回路３ａは、第１の０／１判別器２ａからの判別信号（ＤＵ）と第３の０／１判別器２ｃからの判別信号（ＤＬ）とを入力として論理積演算を行う。
【0029】
第２のＡＮＤ回路３ｂは、第１の０／１判別器２ａからの判別信号（ＤＵ）と第２の０／１判別器２ａからの判別信号（ＤＭ）を反転した信号とを入力として論理積演算を行う。
【0030】
第３のＡＮＤ回路３ｃは、第２の０／１判別器２ａからの判別信号（ＤＭ）を反転した信号と第３の０／１判別器２ｃからの判別信号（ＤＬ）とを入力として論理積演算を行う。
【0031】
ＯＲ回路３ｄは、第１のＡＮＤ回路３ａ、第２のＡＮＤ回路３ｂ、第３のＡＮＤ回路３ｃからの信号を入力として論理和演算を行う。
【0032】
上述したＰＡＭデコーダ１Ａでは、第１の基準電圧Ｖｔｈ１を高電圧範囲Ｈ３に設定し、第２の基準電圧Ｖｔｈ２を中電圧範囲Ｈ２に設定し、第３の基準電圧Ｖｔｈ３を低電圧範囲Ｈ１に設定する。そして、ＰＡＭ４信号をデコードする際には、第１の基準電圧Ｖｔｈ１がＵｐｐｅｒ信号の打ち抜き、第２の基準電圧Ｖｔｈ２がＭｉｄｄｌｅ信号の打ち抜き、第３の基準電圧Ｖｔｈ３がＬｏｗｅｒ信号の打ち抜きに用いられる。
【0033】
また、デコード回路３では、図２（ｂ）の真理値表に示すように、第２の０／１判別器２ｃからの判別信号（ＤＭ）をそのまま最上位ビット列信号（ＭＳＢ）として出力し、ＯＲ回路３ｄの出力を最下位ビット列信号（ＬＳＢ）として出力する。なお、図２（ｂ）において、ＤＵ＝０、ＤＭ＝１、ＤＬ＝０のとき、ＤＵ＝１、ＤＭ＝０、ＤＬ＝１のときはＤｏｎ’ｔ Ｃａｒｅとして処理される。
【0034】
これにより、ＰＡＭデコーダ１Ａは、ＰＡＭ４信号を最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）にデコードする。
【0035】
ここで、本実施の形態において、上述したＰＡＭデコーダ１Ａは、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｕｐｐｅｒ信号のみ、またはＬｏｗｅｒ信号のみの誤り率測定を可能とするため、第１の基準電圧Ｖｔｈ１と第２の基準電圧Ｖｔｈ２でＭｉｄｄｌｅ信号を打ち抜くように第１の基準電圧Ｖｔｈ１と第２の基準電圧Ｖｔｈ２を中電圧範囲Ｈ２に設定する。また、第３の基準電圧Ｖｔｈ３でＬｏｗｅｒ信号もしくはＵｐｐｅｒ信号を打ち抜くように第３の基準電圧Ｖｔｈ３を低電圧範囲Ｈ１もしくは高電圧範囲Ｈ３に設定する。以下、本実施の形態の具体的な動作について説明する。
【0036】
［Ｌｏｗｅｒ Ｏｎｌｙ動作（例１）］まず、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｌｏｗｅｒ信号のみの誤り率測定を可能とするためのＬｏｗｅｒ Ｏｎｌｙ動作のデコード方法について図３〜図５を参照しながら説明する。
【0037】
この場合、ＰＡＭデコーダ１Ａの０／１判別回路２は、図４（ａ）に示すように、第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１と第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２を同じ値で中電圧範囲Ｈ２に設定する（ＳＴ１）。また、第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３を低電圧範囲Ｈ１に設定する（ＳＴ２）。これにより、ＰＡＭ４信号のＭｉｄｄｌｅ信号が第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１と第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２で打ち抜かれ、Ｌｏｗｅｒ信号が第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３で打ち抜かれる。
【0038】
そして、０／１判別回路２は、図３に示すように、第１の０／１判別器２ａからＭｉｄｄｌｅ信号を判別信号（ＤＵ）として出力する（ＳＴ３）。また、第２の０／１判別器２ｂからＭｉｄｄｌｅ信号を判別信号（ＤＭ）として出力する（ＳＴ４）。さらに、第３の０／１判別器２ｃからＬｏｗｅｒ信号を判別信号（ＤＬ）として出力する（ＳＴ５）。
【0039】
次に、デコード回路３は、図４（ｂ）の真理値表に示すように、第２の０／１判別器２ｂからのＭｉｄｄｌｅ信号（判別信号：ＤＭ）をそのまま最上位ビット列信号（ＭＳＢ）として出力する（ＳＴ６）。また、第３の０／１判別器２ｃからのＬｏｗｅｒ信号（判別信号：ＤＬ）を最下位ビット列信号（ＬＳＢ）としてＯＲ回路３ｄから出力する（ＳＴ７）。
【0040】
なお、図５のフローチャートにおけるＳＴ１とＳＴ２の順序、ＳＴ３〜ＳＴ５の順序、ＳＴ６とＳＴ７の順序は図示の順序に限定されるものではない。
【0041】
［Ｕｐｐｅｒ Ｏｎｌｙ動作（例２）］次に、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｌｏｗｅｒ信号のみの誤り率測定を可能とするためのＵｐｐｅｒ Ｏｎｌｙ動作のデコード方法について図６〜図８を参照しながら説明する。
【0042】
この場合、ＰＡＭデコーダ１Ａの０／１判別回路２は、図６（ａ）に示すように、第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１と第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２を同じ値で中電圧範囲Ｈ２に設定する（ＳＴ１１）。また、第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３を高電圧範囲Ｈ３に設定する（ＳＴ１２）。これにより、ＰＡＭ４信号のＭｉｄｄｌｅ信号が第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１と第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２で打ち抜かれ、ＰＡＭ信号のＵｐｐｅｒ信号が第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３で打ち抜かれる。
【0043】
そして、０／１判別回路２は、図５に示すように、第１の０／１判別器２ａからＭｉｄｄｌｅ信号を判別信号（ＤＵ）として出力する（ＳＴ１３）。また、第２の０／１判別器２ｂからＭｉｄｄｌｅ信号を判別信号（ＤＭ）として出力する（ＳＴ１４）。さらに、第３の０／１判別器２ｃからＵｐｐｅｒ信号を判別信号（ＤＬ）として出力する（ＳＴ１５）。
【0044】
次に、デコード回路３は、図６（ｂ）の真理値表に示すように、第２の０／１判別器２ｂからのＭｉｄｄｌｅ信号（判別信号：ＤＭ）をそのまま最上位ビット列信号（ＭＳＢ）として出力する（ＳＴ１６）。また、第３の０／１判別器２ｃからのＵｐｐｅｒ信号（判別信号：ＤＬ）を最下位ビット列信号（ＬＳＢ）としてＯＲ回路３ｄから出力する（ＳＴ１７）。
【0045】
なお、図８のフローチャートにおけるＳＴ１１とＳＴ１２の順序、ＳＴ１３〜ＳＴ１５の順序、ＳＴ１６とＳＴ１７の順序は図示の順序に限定されるものではない。
【0046】
［０／１判別反転時のＬｏｗｅｒ Ｏｎｌｙ動作（例３）］次に、０／１判別回路２における第１の０／１判別器２ａと第３の０／１判別器２ｃの０／１判別の役割を反転させ、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｌｏｗｅｒ信号のみの誤り率測定を可能とするための０／１判別反転時のＬｏｗｅｒ Ｏｎｌｙ動作のデコード方法について図９〜図１１を参照しながら説明する。
【0047】
この場合、ＰＡＭデコーダ１Ａの０／１判別回路２は、図１０（ａ）に示すように、第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２と第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３を同じ値で中電圧範囲Ｈ２に設定する（ＳＴ２１）。また、第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１を低電圧範囲Ｈ１に設定する（ＳＴ２２）。これにより、ＰＡＭ４信号のＭｉｄｄｌｅ信号が第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２と第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３で打ち抜かれ、Ｌｏｗｅｒ信号が第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１で打ち抜かれる。
【0048】
そして、０／１判別回路２は、図９に示すように、第１の０／１判別器２ａからＬｏｗｅｒ信号を判別信号（ＤＵ）として出力する（ＳＴ２３）。また、第２の０／１判別器２ｂからＭｉｄｄｌｅ信号を判別信号（ＤＭ）として出力する（ＳＴ２４）。さらに、第３の０／１判別器２ｃからＭｉｄｄｌｅ信号を判別信号（ＤＬ）として出力する（ＳＴ２５）。
【0049】
次に、デコード回路３は、図１０（ｂ）の真理値表に示すように、第２の０／１判別器２ｂからのＭｉｄｄｌｅ信号（判別信号：ＤＭ）をそのまま最上位ビット列信号（ＭＳＢ）として出力する（ＳＴ２６）。また、第１の０／１判別器２ａからのＬｏｗｅｒ信号（判別信号：ＤＵ）を最下位ビット列信号（ＬＳＢ）としてＯＲ回路３ｄから出力する（ＳＴ２７）。
【0050】
なお、図１１のフローチャートにおけるＳＴ２１とＳＴ２２の順序、ＳＴ２３〜ＳＴ２５の順序、ＳＴ２６とＳＴ２７の順序は図示の順序に限定されるものではない。
【0051】
［０／１判別反転時のＵｐｐｅｒ Ｏｎｌｙ動作（例４）］次に、０／１判別回路２における第１の０／１判別器２ａと第３の０／１判別器２ｃの０／１判別の役割を反転させ、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｕｐｐｅｒ信号のみの誤り率測定を可能とするための０／１判別反転時のＵｐｐｅｒ Ｏｎｌｙ動作のデコード方法について図１２〜図１４を参照しながら説明する。
【0052】
この場合、ＰＡＭデコーダ１Ａの０／１判別回路２は、図１３（ａ）に示すように、第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２と第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３を同じ値で中電圧範囲Ｈ２に設定する（ＳＴ３１）。また、第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１を高電圧範囲Ｈ３に設定する（ＳＴ３２）。これにより、ＰＡＭ４信号のＭｉｄｄｌｅ信号が第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２と第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３で打ち抜かれ、Ｕｐｐｅｒ信号が第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１で打ち抜かれる。
【0053】
そして、０／１判別回路２は、図１２に示すように、第１の０／１判別器２ａからＵｐｐｅｒ信号を判別信号（ＤＵ）として出力する（ＳＴ３３）。また、第２の０／１判別器２ｂからＭｉｄｄｌｅ信号を判別信号（ＤＭ）として出力する。さらに、第３の０／１判別器２ｃからＭｉｄｄｌｅ信号を判別信号（ＤＬ）として出力する。
【0054】
次に、デコード回路３は、図１３（ｂ）の真理値表に示すように、第２の０／１判別器２ｂからのＭｉｄｄｌｅ信号（判別信号：ＤＭ）をそのまま最上位ビット列信号（ＭＳＢ）として出力する（ＳＴ３６）。また、第１の０／１判別器２ａからのＵｐｐｅｒ信号（判別信号：ＤＵ）を最下位ビット列信号（ＬＳＢ）としてＯＲ回路３ｄから出力する（ＳＴ３７）。
【0055】
なお、図１４のフローチャートにおけるＳＴ３１とＳＴ３２の順序、ＳＴ３３〜ＳＴ３５の順序、ＳＴ３６とＳＴ３７の順序は図示の順序に限定されるものではない。
【0056】
［ＰＡＭデコーダの第２実施の形態］次に、ＰＡＭデコーダの第２実施の形態について図１５および図１６を参照しながら説明する。なお、第１実施の形態のＰＡＭデコーダ１Ａと同一の構成要素には同一番号を付し、その説明を省略する。
【0057】
図１５に示すように、第２実施の形態のＰＡＭデコーダ１（１Ｂ）は、第１実施の形態のＰＡＭデコーダ１Ａとはデコード回路の構成が相違するものである。
【0058】
すなわち、第２実施の形態のＰＡＭデコーダ１Ｂのデコード回路３（３Ｂ）は、増幅回路１１を備え、０／１判別回路２の３つの判別器２ａ，２ｂ，２ｃの出力信号を結線したＯＲ論理からなるワイヤードＯＲで構成される。
【0059】
増幅回路１１は、第１の増幅器１１ａ、反転増幅器１１ｂ、第２の増幅器１１ｃを備える。第１の増幅器１１ａは、第１の０／１判別器２ａと接続され、第１の０／１判別器２ａからの判別信号を増幅して出力する。
【0060】
反転増幅器１１ｂは、第２の０／１判別器２ｂと接続され、第２の０／１判別器２ｂからの判別信号をに反転増幅して出力する。すなわち、第２の０／１判別器２ｂからの判別信号が「０」であれば「０」、「１」であれば「−１」に反転増幅する。
【0061】
第２の増幅器１１ｃは、第３の０／１判別器２ｃと接続され、第３の０／１判別器２ｃから判別信号を増幅して出力する。
【0062】
そして、上記構成のＰＡＭデコーダ１Ｂにおいて、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｕｐｐｅｒ信号のみ、またはＬｏｗｅｒ信号のみの誤り率測定を可能とする場合には、上述したＰＡＭデコーダ１Ａと同様に、０／１判別回路２は、第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１と第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２を中電圧範囲Ｈ２に設定し、第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３を低電圧範囲Ｈ１もしくは高電圧範囲Ｈ３に設定する。これにより、ＰＡＭ４信号のＭｉｄｄｌｅ信号が第１の基準電圧Ｖｔｈ１と第２の基準電圧Ｖｔｈ２で打ち抜かれ、Ｌｏｗｅｒ信号もしくはＵｐｐｅｒ信号が第３の基準電圧Ｖｔｈ３で打ち抜かれる。
【0063】
そして、ＰＡＭデコーダ１Ｂは、図１６の真理値表に従って動作する。すなわち、第２の０／１判別器２ｂからのＭｉｄｄｌｅ信号（判別信号：ＤＭ）をそのまま最上位ビット列信号（ＭＳＢ）として出力し、増幅回路１１の第１の増幅器１１ａ、反転増幅器１１ｂ、第２の増幅器１１ｃのアナログ加算値（ＤＵ’＋ＸＤＭ’＋ＤＬ’）を最下位ビット列信号（ＬＳＢ）としてＯＲ回路３ｄから出力する。
【0064】
なお、図１５において、第１の増幅器１１ａに接続される第１の０／１判別器２ａと、反転増幅器１１ｃに接続される第３の０／１判別器２ｃとを逆転して接続した構成であってもよい。
【0065】
［ＰＡＭデコーダの第３実施の形態］次に、ＰＡＭデコーダの第３実施の形態について図１７を参照しながら説明する。なお、第１実施の形態のＰＡＭデコーダ１Ａと同一の構成要素には同一番号を付し、その説明を省略する。
【0066】
図１７（ａ）に示すように、第３実施の形態のＰＡＭデコーダ１（１Ｃ）は、第１実施の形態のＰＡＭデコーダ１Ａとはデコード回路の構成が相違するものである。
【0067】
すなわち、第３実施の形態のＰＡＭデコーダ１Ｃのデコード回路３（３Ｃ）は、論理回路として、イクスクルーシブノア回路３ｅ、ＡＮＤ（論理積）回路３ｆを備える。
【0068】
イクスクルーシブノア回路３ｅは、第１の０／１判別器２ａからの判別信号（ＤＵ）と第２の０／１判別器２ｂからの判別信号（ＤＬ）とを入力として排他的論理和（一致論理）演算を行う。
【0069】
ＡＮＤ回路３ｆは、イクスクルーシブノア回路３ｅからの信号と第３の０／１判別器２ｃからの判別信号（ＤＬ）とを入力として論理積演算を行う。
【0070】
そして、上記構成のＰＡＭデコーダ１Ｃにおいて、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｕｐｐｅｒ信号のみ、またはＬｏｗｅｒ信号のみの誤り率測定を可能とする場合には、上述したＰＡＭデコーダ１Ａと同様に、０／１判別回路２は、第１の０／１判別器２ａの第１の基準電圧Ｖｔｈ１と第２の０／１判別器２ｂの第２の基準電圧Ｖｔｈ２を同じ値で中電圧範囲Ｈ２に設定し、第１の基準電圧Ｖｔｈ１と第２の基準電圧Ｖｔｈ２でＭｉｄｄｌｅ信号を打ち抜く。また、０／１判別回路２は、第３の０／１判別器２ｃの第３の基準電圧Ｖｔｈ３を低電圧範囲Ｈ１もしくは高電圧範囲Ｈ３に設定し、第３の基準電圧Ｖｔｈ３でＬｏｗｅｒ信号もしくはＵｐｐｅｒ信号を打ち抜く。
【0071】
これにより、ＰＡＭデコーダ１Ｃは、図１７（ｂ）の真理値表に従って動作する。すなわち、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｌｏｗｅｒ信号のみの誤り率測定を可能とするためのＬｏｗｅｒ Ｏｎｌｙ動作を行う場合には、第２の０／１判別器２ｂからのＭｉｄｄｌｅ信号（判別信号：ＤＭ）をそのまま最上位ビット列信号（ＭＳＢ）として出力し、第３の０／１判別器２ｃからのＬｏｗｅｒ信号（判別信号：ＤＬ）を最下位ビット列信号（ＬＳＢ）としてＡＮＤ回路３ｆから出力する。
【0072】
また、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｕｐｐｅｒ信号のみの誤り率測定を可能とするためのＵｐｐｅｒ Ｏｎｌｙ動作を行う場合には、第２の０／１判別器２ｂからのＭｉｄｄｌｅ信号（判別信号：ＤＭ）をそのまま最上位ビット列信号（ＭＳＢ）として出力し、第３の０／１判別器２ｃからのＵｐｐｅｒ信号（判別信号：ＤＬ）を最下位ビット列信号（ＬＳＢ）としてＡＮＤ回路３ｆから出力する。
【0073】
なお、第３実施の形態のＰＡＭデコーダ１Ｃでは、第１実施の形態のＰＡＭデコーダ１Ａよりも論理回路の構成の簡略化が図れるが、前述した例３や例４のような０／１判別回路２における第１の０／１判別器２ａと第３の０／１判別器２ｃの役割を反転させた動作を行うことができない。
【0074】
ところで、上述した実施の形態では、論理回路やワイヤードＯＲでデコード回路３を構成した場合を例にとって説明したが、図４、図７、図１０、図１３、図１６、図１７（ｂ）の真理値表を満たす構成であれば図示の構成に限定されるものではない。
【0075】
［誤り検出装置の構成について］上述したＰＡＭデコーダ１（１Ａ，１Ｂ，１Ｃ）は、例えば図１８の誤り検出装置２１に採用することができる。この誤り検出装置２１では、ＰＡＭデコーダ１から最上位ビット列信号（ＭＳＢ）と最下位ビット列信号（ＬＳＢ）が入力されると、レベル測定部２２にて最上位ビット列信号（ＭＳＢ）のレベル測定、最下位ビット列信号（ＬＳＢ）の０，１レベル、最下位ビット列信号（ＬＳＢ）の２，３レベルを測定する。そして、誤り率算出部２３は、レベル測定部２２にて測定された最上位ビット列信号（ＭＳＢ）および最下位ビット列信号（ＬＳＢ）のレベルに基づいて誤り率を算出し、その結果を表示部２４に表示する。
【0076】
このように、本実施の形態によれば、第３の基準電圧Ｖｔｈ３を通過する信号がそのまま最下位ビット列信号（ＬＳＢ）として出力されるので、Ｕｐｐｅｒ信号またはＬｏｗｅｒ信号のみを打ち抜き、Ｍｉｄｄｌｅ信号の誤り率測定をしながら、Ｕｐｐｅｒ信号のみ、またはＬｏｗｅｒ信号のみの誤り率測定が可能となり、Ｕｐｐｅｒ信号またはＬｏｗｅｒ信号の波形解析が可能となる。
【0077】
以上、本発明に係るＰＡＭデコーダおよびＰＡＭデコード方法と誤り検出装置および誤り検出方法の最良の形態について説明したが、この形態による記述および図面により本発明が限定されることはない。すなわち、この形態に基づいて当業者等によりなされる他の形態、実施例および運用技術などはすべて本発明の範疇に含まれることは勿論である。
【符号の説明】
【0078】
１（１Ａ，１Ｂ，１Ｃ） ＰＡＭデコーダ２ ０／１判別回路
２ａ 第１の０／１判別器
２ｂ 第２の０／１判別器
２ｃ 第３の０／１判別器
３ デコード回路
３ａ 第１のＡＮＤ回路
３ｂ 第２のＡＮＤ回路
３ｃ 第３のＡＮＤ回路
３ｄ ＯＲ回路
１１ 増幅回路
１１ａ 第１の増幅器
１１ｂ 反転増幅器
１１ｃ 第２の増幅器
２１ 誤り検出装置
２２ レベル測定部
２３ 誤り率算出部
２４ 表示部
Ｖｔｈ１ 第１の基準電圧
Ｖｔｈ２ 第２の基準電圧
Ｖｔｈ３ 第３の基準電圧
Ｈ１ 低電圧範囲
Ｈ２ 中電圧範囲
Ｈ３ 高電圧範囲
Ｌ０，Ｌ１，Ｌ２，Ｌ３ ＰＡＭ４信号の各レベル