特許 6740108 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6740108

(24)【登録日】2020年7月28日

(45)【発行日】2020年8月12日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20200730BHJP

   G02F 1/1343 20060101ALI20200730BHJP

   G02F 1/1368 20060101ALI20200730BHJP

   H01L 29/786 20060101ALN20200730BHJP

【ＦＩ】

   G09F9/30 338

   G02F1/1343

   G02F1/1368

   !H01L29/78 612B

【請求項の数】15

【全頁数】19

(21)【出願番号】特願2016-233427(P2016-233427)

(22)【出願日】2016年11月30日

(65)【公開番号】特開2018-91936(P2018-91936A)

(43)【公開日】2018年6月14日

【審査請求日】2019年6月5日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】中村 真人

【審査官】 小野 博之

(56)【参考文献】

【文献】 米国特許出願公開第２０１６／００３５２８４（ＵＳ，Ａ１）

【文献】 特開２０１６−０５７３４４（ＪＰ，Ａ）

【文献】 特開２００９−１３４２４６（ＪＰ，Ａ）

【文献】 特開２００９−１２２６３６（ＪＰ，Ａ）

【文献】 特開２００９−１８６７３７（ＪＰ，Ａ）

【文献】 国際公開第２００８／０６２５７５（ＷＯ，Ａ１）

【文献】 特開２００８−２９２９９５（ＪＰ，Ａ）

【文献】 特開２０１５−１４８７２２（ＪＰ，Ａ）

【文献】 国際公開第２００７／１０５７００（ＷＯ，Ａ１）

【文献】 韓国公開特許第１０−２０１６−００８２８８３（ＫＲ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｆ ９／００−４６

Ｇ０２Ｆ １／１３−１／１３３５

１／１３３６３−１／１４１

Ｈ０１Ｌ ２７／３２

２９／７８６

５１／５０

Ｈ０５Ｂ ３３／００−３３／２８

(57)【特許請求の範囲】

【請求項1】

第１長辺を有する第１基板と、
表示領域及び非表示領域に亘って延出した、第１走査線及び第２走査線と、
前記非表示領域において前記第１走査線と交差するａ個の第１半導体層と、
前記非表示領域において前記第２走査線と交差するｂ個の第２半導体層と、
前記第１半導体層及び前記第２半導体層と、前記第１走査線及び前記第２走査線との間に配置される絶縁膜と、
前記第１走査線と接続された第１シフトレジスタ及び前記第２走査線と接続された第２シフトレジスタを備えた走査線駆動回路と、を備え、
前記表示領域は、前記第１長辺と平行な第１直線部と、前記第１直線部に繋がった第１ラウンド部と、第２ラウンド部と、前記第１ラウンド部及び前記第２ラウンド部に繋がった第２直線部と、を備え、
前記第１走査線及び前記第２走査線は、前記第１ラウンド部及び前記第２ラウンド部に交差し、
前記第１シフトレジスタ及び前記第２シフトレジスタは、前記第１長辺と前記第１ラウンド部との間の前記非表示領域に位置し、前記第１長辺と平行な直線上に並び、
前記第１走査線は前記非表示領域において第１配線長を有し、
前記第２走査線は前記非表示領域において前記第１配線長とは異なる第２配線長を有し、
ａ及びｂは、２以上の整数であり、ａはｂとは異なり、
前記第１半導体層及び前記第２半導体層は、いずれも前記絶縁膜で全体が覆われている、表示装置。

【請求項2】

前記第２配線長は前記第１配線長より長く、
ｂはａより大きい、請求項１に記載の表示装置。

【請求項3】

さらに、前記表示領域において前記第１走査線と交差するｃ個の第３半導体層と、
前記表示領域において前記第２走査線と交差するｄ個の第４半導体層と、を備え、
前記第１走査線は前記表示領域において第３配線長を有し、
前記第２走査線は前記表示領域において前記第３配線長とは異なる第４配線長を有し、
ｃ及びｄは、２以上の整数であり、ｃはｄとは異なる、請求項１または２に記載の表示装置。

【請求項4】

前記第３配線長は前記第４配線長より長く、
ｃはｄより大きい、請求項３に記載の表示装置。

【請求項5】

前記第１乃至第４半導体層は、いずれの多結晶シリコンによって形成されている、請求項３または４に記載の表示装置。

【請求項6】

前記第１半導体層は、前記第３半導体層と同一形状である、請求項３乃至５のいずれか１項に記載の表示装置。

【請求項7】

ａ個の前記第１半導体層の少なくとも１個は、前記第３半導体層とは異なる向きに配置されている、請求項６に記載の表示装置。

【請求項8】

ａ個の前記第１半導体層の少なくとも１個は、前記第３半導体層とは異なる形状である、請求項３乃至５のいずれか１項に記載の表示装置。

【請求項9】

前記非表示領域は、第１領域と、前記第１領域と隣り合う第２領域とを有し、
前記第１領域及び前記表示領域は隣り合い、前記第２領域は前記第１領域よりも前記表示領域から離間し、
前記第１走査線及び前記第２走査線は、前記第１領域において第１間隔をおいて配置され、前記第２領域において前記第１間隔より小さい第２間隔をおいて配置され、
前記第２領域においては、前記第１半導体層及び前記第２半導体層のいずれも配置されていない、請求項１乃至８のいずれか１項に記載の表示装置。

【請求項10】

前記第１走査線及び前記第２走査線は、それぞれ第１方向に延出し、前記第１方向と交差する第２方向に並び、
さらに、前記第２領域において前記第１走査線と交差し、前記第２方向において前記第１半導体層より小さい幅を有する第５半導体層と、
前記第２領域において前記第２走査線と交差し、前記第２方向において前記第２半導体層より小さい幅を有する第６半導体層と、を備える請求項９に記載の表示装置。

【請求項11】

さらに、前記第１直線部に交差する第３走査線を備え、
前記走査線駆動回路は、前記第３走査線と接続された第３シフトレジスタを備え、
前記第３シフトレジスタは、前記第１長辺と前記第１直線部との間の前記非表示領域に位置し、
前記第１乃至第３シフトレジスタは、前記第１長辺と平行な直線上に並んでいる、請求項１乃至１０のいずれか１項に記載の表示装置。

【請求項12】

第１長辺を有する第１基板と、
表示領域及び非表示領域に亘って延出した第１走査線及び第２走査線と、
前記非表示領域において前記第１走査線と交差するａ個の第１半導体層と、
前記非表示領域において前記第２走査線と交差するｂ個の第２半導体層と、
前記第１半導体層及び前記第２半導体層と、前記第１走査線及び前記第２走査線との間の絶縁膜と、
前記第１走査線と接続された第１シフトレジスタ及び前記第２走査線と接続された第２シフトレジスタを備えた走査線駆動回路と、を備え、
前記表示領域は、前記第１長辺と平行な第１直線部と、前記第１直線部に繋がった第１ラウンド部と、第２ラウンド部と、前記第１ラウンド部及び前記第２ラウンド部に繋がった第２直線部と、を備え、
前記第１走査線及び前記第２走査線は、前記第１ラウンド部及び前記第２ラウンド部に交差し、
前記第２走査線は、前記第１走査線と前記第２直線部との間に位置し、
前記第１シフトレジスタ及び前記第２シフトレジスタは、前記第１長辺と前記第１ラウンド部との間の前記非表示領域に位置し、前記第１長辺と平行な直線上に並び、
ａ及びｂは２以上の整数であり、ｂはａより大きく、
前記第１半導体層及び前記第２半導体層は、いずれも前記絶縁膜で全体が覆われている、表示装置。

【請求項13】

さらに、前記表示領域において前記第１走査線と交差するｃ個の第３半導体層と、
前記表示領域において前記第２走査線と交差するｄ個の第４半導体層と、を備え、
ｃ及びｄは２以上の整数であり、ｃはｄより大きい、請求項１２に記載の表示装置。

【請求項14】

第１長辺を有する第１基板と、
表示領域及び非表示領域に亘って延出した、第１走査線及び第２走査線と、
前記非表示領域において前記第１走査線と交差するａ個の第１半導体層と、
前記非表示領域において前記第２走査線と交差するｂ個の第２半導体層と、
前記第１半導体層及び前記第２半導体層を覆う絶縁膜と、
前記第１走査線と接続された第１シフトレジスタ及び前記第２走査線と接続された第２シフトレジスタを備えた走査線駆動回路と、を備え、
前記表示領域は、前記第１長辺と平行な第１直線部と、前記第１直線部に繋がった第１ラウンド部と、第２ラウンド部と、前記第１ラウンド部及び前記第２ラウンド部に繋がった第２直線部と、を備え、
前記第１走査線及び前記第２走査線は、前記第１ラウンド部及び前記第２ラウンド部に交差し、
前記第１シフトレジスタ及び前記第２シフトレジスタは、前記第１長辺と前記第１ラウンド部との間の前記非表示領域に位置し、前記第１長辺と平行な直線上に並び、
前記第１走査線と前記第２走査線は前記絶縁膜上に形成され、
ａはｂとは異なり、
前記第１半導体層及び前記第２半導体層は、いずれも前記絶縁膜で全体が覆われている、表示装置。

【請求項15】

ａは０以上の整数であり、ｂは１以上の整数である、請求項１４に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、表示装置に関する。

【背景技術】

【0002】

表示装置における静電気放電（ＥＳＤ）による破壊は、製造歩留りの低下を招く。このため、種々の静電気対策が提案されている。一例では、表示領域の外側にダミー画素を配置し、ダミー画素において、走査線と交差するダミー半導体層を設ける技術が提案されている。
一方、近年では、表示領域の形状がラウンド部を有する表示装置が提案されている。このようなラウンド部では、表示領域から走査線駆動回路までの走査線の配線長が長くなり、ＥＳＤに対する耐性が低下することがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６−５７３４４号公報

【特許文献2】国際公開第２００７／１０５７００号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態の目的は、製造歩留りの低下を抑制することが可能な表示装置を提供することにある。

【課題を解決するための手段】

【0005】

一実施形態によれば、
表示領域及び非表示領域に亘って延出した、第１走査線及び第２走査線と、前記非表示領域において前記第１走査線と交差するａ個の第１半導体層と、前記非表示領域において前記第２走査線と交差するｂ個の第２半導体層と、前記第１半導体層及び前記第２半導体層と、前記第１走査線及び前記第２走査線との間に配置される絶縁膜と、を備え、前記第１走査線は前記非表示領域において第１配線長を有し、前記第２走査線は前記非表示領域において前記第１配線長とは異なる第２配線長を有し、ａ及びｂは、２以上の整数であり、ａはｂとは異なり、前記第１半導体層及び前記第２半導体層は、いずれも前記絶縁膜で全体が覆われている、表示装置が提供される。

【0006】

一実施形態によれば、
表示領域及び非表示領域に亘って延出した第１走査線及び第２走査線と、前記非表示領域において前記第１走査線と交差するａ個の第１半導体層と、前記非表示領域において前記第２走査線と交差するｂ個の第２半導体層と、前記第１半導体層及び前記第２半導体層と、前記第１走査線及び前記第２走査線との間の絶縁膜と、を備え、前記表示領域は、第１ラウンド部と、第２ラウンド部と、前記第１ラウンド部及び前記第２ラウンド部に繋がった直線部と、を備え、前記第１走査線及び前記第２走査線は、前記第１ラウンド部及び前記第２ラウンド部に交差し、前記第２走査線は、前記第１走査線と前記直線部との間に位置し、ａ及びｂは２以上の整数であり、ｂはａより大きく、前記第１半導体層及び前記第２半導体層は、いずれも前記絶縁膜で全体が覆われている、表示装置が提供される。
一実施形態によれば、
表示領域及び非表示領域に亘って延出した、第１走査線及び第２走査線と、前記非表示領域において前記第１走査線と交差するａ個の第１半導体層と、前記非表示領域において前記第２走査線と交差するｂ個の第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う絶縁膜と、を備え、前記第１走査線と前記第２走査線は前記絶縁膜上に形成され、ａはｂとは異なり、前記第１半導体層及び前記第２半導体層は、いずれも前記絶縁膜で全体が覆われている、表示装置が提供される。

【図面の簡単な説明】

【0007】

【図1】図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。

【図2】図２は、図１に示した表示パネルＰＮＬに信号源が実装された一構成例を示す平面図である。

【図3】図３は、図１に示した表示パネルＰＮＬの基本構成及び等価回路を示す図である。

【図4】図４は、図１に示した第１基板ＳＵＢ１を第２基板ＳＵＢ２の側から見たときの画素ＰＸの一構成例を示す平面図である。

【図5】図５は、画素ＰＸに配置される画素電極ＰＥの一構成例を示す平面図である。

【図6】図６は、図４のＣ−Ｄ線で切断した表示パネルＰＮＬの一構成例を示す断面図である。

【図7】図７は、図１に示したラウンド部Ｒ３及びＲ１３を含む領域を拡大した第１基板ＳＵＢ１の平面図である。

【図8】図８は、図７に示したラウンド部Ｒ３及びその反対側のラウンド部Ｒ４を含む領域を拡大した平面図である。

【図9】図９は、半導体層ＤＳの他のレイアウトを示す平面図である。

【図10】図１０は、半導体層ＤＳの他のレイアウトを示す平面図である。

【図11】図１１は、半導体層ＤＳの他のレイアウトを示す平面図である。

【図12】図１２は、半導体層ＤＳの他のレイアウトを示す平面図である。

【図13】図１３は、図１に示した第１基板ＳＵＢ１を第２基板ＳＵＢ２の側から見たときの画素ＰＸの他の構成例を示す平面図である。

【図14】図１４は、画素ＰＸに配置される画素電極ＰＥの他の構成例を示す平面図である。

【発明を実施するための形態】

【0008】

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

【0009】

図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。ここでは、互いに交差する第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面における表示装置ＤＳＰの平面図を示している。図中の第３方向Ｚは、第１方向Ｘ及び第２方向Ｙと交差する方向である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で互いに交差していても良い。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置からＸ−Ｙ平面に向かって見ることを平面視という。

【0010】

本実施形態においては、表示装置の一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。

【0011】

表示装置ＤＳＰは、表示パネルＰＮＬなどを備えている。表示パネルＰＮＬは、例えば、液晶表示パネルであり、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、液晶層（後述する液晶層ＬＣ）と、を備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。非表示領域ＮＤＡは、ＩＣチップやフレキシブルプリント回路基板などの信号源が実装される実装領域ＭＡを含んでいる。

【0012】

表示パネルＰＮＬの外観に着目すると、第１基板ＳＵＢ１は、第１方向Ｘに沿って延出した一対の短辺ＳＳ１１及びＳＳ１２と、第２方向Ｙに沿って延出した一対の長辺ＬＳ１１及びＬＳ１２と、４つのラウンド部Ｒ１１乃至Ｒ１４と、を有している。第２基板ＳＵＢ２は、短辺ＳＳ１１と重なる短辺ＳＳ２１と、長辺ＬＳ１１及びＬＳ１２とそれぞれ重なる長辺ＬＳ２１及びＬＳ２２と、ラウンド部Ｒ１１及びＲ１２とそれぞれ重なるラウンド部Ｒ２１及びＲ２２と、ラウンド部Ｒ２３及びＲ２４と、短辺ＳＳ２２と、を有している。短辺ＳＳ２２は、短辺ＳＳ１２とは重なっていない。より詳細には、ラウンド部Ｒ２３は短辺ＳＳ２２と長辺ＬＳ２１とをつなぎ、ラウンド部Ｒ２４は短辺ＳＳ２２と長辺ＬＳ２２とをつなぎ、ラウンド部Ｒ２３はラウンド部Ｒ１３と一部重なるように湾曲し、ラウンド部Ｒ２４はラウンド部Ｒ１４と一部重なるように湾曲している。実装領域ＭＡは、第１基板ＳＵＢ１において短辺ＳＳ１２と短辺ＳＳ２２との間に位置している。
表示領域ＤＡは、第１方向Ｘに沿って延出した一対の短辺ＳＳ１及びＳＳ２と、第２方向Ｙに沿って延出した一対の長辺ＬＳ１及びＬＳ２と、４つのラウンド部Ｒ１乃至Ｒ４と、を有している。短辺ＳＳ１及びＳＳ２、及び、長辺ＬＳ１及びＬＳ２は、隣り合うラウンド部を繋ぐ直線部に相当する。より詳細には、表示領域ＤＡの境界を示すラウンド部Ｒと、第１基板ＳＵＢ１及び第２基板ＳＵＢ２のラウンド部Ｒを、それぞれ定義する曲率半径は対応するラウンド部Ｒでそれぞれ一致しても良いし、それぞれ異なった曲率半径であってもよい。
また、実装領域ＭＡの幅、すなわち短辺ＳＳ１２と短辺ＳＳ２２との第２方向Ｙに沿った間隔は、非表示領域ＮＤＡの長辺側の幅、すなわち長辺ＬＳ１と長辺ＬＳ１１との第１方向Ｘに沿った間隔（あるいは長辺ＬＳ２と長辺ＬＳ１２との間隔）と比較して同程度もしくはそれ以下の幅となっている。また、非表示領域ＮＤＡの短辺側の幅、ここでは、短辺ＳＳ１と短辺ＳＳ１１との第２方向Ｙに沿った間隔は、非表示領域ＮＤＡの長辺側の幅と同等である。

【0013】

本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであっても良い。

【0014】

図２は、図１に示した表示パネルＰＮＬに信号源が実装された一構成例を示す平面図である。
図示した例では、表示装置ＤＳＰは、表示パネルＰＮＬの実装領域ＭＡに実装されたフレキシブルプリント回路基板Ｆと、フレキシブルプリント回路基板Ｆに実装されたＩＣチップＣＰと、を備えている。ＩＣチップＣＰは、例えば、画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。図中において、ＩＣチップＣＰは一点鎖線で示し、ディスプレイドライバＤＤは点線で示し、いわゆるＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）の構造となっている。ここでのディスプレイドライバＤＤは、後述する信号線駆動回路ＳＤ、走査線駆動回路ＧＤ、及び、共通電極駆動回路ＣＤの少なくとも一部を含むものである。なお、図示した例に限らず、ＩＣチップＣＰは、実装領域ＭＡに実装されている、いわゆるＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）の構造であっても良い。

【0015】

図３は、図１に示した表示パネルＰＮＬの基本構成及び等価回路を示す図であり、図１に示したようなラウンド部Ｒについては省略している。表示パネルＰＮＬは、表示領域ＤＡにおいて、複数の画素ＰＸを備えている。複数の画素ＰＸは、マトリクス状に配置されている。また、表示パネルＰＮＬは、表示領域ＤＡにおいて、複数本の走査線Ｇ（Ｇ１〜Ｇｎ）、複数本の信号線Ｓ（Ｓ１〜Ｓｍ）、共通電極ＣＥなどを備えている。走査線Ｇは、各々第１方向Ｘに延出し、第２方向Ｙに間隔を置いて並んでいる。信号線Ｓは、各々第２方向Ｙに延出し、第１方向Ｘに間隔を置いて並んでいる。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。それら一部が屈曲した走査線Ｇ及び信号線Ｓであっても第１方向Ｘ及び第２方向Ｙに延出するものとする。共通電極ＣＥは、複数の画素ＰＸに亘って配置されている。

【0016】

走査線Ｇは、走査線駆動回路ＧＤに接続されている。信号線Ｓは、信号線駆動回路ＳＤに接続されている。共通電極ＣＥは、共通電極駆動回路ＣＤに接続されている。信号線駆動回路ＳＤ、走査線駆動回路ＧＤ、及び、共通電極駆動回路ＣＤは、非表示領域ＮＤＡにおいて、第１基板ＳＵＢ１上に形成されても良いし、これらの一部或いは全部が図２に示したＩＣチップＣＰに内蔵されていても良い。一例では、走査線駆動回路ＧＤは、図１に点線で示したように、長辺ＬＳ１と長辺ＬＳ１１との間、及び、長辺ＬＳ２と長辺ＬＳ１２との間に設けられる。但し、各駆動回路のレイアウトは、図示した例に限られるものではない。

【0017】

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。

【0018】

なお、表示パネルＰＮＬの詳細な構成については説明を省略するが、基板主面の法線に沿った縦電界を利用する表示モード、あるいは、基板主面の法線に対して斜め方向に傾斜した傾斜電界を利用する表示モードでは、画素電極ＰＥが第１基板ＳＵＢ１に備えられる一方で、共通電極ＣＥが第２基板ＳＵＢ２に備えられる。また、基板主面に沿った横電界を利用する表示モードでは、画素電極ＰＥ及び共通電極ＣＥの双方が第１基板ＳＵＢ１に備えられている。さらには、表示パネルＰＮＬは、上記の縦電界、横電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応した構成を有していても良い。なお、ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面に相当する。

【0019】

図４は、図１に示した第１基板ＳＵＢ１を第２基板ＳＵＢ２の側から見たときの画素ＰＸの一構成例を示す平面図である。なお、ここでは、説明に必要な構成のみを図示しており、画素電極や共通電極の図示を省略している。

【0020】

第１基板ＳＵＢ１は、走査線Ｇ１及びＧ２、信号線Ｓ１及びＳ２、スイッチング素子ＳＷなどを備えている。
走査線Ｇ１及びＧ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。信号線Ｓ１及びＳ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。図示した例では、信号線Ｓ１及びＳ２の一部が屈曲しているが、第２方向Ｙに沿って直線状に延出していても良い。画素ＰＸは、走査線Ｇ１及びＧ２と信号線Ｓ１及びＳ２とが成すマス目の領域に相当する。なお、画素ＰＸの形状は、図示した例に限らず、第２方向Ｙに延出した長方形状などであっても良く、適宜に変更することが可能である。
スイッチング素子ＳＷは、走査線Ｇ１及び信号線Ｓ１と電気的に接続されている。図示した例のスイッチング素子ＳＷは、ダブルゲート構造を有している。スイッチング素子ＳＷは、半導体層ＳＣ及び中継電極ＲＥを備えている。半導体層ＳＣは、その一部分が信号線Ｓ１と重なるように配置され、他の部分が信号線Ｓ１及びＳ２の間に延出し、略Ｕ字状に形成されている。半導体層ＳＣは、信号線Ｓ１と重なる領域、及び、信号線Ｓ１及びＳ２の間において走査線Ｇ１と交差している。走査線Ｇ１において、半導体層ＳＣと重畳する領域がそれぞれゲート電極ＧＥ１及びＧＥ２として機能する。半導体層ＳＣは、その一端部ＳＣＡにおいてコンタクトホールＣＨ１を通じて信号線Ｓ１と電気的に接続され、また、その他端部ＳＣＢにおいてコンタクトホールＣＨ２を通じて中継電極ＲＥと電気的に接続されている。中継電極ＲＥは、島状に形成され、信号線Ｓ１及びＳ２の間に配置されている。

【0021】

図５は、画素ＰＸに配置される画素電極ＰＥの一構成例を示す平面図である。なお、ここでは、説明に必要な構成のみを図示しており、走査線やスイッチング素子の図示を省略している。
画素電極ＰＥは、信号線Ｓ１及びＳ２の間に配置されている。画素電極ＰＥは、コンタクト部ＰＡ及び主電極部ＰＢを備えている。コンタクト部ＰＡ及び主電極部ＰＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。コンタクト部ＰＡは、中継電極ＲＥと重畳する位置に配置され、コンタクトホールＣＨ３を通じて中継電極ＲＥと電気的に接続されている。主電極部ＰＢは、信号線Ｓ１及びＳ２に沿った形状を有しており、図示した例では、信号線Ｓ１と同様に屈曲した２本のスリットＰＳＬを有している。２本のスリットＰＳＬは、間隔をおいて第１方向Ｘに並び、それぞれ第１方向Ｘに沿って略同一の幅を有している。なお、画素電極ＰＥの形状は、図示した例に限定されるものではなく、画素ＰＸの形状などに合わせて適宜変更することができる。また、スリットＰＳＬの形状や本数などについても図示した例に限定されない。
共通電極ＣＥは、信号線Ｓ１及びＳ２、及び、図示しない走査線Ｇ１に重なっている。画素電極ＰＥは、共通電極ＣＥの上に重なっている。共通電極ＣＥは、中継電極ＲＥと重畳する位置に開口部ＯＰを有している。

【0022】

図６は、図４のＣ−Ｄ線で切断した表示パネルＰＮＬの一構成例を示す断面図である。図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。

【0023】

第１基板ＳＵＢ１は、第１絶縁基板１０、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、下側遮光層ＵＳ、半導体層ＳＣ、走査線Ｇ１、信号線Ｓ１、中継電極ＲＥ、共通電極ＣＥ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。
第１絶縁基板１０は、ガラス基板や樹脂基板などの光透過性を有する基板である。下側遮光層ＵＳは、第１絶縁基板１０の上に位置し、第１絶縁膜１１によって覆われている。下側遮光層ＵＳは、バックライトユニットＢＬから半導体層ＳＣに向かう光を遮光する。半導体層ＳＣは、第１絶縁膜１１の上に位置し、第２絶縁膜１２によって覆われている。半導体層ＳＣは、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや酸化物半導体によって形成されていても良い。
走査線Ｇ１の一部であるゲート電極ＧＥ１及びＧＥ２は、第２絶縁膜１２の上に位置し、第３絶縁膜１３によって覆われている。なお、図示しない走査線Ｇ２も、走査線Ｇ１と同一層に配置される。走査線Ｇ１は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であっても良いし、多層構造であっても良い。なお、下側遮光層ＵＳは、ゲート電極ＧＥ１及びＧＥ２と対向する位置の半導体層ＳＣの直下に位置していることが望ましい。
信号線Ｓ１及び中継電極ＲＥは、第３絶縁膜１３の上に位置し、第４絶縁膜１４によって覆われている。なお、図示しない信号線Ｓ２も、信号線Ｓ１と同一層に配置される。信号線Ｓ１及び中継電極ＲＥは、同一材料によって形成され、上記の金属材料等が適用可能である。信号線Ｓ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１を通じて半導体層ＳＣにコンタクトしている。中継電極ＲＥは、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ２を通じて半導体層ＳＣにコンタクトしている。
共通電極ＣＥは、第４絶縁膜１４の上に位置し、第５絶縁膜１５によって覆われている。画素電極ＰＥは、第５絶縁膜１５の上に位置し、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥの一部は、第５絶縁膜１５を介して共通電極ＣＥと対向している。共通電極ＣＥ及び画素電極ＰＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。画素電極ＰＥは、共通電極ＣＥの開口部ＯＰと重畳する位置において、第４絶縁膜１４及び第５絶縁膜１５を貫通するコンタクトホールＣＨ３を通じて中継電極ＲＥにコンタクトしている。
第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第５絶縁膜１５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁膜であり、単層構造であっても良いし、多層構造であっても良い。第４絶縁膜１４は、アクリル樹脂などの有機絶縁膜である。

【0024】

第２基板ＳＵＢ２は、第２絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。
第２絶縁基板２０は、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。遮光層ＢＭは、一例では、図４に示した信号線Ｓ１及びＳ２や走査線Ｇ１及びＧ２やスイッチング素子ＳＷなどの配線部とそれぞれ対向する位置に配置されている。カラーフィルタＣＦは、画素電極ＰＥと対向する位置に配置され、その一部が遮光層ＢＭに重なっている。カラーフィルタＣＦは、例えば、赤色に着色された赤色カラーフィルタ、緑色に着色された緑色カラーフィルタ、青色に着色された青色カラーフィルタなどを含み、他の色あるいは透明あるいは白色のカラーフィルタを更に含んでいても良い。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。一例では、図５に示したように、第１配向膜ＡＬ１の配向処理方向ＡＤ１は第２方向Ｙと平行であり、第２配向膜ＡＬ２の配向処理方向ＡＤ２は配向処理方向ＡＤ１と平行であり且つ配向処理方向ＡＤ１とは逆向きである。
なお、カラーフィルタＣＦは、第１基板ＳＵＢ１に配置されても良い。遮光層ＢＭは、カラーフィルタＣＦとオーバーコート層ＯＣとの間、あるいは、オーバーコート層ＯＣと第２配向膜ＡＬ２との間に配置されても良い。また、遮光層ＢＭを配置する代わりに、異なる色のカラーフィルタを２層以上重ね合せることで透過率を低下させ、遮光層として機能させても良い。また、白色を表示する画素が追加されても良く、白色画素には白色のカラーフィルタを配置しても良いし、無着色の樹脂材料を配置しても良いし、カラーフィルタを配置せずにオーバーコート層ＯＣを配置しても良い。また、モノクロ表示タイプの表示装置においては、カラーフィルタが省略される。

【0025】

上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。図示しないが、スペーサは、樹脂材料によって形成され、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に配置されている。これにより、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に所定のセルギャップが形成される。但し、スペーサとして、セルギャップを形成するメインスペーサの他に、表示パネルＰＮＬに対して外部応力が加わっていない定常状態で一方の基板に接触していないサブスペーサが含まれていても良い。セルギャップは、例えば２〜５μｍである。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシール材によって貼り合わせられている。

【0026】

液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを含んでいる。このような液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。

【0027】

第１基板ＳＵＢ１の下方には、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、第２基板ＳＵＢ２の上方には、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。一例では、第１偏光板ＰＬ１及び第２偏光板ＰＬ２は、それぞれの吸収軸がＸ−Ｙ平面において互いに直交するように配置されている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、必要に応じて、１／４波長板や１／２波長板などの位相差板、散乱層、反射防止層などを備えていても良い。

【0028】

このような構成例においては、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶分子ＬＭは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の間で所定の方向（例えば第２方向Ｙ）に初期配向している。このようなオフ状態では、バックライトユニットＢＬから表示パネルＰＮＬに向けて照射された光は、第１光学素子ＯＤ１及び第２光学素子ＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子ＬＭは、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、バックライトユニットＢＬからの光の一部は、第１光学素子ＯＤ１及び第２光学素子ＯＤ２を透過し、明表示となる。

【0029】

図７は、図１に示したラウンド部Ｒ３及びＲ１３を含む領域を拡大した第１基板ＳＵＢ１の平面図である。

【0030】

走査線駆動回路ＧＤは、長辺ＬＳ１１に沿って設けられたシフトレジスタＳＲを備えている。走査線Ｇの各々は、表示領域ＤＡ及び非表示領域ＮＤＡに亘って延出し、非表示領域ＮＤＡにおいてシフトレジスタＳＲに接続されている。信号線駆動回路ＳＤは、選択回路（マルチプレクサ）ＭＰを備えている。複数の信号線Ｓは、非表示領域において１つの選択回路ＭＰに接続されている。図示した選択回路ＭＰは、ラウンド部Ｒ３と短辺Ｓ１２との間に位置している。長辺ＬＳ１と長辺ＬＳ１１との間には、平面視で走査線Ｇと交差する各種配線Ｗが設けられている。配線Ｗとしては、電源線などが含まれる。

【0031】

ここで、走査線Ｇのうち、ラウンド部Ｒ３と交差する走査線ＧＡ及びＧＢに着目する。走査線ＧＢは、走査線ＧＡよりも短辺ＳＳ２に近接している。走査線ＧＡはシフトレジスタＳＲＡに接続され、走査線ＧＢはシフトレジスタＳＲＢに接続されている。非表示領域ＮＤＡにおいて、走査線ＧＡは配線長（第１配線長）ＬＡ１を有し、走査線ＧＢは配線長（第２配線長）ＬＢ１を有している。配線長ＬＢ１は配線長ＬＡ１とは異なり、図示した例では、配線長ＬＢ１は配線長ＬＡ１より長い。ここでの配線長とは、表示領域ＤＡと非表示領域ＮＤＡとの境界からシフトレジスタまでの配線の長さである。図示した例では、各走査線が非表示領域ＮＤＡにおいて第１方向Ｘに直線状に延出しているが、屈曲している場合もあり得るが、いずれの場合においても各走査線の非表示領域ＮＤＡにおける全長が配線長に相当する。

【0032】

なお、走査線のうち、長辺ＬＳ１と交差する走査線の配線長は略同等である一方で、ラウンド部Ｒ３と交差する走査線の配線長は、短辺ＳＳ２に近接する走査線ほど長くなる傾向がある。

【0033】

図８は、図７に示したラウンド部Ｒ３及びその反対側のラウンド部Ｒ４を含む領域を拡大した平面図である。なお、ここでは、説明に必要な構成のみを図示しており、信号線、中継電極、共通電極、配線Ｗなどの図示を省略している。

【0034】

表示領域ＤＡにおいては、先に図４乃至図７を参照して説明したように、画素電極ＰＥが配置され、半導体層ＳＣと電気的に接続されている。非表示領域ＮＤＡにおいては、図示したように、表示領域ＤＡと同様に半導体層ＤＳが配置されている一方で、画素電極は配置されていない。図示した例では、半導体層ＤＳは、いずれも表示領域ＤＡの半導体層ＳＣと同一形状であり、１本の走査線Ｇと２か所で交差している。但し、半導体層ＤＳは、いずれも電気的にフローティングであり、画素電極とは電気的に接続されていない。一例では、半導体層ＤＳは、半導体層ＳＣと同じく多結晶シリコンによって形成されている。図６に示した例と同様に、半導体層ＤＳは、例えば第１絶縁膜１１と第２絶縁膜１２との間に位置し、各走査線と半導体層ＤＳとの間には第２絶縁膜１２が介在している。つまり、半導体層ＤＳは、その全体が第２絶縁膜１２によって覆われており、第２絶縁膜１２には半導体層ＤＳまで貫通するコンタクトホールが形成されていない。このような半導体層ＤＳは、半導体層ＳＣと同一工程で形成することができる。

【0035】

ここで、走査線Ｇのうち、ラウンド部Ｒ３及びＲ４と交差する走査線ＧＡ及びＧＢに着目する。一例では、ラウンド部Ｒ３は第１ラウンド部に相当し、ラウンド部Ｒ４は第２ラウンド部に相当する。また、走査線ＧＡは第１走査線に相当し、走査線ＧＢは第２走査線に相当する。上記の通り、非表示領域ＮＤＡでは、走査線ＧＢの配線長ＬＢ１は走査線ＧＡの配線長ＬＡ１より長い。
非表示領域ＮＤＡに位置する半導体層ＤＳは、走査線ＧＡと交差するａ個の半導体層ＤＳＡと、走査線ＧＢと交差するｂ個の半導体層ＤＳＢとを含む。一例では、半導体層ＤＳＡは第１半導体層に相当し、半導体層ＤＳＢは第２半導体層に相当する。半導体層ＤＳＡの個数ａは、半導体層ＤＳＢの個数ｂとは異なる。なお、一例では、ａ及びｂは２以上の整数である。図示した例では、ｂはａより大きく、ラウンド部Ｒ３側（図の左側）の非表示領域ＮＤＡにおいて、ａが５であるのに対して、ｂが７である。ラウンド部Ｒ４側（図の右側）の非表示領域ＮＤＡにおいても同様である。また、他の走査線についても、配線長が長いほど、その走査線に交差する半導体層ＤＳの個数が多くなる。但し、必ずしも半導体層ＤＳＡが配置されなくても良い。この場合、ａは０となり、ｂは１以上の整数である。つまり、半導体層ＤＳＡが配置されない場合を含めると、ａはｂとは異なり、ａは０以上の整数であれば良く、また、ｂは１以上の整数であれば良い。

【0036】

なお、非表示領域ＮＤＡにおいて、長辺ＬＳ１及びＬＳ２と交差する走査線Ｇについては、各走査線Ｇと交差する半導体層ＤＳの個数は同じである一方で、半導体層ＤＳＡなどの個数より少ない。例えば、走査線ＧＣと交差する半導体層ＤＳＣの個数ｅは、長辺ＬＳ１側の非表示領域ＮＤＡにおいて、２である。

【0037】

次に、表示領域ＤＡにおける走査線ＧＡ及びＧＢに着目する。表示領域ＤＡにおいて、走査線ＧＡは配線長（第３配線長）ＬＡ２を有し、走査線ＧＢは配線長（第４配線長）ＬＢ２を有している。配線長ＬＢ２は配線長ＬＡ２とは異なり、図示した例では、配線長ＬＡ２は配線長ＬＢ２より長い。
表示領域ＤＡに位置する半導体層ＳＣは、走査線ＧＡと交差するｃ個の半導体層ＳＣＡと、走査線ＧＢと交差するｄ個の半導体層ＳＣＢとを含む。一例では、半導体層ＳＣＡは第３半導体層に相当し、半導体層ＳＣＢは第４半導体層に相当する。半導体層ＳＣＡの個数ｃは、半導体層ＳＣＢの個数ｄとは異なる。なお、ｃ及びｄは２以上の整数である。図示した例では、ｃはｄより大きく、図の左側の表示領域ＤＡにおいて、ｃが７であるのに対して、ｄが５である。図の右側の表示領域ＤＡにおいても同様である。また、他の走査線についても、表示領域ＤＡにおける配線長が長いほど、その走査線に交差する半導体層ＤＳの個数が多くなる。

【0038】

なお、表示領域ＤＡにおいて、長辺ＬＳ１及びＬＳ２と交差する走査線Ｇについては、各走査線Ｇと交差する半導体層ＳＣの個数は同じである一方で、半導体層ＳＣＡなどの個数より多い。例えば、走査線ＧＣと交差する半導体層ＳＣＣの個数ｆは、図の左側（長辺ＬＳ１側）の表示領域ＤＡにおいて、１０である。

【0039】

本実施形態によれば、非表示領域ＮＤＡには、走査線Ｇと交差する半導体層ＤＳが備えられている。この半導体層ＤＳは、表示領域ＤＡにおけるスイッチング素子ＳＷや信号線Ｓや走査線などの静電気放電（ＥＳＤ）による破壊を抑制するためのダミーパターンとして機能する。つまり、この半導体層ＤＳは、第１基板ＳＵＢ１の製造過程で蓄積した電荷に起因した静電気の表示領域ＤＡへの侵入を抑制するものである。より具体的には、外部から走査線Ｇに飛び込んだ電荷が蓄積された影響で走査線Ｇに電圧Ｖがかかったとしても、非表示領域ＮＤＡにおいて半導体層ＤＳと走査線ＧＣ１との間で電荷がバランスよく分配される。このため、表示領域ＤＡにおける半導体層ＳＣと走査線Ｇとの間の絶縁破壊あるいは走査線Ｇと電気的に接続されたスイッチング素子ＳＷのＥＳＤによる破壊を防止することができる。
また、本実施形態においては、ラウンド部と交差するように非表示領域ＮＤＡに延出された各走査線Ｇは、それぞれの配線長が異なっている。このような場合であっても、配線長の長短に応じて、各走査線Ｇと交差する半導体層ＤＳの個数が異なっている。これにより、いずれの走査線Ｇについても、外部から侵入した電荷をバランスよく分配することができ、ＥＳＤによる破壊を防止することができる。
したがって、ラウンド部を有する表示領域ＤＡにおいてＥＳＤ耐性を向上することができ、製造歩留りの低下を抑制することが可能となる。

【0040】

次に、他の構成例について説明する。なお、上記の構成例と同一構成については同一の参照符号を付して詳細な説明を省略する。

【0041】

図９は、半導体層ＤＳの他のレイアウトを示す平面図である。
図９に示した構成例は、図８に示した構成例と比較して、半導体層ＤＳの少なくとも１個が他の半導体層ＤＳとは異なる向きに配置された点で相違している。図示した例では、非表示領域ＮＤＡにおいて、走査線Ｇ２及びＧ３の間に導電部材ＣＭが配置されている。導電部材ＣＭは、各種回路、各種金属パターン、各種電極などである。
走査線Ｇ１には、半導体層ＳＣ１及び半導体層ＤＳ１が交差している。走査線Ｇ３には、半導体層ＳＣ３及び半導体層ＤＳ３が交差している。半導体層ＳＣ１及び半導体層ＤＳ１や、半導体層ＳＣ３及び半導体層ＤＳ３は、いずれも同一形状であり、同一の向きに配置されている。
走査線Ｇ２には、半導体層ＳＣ２、及び、半導体層ＤＳ２１乃至ＤＳ２３が交差している。半導体層ＳＣ２、及び、半導体層ＤＳ２１乃至ＤＳ２３は、いずれも同一形状である。半導体層ＤＳ２１及びＤＳ２３は、半導体層ＳＣ２と同一の向きに配置されている。一方で、導電部材ＣＭは、半導体層ＤＳ２２と半導体層ＤＳ３との間に配置されており、半導体層ＤＳ２２は、半導体層ＳＣ２とは異なる向きに配置されている。より具体的には、半導体層ＤＳ２１及びＤＳ２３は、いずれも走査線Ｇ２より走査線Ｇ３に近接する側でターンするＵ字状に形成されているのに対して、半導体層ＤＳ２２は、走査線Ｇ２より走査線Ｇ１に近接する側でターンするＵ字状に形成されている。
このような構成例によれば、上記の構成例と同様の効果が得られるのに加えて、非表示領域ＮＤＡにおける走査線間に導電部材ＣＭが配置されていても、必要な個数の半導体層ＤＳを配置することができ、各走査線におけるＥＳＤ耐性の低下を抑制することができる。

【0042】

図１０は、半導体層ＤＳの他のレイアウトを示す平面図である。
図１０の（Ａ）及び（Ｂ）に示した構成例は、いずれも、図８に示した構成例と比較して、半導体層ＤＳの少なくとも１個が他の半導体層ＤＳとは異なる形状である点で相違している。走査線Ｇ１には、半導体層ＳＣ１、半導体層ＤＳ１１及びＤＳ１２が交差している。半導体層ＳＣ１及び半導体層ＤＳ１１は、いずれも同一形状である。半導体層ＤＳ１２は、半導体層ＤＳ１１とは異なる形状である。
図１０の（Ａ）に示した構成例では、半導体層ＤＳ１２は、半導体層ＤＳ１１と比較して小さい。半導体層ＤＳ１１は第１方向Ｘに沿って幅ＷＸ１を有し、半導体層ＤＳ１２は第１方向Ｘに沿って幅ＷＸ２を有している。幅ＷＸ２は、幅ＷＸ１より小さい。
図１０の（Ｂ）に示した構成例では、半導体層ＤＳ１２は、半導体層ＤＳ１１と比較して小さい。半導体層ＤＳ１１は第２方向Ｙに沿って幅ＷＹ１を有し、半導体層ＤＳ１２は第２方向Ｙに沿って幅ＷＹ２を有している。幅ＷＹ２は、幅ＷＹ１より小さい。
このような構成例においても、上記の構成例と同様の効果が得られる。

【0043】

図１１は、半導体層ＤＳの他のレイアウトを示す平面図である。
非表示領域ＮＤＡは、第１領域Ａ１と、第２領域Ａ２とを有している。第１領域Ａ１及び第２領域Ａ２は、隣り合っている。第１領域Ａ１及び表示領域ＤＡは、隣り合っている。第２領域Ａ２は、第１領域Ａ１よりも表示領域ＤＡから離間している。
ここでは、走査線Ｇ１が第１走査線に相当し、走査線Ｇ２が第２走査線に相当する。走査線Ｇ１及びＧ２は、表示領域ＤＡ及び第１領域Ａ１においては間隔Ｄ１をおいて配置され、第２領域Ａ２においては間隔Ｄ１より小さい間隔Ｄ２をおいて配置されている。図示した例では、走査線Ｇ１は、表示領域ＤＡ及び非表示領域ＮＤＡにわたり、第１方向Ｘに沿って直線状に延出している。走査線Ｇ２は、表示領域ＤＡ及び第１領域Ａ１にわたり、第１方向Ｘに沿って直線状に延出し、第１領域Ａ１と第２領域Ａ２との間において走査線Ｇ１に近接する側に折れ曲がり、第２領域Ａ２において第１方向Ｘに沿って直線状に延出している。
走査線Ｇ１は、表示領域ＤＡにおいて半導体層ＳＣ１と交差し、第１領域Ａ１において半導体層ＤＳ１と交差し、第２領域Ａ２においてはいずれの半導体層も配置されていない。走査線Ｇ２についても同様であり、表示領域ＤＡにおいて半導体層ＳＣ２と交差し、第１領域Ａ１において半導体層ＤＳ２と交差し、第２領域Ａ２においてはいずれの半導体層も配置されていない。
半導体層ＤＳ１の走査線Ｇ１から走査線Ｇ２に向かって第２方向Ｙに突出した長さＷＹ１１が間隔Ｄ２よりも大きい場合には、第２領域Ａ２において走査線Ｇ１と交差する半導体層ＤＳ１を配置した場合に、この半導体層ＤＳ１が走査線Ｇ２にも跨ってしまう。単一の半導体層が複数の走査線と容量結合した場合、各走査線に供給される信号に悪影響を及ぼすおそれがある。このため、図１１に示した構成例のように、隣り合う走査線Ｇ１及びＧ２の間隔が小さい領域では、これらの走査線に交差する半導体層を配置しないことで、上記の悪影響を防止できる。

【0044】

図１２は、半導体層ＤＳの他のレイアウトを示す平面図である。
図１２に示した構成例は、図１１に示した構成例と比較して、第２領域Ａ２において、走査線Ｇ１と交差する半導体層ＤＳ１３と、走査線Ｇ２と交差する半導体層ＤＳ２３と、備えた点で相違している。半導体層ＤＳ１３は、半導体層ＤＳ１より小さい。また、半導体層ＤＳ１３は、半導体層ＤＳ１より小さい。ここでは、半導体層ＤＳ１３が第５半導体層に相当し、半導体層ＤＳ２３が第６半導体層に相当する。半導体層ＤＳ１３及びＤＳ２３は、図１０の（Ｂ）に示した半導体層ＤＳ１２と同様に、第２方向Ｙに沿った幅が他の半導体層とは小さい。
このような構成例においても、上記の構成例と同様の効果が得られる。

【0045】

次に、本実施形態で適用可能な半導体層ＳＣの他の構成例について説明する。

【0046】

図１３は、図１に示した第１基板ＳＵＢ１を第２基板ＳＵＢ２の側から見たときの画素ＰＸの他の構成例を示す平面図である。
図１３に示した構成例は、図４に示した構成例と比較して、半導体層ＳＣが略Ｊ字状に形成された点で相違している。半導体層ＳＣの一端部ＳＣＡ及び他端部ＳＣＢは、走査線Ｇ１及びＧ２の間に位置している。一端部ＳＣＡは、信号線Ｓ１と重なり、コンタクトホールＣＨ１を通じて信号線Ｓ１と電気的に接続されている。中継電極ＲＥは、島状に形成され、走査線Ｇ１及びＧ２の間且つ信号線Ｓ１及びＳ２の間に配置され、コンタクトホールＣＨ２を通じて他端部ＳＣＢと電気的に接続されている。
このような形状の半導体層ＳＣも、上記構成例と同様に、非表示領域ＮＤＡの半導体層ＤＳとして適用することができる。

【0047】

次に、本実施形態で適用可能な画素電極ＰＥの他の構成例について説明する。

【0048】

図１４は、画素ＰＸに配置される画素電極ＰＥの他の構成例を示す平面図である。
図１４に示した構成例は、図５に示した構成例と比較して、共通電極ＣＥが画素電極ＰＥの上に重なっている点で相違している。画素電極ＰＥは、スリットは有していない平板状に形成され、信号線Ｓ１及びＳ２の間に配置されている。共通電極ＣＥは、信号線Ｓ１及びＳ２、及び、画素電極ＰＥの上に重なっている。共通電極ＣＥは、画素電極ＰＥの直上にスリットＣＳＬを有している。図示した例では、共通電極ＣＥは、１つの画素電極ＰＥと対向する位置に、信号線Ｓ１と同様に屈曲した２本のスリットＣＳＬを有している。２本のスリットＣＳＬは、間隔をおいて第１方向Ｘに並び、それぞれ第１方向Ｘに沿って略同一の幅を有している。なお、画素電極ＰＥの形状は、図示した例に限定されるものではなく、画素ＰＸの形状などに合わせて適宜変更することができる。また、スリットＣＳＬの形状や本数などについても図示した例に限定されない。
このような構成例において、スイッチング素子ＳＷの半導体層ＳＣの形状は、図４に示した略Ｕ字状であっても良いし、図１３に示した略Ｊ字状であっても良い。また、非表示領域ＮＤＡに配置される半導体層の形状については、上記のいずれの構成例を適用しても良い。

【0049】

以上説明したように、本実施形態によれば、製造歩留りの低下を抑制することが可能な表示装置を提供することができる。

【0050】

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0051】

ＤＳＰ…表示装置
ＰＮＬ…表示パネル
ＤＡ…表示領域 Ｒ１乃至Ｒ４…ラウンド部 ＳＣ…半導体層
ＮＤＡ…非表示領域 Ｒ１１乃至Ｒ１４…ラウンド部 ＤＳ…半導体層
Ｇ…走査線 Ｓ…信号線 ＳＷ…スイッチング素子 ＣＥ…共通電極 ＰＥ…画素電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】