特許 6754174 設計レイアウトデータの不良検出方法及び設計レイアウトデータの不良検出プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6754174

(24)【登録日】2020年8月25日

(45)【発行日】2020年9月9日

(54)【発明の名称】設計レイアウトデータの不良検出方法及び設計レイアウトデータの不良検出プログラム

(51)【国際特許分類】

   G06F 30/398 20200101AFI20200831BHJP

【ＦＩ】

   G06F17/50 666C

【請求項の数】6

【全頁数】12

(21)【出願番号】特願2015-118766(P2015-118766)

(22)【出願日】2015年6月11日

(65)【公開番号】特開2017-4321(P2017-4321A)

(43)【公開日】2017年1月5日

【審査請求日】2018年4月5日

【前置審査】

(73)【特許権者】

【識別番号】515152878

【氏名又は名称】ＡＬＩＴＥＣＳ株式会社

(74)【代理人】

【識別番号】110000305

【氏名又は名称】特許業務法人青莪

(72)【発明者】

【氏名】小林 尚弘

【審査官】 田中 幸雄

(56)【参考文献】

【文献】 特開２００３−１６２０４１（ＪＰ，Ａ）

【文献】 特開２００９−８６７５６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０２６９０８２（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ ３０／３９８

(57)【特許請求の範囲】

【請求項1】

コンピュータにより設計レイアウトデータの不良を検出する設計レイアウトデータの不良検出方法であって、
半導体デバイスの製造段階で得られる不良形状を含む不良データを収集し、収集した不良データをデータベースに登録する登録工程と、
前記設計レイアウトデータを作成するための複数の工程の各工程が実施された後の設計中のレイアウトデータを中間データとして入力する入力工程と、
入力された中間データに対してデータベースに登録された不良形状を探索する探索工程とを含むものにおいて、
前記入力工程は、マクロを配置するフロアプラン工程が実施された後のレイアウトデータを第１中間データとして入力し、
前記探索工程は、入力された第１中間データに対して、隣接配置すると問題のあるマクロの隣接という不良形状及びマクロの隣接箇所での不良形状の探索を行うと共に、第１中間データの所定領域の面積のうちパターンが占める面積の割合をデータ密度とし、マクロの隣接箇所でのパターンのデータ密度の不良の探索を行い、
前記探索工程で不良が有る場合に、隣接するマクロを再配置する工程を更に含むことを特徴とする設計レイアウトデータの不良検出方法。

【請求項2】

前記入力工程は、スタンダードセルを配置するプレースメント工程が実施された後のレイアウトデータを第２中間データとして入力し、
前記探索工程は、入力された第２中間データに対して、隣接配置すると問題のあるスタンダードセルの隣接という不良形状及びスタンダードセルの隣接箇所での不良形状の探索を行い、
前記探索工程で不良が有る場合に、隣接するスタンダードセルを再配置する工程を更に含むことを特徴とする請求項１記載の設計レイアウトデータの不良検出方法。

【請求項3】

前記入力工程は、配線工程が実施された後のレイアウトデータを第３中間データとして入力し、
前記探索工程は、入力された第３中間データに対して不良形状の探索を行うことを特徴とする請求項１または請求項２記載の設計レイアウトデータの不良検出方法。

【請求項4】

コンピュータにインストールすることにより、半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に、設計レイアウトデータの不良を検出するための設計レイアウトデータの不良検出プログラムであって、
半導体デバイスの製造段階で得られる不良形状を含む不良データを収集し、収集した不良データをデータベースに登録する手順と、
前記複数の工程の各工程が実施された後の設計中のレイアウトデータを中間データとして入力する手順と、
入力された中間データに対してデータベースに登録された不良形状を探索する手順とをコンピュータに実行させるための設計レイアウトデータの不良検出プログラムにおいて、
前記入力する手順は、マクロを配置するフロアプラン工程が実施された後のレイアウトデータを第１中間データとして入力し、
前記探索する手順は、入力された第１中間データに対して、隣接配置すると問題のあるマクロの隣接という不良形状及びマクロの隣接箇所での不良形状の探索を行うと共に、第１中間データの所定領域の面積のうちパターンが占める面積の割合をデータ密度とし、マクロの隣接箇所でのパターンのデータ密度の不良の探索を行い、
前記探索する手順で不良が有る場合に、隣接するマクロを再配置する手順をコンピュータに実行させるための設計レイアウトデータの不良検出プログラム。

【請求項5】

請求項４記載の設計レイアウトデータの不良検出プログラムにおいて、
前記入力する手順は、スタンダードセルを配置するプレースメント工程が実施された後のレイアウトデータを第２中間データとして入力し、
前記探索する手順は、入力された第２中間データに対して、隣接配置すると問題のあるスタンダードセルの隣接という不良形状及びスタンダードセルの隣接箇所での不良形状の探索を行い、
前記探索する手順で不良が有る場合に、隣接するスタンダードセルを再配置する手順を更にコンピュータに実行させるための設計レイアウトデータの不良検出プログラム。

【請求項6】

請求項４または請求項５記載の設計レイアウトデータの不良検出プログラムにおいて、
前記入力する手順は、配線工程が実施された後のレイアウトデータを第３中間データとして入力し、
前記探索する手順は、入力された第３中間データに対して不良形状の探索を行うことを特徴とする設計レイアウトデータの不良検出プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、設計レイアウトデータの不良検出方法及び設計レイアウトデータの不良検出プログラムに関する。

【背景技術】

【0002】

半導体デバイスを製造するためには、半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを作成する必要がある。このような設計レイアウトデータは、図１に示すように、フロアプラン（Floor Plan）工程、プレースメント（Placement）工程、クロック合成（Clock Synthesis）工程、配線（Route）工程といった複数の工程を経て作成され、この作成された設計レイアウトデータに対してデザインルールによるチェックが行われる。

【0003】

ところで、近年の半導体デバイスの微細化、多層配線化や３次元化に伴い、半導体デバイスの製造プロセスが複雑化している。また、従来のデザインルールによるチェックは、製造プロセスの条件によって決まる最低限製造可能な図形（パターン）のサイズや間隔についてはチェックすることができるものの、例えば、リソグラフィ起因による不良、マスクやウェハ起因で発生する特定形状の不良のように実際の製造段階で生じる不良を検出することができない。このような半導体デバイスの製造段階で生じる不良は、複雑なルールを駆使して長時間をかけてＤＦＭ（Design For Manufacturing）によるチェックを行う必要がある（例えば、特許文献１参照）。

【0004】

然しながら、ＤＦＭによるチェックは、複数の工程を経て完成した設計レイアウトデータに対して、デザインルールによるチェックの後に行われるのが一般であるため、ＤＦＭによるチェックで不良が検出されると、不良の内容によっては最初のフロアプラン工程に戻り、複数の工程（フロアプラン工程〜配線工程）とデザインルールによるチェックとを再度やり直す必要があった。つまり、ＤＦＭによるチェックで不良が検出されると、後戻りが大きいという問題があった。しかも、ＤＦＭによるチェックを行うためには、レイアウトデータに部品データ（セル等のＧＤＳ）をマージしてチェック用のデータを別途作成する必要がある。また、上述のようにＤＦＭによるチェックは複雑であり長時間を要する。例えば、リソグラフィ起因による不良の検証は、計算機リソグラフィ技術（Computatinal Lithography）を用いてシミュレーションを実施することによりチェックを行うことが一般的であるが、シミュレーションを高精度で行う場合には、シミュレーションに数日要することがある。従って、従来例のものでは、設計ＴＡＴ（Turn Around Time）が延び、ひいては、設計レイアウトデータの作成時間が長くなるという問題があった。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００５−１８１５２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、設計レイアウトデータの作成時間を短縮することが可能な設計レイアウトデータの不良検出方法及び設計レイアウトデータの不良検出プログラムを提供することをその課題とするものである。

【課題を解決するための手段】

【0007】

上記課題を解決するために、本発明の設計レイアウトデータの不良検出方法は、コンピュータにより設計レイアウトデータの不良を検出するものであって、半導体デバイスの製造段階で得られる不良データを収集し、収集した不良データをデータベースに登録する登録工程と、前記設計レイアウトデータを作成するための複数の工程の各工程が実施された後の設計中のレイアウトデータを中間データとして入力する入力工程と、入力された中間データに対してデータベースに登録された不良形状を探索する探索工程とを含み、前記入力工程は、マクロを配置するフロアプラン工程が実施された後のレイアウトデータを第１中間データとして入力し、前記探索工程は、入力された第１中間データに対して、隣接配置すると問題のあるマクロの隣接という不良形状及びマクロの隣接箇所での不良形状の探索を行うと共に、第１中間データの所定領域の面積のうちパターンが占める面積の割合をデータ密度とし、マクロの隣接箇所でのパターンのデータ密度の不良の探索を行い、前記探索工程で不良が有る場合に、隣接するマクロを再配置する工程を更に含むことを特徴とする。本発明において、不良データは、パターンの不良形状（物理的形状）のほかに、パターンのデータ密度の不良に関するデータを含むものとする。パターンの不良形状とは、製造プロセス上、形成できないもしくは形成が難しく歩留まりが低くなるパターン形状をいう。パターンのデータ密度の不良とは、製造プロセス上、パターンをその物理的形状で形成できるものの、所定のデータ密度を超えることでパターンを正しく製造することができなかったりデバイスの特性変動に不良を生成してしまうことをいう。また、不良データには、当該パターンの周辺に存するパターンの形状や密度についてのデータを更に含むことが好ましい。

【0008】

本発明において、登録工程で、レイアウト情報（GDS）のようなマクロ内部の形状や密度に関する情報（マクロ内部情報）を不良データとしてデータベースに登録しておけば、探索工程にて、第１中間データに含まれるマクロ内部情報を読み込み、隣接配置すると問題のあるマクロの形状や、隣接配置したマクロの境界近傍の密度に関するデータが、データベースに登録されたものと一致するか否かを探索することができる。そして、データベースに登録されている不良形状と一致する不良形状が第１中間データに含まれている場合、フロアプラン工程を再度実施することで、不良形状を早期になくすことができて有利である。

【0009】

本発明において、前記入力工程は、スタンダードセル（機能セル）を配置するプレースメント工程が実施された後のレイアウトデータを第２中間データとして入力し、前記探索工程は、入力された第２中間データに対して、隣接配置すると問題のあるスタンダードセルの隣接という不良形状及びスタンダードセルの隣接箇所での不良形状の探索を行うことが好ましい。この場合、登録工程でレイアウト情報（GDS）のようなセル内部の形状や密度に関する情報（セル内部情報）をデータベースに登録しておけば、探索工程にて、第２中間データに含まれるセル内部情報を読み込み、隣接配置すると問題のあるスタンダードセルの形状、隣接配置したスタンダードセルの境界近傍のデータ密度がデータベースに登録されたものと一致するか否かを探索することができる。そして、データベースに登録されている不良形状と一致する不良形状が第２中間データに含まれている場合、プレースメント工程を再度実施することで、不良形状を早期になくすことができて有利である。

【0010】

本発明において、前記入力工程は、配線工程が実施された後のレイアウトデータを第３中間データとして入力し、前記探索工程は、入力された第３中間データに対して不良形状の探索を行うことが好ましい。この場合、登録工程にて、配線工程で想定される不良情報をデータベースに登録しておけば、探索工程にて、第３中間データに含まれる配線データを読み込み、問題のある配線形状がデータベースに登録されたものと一致するか否かを探索することができる。そして、データベースに登録されている不良形状と一致する不良形状が第３中間データに含まれている場合、配線工程を再度実施することで、不良形状を早期になくすことができて有利である。

【0011】

また、上記課題を解決するために、本発明の設計レイアウトデータの不良検出プログラムは、コンピュータにインストールすることにより、半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に、設計レイアウトデータの不良を検出するためのものであり、当該プログラムは、半導体デバイスの製造段階で得られる不良形状を含む不良データを収集し、収集した不良データをデータベースに登録する手順と、前記複数の工程の各工程が実施された後の設計中のレイアウトデータを中間データとして入力する手順と、入力された中間データに対してデータベースに合致する不良形状を探索する手順とをコンピュータに実行させるための設計レイアウトデータの不良検出プログラムにおいて、前記入力する手順は、マクロを配置するフロアプラン工程が実施された後のレイアウトデータを第１中間データとして入力し、前記探索する手順は、入力された第１中間データに対して、隣接配置すると問題のあるマクロの隣接という不良形状及びマクロの隣接箇所での不良形状の探索を行うと共に、第１中間データの所定領域の面積のうちパターンが占める面積の割合をデータ密度とし、マクロの隣接箇所でのパターンのデータ密度の不良の探索を行い、前記探索する手順で不良が有る場合に、隣接するマクロを再配置する手順をコンピュータに実行させる。

【0012】

本発明において、前記入力する手順は、スタンダードセルを配置するプレースメント工程が実施された後のレイアウトデータを第２中間データとして入力し、前記探索する手順は、入力された第２中間データに対して、隣接配置すると問題のあるスタンダードセルの隣接という不良形状及びスタンダードセルの隣接箇所での不良形状の探索を行い、前記探索する手順で不良が有る場合に、隣接するスタンダードセルを再配置する手順を更にコンピュータに実行させることが好ましい。また、本発明において、前記入力する手順は、配線工程が実施された後のレイアウトデータを第３中間データとして入力し、前記探索する手順は、入力された第３中間データに対して不良形状の探索を行うことが好ましい。

【0013】

本発明によれば、半導体デバイスの製造段階で得られる不良形状を含む不良データをデータベースに登録しておき、フロアプラン工程やプレースメント工程や配線工程等の各工程を実施した後の設計中のレイアウトデータである中間データに対して探索（図形照合）を行うことにより中間データの不良形状を検出できるため、レイアウト修正が必要な不良形状を各工程でなくすことができる。しかも、本発明の実施形態によれば、設計の後戻りを最小限に抑えることができるため、後戻りが複数回生じても時間が短くて済む。これにより、複数の工程を経て完成した設計レイアウトデータに対して不良を検出する場合に比べて、設定レイアウトデータの作成時間を大幅に短縮することができる。

【図面の簡単な説明】

【0014】

【図1】従来の設計レイアウトデータの作成方法のルーチンを示すフローチャート。

【図2】本発明の実施形態の設計レイアウトデータの不良検出装置の構成を示す模式図。

【図3】本発明の実施形態の設計レイアウトデータの不良検出方法のルーチンを示すフローチャート。

【図4】（ａ）及び（ｂ）は、不良パターンのマッチングの例を説明する図。

【図5】（ａ）及び（ｂ）は、不良パターンのマッチングの例を説明する図。

【図6】本発明の実施形態の設計レイアウトデータの不良検出方法のルーチンを示すフローチャート。

【図7】（ａ）〜（ｃ）はセルの再配置の例を説明する図。

【図8】本発明の実施形態の設計レイアウトデータの不良検出方法のルーチンを示すフローチャート。

【図9】（ａ）〜（ｃ）はセルの再配置の例を説明する図。

【図10】（ａ）〜（ｃ）はマクロ及びセルの再配置の例を説明する図。

【発明を実施するための形態】

【0015】

以下、図面を参照して、本発明の実施の形態について説明する。図２は、本発明の実施形態の設計レイアウトデータの不良検出装置（以下「不良検出装置」と略す）の構成を示す。不良検出装置Ｍは、制御部１、記憶媒体２、ユーザインターフェイス３、不良データ登録部４、データベースＤＢ、設計レイアウトデータ作成部５、不良形状探索部６を備える。記憶媒体２には、後述するルーチンのプログラムが格納され、このプログラムが制御部１により読み出されて実行されることで、本発明の実施形態の設計レイアウトデータの不良検出方法が実施される。

【0016】

ユーザインターフェイス３は、半導体デバイスの製造段階で得られる不良形状を含む不良データの入力や、半導体デバイスの設計データの入力を行うものである。各種データの入力は、ユーザインターフェイス３を用いてユーザが行ってもよいが、装置から自動的に入力されるように構成してもよい。ここで、不良データには、パターンの不良形状（物理的形状）だけでなく、不良原因情報（例えば、ＯＰＥＮ不良、ＳＨＯＲＴ不良、ビアカバー率、クリティカルディメンジョン、システマティック不良、ＣＭＰ不良、密度隣接不良、セル隣接不良等）、不良が発生したレイヤー情報（ポリシリコン層、拡散層、コンタクト、ビア、配線等）、不良パターンの周辺情報（データ密度）、マクロ・セル情報（隣接させることで不良が起こるマクロ名・セル名）が含まれるものとし、後述する不良形状の修正方法も更に含まれるものとする。ユーザインターフェイス３は不良データ登録部４に接続され、不良データ登録部４は、ユーザインターフェイス３で入力された不良データをデータベースＤＢに登録する。

【0017】

ユーザインターフェイス３は、設計レイアウトデータ作成部５に接続されており、設計レイアウトデータ作成部５は、ユーザインターフェイス３から入力される設計データを基に、上述のフロアプラン（Floor Plan）工程、プレースメント（Placement）工程、クロック合成（Clock Synthesis）工程、配線（Route）工程といった複数の工程を経て設計レイアウトデータを作成するものである。尚、各工程については公知であるため、ここでは詳細な説明を省略する。

【0018】

設計レイアウトデータ作成部５は、中間データ入力部５１を備え、この中間データ入力部５１は、フロアプラン工程やプレースメント工程等の各工程を実施した後の作成中の設計レイアウトデータである中間データ（詳細は後述）を不良形状探索部６に入力する。不良形状探索部６は、中間データ入力部５１により入力された中間データに対してデータベースに登録された不良形状を探索し、探索により得られた不良形状及びその修正方法を設計レイアウトデータ作成部５に出力する。設計レイアウトデータ作成部５は、不良形状探索部６から入力された修正方法に基づき中間データを修正し、修正済みの中間データを中間データ入力部５１により不良形状探索部６に入力する。

【0019】

次に、上記不良検出装置Ｍを用いた設計レイアウトデータの不良検出方法の実施形態について説明する。尚、各ルーチンに先立ち、半導体デバイスの製造段階で得られた不良形状を含む不良データをユーザインターフェイス３により逐次入力し、この入力された不良データを不良データ登録部４によりデータベースＤＢに登録し、不良形状探索部６により探索可能とする。この不良データ登録部４による不良データの登録が、本発明の「登録工程」に相当する。

【0020】

図３は、フラッシュメモリ、ＳＲＡＭ、アナログコアのようなマクロをチップ上に配置するフロアプラン工程が実施された後の設計中のレイアウトデータを第１中間データとし、この第１中間データに対して実施されるＤＦＭチェックのルーチンを示すフローチャートである。本ルーチンによれば、先ず、設計レイアウトデータ作成部５の中間データ入力部５１により第１中間データを入力すると共にこの第１中間データを構成するマクロ配置情報を入力し（ステップＳ１）、マクロの内部情報を入力する（ステップＳ２）。ステップＳ２では、マクロ内部のレイアウト情報（ＧＤＳ）が入力される。これらのステップＳ１及びＳ２は、本発明の入力工程に相当する。次に、不良形状探索部６により隣接配置すると問題のあるマクロ同士の隣接の不良形状がないかデータベースＤＢを探索する（ステップＳ３）。このステップＳ３では、例えば、図４（ａ）に示すように、第１中間データに対して、データベースＤＢに登録されている、隣接配置すると問題のあるマクロＣ，Ｄの隣接という不良形状がないかのマッチングが行われる。次に、不良形状探索部６によりマクロの隣接箇所での不良形状（パターンの物理的形状の不良）がないかデータベースＤＢを探索する（ステップＳ４）。このステップＳ４では、例えば、図４（ｂ）に示すように、第１中間データのマクロＡ，Ｂの隣接箇所で一点鎖線で囲うような形状がある場合、データベースＤＢに登録されている不良形状とマッチングされる。次に、不良形状探索部６によりマクロの隣接箇所でのデータ密度の不良がないかデータベースＤＢを探索する（ステップＳ５）。このステップＳ５では、例えば、図５（ａ）に示すように、第１中間データの一点鎖線で囲う形状がある場合、マッチングにより、データベースＤＢに登録されているマクロＡ，Ｂの隣接箇所でのデータ密度が７５％以上であるという不良形状と一致すると判断される。あるいは、図５（ｂ）に示すように、第１中間データのマクロＡ，Ｂの隣接箇所でデータ密度８０％、１０％の部分が並設される場合、マッチングにより、データベースＤＢに登録されているデータ密度の差が５０％以上の不良形状と一致すると判断される。これらのステップＳ３〜Ｓ５は、本発明の探索工程に相当する。

【0021】

次に、データベースＤＢに一致する不良形状が有るか否かを判別し（ステップＳ６）、不良形状が有る場合、データベースＤＢに登録されている不良形状の修正方法を不良形状探索部６により読み込み、設計レイアウトデータ作成部５に出力する（ステップＳ７）。設計レイアウトデータ作成部５は、修正方法に基づきマクロの配置（フロアプラン工程）を再度行う（ステップＳ８）。例えば、隣接するマクロ間のスペースが狭いという不良形状の場合、スペースを修正方法に規定するように広げてマクロが再配置される。ステップＳ８の処理終了後、ステップＳ３の処理に戻り、再度探索（マッチング）が行われる。ステップＳ６で不良形状が無いと判断された場合、本ルーチンを終了し、マクロ内部にスタンダードセル（機能セル）を配置するプレースメント工程に移行する。プレースメント工程が実施された後、図６に示すルーチンが起動される。尚、プレースメント工程は公知であるため、ここではその詳細な説明を省略する。

【0022】

図６は、スタンダードセルを配置するプレースメント工程が実施された後のレイアウトデータを第２中間データとし、この第２中間データに対して実施されるＤＦＭチェックのルーチンを示すフローチャートである。本ルーチンによれば、先ず、中間データ入力部５１により第２中間データを入力すると共にこの第２中間データを構成するセル配置情報を入力し（ステップＳ１１）、セルの内部情報を入力する（ステップＳ１２）。ステップＳ１２では、セル内部のレイアウト情報（ＧＤＳ）が入力される。これらのステップＳ１１及びＳ１２は、本発明の入力工程に相当する。次に、隣接配置すると問題のあるセル同士の隣接の不良形状がないかデータベースＤＢを探索する（ステップＳ１３）。このステップＳ１３では、例えば、セルＣ，Ｄの隣接の不良形状がないかマッチングが行われる。次に、セルの隣接箇所での不良形状（パターンの物理的形状の不良）がないかデータベースＤＢを探索する（ステップＳ１４）。これらのステップＳ１３〜Ｓ１４は、本発明の探索工程に相当する。

【0023】

次に、データベースＤＢに一致する不良形状が有るか否かを判別し（ステップＳ１５）、不良形状が有る場合、不良形状の修正方法を読み込み（ステップＳ１６）、読み込んだ修正方法に基づきセルの配置（プレースメント工程）を再度行う（ステップＳ１７）。このステップＳ１７では、例えば、隣接配置すると問題のあるセルＣ，Ｄが隣接するという不良形状が有る場合、図７（ａ）に示すようにセルＤをセルＡにスワップする修正や、図７（ｂ）に示すようにセルＣ，Ｄ間にフィラーセルＦを挿入する修正や、図７（ｃ）に示すようにセルＣ，Ｄを入れ替える修正が行われる。ステップＳ１７の処理終了後、ステップＳ１３の処理に戻り、再度探索（マッチング）が行われる。ステップＳ１５で不良形状が無いと判断された場合、本ルーチンを終了し、クロック合成工程、配線工程へ移行する。配線工程が実施された後、図８に示すルーチンが起動される。尚、クロック合成工程及び配線工程は公知であるため、ここではその詳細な説明を省略する。

【0024】

図８は、配線工程が実施された後のレイアウトデータを第３中間データとし、この第３中間データに対して実施されるＤＦＭチェックのルーチンを示すフローチャートである。本ルーチンによれば、先ず、中間データ入力部５１により第３中間データを入力すると共にこの第３中間データを構成する配線の配置情報を入力し（ステップＳ２１）、配線が配置されるセルの内部情報を入力する（ステップＳ２２）。ステップＳ２２では、セル内部のレイアウト情報（ＧＤＳ）が入力される。これらのステップＳ２１及びＳ２２は、本発明の入力工程に相当する。次に、不良形状探索部６により製造上問題のある不良形状（物理形状）を有する配線がないかデータベースＤＢを探索する（ステップＳ２３）。このステップＳ２３は、本発明の探索工程に相当する。

【0025】

次に、データベースに一致する不良形状が有るか否かを判別し（ステップＳ２４）、不良形状が有る場合、データベースＤＢに登録されている不良形状の修正方法を不良形状探索部６により読み込み（ステップＳ２５）、読み込んだ修正方法に基づき配線工程を再度行う（ステップＳ２６）。例えば、図９（ａ）に示すように、配線Ｌ１と配線Ｌ２，Ｌ３との間隔が狭いという不良形状の場合、夫々の間隔が広くなるように修正され、図９（ｂ）に示すように配線Ｌ５と配線Ｌ４，Ｌ６との間隔が狭いという不良形状の場合、夫々の間隔が広くなるように修正される。ステップＳ２６の処理終了後、ステップＳ２３の処理に戻り、再度マッチングが行われる。尚、配線の修正に関しては、登録した修正方法に基づいた修正では修正出来ないケースが有るため、修正方法を利用せずに再配線を行い、その後、ステップＳ２３の処理に戻るようにしてもよい。ステップＳ２４で不良形状が無いと判断された場合、本ルーチンを終了する。本ルーチン終了後は、デザインルールによるチェック、リソグラフィの不良を検出するためのチェックが行われる。

【0026】

以上説明したように、本実施形態によれば、半導体デバイスの製造段階で得られる不良形状を含む不良データをデータベースＤＢに登録しておき、各工程が実施された後の設計中のレイアウトデータである中間データ（第１中間データ、第２中間データ、第３中間データ）に対してマッチング（図形照合）により不良形状を探索するため、レイアウト修正が必要な不良形状を各工程でなくすことができる。しかも、設計の後戻りを最小限に抑えることができるため、後戻りが複数回生じても時間が短くて済む。これにより、フロアプラン工程やプレースメント工程のような複数の工程を経て完成した設計レイアウトデータに対して不良を検出する従来例のものに比べて、設計レイアウトデータの作成時間を大幅に短縮することができる。

【0027】

以上、本発明の実施形態について説明したが、本発明は上記に限定されるものではない。上記実施形態においては、ユーザインターフェイス３を用いて不良データを入力する場合を例に説明したが、不良データ登録部４を半導体試験装置や半導体検査装置に接続し、これらの装置から不良データが入力されるように構成してもよい。

【0028】

また、図６に示すルーチンによれば、不良形状が有る場合に読み込んだ修正方法に基づきセルを再配置するように構成しているが（Ｓ１７）、セルの再配置することにより別の不良形状が探索される場合がある。この場合、マクロの再配置とセルの再配置を行うように構成してもよい。例えば、図１０（ａ）に示すようにマクロＡ，Ｂの隣接箇所での密度が高いという不良形状が有る場合、図１０（ｂ）に示すようにマクロＡ，Ｂの間隔が広がるようにマクロＡ，Ｂを再配置した後、図１０（ｃ）に示すようにマクロＡ，Ｂ間に低いパターン密度でセルを再配置する

【0029】

また、上記実施形態では、不良検出装置Ｍが設計レイアウトデータ作成部５を備え、この設計レイアウトデータ作成部５が作成した中間データを中間データ入力部５１により不良形状探索部６に入力する構成としているが、設計レイアウトデータ作成部５は不良検出装置Ｍの外部に設けてもよい。この場合、設計レイアウトデータ作成部５と中間データ入力部５１とを別個に構成し、中間データをユーザインターフェイス３により入力し、この中間データが中間データ入力部５１を介して不良形状探索部６に入力されるように構成すればよい。

【0030】

また、上記実施形態では、不良パターンの修正方法もデータベースＤＢに登録しているが、修正方法をデータベースＤＢに登録せず、設計レイアウトデータ作成部５が修正方法を持ち、不良形状に応じて修正方法を選択するようにしてもよい。

【符号の説明】

【0031】

Ｍ…設計レイアウトデータの不良検出装置、６…不良形状探索部（探索部）、５１…中間データ入力部（入力部）。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】