特許 6755689 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6755689

(24)【登録日】2020年8月28日

(45)【発行日】2020年9月16日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20200907BHJP

   G09G 3/20 20060101ALI20200907BHJP

   G09G 3/3225 20160101ALI20200907BHJP

   H01L 51/50 20060101ALI20200907BHJP

【ＦＩ】

   G09G3/3233

   G09G3/20 611D

   G09G3/20 624B

   G09G3/20 642B

   G09G3/20 641D

   G09G3/3225

   H05B33/14 A

【請求項の数】4

【全頁数】17

(21)【出願番号】特願2016-69214(P2016-69214)

(22)【出願日】2016年3月30日

(65)【公開番号】特開2017-181801(P2017-181801A)

(43)【公開日】2017年10月5日

【審査請求日】2018年12月18日

(73)【特許権者】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(74)【代理人】

【識別番号】100189430

【弁理士】

【氏名又は名称】吉川 修一

(74)【代理人】

【識別番号】100190805

【弁理士】

【氏名又は名称】傍島 正朗

(72)【発明者】

【氏名】松井 雅史

(72)【発明者】

【氏名】柘植 仁志

(72)【発明者】

【氏名】戎野 浩平

【審査官】 橋本 直明

(56)【参考文献】

【文献】 特開２０１１−２１５４０１（ＪＰ，Ａ）

【文献】 特開２００１−００５０３７（ＪＰ，Ａ）

【文献】 特開平０７−３３３２９２（ＪＰ，Ａ）

【文献】 特開２０１４−１９１０２７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／０２３５６０１（ＵＳ，Ａ１）

【文献】 韓国公開特許第１０−２０１０−００１０７３３（ＫＲ，Ａ）

【文献】 特開２０１６−００１２６６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／３２３３

Ｇ０９Ｇ ３／２０

Ｇ０９Ｇ ３／３２２５

Ｈ０１Ｌ ５１／５０

(57)【特許請求の範囲】

【請求項1】

複数の画素回路を配置してなる表示部を有する表示装置であって、
前記複数の画素回路の各々は、
駆動トランジスタと、
前記駆動トランジスタのゲート電極とソース電極とに接続された容量素子と、
前記駆動トランジスタによって駆動される発光素子と、
ゲート電極が書込み信号を伝達する書込み制御線に接続され、ドレイン電極及びソース電極の一方が輝度に対応したデータ電圧を伝達するデータ線に接続され、ドレイン電極及びソース電極の他方が前記駆動トランジスタのゲート電極に接続された書込みトランジスタと、
前記書込み制御線と前記データ線との間の容量の電圧依存性を減少させる補償トランジスタであって、ゲート電極が前記データ線に接続され、ドレイン電極及びソース電極の両方又は何れか一方が前記書込み制御線に接続された、前記書込みトランジスタと同じ導電型の補償トランジスタと、
を備える表示装置。

【請求項2】

前記書込みトランジスタと前記補償トランジスタとは、チャネル長、チャネル幅、及びゲート絶縁膜厚のそれぞれが、互いに等しい寸法で形成された金属酸化膜半導体電界効果トランジスタで構成されている、
請求項１に記載の表示装置。

【請求項3】

前記書込みトランジスタと前記補償トランジスタとは、ゲート電極、ゲート絶縁膜、及びチャネル半導体層のそれぞれが、互いに同一の材料で形成された金属酸化膜半導体電界効果トランジスタで構成されている、
請求項１又は２に記載の表示装置。

【請求項4】

前記書込みトランジスタの寄生容量のゲート−ソース電圧に対する特性と、前記補償トランジスタの寄生容量のゲート−ソース電圧に対する特性とは、互いに等しい、
請求項１から３の何れか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

有機ＥＬ素子を用いた表示装置（以下、有機ＥＬ表示装置）が実用化されている。有機ＥＬ表示装置は、一般に、各々が有機ＥＬ素子を有する複数の画素回路をマトリクス状に配置してなる表示部と、当該表示部を駆動するための駆動回路とを有している。

【0003】

従来、有機ＥＬ表示装置において輝度むらを低減するための技術が知られている（例えば、特許文献１）。

【0004】

特許文献１は、第１画素スイッチ（本件の書込みトランジスタ）とクロストークキャンセルスイッチとを含む画素回路を開示している。第１画素スイッチは、トランジスタで形成され、第２走査線（本件の書込み制御線）に接続されたゲート電極、映像信号線（本件のデータ線）に接続されたソース電極、及び駆動トランジスタ（本件の駆動トランジスタ）のゲート電極に接続されたドレイン電極を含んでいる。クロストークキャンセルスイッチは、第１画素スイッチとは異なる導電型のトランジスタで形成され、第２走査線に接続されたゲート電極、並びに、ともに映像信号線に接続されたソース電極及びゲート電極を含んでいる。

【0005】

特許文献１では、映像信号線に印加される階調電位に応じて第１画素スイッチに生じる寄生容量差が異なることに起因して第２走査線に生じる容量の変動を、クロストークキャンセルスイッチによって低減できるとしている。これにより、第２走査線に接続された複数の画素回路の駆動トランジスタのゲート電極の電位への影響を低減し、もって横クロストークの発生を抑えるとしている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１１−２１５４０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献１の表示装置では、第１画素スイッチとは導電型が異なるクロストークスイッチを用いるため、製造プロセスが複雑になる懸念がある。

【0008】

そこで、本開示は、より簡素な構成で輝度むらを低減できる表示装置を提供する。

【課題を解決するための手段】

【0009】

上記目的を達成するために、本開示の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記複数の画素回路の各々は、駆動トランジスタと、前記駆動トランジスタのゲート電極とソース電極とに接続された容量素子と、前記駆動トランジスタによって駆動される発光素子と、ゲート電極が書込み信号を伝達する書込み制御線に接続され、ドレイン電極及びソース電極の一方が輝度に対応したデータ電圧を伝達するデータ線に接続され、ドレイン電極及びソース電極の他方が前記駆動トランジスタのゲート電極に接続された書込みトランジスタと、ゲート電極が前記データ線に接続され、ドレイン電極及びソース電極の両方又は何れか一方が前記書込み制御線に接続された、前記書込みトランジスタと同じ導電型の補償トランジスタと、を備える。

【発明の効果】

【0010】

開示される表示装置によれば、前記書込み制御線と前記データ線との間の容量の電圧依存性が減少するので、前記データ線が伝達するデータ電圧の違いによって生じる前記書込み制御線と前記データ線との間の容量の差異が小さくなる。これにより、前記画素回路での発光輝度が高いときと低いときとで前記書込み信号の波形の差異が縮小するので、前記書込みトランジスタが導通状態になるオン期間の輝度に依存したばらつきが小さくなる。当該オン期間において移動度補正を行うことで、移動度補正量の輝度依存のばらつきが縮小され、移動度補正量の不同によって生じる表示装置の輝度むらが低減する。前記書込みトランジスタと前記補償トランジスタとに同じ導電型のトランジスタを用いるので、製造プロセスが複雑になる懸念が少ない。

【図面の簡単な説明】

【0011】

【図1】図１は、一般的な表示装置の構成の一例を示す機能ブロック図である。

【図2】図２は、一般的な画素回路の構成の一例を示す回路図である。

【図3】図３は、一般的な画素回路の動作の一例を示す信号波形図である。

【図4】図４は、一般的な画素回路の動作の一例を示す回路図である。

【図5】図５は、一般的な画素回路の構成の一例を示す回路図である。

【図6】図６は、一般的な画素回路の構成の実際的な一例を示す回路図である。

【図7】図７は、ＭＩＳ容量の電圧依存性の一例を示すグラフである。

【図8】図８は、輝度むらが生じ易い画像の一例を示す図である。

【図9】図９は、一般的な画素回路の動作の一例を示す信号波形図である。

【図10】図１０は、書込み信号の実波形の一例を模式的に示す波形図である。

【図11】図１１は、実施の形態に係る画素回路の構成の一例を示す回路図である。

【図12】図１２は、実施の形態に係る画素回路の動作の一例を示す信号波形図である。

【図13】図１３は、実施の形態に係る書込み信号の実波形の一例を模式的に示す波形図である。

【図14】図１４は、実施の形態に係る画素回路の要部のレイアウトパターンの一例を示す平面図である。

【図15】図１５は、実施の形態に係る表示装置を内蔵する薄型フラットＴＶの一例を示す外観図である。

【発明を実施するための形態】

【0012】

（本開示の基礎となった知見）
本開示の実施の形態に係る表示装置について詳細に説明する前に、本開示が想定する一般的な表示装置の構成、及び当該表示装置において生じ得る輝度むら（特には、クロストーク）について説明する。

【0013】

（一般的な表示装置の構成）
図１は、一般的な表示装置９の構成の一例を示す機能ブロック図である。

【0014】

表示装置９は、表示部２、制御回路３、走査線駆動回路４、信号線駆動回路５、及び電源回路６から構成される。

【0015】

表示部２は、複数の画素回路９０をマトリクスに配置してなる。当該マトリクスの各行には同じ行に配置される複数の画素回路９０に共通に接続される走査信号線が設けられ、当該マトリクスの各列には同じ列に配置される複数の画素回路９０に共通に接続されるデータ信号線が設けられる。

【0016】

制御回路３は、表示装置９の動作を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部２において表示されるように、走査線駆動回路４、信号線駆動回路５を制御する。

【0017】

走査線駆動回路４は、走査信号線を介して、画素回路９０に対し、画素回路９０の動作を制御するための制御信号を供給する。

【0018】

信号線駆動回路５は、データ信号線を介して、画素回路９０に対し、発光輝度に対応するデータ信号を供給する。

【0019】

電源回路６は、表示装置９の動作用の電源を、表示装置９の各部に供給する。

【0020】

図２は、画素回路９０の構成の一例を示す回路図である。図２には、画素回路９０の内部的な構成に加えて、画素回路９０と走査線駆動回路４及び信号線駆動回路５との接続の一例を示している。

【0021】

表示部２の各行には、走査信号線として、信号線ＷＳ及び信号線ＡＺが設けられており、表示部２の各列には、データ信号線として、信号線ＤＡＴＡが設けられている。ここで、信号線ＷＳ及び信号線ＡＺが、それぞれ書込み制御線及び初期化制御線の一例であり、信号線ＤＡＴＡがデータ線の一例である。

【0022】

また、表示部２には、電源回路６から供給される電源電圧を伝達して、画素回路９０に分配する電源線ＶＣＣ及び電源線ＶＣＡＴ、及び電源回路６から供給される固定の初期化電圧を伝達して、画素回路９０に分配する初期化電圧線ＶＩＮＩが設けられている。電源線ＶＣＣ、ＶＣＡＴ、及び初期化電圧線ＶＩＮＩは、全ての画素回路９０に共通に接続される。

【0023】

表示部２に配置されている各画素回路９０は、画素回路９０が配置されている行の信号線ＷＳ及び信号線ＡＺで走査線駆動回路４に接続されると共に、画素回路９０が配置されている行の信号線ＤＡＴＡで信号線駆動回路５に接続されている。

【0024】

信号線ＷＳ及び信号線ＡＺは、走査線駆動回路４から画素回路９０へ、画素回路９０の動作を制御するための書込み信号及び初期化信号を伝達する。信号線ＤＡＴＡは、信号線駆動回路５から画素回路９０へ、発光輝度に対応するデータ信号を伝達する。

【0025】

画素回路９０は、データ信号に対応する輝度で有機ＥＬ素子を発光させる回路であり、駆動トランジスタＴＤ、書込みトランジスタＴ１、初期化トランジスタＴ２、キャパシタＣＳ、及び発光素子ＥＬから構成される。発光素子ＥＬは、有機ＥＬ素子で構成される。

【0026】

駆動トランジスタＴＤは、ドレイン電極ｄが電源線ＶＣＣに接続されている。

【0027】

キャパシタＣＳは、第１（紙面の上側）の電極が駆動トランジスタＴＤのゲート電極ｇに接続され、第２（紙面の下側）の電極が駆動トランジスタＴＤのソース電極ｓに接続されている。

【0028】

書込みトランジスタＴ１は、信号線ＷＳで伝達される書込み信号に従い、駆動トランジスタＴＤのゲート電極ｇと、信号線ＤＡＴＡとの間の導通及び非導通を切り換える。

【0029】

初期化トランジスタＴ２は、信号線ＡＺで伝達される初期化信号に従い、駆動トランジスタＴＤのソース電極ｓと、初期化電圧線ＶＩＮＩとの間の導通及び非導通を切り換える。

【0030】

発光素子ＥＬは、第１（紙面の上側）の電極が駆動トランジスタＴＤのソース電極ｓに接続され、第２（紙面の下側）の電極が電源線ＶＣＡＴに接続され、駆動トランジスタＴＤの出力電流（ドレイン−ソース電流）によって駆動される。

【0031】

（一般的な表示装置の動作）
図３は、画素回路９０を動作させるための制御信号、電源電圧、及びデータ信号の一例を示す波形図である。図３において、縦軸は各信号のレベル、横軸は時間の経過を表す。また、以下では簡明のため、制御信号、データ電圧、及び電源電圧を、それらを伝達する信号線及び電源線と同一の符号で表記する。電圧Ｖｇ、Ｖｓは、駆動トランジスタＴＤのゲート電極ｇの電圧およびソース電極ｓの電圧をそれぞれ表す。

【0032】

図３の例では、書込みトランジスタＴ１は、書込み信号ＷＳがＨｉｇｈレベル及びＬｏｗレベルの期間にそれぞれ導通状態及び非導通状態になる。また、初期化トランジスタＴ２は、初期化信号ＡＺがＨｉｇｈレベル及びＬｏｗレベルの期間にそれぞれ導通状態及び非導通状態になる。

【0033】

図３に示す制御信号及びデータ信号に従って行われる画素回路９０の原理的な動作について説明する。

【0034】

初期化期間において、初期化動作が行われる。

【0035】

初期化信号ＡＺがＨｉｇｈレベルに設定され、初期化電圧ＶＩＮＩが初期化トランジスタＴ２を介して、駆動トランジスタＴＤのソース電極ｓに印加される。これにより、駆動トランジスタＴＤのソース電圧Ｖｓは、初期化電圧ＶＩＮＩに初期化される。

【0036】

初期化期間から、後述するＶｔｈ検出期間、及び、テータ書込み及び移動度補正期間にかけて、電源電圧ＶＣＣを、電源電圧ＶＣＡＴに発光素子ＥＬの発光開始電圧Ｖｔｈ（ＥＬ）を加えた電圧よりも低い電圧ＶＬ（＜ＶＣＡＴ＋Ｖｔｈ（ＥＬ））に維持してもよい。これにより、発光素子ＥＬの発光を抑止し、発光素子ＥＬの不要な発光による表示コントラストの低下、及び消費電力の増大を抑制することができる。

【0037】

次に、Ｖｔｈ検出期間において、Ｖｔｈ検出動作が行われる。

【0038】

図４は、Ｖｔｈ検出期間における画素回路９０の動作を説明する回路図である。

【0039】

データ電圧ＤＡＴＡが基準電圧Ｖｒｅｆに設定されるとともに書込み信号ＷＳがＨｉｇｈレベルに設定され、基準電圧Ｖｒｅｆが書込みトランジスタＴ１を介して、駆動トランジスタＴＤのゲート電極ｇに印加される。また、初期化信号ＡＺがＬｏｗレベルに設定され、駆動トランジスタＴＤのソース電極ｓへの初期化電圧ＶＩＮＩの印加が停止する。

【0040】

基準電圧Ｖｒｅｆには、初期化電圧ＶＩＮＩに、表示部２の全ての画素回路９０の駆動トランジスタＴＤにおける閾値電圧Ｖｔｈの最大値を加えた電圧よりも高い電圧Ｖｒｅｆ（＞ＶＩＮＩ＋Ｖｔｈ）を用いる。これにより、駆動トランジスタＴＤは導通状態となり、ドレイン−ソース電流Ｉｔｈが流れる。

【0041】

ドレイン−ソース電流ＩｔｈはキャパシタＣＳを充電し、キャパシタＣＳの第２の電極の電圧、すなわち駆動トランジスタＴＤのソース電圧Ｖｓは、初期化電圧ＶＩＮＩから上昇する。そして、駆動トランジスタＴＤのソース電圧Ｖｓが電圧Ｖｒｅｆ−Ｖｔｈまで上昇すると、駆動トランジスタＴＤは非導通状態となってドレイン−ソース電流Ｉｔｈは停止する。

【0042】

このようにして、駆動トランジスタＴＤのソース電圧Ｖｓは、基準電圧Ｖｒｅｆから閾値電圧Ｖｔｈを減じた電圧Ｖｒｅｆ−Ｖｔｈに収束する。

【0043】

次に、データ書込み及び移動度補正期間において、データ書込み及び移動度補正動作が行われる。

【0044】

図５は、データ書込み及び移動度補正期間における画素回路９０の動作を説明する回路図である。

【0045】

データ電圧ＤＡＴＡが画素回路９０で発光させようとする輝度に対応する電圧Ｖｄａｔａに設定されるとともに書込み信号ＷＳがＨｉｇｈレベルに設定され、電圧Ｖｄａｔａが駆動トランジスタＴＤのゲート電極ｇに印加される。

【0046】

このとき、駆動トランジスタＴＤのゲート−ソース電圧は、先行するＶｔｈ補正期間において閾値電圧Ｖｔｈに設定されているため、駆動トランジスタＴＤには、ドレイン−ソース電流Ｉμが直ちに流れ始める。電流ＩμによってキャパシタＣＳは充電され、駆動トランジスタＴＤのソース電圧Ｖｓは、電圧Ｖｄａｔａ−Ｖｔｈへ向けて上昇を始める。

【0047】

データ書込み及び移動度補正期間において、駆動トランジスタＴＤのゲート電圧Ｖｇは電圧Ｖｄａｔａに設定され、ソース電圧Ｖｓは電流Ｉμに応じた電圧ΔＶ上昇する。これにより、駆動トランジスタＴＤのゲート−ソース電圧は、電圧Ｖｄａｔａ＋Ｖｔｈ−ΔＶに設定される。

【0048】

電流Ｉμは、駆動トランジスタＴＤのパラメータβが大きいほど大きい。ここで、パラメータβは、β＝μ×Ｃｏｘ×Ｗ／Ｌであり、μは移動度、Ｃｏｘは単位面積あたりのゲート絶縁膜容量、Ｗはチャネル幅、Ｌはチャネル長である。書込みトランジスタＴ１の導通時間ｔｗを一定の長さに管理することで、駆動トランジスタＴＤのパラメータβは、一定の割合で電圧ΔＶに反映される。

【0049】

その後、発光期間において、発光動作が行われる。

【0050】

電源電圧ＶＣＣは、駆動トランジスタＴＤを飽和領域で動作させるための電圧ＶＨに設定される。飽和領域で動作する駆動トランジスタＴＤは、β（Ｖｇｓ−Ｖｔｈ）^２で表されるドレイン−ソース電流Ｉｄｓを流す定電流源として機能する。ここで、βは前述のパラメータ、Ｖｇｓはゲート−ソース電圧、Ｖｔｈは閾値電圧、である。

【0051】

駆動トランジスタＴＤのゲート−ソース電圧Ｖｇｓは、先行するデータ書込み及び移動度補正期間において、電圧Ｖｄａｔａ＋Ｖｔｈ−ΔＶに設定されている。そのため、発光期間において、駆動トランジスタＴＤは、β（Ｖｄａｔａ−ΔＶ）^２で表されるドレイン−ソース電流Ｉｄｓを発光素子ＥＬに供給する。

【0052】

当該ドレイン−ソース電流Ｉｄｓは、閾値電圧Ｖｔｈへの依存性がなく、また、パラメータβが大きいほど（Ｖｄａｔａ−ΔＶ）の項が小さくなるので、パラメータβへの依存性が小さい。

【0053】

発光素子ＥＬは、当該ドレイン−ソース電流Ｉｄｓによって駆動されることにより、閾値電圧Ｖｔｈおよびパラメータβ（移動度μを含む）による誤差が補正された輝度で発光する。つまり、Ｖｔｈ補正と移動度補正とがなされ、電圧Ｖｄａｔａに正確に対応した輝度で発光する。

【0054】

表示装置９によれば、前述した動作に従って個々の画素回路９０が正確な輝度で発光することにより、輝度むらが低減することが期待される。

【0055】

（一般的な表示装置における輝度むら）
しかしながら、画素回路９０の構成及び動作によれば、実際的には、書込みトランジスタＴ１の寄生容量によって輝度むらが発生することがある。以下、当該輝度むらについて説明する。

【0056】

図６は、画素回路９０の実際的な構成の一例を示す回路図である。図６には、実際の書込みトランジスタＴ１が有する寄生容量ＣＰを明示している。書込みトランジスタＴ１の寄生容量は、ゲート電極、ゲート絶縁膜、及びチャネル半導体層からなるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造において生じるＭＩＳ容量であり、電圧依存性を有している。

【0057】

図７は、ＭＩＳ容量の電圧依存性の一例を示すグラフである。図７に示されるように、ＭＩＳ構造は、半導体層を基準にして金属層に正の電圧Ｖが印加されたとき、印加された電圧に依存したＭＩＳ容量Ｃを有する。ＭＩＳ容量Ｃは、印加電圧Ｖが閾値電圧Ｖｏを上回ると、急速に増大する。

【0058】

図８は、輝度むら（特には、クロストーク）が生じ易い画像の一例を示す図である。当該画像を表示するとき、表示部２を構成する画素回路９０のうち、第１行では全ての画素回路Ａが第１輝度で発光し、第２行では多数の画素回路Ｂが前記第１輝度よりも低い第２輝度で発光するなかで少数の画素回路Ｃが前記第１輝度で発光する。以下では、簡明のため、前記第１輝度及び前記第２輝度を、それぞれ高輝度及び低輝度と表記する。

【0059】

図９は、図８に示される画像を表示する際のデータ書込み及び移動度補正期間において、高輝度で発光する画素回路Ａ、Ｃ、及び低輝度で発光する画素回路Ｂのそれぞれの動作に関わる制御信号及びデータ信号の一例を示す波形図である。

【0060】

図９において、書込み信号ＷＳの振幅は一定であり、データ電圧ＤＡＴＡは画素回路での輝度に応じて、画素回路Ａ、Ｃで高く、画素回路Ｂで低い。書込みトランジスタＴ１の寄生容量の変動を理解するため、データ電圧ＤＡＴＡに電圧Ｖｏを加えた電圧ＤＡＴＡ＋Ｖｏを示している。図７の説明から、書込みトランジスタＴ１は、ＷＳ＞ＤＡＴＡ＋Ｖｏなる期間（網掛けで示す）において、他の期間と比べて大きな寄生容量を持つ。

【0061】

そのため、データ電圧ＤＡＴＡが低い画素回路Ｂにおいて書込みトランジスタＴ１が大きな寄生容量を持つ期間ｔ２は、データ電圧ＤＡＴＡが高い画素回路Ａ、Ｃにおいて書込みトランジスタＴ１が大きな寄生容量を持つ期間ｔ１より長い（ｔ２＞ｔ１）。つまり、データ書込み及び移動度補正期間の全体では、書込みトランジスタＴ１は、画素回路Ａ、Ｃに比べて、画素回路Ｂでより大きな寄生容量を持つ。

【0062】

図１に示されるように、行ごとに所定数の画素回路９０が当該行の信号線ＷＳに接続され、信号線ＷＳで伝達される書込み信号ＷＳで制御される。そのため、走査線駆動回路４から見た信号線ＷＳの容量は、画素回路９０あたりの容量に１行に配置された画素回路９０の個数を乗じた容量になり、信号線ＷＳの容量には非常に大きな変動が生じ得る。

【0063】

具体的に、信号線ＷＳの容量は、信号線ＷＳに接続された画素回路９０での平均的な発光輝度が最大の場合と最小の場合とで（例えば、全ての画素回路が最大輝度で発光する場合と最小輝度で発光する場合とで）最も大きく変動する。そのため、信号線ＷＳに接続された画素回路９０での平均的な発光輝度に応じて、書込み信号ＷＳの波形には大きな差異が生じる。

【0064】

図１０は、書込み信号ＷＳの実波形の一例を模式的に示す波形図である。画素回路９０での平均的な発光輝度が最大の第１行では、書込み信号ＷＳの波形鈍りは最小となるのに対し、画素回路９０での平均的な発光輝度が小さい第２行では、書込み信号ＷＳの波形鈍りは大きい。

【0065】

波形鈍りは、具体的に、波形の立上り時間及び立下り時間によって定量化されてもよい。立上り時間は、信号が立上りを開始してから振幅の９０％に達する時間（一例として、図１０のｒ１、ｒ２）で表され、立下り時間は、信号が立下りを開始してから振幅の１０％に達する時間（一例として、図１０のｆ１、ｆ２）で表されてもよい。

【0066】

立上り時間は、大きいほど波形の鈍りが大きいことを表す指標であり、図１０の例ではｒ２＞ｒ１である。また、立下り時間は、大きいほど波形の鈍りが大きいことを表す指標であり、図１０の例ではｆ２＞ｆ１である。

【0067】

第１行の画素回路Ａと第２行の画素回路Ｃとは、何れも発光輝度は同じ第１輝度（高輝度）であるが、画素回路Ａは波形鈍りが小さい書込み信号ＷＳで制御され、画素回路Ｃは波形鈍りが大きい書込み信号ＷＳで制御される。その結果、画素回路Ａと画素回路Ｃとで、データ書込み及び移動度補正期間における書込みトランジスタＴ１の導通時間ｔｗに差異が生じ、移動度μ（より広義には、パラメータβ）に関する補正量に差異が生じる。

【0068】

そのため、当該補正量の平均輝度依存のばらつきを縮小する対策がなれれば、第１行と第２行とで、画素回路Ａ、Ｃが実際に発光する輝度に差異が生じる。具体的には、例えば第１行と第２行との間に輝度差による境界線２１が視認されるといった画質の劣化が生じ得る。このような輝度の精度劣化が、他の画素回路の輝度の影響を受けて生じる輝度むら、すなわち、クロストークである。

【0069】

背景技術の項で引用した特許文献１は、前述のように、このようなクロストークを低減する技術を開示しているが、書込みトランジスタＴ１とは導電型が異なるクロストークキャンセルスイッチを用いるため、製造プロセスが複雑になる懸念がある。そこで、本願発明者は鋭意検討の結果、以下で開示される表示装置の構成に到達した。

【0070】

（開示される表示装置の態様）
本開示の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記複数の画素回路の各々は、駆動トランジスタと、前記駆動トランジスタのゲート電極とソース電極とに接続された容量素子と、前記駆動トランジスタによって駆動される発光素子と、ゲート電極が書込み信号を伝達する書込み制御線に接続され、ドレイン電極及びソース電極の一方が輝度に対応したデータ電圧を伝達するデータ線に接続され、ドレイン電極及びソース電極の他方が前記駆動トランジスタのゲート電極に接続された書込みトランジスタと、ゲート電極が前記データ線に接続され、ドレイン電極及びソース電極の両方又は何れか一方が前記書込み制御線に接続された、前記書込みトランジスタと同じ導電型の補償トランジスタと、を備える。

【0071】

この構成によれば、前記書込み制御線と前記データ線との間の容量の電圧依存性が減少するので、前記データ線が伝達するデータ電圧の違いによって生じる前記書込み制御線と前記データ線との間の容量の差異が小さくなる。これにより、前記画素回路での発光輝度が高いときと低いときとで前記書込み信号の波形の差異が縮小するので、前記書込みトランジスタが導通状態になるオン期間の輝度に依存したばらつきが小さくなる。当該オン期間において移動度補正を行うことで、移動度補正量の輝度依存のばらつきが縮小され、移動度補正量の不同によって生じる表示装置の輝度むらが低減する。

【0072】

また、前記書込みトランジスタと前記補償トランジスタとに同じ導電型のトランジスタを用いている。これにより、特段の製造プロセスを追加することなく、前記書込みトランジスタの製造プロセスで前記補償トランジスタを作製できるので、製造プロセスが複雑になる懸念が少ない。

【0073】

また、前記書込みトランジスタと前記補償トランジスタとは、チャネル長、チャネル幅、及びゲート絶縁膜厚のそれぞれが、互いに等しい寸法で形成された金属酸化膜半導体電界効果トランジスタで構成されてもよい。

【0074】

この構成によれば、前記書込みトランジスタと前記補償トランジスタとの寸法の一致により、両者の寄生容量のゲート−ソース電圧に対する特性を一致させ、前記書込み制御線と前記データ線との間に存する容量の輝度依存性を正確に打ち消すことができる。

【0075】

また、前記書込みトランジスタと前記補償トランジスタとは、ゲート電極、ゲート絶縁膜、及びチャネル半導体層のそれぞれが、互いに同一の材料で形成された金属酸化膜半導体電界効果トランジスタで構成されてもよい。

【0076】

この構成によれば、前記書込みトランジスタと前記補償トランジスタとの材料の一致により、両者の寄生容量のゲート−ソース電圧に対する特性を一致させ、前記書込み制御線と前記データ線との間に存する容量の輝度依存性を正確に打ち消すことができる。

【0077】

また、前記書込みトランジスタの寄生容量のゲート−ソース電圧に対する特性と、前記補償トランジスタの寄生容量のゲート−ソース電圧に対する特性とは、互いに等しくてもよい。

【0078】

この構成によれば、前記書込み制御線と前記データ線との間の容量の電圧依存性を打ち消す最善の効果が得られる。

【0079】

以下、本開示の一態様に係る表示装置について、図面を参照しながら具体的に説明する。

【0080】

なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0081】

（実施の形態）
実施の形態に係る表示装置は、図１に示される一般的な表示装置９と比べて、大まかな構成では同一であり、個々の画素回路９０を、書込みトランジスタの寄生容量の電圧依存性を打ち消すための補償トランジスタを備えた画素回路１０に置き換えて構成される。以下では、表示装置９と同等の事項については適宜説明を省略し、実施の形態に係る画素回路１０の特徴的な事項を主として説明する。

【0082】

図１１は、実施の形態に係る画素回路１０の構成の一例を示す回路図である。画素回路１０は、図２の画素回路９０に、信号線ＤＡＴＡと信号線ＷＳとの間に、書込みトランジスタＴ１の寄生容量とは電圧依存性を打ち消すための補償トランジスタＴ３を追加して構成される。これにより、画素回路１０の信号線ＷＳと信号線ＤＡＴＡとの間の容量は、書込みトランジスタＴ１の寄生容量と補償トランジスタＴ３の寄生容量との並列容量で構成される。

【0083】

書込みトランジスタＴ１と補償トランジスタＴ３とは、同じ導電型の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成されてもよい。

【0084】

その場合、書込みトランジスタＴ１は、ゲート電極が信号線ＷＳに接続され、ドレイン電極及びソース電極の一方が信号線ＤＡＴＡに接続され、ドレイン電極及びソース電極の他方が駆動トランジスタＴＤのゲート電極に接続された第１のＭＯＳＦＥＴである。補償トランジスタＴ３は、ゲート電極が信号線ＤＡＴＡに接続され、ドレイン電極及びソース電極が信号線ＤＡＴＡに接続された第２のＭＯＳＦＥＴである。なお、補償トランジスタＴ３は、電圧依存容量素子として用いられるため、ドレイン電極及びソース電極の両方又は一方が信号線ＤＡＴＡに接続されていればよい。

【0085】

図１２は、図８に示される画像を表示する際のデータ書込み及び移動度補正期間において、画素回路Ａ、Ｃ、及び画素回路Ｂのそれぞれに供給される制御信号及びデータ信号の一例を示す波形図であり、図９と同様の表記法で表されている。

【0086】

図１２では、図９に示されている波形に加えて、補償トランジスタＴ３の寄生容量の変動を理解するため、データ電圧ＤＡＴＡから電圧Ｖｏを減じた電圧ＤＡＴＡ−Ｖｏを示している。図７の説明から、書込みトランジスタＴ１は、ＷＳ＞ＤＡＴＡ＋Ｖｏなる期間（濃い網掛けで示す）において、他の期間と比べて大きな寄生容量を持ち、補償トランジスタＴ３は、ＷＳ＜ＤＡＴＡ−Ｖｏなる期間（薄い網掛けで示す）において、他の期間と比べて大きな寄生容量を持つ。

【0087】

前述のとおり、データ電圧ＤＡＴＡが低い画素回路Ｂにおいて書込みトランジスタＴ１が大きな寄生容量を持つ期間ｔ２は、データ電圧ＤＡＴＡが高い画素回路Ａ、Ｃにおいて書込みトランジスタＴ１が大きな寄生容量を持つ期間ｔ１より長い（ｔ２＞ｔ１）。

【0088】

これに対し、データ電圧ＤＡＴＡが低い画素回路Ｂにおいて補償トランジスタＴ３が大きな寄生容量を持つ期間ｔ４は、データ電圧ＤＡＴＡが高い画素回路Ａ、Ｃにおいて補償トランジスタＴ３が大きな寄生容量を持つ期間ｔ３より短い（ｔ４＜ｔ３）。

【0089】

このように、書込みトランジスタＴ１が大きな寄生容量を持つ期間と補償トランジスタＴ３が大きな寄生容量を持つ期間とは、データ書込み及び移動度補正期間のなかで相補的である。そのため、両者を合わせた期間、つまり、信号線ＷＳと信号線ＤＡＴＡとの間の容量が大きくなる期間の輝度依存のばらつきは縮小する。従って、画素回路１０によれば、データ書込み及び移動度補正期間の全体での信号線ＷＳと信号線ＤＡＴＡとの間の容量の、輝度依存のばらつきを小さくすることができる。

【0090】

信号線ＷＳと信号線ＤＡＴＡとの間の容量の輝度依存のばらつきが、画素回路１０ごとに縮小されることで、信号線ＷＳの容量の輝度依存のばらつきは、効果的に縮小される。そのため、画素回路１０を用いた表示装置（以下、表示装置１と表記する）では、信号線ＷＳに接続された画素回路１０での平均的な発光輝度が異なっても、書込み信号ＷＳの波形には大きな差異は生じない。

【0091】

図１３は、書込み信号ＷＳの波形の一例を模式的に示す波形図である。画素回路１０での平均的な発光輝度が大きい第１行及び画素回路１０での平均的な発光輝度が小さい第２行の何れにおいても、書込み信号ＷＳには同程度の波形鈍りが生じている。

【0092】

図１３の例では、第１行での立ち上がり時間ｒ３と第２行での立ち上がり時間ｒ４とは略等しく（ｒ４≒ｒ３）、第１行での立下り時間ｆ３と第２行での立下り時間ｆ４とは略等しい（ｆ４≒ｆ３）。

【0093】

なお、ここで言う略等しいとは、表示装置の輝度むらに対する要求レベルに応じて適宜定められる誤差の範囲での一致を意味する。例えば、平均値の±１０％の範囲に含まれる２つの時間を略等しいと定義してもよい。

【0094】

輝度むらの好ましい低減効果を得るために、信号線ＷＳで伝達される書込み信号ＷＳの立上り時間は、信号線ＷＳに接続された画素回路１０での平均的な発光輝度が最大のときと最小のときとで略等しくてもよい。さらに、信号線ＷＳで伝達される書込み信号ＷＳの立下り時間は、信号線ＷＳに接続された画素回路１０での平均的な発光輝度が最大のときと最小のときとで略等しくてもよい。

【0095】

この条件を満たすことで、信号線ＷＳの容量が最も大きく変動し得る場合において、書込み信号ＷＳの波形鈍りが略等しくなるので、移動度補正量の平均輝度依存のばらつきは最も効果的に縮小される。

【0096】

前述の条件は、画素回路１０ごとに、書込みトランジスタＴ１の寄生容量の電圧依存性を正確に打ち消すことによって実現される。そのために、画素回路１０ごとに、補償トランジスタＴ３と書込みトランジスタＴ１とを同一の形状で設けてもよい。

【0097】

図１４は、画素回路１０の要部のレイアウトパターンの一例を示す平面図である。なお、図１４に示されている大きなコンタクトＬＣは発光素子ＥＬの接続に用いられるが、図１４では、発光素子ＥＬ及び電源線ＶＣＡＴは省略されている。

【0098】

図１４に示されるように、補償トランジスタＴ３のチャネル領域及び書込みトランジスタＴ１のチャネル領域（それぞれ太枠で示す）は、互いに等しい長さ及び幅で設けられていてもよい。また、補償トランジスタＴ３のゲート絶縁膜と書込みトランジスタＴ１のゲート絶縁膜とは、互いに等しい厚さで設けられていてもよい（図示せず）。

【0099】

つまり、書込みトランジスタＴ１と補償トランジスタＴ３とは、チャネル長、チャネル幅、及びゲート絶縁膜厚のそれぞれが、互いに等しい寸法で形成されていてもよい。なお、ここで言う寸法とは、設計上の寸法を意味し、作製された画素回路１０上で対応する部分の実際の寸法は、例えば数パーセントの誤差を含んでもよい。

【0100】

これにより、書込みトランジスタＴ１と補償トランジスタＴ３との寸法の一致により、両者の寄生容量のゲート−ソース電圧に対する特性を一致させ、信号線ＷＳと信号線ＤＡＴＡとの間に存する容量の輝度依存性を正確に打ち消すことができる。

【0101】

また、書込みトランジスタＴ１及び補償トランジスタＴ３におけるゲート電極、ゲート絶縁膜、及びチャネル半導体層のそれぞれを、互いに同一の材料で形成してもよい。

【0102】

これにより、書込みトランジスタＴ１と補償トランジスタＴ３との材料の一致により、両者の寄生容量のゲート−ソース電圧に対する特性を一致させ、信号線ＷＳと信号線ＤＡＴＡとの間に存する容量の輝度依存性を正確に打ち消すことができる。さらには、特段の材料や製造プロセスを追加することなく、書込みトランジスタＴ１の製造プロセスを利用して、補償トランジスタＴ３を作製できるので、画素回路１０の設計工程及び製造工程を複雑にする懸念が少なくなる。

【0103】

このように、同じ寸法や同じ材料により、寄生容量のゲート−ソース電圧に対する特性を、書込みトランジスタＴ１と補償トランジスタＴ３とで一致させることで、信号線ＷＳと信号線ＤＡＴＡとの間の容量の電圧依存性を打ち消す最善の効果が得られる。

【0104】

以上説明したように、画素回路１０を用いた表示装置１では、画素回路１０ごとに書込みトランジスタＴ１の寄生容量の輝度依存性（データ電圧依存性）が打ち消される。これにより、移動度補正量の輝度依存のばらつきが縮小され、移動度補正量の不同によって生じる輝度むらを低減した表示装置１が得られる。

【0105】

表示装置１は、例えば、テレビジョン受像機に内蔵されてもよい。

【0106】

図１５は、表示装置１を内蔵する薄型フラットＴＶ１００の一例を示す外観図である。表示装置１が内蔵されることにより、映像信号で表される画像を、輝度むらなく高精度に表示可能な薄型フラットＴＶ１００が実現される。

【0107】

以上、本開示のいくつかの態様に係る表示装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、各々の実施の形態における構成要素を組み合わせて構築される形態が、本開示の範囲内に含まれてもよい。

【産業上の利用可能性】

【0108】

本発明は、有機ＥＬ素子を用いた表示装置に有用であり、特には、アクティブマトリクス型の有機ＥＬ表示装置に有用である。

【符号の説明】

【0109】

１、９ 表示装置
２ 表示部
３ 制御回路
４ 走査線駆動回路
５ 信号線駆動回路
６ 電源回路
１０、９０ 画素回路
２１ 境界線
１００ 薄型フラットＴＶ
Ｔ１ 書込みトランジスタ
Ｔ２ 初期化トランジスタ
Ｔ３ 補償トランジスタ
ＴＤ 駆動トランジスタ
ＣＳ キャパシタ
ＥＬ 発光素子
ＬＣ コンタクト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】