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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6757352
(24)【登録日】2020年9月1日
(45)【発行日】2020年9月16日
(54)【発明の名称】アクティブマトリクス基板および表示装置
(51)【国際特許分類】
G09G 3/36 20060101AFI20200907BHJP
G02F 1/133 20060101ALI20200907BHJP
G02F 1/1368 20060101ALI20200907BHJP
G09G 3/20 20060101ALI20200907BHJP
【ＦＩ】
G09G3/36
G02F1/133 550
G02F1/1368
G09G3/20 611A
G09G3/20 623R
【請求項の数】21
【全頁数】56
(21)【出願番号】特願2018-61373(P2018-61373)
(22)【出願日】2018年3月28日
(65)【公開番号】特開2019-174595(P2019-174595A)
(43)【公開日】2019年10月10日
【審査請求日】2019年6月14日
(73)【特許権者】
【識別番号】000005049
【氏名又は名称】シャープ株式会社
(74)【代理人】
【識別番号】100101683
【弁理士】
【氏名又は名称】奥田 誠司
(74)【代理人】
【識別番号】100155000
【弁理士】
【氏名又は名称】喜多 修市
(74)【代理人】
【識別番号】100139930
【弁理士】
【氏名又は名称】山下 亮司
(74)【代理人】
【識別番号】100125922
【弁理士】
【氏名又は名称】三宅 章子
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(74)【代理人】
【識別番号】100184985
【弁理士】
【氏名又は名称】田中 悠
(74)【代理人】
【識別番号】100202197
【弁理士】
【氏名又は名称】村瀬 成康
(74)【代理人】
【識別番号】100202142
【弁理士】
【氏名又は名称】北 倫子
(72)【発明者】
【氏名】山本 薫
【審査官】
塚本 丈二
(56)【参考文献】
【文献】
米国特許出願公開第２０１６／０３２９０２５（ＵＳ，Ａ１）
【文献】
国際公開第２０１４／２０８１２３（ＷＯ，Ａ１）
【文献】
特開２００８−０９６９１５（ＪＰ，Ａ）
【文献】
国際公開第２０１６／１６３２９９（ＷＯ，Ａ１）
【文献】
特開２０１１−２３７７８７（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｇ ３／２０−３／３８
Ｇ０２Ｆ １／１３３
Ｇ０２Ｆ １／１３６８
(57)【特許請求の範囲】
【請求項1】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記デマルチプレクサ回路は、それぞれが前記複数個のブースト回路のそれぞれに接続され、対応するブースト回路を所定のタイミングで初期化する複数個のクリア回路をさらに含む、アクティブマトリクス基板。
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記デマルチプレクサ回路は、それぞれが前記複数個のブースト回路のそれぞれに接続され、対応するブースト回路を所定のタイミングで初期化する複数個のクリア回路をさらに含む、アクティブマトリクス基板。
【請求項2】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記セット部および前記リセット部のそれぞれは、互いに直列に接続された複数個のＴＦＴを含む、アクティブマトリクス基板。
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記セット部および前記リセット部のそれぞれは、互いに直列に接続された複数個のＴＦＴを含む、アクティブマトリクス基板。
【請求項3】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記複数個のブースト回路は、同じタイミングで駆動される２個以上のブースト回路を含み、
前記デマルチプレクサ回路は、前記２個以上のブースト回路のうちの一部のブースト回路を駆動するための駆動信号群を供給する第１の駆動信号線群と、他の一部のブースト回路を駆動するための駆動信号群を供給する第２の駆動信号線群であって、前記第１の駆動信号線群とは異なる第２の駆動信号線群とを含む、アクティブマトリクス基板。
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記複数個のブースト回路は、同じタイミングで駆動される２個以上のブースト回路を含み、
前記デマルチプレクサ回路は、前記２個以上のブースト回路のうちの一部のブースト回路を駆動するための駆動信号群を供給する第１の駆動信号線群と、他の一部のブースト回路を駆動するための駆動信号群を供給する第２の駆動信号線群であって、前記第１の駆動信号線群とは異なる第２の駆動信号線群とを含む、アクティブマトリクス基板。
【請求項4】
前記セット用ＴＦＴの閾値電圧をＶｔｈとすると、前記第１信号電圧Ｖ１と、前記第２信号電圧Ｖ２とは、Ｖ２−Ｖｔｈ＞Ｖ１の関係を満足する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項5】
前記セット部は、前記リセット部としても機能して前記セット動作および前記リセット動作を互いに異なるタイミングで行うセット・リセット部であり、
前記セット用ＴＦＴは、前記セット動作を行うときだけでなく前記リセット動作を行うときにも用いられるセット・リセット用ＴＦＴである、請求項１から４のいずれかに記載のアクティブマトリクス基板。
前記セット用ＴＦＴは、前記セット動作を行うときだけでなく前記リセット動作を行うときにも用いられるセット・リセット用ＴＦＴである、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項6】
前記セット・リセット部は、ＴＦＴとして前記セット・リセット用ＴＦＴのみを含み、
前記デマルチプレクサ回路は、前記ブースト部に接続されたさらなる駆動信号線を含み、
前記ブースト部は、前記さらなる駆動信号線に接続された第１容量電極と、前記ノードに接続された第２容量電極とを有するブースト用容量素子を含む、請求項５に記載のアクティブマトリクス基板。
前記デマルチプレクサ回路は、前記ブースト部に接続されたさらなる駆動信号線を含み、
前記ブースト部は、前記さらなる駆動信号線に接続された第１容量電極と、前記ノードに接続された第２容量電極とを有するブースト用容量素子を含む、請求項５に記載のアクティブマトリクス基板。
【請求項7】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含む、請求項１から６のいずれかに記載のアクティブマトリクス基板。
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含む、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項8】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含み、
前記第１ブースト回路の前記セット用ＴＦＴの前記ゲート電極に、前記第２ブースト回路によって昇圧される前記ノードが接続されており、
前記第２ブースト回路の前記セット用ＴＦＴの前記ゲート電極に、前記第１ブースト回路によって昇圧される前記ノードが接続されている、アクティブマトリクス基板。
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含み、
前記第１ブースト回路の前記セット用ＴＦＴの前記ゲート電極に、前記第２ブースト回路によって昇圧される前記ノードが接続されており、
前記第２ブースト回路の前記セット用ＴＦＴの前記ゲート電極に、前記第１ブースト回路によって昇圧される前記ノードが接続されている、アクティブマトリクス基板。
【請求項9】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記セット部は、前記リセット部としても機能して前記セット動作および前記リセット動作を互いに異なるタイミングで行うセット・リセット部であり、
前記セット用ＴＦＴは、前記セット動作を行うときだけでなく前記リセット動作を行うときにも用いられるセット・リセット用ＴＦＴであり、
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含み、
前記第１ブースト回路の前記セット・リセット用ＴＦＴの前記ゲート電極に、前記第２ブースト回路によって昇圧される前記ノードが接続されており、
前記第２ブースト回路の前記セット・リセット用ＴＦＴの前記ゲート電極に、前記第１ブースト回路によって昇圧される前記ノードが接続されており、
前記第１ブースト回路および前記第２ブースト回路のそれぞれは、さらなるセット・リセット部を含み、
前記さらなるセット・リセット部は、ゲート電極、ソース電極およびドレイン電極を有するさらなるセット・リセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたさらなるセット・リセット用ＴＦＴを含み、
前記第１ブースト回路の前記さらなるセット・リセット用ＴＦＴの前記ゲート電極は、前記第２ブースト回路用の前記駆動信号線に接続されており、
前記第２ブースト回路の前記さらなるセット・リセット用ＴＦＴの前記ゲート電極は、前記第１ブースト回路用の前記駆動信号線に接続されている、アクティブマトリクス基板。
基板と、
前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、
前記周辺領域に配置され、複数の出力端子を含むソースドライバと、
それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、
前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、
前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、
前記複数の単位回路のそれぞれは、
前記１本の信号出力線に接続されたｎ本の分岐配線と、
それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、
を含み、
前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、
前記複数個のブースト回路のそれぞれは、
前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、
前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、
前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、
前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、
前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、
前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給され、
前記セット部は、前記リセット部としても機能して前記セット動作および前記リセット動作を互いに異なるタイミングで行うセット・リセット部であり、
前記セット用ＴＦＴは、前記セット動作を行うときだけでなく前記リセット動作を行うときにも用いられるセット・リセット用ＴＦＴであり、
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、
前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含み、
前記第１ブースト回路の前記セット・リセット用ＴＦＴの前記ゲート電極に、前記第２ブースト回路によって昇圧される前記ノードが接続されており、
前記第２ブースト回路の前記セット・リセット用ＴＦＴの前記ゲート電極に、前記第１ブースト回路によって昇圧される前記ノードが接続されており、
前記第１ブースト回路および前記第２ブースト回路のそれぞれは、さらなるセット・リセット部を含み、
前記さらなるセット・リセット部は、ゲート電極、ソース電極およびドレイン電極を有するさらなるセット・リセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたさらなるセット・リセット用ＴＦＴを含み、
前記第１ブースト回路の前記さらなるセット・リセット用ＴＦＴの前記ゲート電極は、前記第２ブースト回路用の前記駆動信号線に接続されており、
前記第２ブースト回路の前記さらなるセット・リセット用ＴＦＴの前記ゲート電極は、前記第１ブースト回路用の前記駆動信号線に接続されている、アクティブマトリクス基板。
【請求項10】
前記第１ブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続されており、
前記第２ブースト回路は、前記１個の単位回路の前記第２スイッチングＴＦＴに接続されている、請求項７から９のいずれかに記載のアクティブマトリクス基板。
前記第２ブースト回路は、前記１個の単位回路の前記第２スイッチングＴＦＴに接続されている、請求項７から９のいずれかに記載のアクティブマトリクス基板。
【請求項11】
前記第１ブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続されており、
前記第２ブースト回路は、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続されている、請求項７から９のいずれかに記載のアクティブマトリクス基板。
前記第２ブースト回路は、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続されている、請求項７から９のいずれかに記載のアクティブマトリクス基板。
【請求項12】
前記第１ブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続されており、
前記第２ブースト回路は、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続されている、請求項７から９のいずれかに記載のアクティブマトリクス基板。
前記第２ブースト回路は、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続されている、請求項７から９のいずれかに記載のアクティブマトリクス基板。
【請求項13】
前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、
前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、前記第３スイッチングＴＦＴに接続された第３ブースト回路と、を含む、請求項１から６のいずれかに記載のアクティブマトリクス基板。
前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、
前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、前記第３スイッチングＴＦＴに接続された第３ブースト回路と、を含む、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項14】
前記第１ブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続されており、
前記第２ブースト回路は、前記１個の単位回路の前記第２スイッチングＴＦＴに接続されており、
前記第３ブースト回路は、前記１個の単位回路の前記第３スイッチングＴＦＴに接続されている、請求項１３に記載のアクティブマトリクス基板。
前記第２ブースト回路は、前記１個の単位回路の前記第２スイッチングＴＦＴに接続されており、
前記第３ブースト回路は、前記１個の単位回路の前記第３スイッチングＴＦＴに接続されている、請求項１３に記載のアクティブマトリクス基板。
【請求項15】
前記第１ブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続されており、
前記第２ブースト回路は、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続されており、
前記第３ブースト回路は、前記２個の単位回路の前記第３スイッチングＴＦＴに共通に接続されている、請求項１３に記載のアクティブマトリクス基板。
前記第２ブースト回路は、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続されており、
前記第３ブースト回路は、前記２個の単位回路の前記第３スイッチングＴＦＴに共通に接続されている、請求項１３に記載のアクティブマトリクス基板。
【請求項16】
前記第１ブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続されており、
前記第２ブースト回路は、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続されており、
前記第３ブースト回路は、前記３個以上の単位回路の前記第３スイッチングＴＦＴに共通に接続されている、請求項１３に記載のアクティブマトリクス基板。
前記第２ブースト回路は、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続されており、
前記第３ブースト回路は、前記３個以上の単位回路の前記第３スイッチングＴＦＴに共通に接続されている、請求項１３に記載のアクティブマトリクス基板。
【請求項17】
前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として酸化物半導体層を含む、請求項１から１６のいずれかに記載のアクティブマトリクス基板。
【請求項18】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１７に記載のアクティブマトリクス基板。
【請求項19】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１８に記載のアクティブマトリクス基板。
【請求項20】
前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタである、請求項１から１６のいずれかに記載のアクティブマトリクス基板。
【請求項21】
請求項１から２０のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクス基板に関し、特に、デマルチプレクサ回路を備えたアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた表示装置にも関する。
【背景技術】
【0002】
液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子が設けられている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
【0003】
ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
【0004】
アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化（狭額縁化）や、実装工程の簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Chip on Glass）方式で実装される場合がある。
【0005】
スマートフォンなどの狭額縁化の要求の強いデバイスでは、ゲートドライバに加えて、ソース切替（Source Shared Driving：ＳＳＤ）回路などのデマルチプレクサ（ＤＥＭＵＸ）回路をモノリシックに形成することが提案されている（例えば特許文献１および２）。ＳＳＤ回路は、ソースドライバの各端子に接続されたビデオ信号線１本から、複数本のソース配線へビデオ信号を振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
【0006】
駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうちＤＥＭＵＸ回路（ＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＥＭＵＸ回路用ＴＦＴ」と呼ぶ。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】国際公開第２０１１／１１８０７９号
【特許文献2】特開２０１０−１０２２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点から、ＤＥＭＵＸ回路用ＴＦＴも、画素ＴＦＴと同じ酸化物半導体膜を用いた酸化物半導体ＴＦＴであることが好ましいといえる。
【0009】
しかしながら、酸化物半導体ＴＦＴを用いてＤＥＭＵＸ回路を形成することは困難であり、従来は、ＤＥＭＵＸ回路用ＴＦＴとして多結晶シリコンＴＦＴが用いられていた。この理由は、以下のとおりである。
【0010】
酸化物半導体は多結晶シリコンよりも移動度が約１桁小さいので、酸化物半導体ＴＦＴは多結晶シリコンＴＦＴよりも電流駆動力が小さい。そのため、酸化物半導体を用いてＤＥＭＵＸ回路用ＴＦＴを形成する場合には、多結晶シリコンを用いる場合よりもＴＦＴのサイズを大きくする（チャネル幅を大きくする）か、あるいは、駆動電圧を高くする必要がある。ＴＦＴのサイズを大きくすると、ゲート容量負荷が大きくなり、ＤＥＭＵＸ回路の駆動電力が増大してしまう。一方、ＴＦＴの駆動電圧を高くしても、ＤＥＭＵＸ回路の駆動電力が増大する。
【0011】
なお、後述するように、ＤＥＭＵＸ回路用ＴＦＴとして多結晶シリコンＴＦＴを用いる場合でも、ＰＭＯＳプロセスのみが採用される場合（つまり多結晶シリコンＴＦＴがＰＭＯＳトランジスタのみである場合）には、同様の問題が発生し得る。
【0012】
本発明は、上記問題に鑑みてなされたものであり、その目的は、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することにある。
【課題を解決するための手段】
【0013】
本発明の実施形態によるアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、基板と、前記基板上に設けられた複数本のゲートバスラインおよび複数本のソースバスラインと、前記周辺領域に配置され、複数の出力端子を含むソースドライバと、それぞれが前記ソースドライバの前記複数の出力端子のそれぞれに接続された複数本の信号出力線と、前記基板に支持された複数の単位回路を含み、前記周辺領域に配置されたデマルチプレクサ回路と、を備え、前記デマルチプレクサ回路の前記複数の単位回路のそれぞれは、前記複数本の信号出力線のうちの１本の信号出力線から、前記複数本のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインに表示信号を分配し、前記複数の単位回路のそれぞれは、前記１本の信号出力線に接続されたｎ本の分岐配線と、それぞれが前記ｎ本の分岐配線のそれぞれに接続されたｎ個のスイッチングＴＦＴであって、前記ｎ本の分岐配線と前記ｎ本のソースバスラインとの電気的な接続を個別にオン／オフ制御するｎ個のスイッチングＴＦＴと、を含み、前記デマルチプレクサ回路は、前記ｎ個のスイッチングＴＦＴのゲート電極に印加される電圧を昇圧し得る複数個のブースト回路をさらに含み、前記複数個のブースト回路のそれぞれは、前記ゲート電極に接続されたノードをプリチャージするセット動作を行うセット部と、前記セット部によってプリチャージされた前記ノードの電位を昇圧するブースト動作を行うブースト部と、前記ノードの電位をリセットするリセット動作を行うリセット部と、を含み、前記デマルチプレクサ回路は、前記セット部に接続された駆動信号線を含み、前記セット部は、ゲート電極、ソース電極およびドレイン電極を有するセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたセット用ＴＦＴを含み、前記セット部が前記セット動作を行うとき、前記セット用ＴＦＴの前記ドレイン電極には、前記駆動信号線から第１信号電圧Ｖ１が供給され、前記セット用ＴＦＴの前記ゲート電極には、前記第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給される。
【0014】
ある実施形態において、前記セット用ＴＦＴの閾値電圧をＶｔｈとすると、前記第１信号電圧Ｖ１と、前記第２信号電圧Ｖ２とは、Ｖ２−Ｖｔｈ＞Ｖ１の関係を満足する。
【0015】
ある実施形態において、前記セット部は、前記リセット部としても機能して前記セット動作および前記リセット動作を互いに異なるタイミングで行うセット・リセット部であり、前記セット用ＴＦＴは、前記セット動作を行うときだけでなく前記リセット動作を行うときにも用いられるセット・リセット用ＴＦＴである。
【0016】
ある実施形態において、前記セット・リセット部は、ＴＦＴとして前記セット・リセット用ＴＦＴのみを含み、前記デマルチプレクサ回路は、前記ブースト部に接続されたさらなる駆動信号線を含み、前記ブースト部は、前記さらなる駆動信号線に接続された第１容量電極と、前記ノードに接続された第２容量電極とを有するブースト用容量素子を含む。
【0017】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含む。
【0018】
ある実施形態において、前記第１ブースト回路の前記セット用ＴＦＴの前記ゲート電極に、前記第２ブースト回路によって昇圧される前記ノードが接続されており、前記第２ブースト回路の前記セット用ＴＦＴの前記ゲート電極に、前記第１ブースト回路によって昇圧される前記ノードが接続されている。
【0019】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、２個のスイッチングＴＦＴであり、前記２個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴおよび第２スイッチングＴＦＴであり、前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、を含み、前記第１ブースト回路の前記セット・リセット用ＴＦＴの前記ゲート電極に、前記第２ブースト回路によって昇圧される前記ノードが接続されており、前記第２ブースト回路の前記セット・リセット用ＴＦＴの前記ゲート電極に、前記第１ブースト回路によって昇圧される前記ノードが接続されており、前記第１ブースト回路および前記第２ブースト回路のそれぞれは、さらなるセット・リセット部を含み、前記さらなるセット・リセット部は、ゲート電極、ソース電極およびドレイン電極を有するさらなるセット・リセット用ＴＦＴであって、前記ドレイン電極が前記駆動信号線に接続され、前記ソース電極が前記ノードに接続されたさらなるセット・リセット用ＴＦＴを含み、前記第１ブースト回路の前記さらなるセット・リセット用ＴＦＴの前記ゲート電極は、前記第２ブースト回路用の前記駆動信号線に接続されており、前記第２ブースト回路の前記さらなるセット・リセット用ＴＦＴの前記ゲート電極は、前記第１ブースト回路用の前記駆動信号線に接続されている。
【0020】
ある実施形態において、前記第１ブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続されており、前記第２ブースト回路は、前記１個の単位回路の前記第２スイッチングＴＦＴに接続されている。
【0021】
ある実施形態において、前記第１ブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続されており、前記第２ブースト回路は、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続されている。
【0022】
ある実施形態において、前記第１ブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続されており、前記第２ブースト回路は、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続されている。
【0023】
ある実施形態において、前記複数の単位回路のそれぞれが有する前記ｎ個のスイッチングＴＦＴは、３個のスイッチングＴＦＴであり、前記３個のスイッチングＴＦＴは、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴであり、前記複数個のブースト回路は、前記第１スイッチングＴＦＴに接続された第１ブースト回路と、前記第２スイッチングＴＦＴに接続された第２ブースト回路と、前記第３スイッチングＴＦＴに接続された第３ブースト回路と、を含む。
【0024】
ある実施形態において、前記第１ブースト回路は、前記複数の単位回路のうちの１個の単位回路の前記第１スイッチングＴＦＴに接続されており、前記第２ブースト回路は、前記１個の単位回路の前記第２スイッチングＴＦＴに接続されており、前記第３ブースト回路は、前記１個の単位回路の前記第３スイッチングＴＦＴに接続されている。
【0025】
ある実施形態において、前記第１ブースト回路は、前記複数の単位回路のうちの２個の単位回路の前記第１スイッチングＴＦＴに共通に接続されており、前記第２ブースト回路は、前記２個の単位回路の前記第２スイッチングＴＦＴに共通に接続されており、前記第３ブースト回路は、前記２個の単位回路の前記第３スイッチングＴＦＴに共通に接続されている。
【0026】
ある実施形態において、前記第１ブースト回路は、前記複数の単位回路のうちの３個以上の単位回路の前記第１スイッチングＴＦＴに共通に接続されており、前記第２ブースト回路は、前記３個以上の単位回路の前記第２スイッチングＴＦＴに共通に接続されており、前記第３ブースト回路は、前記３個以上の単位回路の前記第３スイッチングＴＦＴに共通に接続されている。
【0027】
ある実施形態において、前記デマルチプレクサ回路は、それぞれが前記複数個のブースト回路のそれぞれに接続され、対応するブースト回路を所定のタイミングで初期化する複数個のクリア回路をさらに含む。
【0028】
ある実施形態において、前記セット部および前記リセット部のそれぞれは、互いに直列に接続された複数個のＴＦＴを含む。
【0029】
ある実施形態において、前記複数個のブースト回路は、同じタイミングで駆動される２個以上のブースト回路を含み、前記デマルチプレクサ回路は、前記２個以上のブースト回路のうちの一部のブースト回路を駆動するための駆動信号群を供給する第１の駆動信号線群と、他の一部のブースト回路を駆動するための駆動信号群を供給する第２の駆動信号線群であって、前記第１の駆動信号線群とは異なる第２の駆動信号線群とを含む。
【0030】
ある実施形態において、前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として酸化物半導体層を含む。
【0031】
ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【0032】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。
【0033】
ある実施形態において、前記ｎ個のスイッチングＴＦＴのそれぞれは、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。
【0034】
本発明の実施形態による表示装置は、上述したいずれかの構成を有するアクティブマトリクス基板を備える。
【発明の効果】
【0035】
本発明の実施形態によると、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することができる。
【図面の簡単な説明】
【0036】
【図1】実施形態１におけるアクティブマトリクス基板１００の平面構造の一例を示す概略図である。
【図2】比較例１のＤＥＭＵＸ回路５１０を示す図である。
【図3】ＤＥＭＵＸ回路５１０が備えるブースト回路５２０を示す図である。
【図4】ＤＥＭＵＸ回路５１０の動作を説明するためのタイミングチャートである。
【図5】ブースト回路５２０が有するセット部５２１、リセット部５２２およびブースト部５２３の具体的な構成を示す図である。
【図6】ブースト回路５２０の動作を説明するためのタイミングチャートである。
【図7】比較例２のＤＥＭＵＸ回路６１０を示す図である。
【図8】ＤＥＭＵＸ回路６１０が備えるブースト回路６２０を示す図である。
【図9】ＤＥＭＵＸ回路６１０の動作を説明するためのタイミングチャートである。
【図10】ブースト回路６２０が有するセット・リセット部６２１およびブースト部６２２の具体的な構成を示す図である。
【図11】ブースト回路６２０の動作を説明するためのタイミングチャートである。
【図12】比較例３のＤＥＭＵＸ回路６１０Ａを示す図である。
【図13】ＤＥＭＵＸ回路６１０Ａが備えるブースト回路６２０を示す図である。
【図14】ＤＥＭＵＸ回路６１０Ａの動作を説明するためのタイミングチャートである。
【図15】ＤＥＭＵＸ回路６１０Ａのブースト回路６２０が有するセット・リセット部６２１およびブースト部６２２の具体的な構成を示す図である。
【図16】ＤＥＭＵＸ回路６１０Ａのブースト回路６２０の動作を説明するためのタイミングチャートである。
【図17】アクティブマトリクス基板１００が備えるＤＥＭＵＸ回路１０の構成の例を示す図である。
【図18】ＤＥＭＵＸ回路１０が有するブースト回路２０の構成の例を示す図である。
【図19】ＤＥＭＵＸ回路１０の動作を説明するためのタイミングチャートである。
【図20】ブースト回路２０が有するセット・リセット部２１およびブースト部２２の具体的な構成の例を示す図である。
【図21】ブースト回路２０の動作を説明するためのタイミングチャートである。
【図22】（ａ）および（ｂ）は、比較例３のＤＥＭＵＸ回路６１０Ａおよび実施形態１のＤＥＭＵＸ回路１０における電位の時間変化をそれぞれ示すタイミングチャートである。
【図23】実施形態２におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ａの構成を示す図である。
【図24】ＤＥＭＵＸ回路１０Ａが有するブースト回路２０の構成の例を示す図である。
【図25】ＤＥＭＵＸ回路１０Ａのブースト回路２０が有する第１セット・リセット部２１、第２セット・リセット部２５およびブースト部２２の具体的な構成の例を示す図である。
【図26】実施形態３におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｂの構成を示す図である。
【図27】実施形態４におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｃの構成を示す図である。
【図28】実施形態５におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｄの構成を示す図である。
【図29】ＤＥＭＵＸ回路１０Ｄが有するブースト回路２０の構成の例を示す図である。
【図30】ＤＥＭＵＸ回路１０Ｄのブースト回路２０の動作を説明するためのタイミングチャートである。
【図31】実施形態６におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｅの構成を示す図である。
【図32】実施形態７におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｆの構成を示す図である。
【図33】実施形態８におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｇの構成を示す図である。
【図34】実施形態９におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｈの構成を示す図である。
【図35】実施形態１０におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｉの構成を示す図である。
【図36】電源立ち上げ時のＤＥＭＵＸ回路１０の動作を説明するためのタイミングチャートである。
【図37】実施形態１１におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｊの構成を示す図である。
【図38】実施形態１２におけるアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｋの構成を示す図である。
【図39】ＤＥＭＵＸ回路１０Ｋが有するブースト回路２０の構成の例を示す図である。
【発明を実施するための形態】
【0037】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
【0038】
（実施形態１）［アクティブマトリクス基板の概略構成］
まず、図１を参照しながら、本発明の実施形態によるアクティブマトリクス基板１００の概略構成を説明する。図１は、アクティブマトリクス基板１００の平面構造の一例を示す概略図である。アクティブマトリクス基板１００は、図１に示すように、表示領域ＤＲと、周辺領域ＦＲとを有する。
【0039】
表示領域ＤＲは、複数の画素領域ＰＩＸを含む。画素領域ＰＩＸは、表示装置の画素に対応する領域である。以下では、画素領域ＰＩＸを単に「画素」と呼ぶこともある。複数の画素領域ＰＩＸは、複数の行および複数の列を含むマトリクス状に配列されている。マトリクス状に配列された複数の画素領域ＰＩＸによって、表示領域ＤＲが規定される。
【0040】
周辺領域ＦＲは、表示領域ＤＲの周辺に位置する。周辺領域ＦＲは、表示に寄与しない領域であり、「非表示領域」または「額縁領域」と呼ばれることもある。
【0041】
アクティブマトリクス基板１００の構成要素は、基板１によって支持されている。基板１は、例えばガラス基板である。
【0042】
基板１上には、複数本のゲートバスライン（走査線）ＧＬと、複数本のソースバスライン（信号線）ＳＬとが設けられている。複数本のゲートバスラインＧＬは、それぞれ行方向に沿って延びている。複数本のソースバスラインＳＬは、それぞれ列方向に沿って延びている。図１では、第１行、第２行、・・・第ｘ行のゲートバスラインＧＬを「ＧＬ１」、「ＧＬ２」、・・・「ＧＬｘ」と表記しており、第１列、第２列、・・・第ｙ列のソースバスラインＳＬを「ＳＬ１」、「ＳＬ２」、・・・「ＳＬｙ」と表記している。
【0043】
典型的には、隣接する２本のゲートバスラインＧＬと隣接する２本のソースバスラインＳＬとによって囲まれる領域が、画素領域ＰＩＸである。各画素領域ＰＩＸは、薄膜トランジスタ２および画素電極３を含む。
【0044】
薄膜トランジスタ２は、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタ２のゲート電極およびソース電極は、それぞれ対応するゲートバスラインＧＬおよび対応するソースバスラインＳＬに接続されている。また、薄膜トランジスタ２のドレイン電極は、画素電極３に接続されている。アクティブマトリクス基板１００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの液晶表示装置に用いる場合には、アクティブマトリクス基板１００に、複数の画素領域ＰＩＸに対して共通の電極（共通電極）４が設けられる。アクティブマトリクス基板１００を縦電界モードの液晶表示装置に適用する場合には、共通電極４は、アクティブマトリクス基板１００に液晶層を介して対向するように配置される対向基板に設けられる。
【0045】
周辺領域ＦＲには、ゲートバスラインＧＬを駆動するゲートドライバ（走査線駆動回路）５Ａおよび５Ｂと、ソースバスラインＳＬを駆動するソースドライバ（信号線駆動回路）６と、デマルチプレクサ（ＤＥＭＵＸ）回路１０とが配置されている。ＤＥＭＵＸ回路１０は、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路として機能する。本実施形態では、ゲートドライバ５Ａおよび５Ｂと、ＤＥＭＵＸ回路１０とが基板１上に一体的（モノリシック）に形成されており、ソースドライバ６は、基板１上に実装（例えばＣＯＧ実装）されている。
【0046】
図示している例では、表示領域ＤＲに対して左側に、奇数行のゲートバスラインＧＬを駆動するためのゲートドライバ５Ａが配置されており、表示領域ＤＲに対して右側に、偶数行のゲートバスラインＧＬを駆動するためのゲートドライバ５Ｂが配置されている。ゲートドライバ５Ａが有する複数の出力端子（不図示）のそれぞれに、奇数行のゲートバスラインＧＬのそれぞれが接続されている。また、ゲートドライバ５Ｂが有する複数の出力端子（不図示）のそれぞれに、偶数行のゲートバスラインＧＬのそれぞれが接続されている。ゲートドライバ５Ａおよび５Ｂは、それぞれシフトレジスタ回路５ａを含んでいる。
【0047】
表示領域ＤＲに対して下側に、ソースドライバ６が配置されており、ソースドライバ６と表示領域ＤＲとの間に、ＤＥＭＵＸ回路１０が配置されている。ソースドライバ６は、複数の出力端子（不図示）を含む。ソースドライバ６とＤＥＭＵＸ回路１０との間に位置する領域に、複数本の信号出力線（ビデオ信号線）ＶＬが設けられている。複数本の信号出力線ＶＬのそれぞれは、ソースドライバ６の複数の出力端子のそれぞれに接続されている。図１では、１本目、２本目、・・・ｚ本目の信号出力線ＶＬを、「ＶＬ１」、「ＶＬ２」、・・・「ＶＬｚ」と表記している。
【0048】
ＤＥＭＵＸ回路１０は、１本の信号出力線ＶＬから供給される表示信号を、２本以上のソースバスラインＳＬに分配する。以下、本実施形態におけるＤＥＭＵＸ回路１０をより詳細に説明するが、それに先立ち、比較例１、２および３のＤＥＭＵＸ回路を説明する。
【0050】
図２に示すように、ＤＥＭＵＸ回路５１０は、複数の単位回路１１を含む。複数の単位回路１１のそれぞれは、１本の信号出力線ＶＬから、２本のソースバスラインＳＬに表示信号を分配する。図２に示されている２つの単位回路１１のうちの一方（以下では「第１単位回路」とも呼ぶ）１１Ａは、信号出力線ＶＬ１から、ソースバスラインＳＬ１およびＳＬ３に表示信号を分配し、他方（以下では「第２単位回路」とも呼ぶ）１１Ｂは、信号出力線ＶＬ２から、ソースバスラインＳＬ２およびＳＬ４に表示信号を分配する。
【0051】
各単位回路１１は、２本の分岐配線ＢＬと、２個のスイッチングＴＦＴ１２とを含む。
【0052】
各単位回路１１の２本の分岐配線ＢＬは、１本の信号出力線ＶＬに接続されている。また、各単位回路１１の２個のスイッチングＴＦＴ１２のそれぞれは、２本の分岐配線ＢＬのそれぞれに接続されている。２個のスイッチングＴＦＴ１２は、２本の分岐配線ＢＬと２本のソースバスラインＳＬとの電気的な接続を個別に（独立に）オン／オフ制御する。２個のスイッチングＴＦＴ１２のそれぞれは、酸化物半導体ＴＦＴである。
【0053】
第１単位回路１１Ａの２個のスイッチングＴＦＴ１２Ａおよび１２Ｃのうちの一方１２Ａは、分岐配線ＢＬ１とソースバスラインＳＬ１との電気的な接続をオン／オフ制御し、他方１２Ｃは、分岐配線ＢＬ３とソースバスラインＳＬ３との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ａのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ１およびソースバスラインＳＬ１に接続されており、後者のスイッチングＴＦＴ１２Ｃのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ３およびソースバスラインＳＬ３に接続されている。
【0054】
第２単位回路１１Ｂの２個のスイッチングＴＦＴ１２Ｂおよび１２Ｄのうちの一方１２Ｂは、分岐配線ＢＬ２とソースバスラインＳＬ２との電気的な接続をオン／オフ制御し、他方１２Ｄは、分岐配線ＢＬ４とソースバスラインＳＬ４との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ｂのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ２およびソースバスラインＳＬ２に接続されており、後者のスイッチングＴＦＴ１２Ｄのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ４およびソースバスラインＳＬ４に接続されている。
【0055】
ＤＥＭＵＸ回路５１０は、図２に示すように、各単位回路１１の２個のスイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得る複数個のブースト回路５２０をさらに含む。図２に示す例では、各スイッチングＴＦＴ１２に１個ずつブースト回路５２０が接続されている。具体的には、スイッチングＴＦＴ１２Ａ、１２Ｂ、１２Ｃおよび１２Ｄのゲート電極が、それぞれブースト回路５２０Ａ、５２０Ｂ、５２０Ｃおよび５２０Ｄの出力側に接続されている。
【0056】
図２に示す例では、各ブースト回路５２０は、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２および第３駆動信号線ＤＬ３から供給される駆動信号群によって駆動される。以下では、第１駆動信号線ＤＬ１によって供給される駆動信号を「第１駆動信号」と呼び、第２駆動信号線ＤＬ２によって供給される駆動信号を「第２駆動信号」と呼び、第３駆動信号線ＤＬ３によって供給される駆動信号を「第３駆動信号」と呼ぶこともある。後に詳述するように、第１駆動信号、第２駆動信号および第３駆動信号の振幅に対応して、スイッチングＴＦＴ１２のゲート電位の駆動振幅が大きくなるように、ブースト回路５２０による昇圧が行われる。
【0057】
図２に示す例では、２系統の駆動信号線群ＤＧ１およびＤＧ２が設けられている。ブースト回路５２０Ａおよび５２０Ｂは、駆動信号線群ＤＧ１およびＤＧ２のうちの一方ＤＧ１の第１駆動信号線ＤＬ１Ａ、第２駆動信号線ＤＬ２Ａおよび第３駆動信号線ＤＬ３Ａによって駆動される。また、ブースト回路５２０Ｃおよび５２０Ｄは、駆動信号線群ＤＧ１およびＤＧ２のうちの他方ＤＧ２の第１駆動信号線ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ｂおよび第３駆動信号線ＤＬ３Ｂによって駆動される。
【0058】
上述したように、ＤＥＭＵＸ回路５１０は、スイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得るブースト回路５２０を含んでいるので、ＤＥＭＵＸ回路５１０の実効的な駆動電圧を高くすることができる。そのため、比較的小さな振幅の駆動信号でＤＥＭＵＸ回路５１０を駆動できるので、駆動信号の充放電による電力消費を低減できる。
【0059】
図３を参照しながら、ブースト回路５２０の具体的な構成を説明する。
【0060】
図３に示すように、ブースト回路５２０は、セット部５２１、リセット部５２２およびブースト部５２３を含んでいる。セット部５２１、リセット部５２２およびブースト部５２３は、それぞれスイッチングＴＦＴ１２のゲート電極に接続されたノードＮに接続されている。また、セット部５２１は第１駆動信号線ＤＬ１、リセット部５２２は第２駆動信号線ＤＬ２、ブースト部５２３は第３駆動信号線ＤＬ３にそれぞれ接続されている。
【0061】
セット部５２１は、第１駆動信号線ＤＬ１から第１駆動信号（セット信号）を供給され、ノードＮをプリチャージする。ブースト部５２３は、第３駆動信号線ＤＬ３から第３駆動信号（ブースト信号）を供給され、セット部５２１によってプリチャージされたノードＮの電位を昇圧する。リセット部５２２は、第２駆動信号線ＤＬ２から第２駆動信号（リセット信号）を供給され、ノードＮの電位をリセットする。
【0062】
ここで、さらに図４も参照しながら、ブースト回路５２０の（ＤＥＭＵＸ回路５１０の）動作を説明する。図４は、ＤＥＭＵＸ回路５１０の動作を説明するためのタイミングチャートである。図４には、第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ａ、ＤＬ２Ｂ、第３駆動信号線ＤＬ３Ａ、ＤＬ３Ｂ、ノードＮＡ、ＮＢ、信号出力線ＶＬおよびソースバスラインＳＬ１、ＳＬ３の電位が示されている。
【0063】
まず、時刻ｔ１において、第１駆動信号線ＤＬ１Ａの電位がハイレベル、第２駆動信号線ＤＬ２Ａの電位がローレベルとなり、第１駆動信号がセット信号としてブースト回路５２０Ａのセット部５２１に入力される。これにより、スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮＡがプリチャージされる。また、このタイミングで信号出力線ＤＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ１の充電が開始される。
【0064】
次に、時刻ｔ２において、第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号としてブースト回路５２０Ａのブースト部５２３に入力される。これにより、ノードＮＡの電位が昇圧される。ノードＮＡの電位が昇圧されることにより、スイッチングＴＦＴ１２Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
【0065】
続いて、時刻ｔ３において、第１駆動信号線ＤＬ１Ａの電位がローレベル、第２駆動信号線ＤＬ２Ａの電位がハイレベル、第３駆動信号線ＤＬ３Ａの電位がローレベルとなり、第２駆動信号がリセット信号としてブースト回路５２０Ａのリセット部５２２に入力される。これにより、ノードＮＡの電位がリセットされる。このとき、スイッチングＴＦＴ１２Ａはオフ状態となり、ソースバスラインＳＬ１の電位が確定する。
【0066】
また、時刻ｔ３において、第１駆動信号線ＤＬ１Ｂの電位がハイレベル、第２駆動信号線ＤＬ２Ｂの電位がローレベルとなり、第１駆動信号がセット信号としてブースト回路５２０Ｃのセット部５２１に入力される。これにより、スイッチングＴＦＴ１２Ｂのゲート電極に接続されたノードＮＢがプリチャージされる。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ３の充電が開始される。
【0067】
次に、時刻ｔ４において、第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号としてブースト回路５２０Ｃのブースト部５２３に入力される。これにより、ノードＮＢの電位が昇圧される。ノードＮＢの電位が昇圧されることにより、スイッチングＴＦＴ１２Ｂを介したソースバスラインＳＬ３の充電が十分に行われる。
【0068】
その後、時刻ｔ５において、第１駆動信号線ＤＬ１Ｂの電位がローレベル、第２駆動信号線ＤＬ２Ｂの電位がハイレベル、第３駆動信号線ＤＬ３Ｂの電位がローレベルとなり、第２駆動信号がリセット信号としてブースト回路５２０Ｃのリセット部５２２に入力される。これにより、ノードＮＢの電位がリセットされる。このとき、スイッチングＴＦＴ１２Ｂはオフ状態となり、ソースバスラインＳＬ３の電位が確定する。
【0069】
ソースバスラインＳＬ１およびＳＬ３への書き込みが完了（電位が確定）すると、ゲートバスラインＧＬから供給されるゲート信号がオフレベルとなり、画素ＰＩＸへの表示電圧の書き込みが完了する。
【0071】
図５に示すように、セット部５２１は、ＴＦＴ（以下では「セット用ＴＦＴ」と呼ぶ）５２４を含む。セット用ＴＦＴ５２４は、ダイオード接続されており、セット用ＴＦＴ５２４のゲート電極およびドレイン電極は、第１駆動信号線ＤＬ１に接続されている。また、セット用ＴＦＴ５２４のソース電極は、ノードＮに接続されている。
【0072】
リセット部５２２は、ＴＦＴ（以下では「リセット用ＴＦＴ」と呼ぶ）５２５を含む。リセット用ＴＦＴ５２５のゲート電極は、第２駆動信号線ＤＬ２に接続されている。リセット用ＴＦＴ５２５は、ノードＮの電位をプルダウンし得るように構成されている。具体的には、リセット用ＴＦＴ５２５のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、リセット用ＴＦＴ５２５のドレイン電極は、ノードＮに接続されている。
【0073】
ブースト部５２３は、容量素子（以下では「ブースト用容量素子」と呼ぶ）５２６を含む。ブースト用容量素子５２６は、第３駆動信号線ＤＬ３に接続された電極（第１容量電極）と、ノードＮに接続された電極（第２容量電極）とを含む。
【0074】
図６を参照しながら、ブースト回路５２０の動作を説明する。図６は、ブースト回路５２０の動作を説明するためのタイミングチャートである。図６には、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２、第３駆動信号線ＤＬ３、ノードＮ、信号出力線ＶＬおよびソースバスラインＳＬの電位が示されている。以下の説明では、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２および第３駆動信号線ＤＬ３の電位のハイレベルを「ＶＤＨ」とし、ローレベルを「ＶＤＬ」とする。ＶＤＨは例えば１０Ｖであり、ＶＤＬは例えば−１０Ｖである。
【0075】
まず、第１駆動信号線ＤＬ１の電位（セット信号）がローレベルからハイレベルに変化すると、セット用ＴＦＴ５２４がオン状態となり、ノードＮがプリチャージされる。このとき、セット用ＴＦＴ５２４はダイオード接続されているので、セット用ＴＦＴ５２４の閾値電圧をＶｔｈとすると、ノードＮは、（ＶＤＨ−Ｖｔｈ）の電位までプリチャージされる。
【0076】
次に、第３駆動信号線ＤＬ３の電位（ブースト信号）がローレベルからハイレベルに変化すると、ノードＮの電位が昇圧される。昇圧の度合は、ノードＮの負荷容量の合計（トータル負荷容量）Ｃｎ１に対する、ブースト用容量素子５２６の容量値Ｃｂｓｔの比に応じて異なる。具体的には、昇圧分の電位は、駆動信号の振幅（＝ＶＤＨ−ＶＤＬ）に（Ｃｂｓｔ／Ｃｎ１）を乗じたものとなる。従って、例えば、ノードＮのトータル負荷容量Ｃｎ１が０．２ｐＦであり、ブースト用容量素子５２６の容量値Ｃｂｓｔが０．１ｐＦであると、ノードＮの電位は、（ＶＤＨ−Ｖｔｈ）から、｛（ＶＤＨ−Ｖｔｈ）＋（ＶＤＨ−ＶＤＬ）・（０．１／０．２）｝まで昇圧される。ＶＤＨ＝１０Ｖ、ＶＤＬ＝−１０Ｖ、Ｖｔｈ＝２Ｖの場合、ノードＮは１８Ｖまで昇圧される。
【0078】
図７に示すように、ＤＥＭＵＸ回路６１０は、複数の単位回路１１を含む。複数の単位回路１１のそれぞれは、１本の信号出力線ＶＬから、２本のソースバスラインＳＬに表示信号を分配する。図７に示されている２つの単位回路１１のうちの一方（第１単位回路）１１Ａは、信号出力線ＶＬ１から、ソースバスラインＳＬ１およびＳＬ３に表示信号を分配し、他方（第２単位回路）１１Ｂは、信号出力線ＶＬ２から、ソースバスラインＳＬ２およびＳＬ４に表示信号を分配する。
【0079】
各単位回路１１は、２本の分岐配線ＢＬと、２個のスイッチングＴＦＴ１２とを含む。
【0080】
各単位回路１１の２本の分岐配線ＢＬは、１本の信号出力線ＶＬに接続されている。また、各単位回路１１の２個のスイッチングＴＦＴ１２のそれぞれは、２本の分岐配線ＢＬのそれぞれに接続されている。２個のスイッチングＴＦＴ１２は、２本の分岐配線ＢＬと２本のソースバスラインＳＬとの電気的な接続を個別に（独立に）オン／オフ制御する。２個のスイッチングＴＦＴ１２のそれぞれは、酸化物半導体ＴＦＴである。
【0081】
第１単位回路１１Ａの２個のスイッチングＴＦＴ１２Ａおよび１２Ｃのうちの一方１２Ａは、分岐配線ＢＬ１とソースバスラインＳＬ１との電気的な接続をオン／オフ制御し、他方１２Ｃは、分岐配線ＢＬ３とソースバスラインＳＬ３との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ａのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ１およびソースバスラインＳＬ１に接続されており、後者のスイッチングＴＦＴ１２Ｃのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ３およびソースバスラインＳＬ３に接続されている。
【0082】
第２単位回路１１Ｂの２個のスイッチングＴＦＴ１２Ｂおよび１２Ｄのうちの一方１２Ｂは、分岐配線ＢＬ２とソースバスラインＳＬ２との電気的な接続をオン／オフ制御し、他方１２Ｄは、分岐配線ＢＬ４とソースバスラインＳＬ４との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ｂのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ２およびソースバスラインＳＬ２に接続されており、後者のスイッチングＴＦＴ１２Ｄのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ４およびソースバスラインＳＬ４に接続されている。
【0083】
ＤＥＭＵＸ回路６１０は、図７に示すように、各単位回路１１の２個のスイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得る複数個のブースト回路６２０をさらに含む。図７に示す例では、各スイッチングＴＦＴ１２に１個ずつブースト回路６２０が接続されている。具体的には、スイッチングＴＦＴ１２Ａ、１２Ｂ、１２Ｃおよび１２Ｄのゲート電極が、それぞれブースト回路６２０Ａ、６２０Ｂ、６２０Ｃおよび６２０Ｄの出力側に接続されている。
【0084】
図７に示す例では、各ブースト回路６２０は、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２および第３駆動信号線ＤＬ３から供給される第１駆動信号、第２駆動信号および第３駆動信号によって駆動される。第１駆動信号、第２駆動信号および第３駆動信号の振幅に対応して、スイッチングＴＦＴ１２のゲート電位の駆動振幅が大きくなるように、ブースト回路６２０による昇圧が行われる。
【0085】
図７に示す例では、２系統の駆動信号線群ＤＧ１およびＤＧ２が設けられている。ブースト回路６２０Ａおよび６２０Ｂは、駆動信号線群ＤＧ１およびＤＧ２のうちの一方ＤＧ１の第１駆動信号線ＤＬ１Ａ、第２駆動信号線ＤＬ２Ａおよび第３駆動信号線ＤＬ３Ａによって駆動される。また、ブースト回路６２０Ｃおよび６２０Ｄは、駆動信号線群ＤＧ１およびＤＧ２のうちの他方ＤＧ２の第１駆動信号線ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ｂおよび第３駆動信号線ＤＬ３Ｂによって駆動される。
【0086】
上述したように、ＤＥＭＵＸ回路６１０は、スイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得るブースト回路６２０を含んでいるので、ＤＥＭＵＸ回路６１０の実効的な駆動電圧を高くすることができる。そのため、比較的小さな振幅の駆動信号でＤＥＭＵＸ回路６１０を駆動できるので、駆動信号の充放電による電力消費を低減できる。
【0087】
図８を参照しながら、ブースト回路６２０の具体的な構成を説明する。
【0088】
図８に示すように、ブースト回路６２０は、セット・リセット部６２１およびブースト部６２２を含んでいる。セット・リセット部６２１およびブースト部６２２は、それぞれスイッチングＴＦＴ１２のゲート電極に接続されたノードＮに接続されている。また、セット・リセット部６２１は、第１駆動信号線ＤＬ１および第２駆動信号線ＤＬ２に接続されており、ブースト部６２２は、第３駆動信号線ＤＬ３に接続されている。
【0089】
セット・リセット部６２１は、第１駆動信号線ＤＬ１から第１駆動信号（セット信号）を供給され、ノードＮをプリチャージする動作（以下では「セット動作」と呼ぶ）を行う。第１駆動信号は、少なくともセット動作の開始時にレベル変化する信号である。また、セット・リセット部６２１は、第２駆動信号線ＤＬ２から第２駆動信号（リセット信号）を供給され、ノードＮの電位をリセットする動作（以下では「リセット動作」と呼ぶ）を行う。第２駆動信号は、セット動作の開始時にレベル変化せず、且つ、リセット動作時に第１駆動信号と異なるレベルである信号である。セット・リセット部６２１によるセット動作およびリセット動作は、互いに異なるタイミングで行われる。
【0090】
ブースト部６２２は、第３駆動信号線ＤＬ３から第３駆動信号（ブースト信号）を供給され、セット・リセット部６２１のセット動作によってプリチャージされたノードＮの電位を昇圧する。第３駆動信号は、少なくともブースト動作の開始時にレベル変化する信号である。
【0091】
ここで、さらに図９も参照しながら、ブースト回路６２０の（ＤＥＭＵＸ回路６１０の）動作を説明する。図９は、ＤＥＭＵＸ回路６１０の動作を説明するためのタイミングチャートである。図９には、第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂ、第２駆動信号線ＤＬ２Ａ、ＤＬ２Ｂ、第３駆動信号線ＤＬ３Ａ、ＤＬ３Ｂ、ノードＮＡ、ＮＢ、信号出力線ＶＬおよびソースバスラインＳＬ１、ＳＬ３の電位が示されている。また、図９には、ゲートバスラインＧＬｎ、ＧＬｎ＋１の電位も示されている。
【0092】
まず、時刻ｔ１において、第１駆動信号線ＤＬ１Ａの電位がハイレベルとなる。このとき、第２駆動信号線ＤＬ２Ａの電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号としてブースト回路６２０Ａのセット・リセット部６２１に入力される。これにより、スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮＡがプリチャージされる（セット動作）。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ１の充電が開始される。
【0093】
次に、時刻ｔ２において、第２駆動信号ＤＬ２Ａの電位がローレベルとなるとともに、第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号としてブースト回路６２０Ａのブースト部６２２に入力される。これにより、ノードＮＡの電位が昇圧される（ブースト動作）。ノードＮＡの電位が昇圧されることにより、スイッチングＴＦＴ１２Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
【0094】
続いて、時刻ｔ３において、第１駆動信号線ＤＬ１Ａの電位がローレベル、第２駆動信号線ＤＬ２Ａの電位がハイレベル、第３駆動信号線ＤＬ３Ａの電位がローレベルとなり、第２駆動信号がリセット信号としてブースト回路６２０Ａのセット・リセット部６２１に入力される。これにより、ノードＮＡの電位がリセットされ（リセット動作）、ソースバスラインＳＬ１への書き込みが完了する。
【0095】
次に、時刻ｔ４において、第１駆動信号線ＤＬ１Ｂの電位がハイレベルとなる。このとき、第２駆動信号線ＤＬ２Ｂの電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号としてブースト回路６２０Ｃのセット・リセット部６２１に入力される。これにより、スイッチングＴＦＴ１２Ｃのゲート電極に接続されたノードＮＢがプリチャージされる（セット動作）。また、このタイミングで信号出力線ＶＬの電位が（つまり表示信号が）書き込み電圧レベルに変化し、選択されたソースバスラインＳＬ３の充電が開始される。
【0096】
続いて、時刻ｔ５において、第２駆動信号ＤＬ２Ｂの電位がローレベルとなるとともに、第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号としてブースト回路６２０Ｃのブースト部６２２に入力される。これにより、ノードＮＢの電位が昇圧される（ブースト動作）。ノードＮＢの電位が昇圧されることにより、スイッチングＴＦＴ１２Ｃを介したソースバスラインＳＬ３の充電が十分に行われる。
【0097】
次に、時刻ｔ６において、第１駆動信号線ＤＬ１Ｂの電位がローレベル、第２駆動信号線ＤＬ２Ｂの電位がハイレベル、第３駆動信号線ＤＬ３Ｂの電位がローレベルとなり、第２駆動信号がリセット信号としてブースト回路６２０Ｃのセット・リセット部６２１に入力される。これにより、ノードＮＢの電位がリセットされ（リセット動作）、ソースバスラインＳＬ３への書き込みが完了する。
【0098】
その後、ソースバスラインＳＬ１およびＳＬ３への書き込みが完了（電位が確定）すると、ゲートバスラインＧＬｎから供給されるゲート信号がオフレベルとなり（時刻ｔ７）、画素ＰＩＸへの表示電圧の書き込みが完了する。以降、上述した動作を繰り返すことにより、全ゲートバスラインＧＬ分の書き込みを行う。
【0100】
図１０に示すように、セット・リセット部６２１は、ＴＦＴ（以下では「セット・リセット用ＴＦＴ」と呼ぶ）６２３を含む。セット・リセット用ＴＦＴ６２３のゲート電極は、第２駆動信号線ＤＬ２に接続されている。また、セット・リセット用ＴＦＴ６２３のドレイン電極は、第１駆動信号線ＤＬ１に接続されており、セット・リセット用ＴＦＴ６２３のソース電極は、ノードＮに接続されている。
【0101】
ブースト部６２２は、容量素子（以下では「ブースト用容量素子」と呼ぶ）６２４を含む。ブースト用容量素子６２４は、第３駆動信号線ＤＬ３に接続された電極（第１容量電極）と、ノードＮに接続された電極（第２容量電極）とを含む。
【0102】
図１１を参照しながら、ブースト回路６２０の動作を説明する。図１１は、ブースト回路６２０の動作を説明するためのタイミングチャートである。図１１には、第１駆動信号線ＤＬ１、第２駆動信号線ＤＬ２、第３駆動信号線ＤＬ３、ノードＮ、信号出力線ＶＬおよびソースバスラインＳＬの電位が示されている。
【0103】
まず、時刻ｔ１において、第２駆動信号線ＤＬ２の電位（リセット信号）がハイレベルのまま、第１駆動信号線ＤＬ１の電位（セット信号）がローレベルからハイレベルに変化すると、セット・リセット用ＴＦＴ６２３がオン状態となり、ノードＮがプリチャージされる。このとき、セット・リセット用ＴＦＴ６２３のゲート電極およびドレイン電極が同電位であり、セット・リセット用ＴＦＴ６２３はいわばダイオード接続された状態であるので、セット・リセット用ＴＦＴ６２３の閾値電圧をＶｔｈとすると、ノードＮは、（ＶＤＨ−Ｖｔｈ）の電位までプリチャージされる。
【0104】
次に、時刻ｔ２において、第３駆動信号線ＤＬ３の電位（ブースト信号）がローレベルからハイレベルに変化すると（このとき第２駆動信号線ＤＬ２の電位はローレベルとなる）、ノードＮの電位が昇圧される。昇圧の度合は、ノードＮの負荷容量の合計（トータル負荷容量）Ｃｎ１に対する、ブースト用容量素子６２４の容量値Ｃｂｓｔの比に応じて異なる。具体的には、昇圧分の電位は、駆動信号の振幅（＝ＶＤＨ−ＶＤＬ）に（Ｃｂｓｔ／Ｃｎ１）を乗じたものとなる。従って、例えば、ノードＮのトータル負荷容量Ｃｎ１が０．２ｐＦであり、ブースト用容量素子６２４の容量値Ｃｂｓｔが０．１ｐＦであると、ノードＮの電位は、（ＶＤＨ−Ｖｔｈ）から、｛（ＶＤＨ−Ｖｔｈ）＋（ＶＤＨ−ＶＤＬ）・（０．１／０．２）｝まで昇圧される。ＶＤＨ＝１０Ｖ、ＶＤＬ＝−１０Ｖ、Ｖｔｈ＝２Ｖの場合、ノードＮは１８Ｖまで昇圧される。
【0105】
その後、時刻ｔ３において、第１駆動信号線ＤＬ１の電位および第３駆動信号線ＤＬ３の電位がそれぞれローレベルに変化するとともに、第２駆動信号線ＤＬ２の電位（リセット信号）がハイレベルに変化すると、ノードＮの電位がリセット（プルダウン）される。
【0106】
上述したように、第１駆動信号、第２駆動信号および第３駆動信号は、ローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化を含む周期的波形をそれぞれ有しており、第１駆動信号および第２駆動信号のそれぞれがハイレベルであるときにセット動作が行われる。また、第３駆動信号がハイレベルにあるときにブースト動作が行われ、第１駆動信号がローレベルで第２駆動信号がハイレベルであるときにリセット動作が行われる。
【0107】
比較例１のＤＥＭＵＸ回路５１０では、ブースト回路５２０は、セット部５２１、リセット部５２２およびブースト部５２３から構成される。これに対し、比較例２のＤＥＭＵＸ回路６１０では、ブースト回路６１０は、セット・リセット部６２１およびブースト部６２２から構成される。従って、比較例２のＤＥＭＵＸ回路６１０では、ブースト回路６２０の素子数を少なくすることができる。例えば、図５に示した構成では、ブースト回路５２０は、２つのＴＦＴ（セット用ＴＦＴ５２４およびリセット用ＴＦＴ５２５）および１つの容量素子（ブースト用容量素子５２６）から構成されるのに対し、図１０に示した構成では、ブースト回路６２０は、１つのＴＦＴ（セット・リセット用ＴＦＴ６２３）および１つの容量素子（ブースト用容量素子６２４）から構成される。そのため、比較例２のＤＥＭＵＸ回路６１０では、比較例１のＤＥＭＵＸ回路５１０に比べていっそうの狭額縁化を図ることができる。
【0109】
比較例３のＤＥＭＵＸ回路６１０Ａは、図１２に示すように、第２駆動信号線ＤＬ２を含んでいない点において、比較例２のＤＥＭＵＸ回路６１０と異なる。図１３には、ＤＥＭＵＸ回路６１０Ａの単位回路１１Ａに含まれる２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ａおよび１２Ｃに接続されたブースト回路（第１ブースト回路および第２ブースト回路）６２０Ａおよび６２０Ｃが示されている。第１スイッチングＴＦＴ１２Ａおよび第２スイッチングＴＦＴ１２Ｃは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0110】
図１３に示すように、第１ブースト回路６２０Ａのセット・リセット部６２１には、第２駆動信号線ＤＬ２の代わりに、第２ブースト回路６２０Ｃ用の第１駆動信号線ＤＬ１Ｂが接続されている。また、第２ブースト回路６２０Ｃのセット・リセット部６２１には、第２駆動信号線ＤＬ２の代わりに、第１ブースト回路６２０Ａ用の第１駆動信号線ＤＬ１Ａが接続されている。
【0111】
このように、比較例３のＤＥＭＵＸ回路６１０Ａでは、第１ブースト回路６２０Ａ用の第１駆動信号線ＤＬ１Ａが第２ブースト回路６２０Ｃ用の第２駆動信号線を兼ねており、第２ブースト回路６２０Ｃ用の第１駆動信号線ＤＬ１Ｂが第１ブースト回路６２０Ａ用の第２駆動信号線を兼ねている。比較例３の構成を採用すると、第２駆動信号線を省略することができ、配線数をいっそう少なくすることができる。
【0113】
［時刻ｔ１］第１スイッチングＴＦＴ１２Ａ側：第１ブースト回路６２０Ａ用の第１駆動信号線ＤＬ１Ａの電位がハイレベルとなる。このとき、第２ブースト回路６２０Ｃ用の第１駆動信号線ＤＬ１Ｂの電位は前水平走査期間からハイレベルのままであり、第１ブースト回路６２０Ａ用の第１駆動信号がセット信号としてブースト回路６２０Ａのセット・リセット部６２１に入力される。これにより、第１スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮＡがプリチャージされる（セット動作）。
【0114】
第２スイッチングＴＦＴ１２Ｃ側：第２スイッチングＴＦＴ１２Ｃのゲート電極に接続されたノードＮＢは、前水平走査期間において昇圧された電圧を保持しているので、信号出力線ＶＬの書き込み電圧レベルにソースバスラインＳＬ３が充電される。
【0115】
［時刻ｔ２］第１スイッチングＴＦＴ１２Ａ側：第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号としてブースト回路６２０Ａのブースト部６２２に入力される。これにより、ノードＮＡの電位が昇圧される（ブースト動作）。ノードＮＡの電位が昇圧されることにより、スイッチングＴＦＴ１２Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
【0116】
第２スイッチングＴＦＴ１２Ｃ側：第１駆動信号線ＤＬ１Ｂの電位および第３駆動信号線ＤＬ３Ｂの電位がローレベルとなり、第１ブースト回路６２０Ａ用の第１駆動信号がリセット信号として第２ブースト回路６２０Ｃのセット・リセット部６２１に入力される。これにより、ノードＮＢの電位がリセットされる（リセット動作）。
【0117】
［時刻ｔ３］ソースバスラインＳＬ１およびＳＬ３にそれぞれ書き込み電圧が充電された状態で、ゲートバスラインＧＬｎから供給されるゲート信号がオフレベルとなり、表示電圧の書き込みが完了する。
【0118】
［時刻ｔ４］第１スイッチングＴＦＴ１２Ａ側：第１スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮＡは、前水平走査期間において昇圧された電圧を保持しているので、信号出力線ＶＬの書き込み電圧レベルにソースバスラインＳＬ１が充電される。
【0119】
第２スイッチングＴＦＴ１２Ｃ側：第２ブースト回路６２０Ａ用の第１駆動信号線ＤＬ１Ｂの電位がハイレベルとなる。このとき、第１ブースト回路用６２０Ａ用の第１駆動信号線ＤＬ１Ａの電位は前水平走査期間からハイレベルのままであり、第２ブースト回路６２０Ｃ用の第１駆動信号がセット信号としてブースト回路６２０Ｃのセット・リセット部６２１に入力される。これにより、第２スイッチングＴＦＴ１２Ｃのゲート電極に接続されたノードＮＢがプリチャージされる（セット動作）。
【0120】
［時刻ｔ５］第１スイッチングＴＦＴ１２Ａ側：第１駆動信号線ＤＬ１Ａの電位および第３駆動信号線ＤＬ３Ａの電位がローレベルとなり、第２ブースト回路６２０Ｃ用の第１駆動信号がリセット信号として第１ブースト回路６２０Ａのセット・リセット部６２１に入力される。これにより、ノードＮＡの電位がリセットされる（リセット動作）。
【0121】
第２スイッチングＴＦＴ１２Ｃ側：第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号としてブースト回路６２０Ｃのブースト部６２２に入力される。これにより、ノードＮＢの電位が昇圧される（ブースト動作）。ノードＮＢの電位が昇圧されることにより、スイッチングＴＦＴ１２Ｃを介したソースバスラインＳＬ３の充電が十分に行われる。
【0122】
［時刻ｔ６］ソースバスラインＳＬ１およびＳＬ３にそれぞれ書き込み電圧が充電された状態で、ゲートバスラインＧＬｎ＋１から供給されるゲート信号がオフレベルとなり、表示電圧の書き込みが完了する。以降、上述した動作を繰り返すことにより、全ゲートバスラインＧＬ分の書き込みを行う。
【0123】
図１４に示した例では、第１ブースト回路６２０Ａのブースト部６２２によるブースト動作が行われている期間内に、第２ブースト回路６２０Ｃのセット・リセット部６２１によるセット動作が行われる。また、第２ブースト回路６２０Ｃのブースト部６２２によるブースト動作が行われている期間内に、第１ブースト回路６２０Ａのセット・リセット部６２１によるセット動作が行われる。そのため、ノードＮのプリチャージ時間およびソースバスラインＳＬの充電時間を長くすることができ、充電性能を向上することができる。
【0124】
また、図９に示した例では、第１駆動信号、第２駆動信号および第３駆動信号の周期的波形の１周期は、１水平走査期間に相当する時間である。つまり、１水平走査期間に相当する時間内で、ローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化が１回ずつ生じる。
【0125】
これに対し、図１４に示した例では、第１駆動信号、第２駆動信号および第３駆動信号の周期的波形の１周期は、２水平走査期間に相当する時間である。つまり、２水平走査期間に相当する時間内で、ローレベルからハイレベルへの変化およびハイレベルからローレベルへの変化が１回ずつ生じる。このように、図１４に示した例では、図９に示した例よりも駆動信号の周波数が低くなるので、低消費電力化を図ることができる。
【0126】
なお、図９に示した例では、ソースバスラインＳＬ１およびＳＬ３は、交互に、つまり、ソースバスラインＳＬ１、ＳＬ３、ＳＬ１、ＳＬ３・・・の順で選択される。これに対し、図１４に示す例では、ソースバスラインＳＬ１およびＳＬ３は、一方が２回連続で選択された後に他方が２回連続で選択される。つまり、ソースバスラインＳＬ１、ＳＬ１、ＳＬ３、ＳＬ３、ＳＬ１、ＳＬ１・・・の順で選択される。
【0127】
図１５を参照しながら、比較例３のブースト回路６２０のより具体的な構成を説明する。図１５は、第１ブースト回路６２０Ａのセット・リセット部６２１およびブースト部６２２の具体的な構成の例を示す図である。
【0128】
図１５に示すように、セット・リセット部６２１は、セット・リセット用ＴＦＴ６２３を含む。セット・リセット用ＴＦＴ６２３のゲート電極は、第２ブースト回路６２０Ｃ用の第１駆動信号線ＤＬ１Ｂに接続されており、第１駆動信号線ＤＬ１Ｂからリセット信号Ｒを供給される。セット・リセット用ＴＦＴ６２３のドレイン電極は、第１駆動信号線ＤＬ１Ａに接続されており、第１駆動信号線ＤＬ１Ａからセット信号Ｓを供給される。セット・リセット用ＴＦＴ６２３のソース電極は、ノードＮＡに接続されている。
【0129】
ブースト部６２２は、容量素子（以下では「ブースト用容量素子」と呼ぶ）６２４を含む。ブースト用容量素子６２４は、第３駆動信号線ＤＬ３Ａに接続された電極（第１容量電極）と、ノードＮＡに接続された電極（第２容量電極）とを含む。第１容量電極は、第３駆動信号線ＤＬ３Ａからブースト信号ＢＳＴを供給される。
【0130】
図１６を参照しながら、ブースト回路６２０の動作を説明する。図１６は、ブースト回路６２０の動作を説明するためのタイミングチャートである。以下の説明では、セット信号Ｓ、リセット信号Ｒおよびブースト信号ＢＳＴの電位のハイレベルを「ＶＤＨ」とし、ローレベルを「ＶＤＬ」とする。
【0131】
まず、時刻ｔ１において、リセット信号Ｒがハイレベルのまま、セット信号Ｓがローレベルからハイレベルに変化すると、セット・リセット用ＴＦＴ６２３がオン状態となり、ノードＮＡがプリチャージされる。このとき、セット・リセット用ＴＦＴ６２３のゲート電極およびドレイン電極が同電位であり、セット・リセット用ＴＦＴ６２３はいわばダイオード接続された状態であるので、セット用ＴＦＴ６２３の閾値電圧をＶｔｈとすると、ノードＮＡは、（ＶＤＨ−Ｖｔｈ）の電位までプリチャージされる。
【0132】
次に、時刻ｔ２において、ブースト信号ＢＳＴがローレベルからハイレベルに変化すると（このときリセット信号Ｒはローレベルとなる）、ノードＮＡの電位が昇圧され、ソースバスラインＳＬ１の充電（表示電圧の書き込み）が行われる。昇圧の度合は、ノードＮＡの負荷容量の合計（トータル負荷容量）Ｃｎ１に対する、ブースト用容量素子６２４の容量値Ｃｂｓｔの比に応じて異なる。具体的には、昇圧分の電位は、駆動信号の振幅（＝ＶＤＨ−ＶＤＬ）に（Ｃｂｓｔ／Ｃｎ１）を乗じたものとなる。従って、例えば、ノードＮＡのトータル負荷容量Ｃｎ１が０．２ｐＦであり、ブースト用容量素子６２４の容量値Ｃｂｓｔが０．１ｐＦであると、ノードＮＡの電位は、（ＶＤＨ−Ｖｔｈ）から、｛（ＶＤＨ−Ｖｔｈ）＋（ＶＤＨ−ＶＤＬ）・（０．１／０．２）｝まで昇圧される。ＶＤＨ＝１０Ｖ、ＶＤＬ＝−１０Ｖ、Ｖｔｈ＝２Ｖの場合、ノードＮ１Ａは１８Ｖまで昇圧される。
【0133】
続いて、時刻ｔ３において、ノードＮＡの電位が昇圧された状態で、ゲートバスラインＧＬから供給されるゲート信号がオフレベルとなり、書き込みが完了する。
【0134】
次に、時刻ｔ４において、ノードＮＡは、前水平走査期間において昇圧された電圧を保持しているので、再びソースバスラインＳＬ１が充電される。
【0135】
その後、時刻ｔ５において、リセット信号Ｒがハイレベルのまま、セット信号Ｓおよびブースト信号ＢＳＴがそれぞれローレベルに変化すると、ノードＮＡの電位がリセット（プルダウン）される。
【0136】
［比較例１〜３のＤＥＭＵＸ回路の問題点］比較例１のＤＥＭＵＸ回路５１０では、セット用ＴＦＴ５２４はダイオード接続されているので、セット動作時のゲート電圧とドレイン電圧とが同じ大きさとなる。従って、セット動作後の電圧（プリチャージ電圧）は、セット用ＴＦＴ５２４の閾値電圧分降下した大きさとなる。そのため、ブースト動作後の電圧（ブースト電圧）もセット用ＴＦＴ５２４の閾値電圧分降下した大きさとなる。ブースト動作後の電圧は、具体的には、ＶＧＨ―Ｖｔｈ＋α・Ｖｐｐと表わされる。ここで、ＶＧＨはハイレベルの電源電圧、αは突き上げ効率、Ｖｐｐはブースト部５２３に供給される第３駆動信号の電圧振幅である。
【0137】
比較例２および３のＤＥＭＵＸ回路６１０および６１０Ａでは、セット・リセット用ＴＦＴ６２３は、ダイオード接続されてはいないものの、セット動作時のゲート電圧とドレイン電圧とは同じ大きさである。従って、プリチャージ電圧は、セット・リセット用ＴＦＴ６２３の閾値電圧分降下した大きさとなるので、ブースト電圧もセット・リセット用ＴＦＴ６２３の閾値電圧分降下してしまう。
【0138】
このように、比較例１、２および３のＤＥＭＵＸ回路５１０、６１０および６１０Ａでは、ブースト電圧がセット用ＴＦＴ５２４またはセット・リセット用ＴＦＴ６２３の閾値電圧分降下するという問題がある。また、酸化物半導体ＴＦＴは、電圧ストレスによって閾値電圧が変動しやすという特性を持つので、セット用ＴＦＴ５２４やセット・リセット用ＴＦＴ６２３として酸化物半導体ＴＦＴを用いると、閾値電圧が変動することによって、ブースト電圧も変動してしまう。そのため、酸化物半導体ＴＦＴの特性劣化が進んで閾値電圧が大きくなると、ブースト電圧がいっそう降下してしまう。
【0139】
［本発明の実施形態のＤＥＭＵＸ回路］図１７を参照しながら、本実施形態のアクティブマトリクス基板１００が備えるＤＥＭＵＸ回路１０を説明する。図１７は、ＤＥＭＵＸ回路１０の構成の例を示す図である。
【0140】
図１７に示すように、ＤＥＭＵＸ回路１０は、基板１に支持された複数の単位回路１１を含む。複数の単位回路１１のそれぞれは、１本の信号出力線ＶＬから、ｎ本（ｎは２以上の整数）のソースバスラインＳＬに表示信号を分配する。図１７には、ｎ＝２の場合、つまり、各単位回路１１が、１本の信号出力線ＶＬから２本のソースバスラインＳＬに表示信号を分配する場合を示している。図１７には、２つの単位回路１１が示されている。２つの単位回路１１のうちの一方（第１単位回路）１１Ａは、信号出力線ＶＬ１から、ソースバスラインＳＬ１およびＳＬ３に表示信号を分配し、他方（第２単位回路）１１Ｂは、信号出力線ＶＬ２から、ソースバスラインＳＬ２およびＳＬ４に表示信号を分配する。
【0141】
各単位回路１１は、ｎ本（ここでは２本）の分岐配線ＢＬと、ｎ個（ここでは２個）のスイッチングＴＦＴ１２とを含む。
【0142】
各単位回路１１の２本の分岐配線ＢＬは、１本の信号出力線ＶＬに接続されている。また、各単位回路１１の２個のスイッチングＴＦＴ１２のそれぞれは、２本の分岐配線ＢＬのそれぞれに接続されている。２個のスイッチングＴＦＴ１２は、２本の分岐配線ＢＬと２本のソースバスラインＳＬとの電気的な接続を個別に（独立に）オン／オフ制御する。本実施形態では、２個のスイッチングＴＦＴ１２のそれぞれは、活性層として酸化物半導体層を含む（つまり酸化物半導体ＴＦＴである）。
【0143】
第１単位回路１１Ａの２個のスイッチングＴＦＴ１２Ａおよび１２Ｃのうちの一方１２Ａは、分岐配線ＢＬ１とソースバスラインＳＬ１との電気的な接続をオン／オフ制御し、他方１２Ｃは、分岐配線ＢＬ３とソースバスラインＳＬ３との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ａのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ１およびソースバスラインＳＬ１に接続されており、後者のスイッチングＴＦＴ１２Ｃのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ３およびソースバスラインＳＬ３に接続されている。
【0144】
第２単位回路１１Ｂの２個のスイッチングＴＦＴ１２Ｂおよび１２Ｄのうちの一方１２Ｂは、分岐配線ＢＬ２とソースバスラインＳＬ２との電気的な接続をオン／オフ制御し、他方１２Ｄは、分岐配線ＢＬ４とソースバスラインＳＬ４との電気的な接続をオン／オフ制御する。前者のスイッチングＴＦＴ１２Ｂのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ２およびソースバスラインＳＬ２に接続されており、後者のスイッチングＴＦＴ１２Ｄのソース電極およびドレイン電極は、それぞれ分岐配線ＢＬ４およびソースバスラインＳＬ４に接続されている。
【0145】
本実施形態におけるＤＥＭＵＸ回路１０は、図１７に示すように、各単位回路１１のｎ個（ここでは２個）のスイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得る複数個のブースト回路２０をさらに含む。図１７に示す例では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。具体的には、スイッチングＴＦＴ１２Ａ、１２Ｂ、１２Ｃおよび１２Ｄのゲート電極が、それぞれブースト回路２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの出力側に接続されている。
【0146】
図１７に示す例では、各ブースト回路２０は、駆動信号線ＤＬ１およびさらなる駆動信号線ＤＬ３から供給される駆動信号群によって駆動される。駆動信号線ＤＬ１およびさらなる駆動信号線ＤＬ３は、比較例１、２および３のＤＥＭＵＸ回路５１０、６１０および６１０Ａにおける第１駆動信号線ＤＬ１および第３駆動信号線ＤＬ３に対応しているので、以下では、わかりやすさのためにＤＥＭＵＸ回路１０における駆動信号線ＤＬ１およびさらなる駆動信号線ＤＬ３をそれぞれ「第１駆動信号線」、「第３駆動信号線」と呼ぶこともある。また、駆動信号線ＤＬ１によって供給される駆動信号およびさらなる駆動信号線ＤＬ３によって供給されるさらなる駆動信号を、それぞれ「第１駆動信号」、「第３駆動信号」と呼ぶこともある。
【0147】
また、図１７に示すように、各ブースト回路２０は、他のブースト回路２０（後述するように異なるタイミングでブースト動作を行うブースト回路２０である）によって昇圧されるノードＮにも接続されている。図１７に示す例では、ブースト回路２０Ａは、スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮＡ１だけでなく、ブースト回路２０Ｃによって昇圧されるノードＮＢ３にも接続されており、ブースト回路２０Ｂは、スイッチングＴＦＴ１２Ｂのゲート電極に接続されたノードＮＡ２だけでなく、ブースト回路２０Ｄによって昇圧されるノードＮＢ４にも接続されている。また、ブースト回路２０Ｃは、スイッチングＴＦＴ１２Ｃのゲート電極に接続されたノードＮＢ３だけでなく、ブースト回路２０Ａによって昇圧されるノードＮＡ１にも接続されており、ブースト回路２０Ｄは、スイッチングＴＦＴ１２Ｄのゲート電極に接続されたノードＮＢ４だけでなく、ブースト回路２０Ｂによって昇圧されるノードＮＡ２にも接続されている。以下では、あるブースト回路２０に着目したときに、そのブースト回路２０が昇圧するノードＮを「自ノード」と呼び、他のブースト回路２０によって異なるタイミングで昇圧されるノードＮを「他ノード」と呼ぶこともある。
【0148】
このように、各ブースト回路２０は、自ノードだけでなく他ノードにも接続されており、他ノードの電位をいわば駆動信号として入力される。言い換えると、本実施形態のＤＥＭＵＸ回路１０は、各ブースト回路２０が、第２駆動信号（第２駆動信号線ＤＬ２から供給される）に代えて他ノードの電位を入力される点において、比較例２のＤＥＭＵＸ回路６１０と異なっている。後に詳述するように、第１駆動信号および第３駆動信号の振幅、および、他ノードの電位の振幅に対応して、スイッチングＴＦＴ１２のゲート電位の駆動振幅が大きくなるように、各ブースト回路２０による昇圧が行われる。
【0149】
図１７に示す例では、２系統の駆動信号線群ＤＧ１およびＤＧ２が設けられている。ブースト回路２０Ａおよび２０Ｂは、駆動信号線群ＤＧ１およびＤＧ２のうちの一方ＤＧ１の第１駆動信号線ＤＬ１Ａおよび第３駆動信号線ＤＬ３Ａによって駆動される。また、ブースト回路２０Ｃおよび２０Ｄは、駆動信号線群ＤＧ１およびＤＧ２のうちの他方ＤＧ２の第１駆動信号線ＤＬ１Ｂおよび第３駆動信号線ＤＬ３Ｂによって駆動される。
【0150】
上述したように、本実施形態のアクティブマトリクス基板１００では、ＤＥＭＵＸ回路１０が、スイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得るブースト回路２０を含んでいるので、ＤＥＭＵＸ回路１０の実効的な駆動電圧を高くすることができる。そのため、比較的小さな振幅の駆動信号でＤＥＭＵＸ回路１０を駆動できるので、駆動信号の充放電による電力消費を低減できる。また、スイッチングＴＦＴ１２のゲート電極に印加される電圧（駆動電圧）をブースト回路２０により高くすることができるので、選択時のスイッチングＴＦＴ１２の抵抗（オン抵抗）を低くして充電能力を高くすることができる。さらに、駆動電圧を高くすることができるので、スイッチングＴＦＴ１２のサイズを小さくすることもできる。そのため、ＤＥＭＵＸ回路１０のレイアウトサイズを小さくでき、周辺領域ＦＲの狭小化（狭額縁化）を図ることができる。このように、本発明の実施形態によれば、ＤＥＭＵＸ回路を備えたアクティブマトリクス基板の駆動電力の低減と、狭額縁化とを両立することができる。
【0151】
続いて、図１８を参照しながら、ブースト回路２０の具体的な構成を説明する。図１８は、ブースト回路２０の構成の例を示す図である。図１８には、ＤＥＭＵＸ回路１０の単位回路１１Ａに含まれる２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ａおよび１２Ｃに接続されたブースト回路（第１ブースト回路および第２ブースト回路）２０Ａおよび２０Ｃが示されている。第１スイッチングＴＦＴ１２Ａおよび第２スイッチングＴＦＴ１２Ｃは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0152】
図１８に示す例では、ブースト回路２０は、セット・リセット部２１およびブースト部２２を含んでいる。セット・リセット部２１およびブースト部２２は、それぞれスイッチングＴＦＴ１２のゲート電極に接続されたノードＮに接続されている。また、セット・リセット部２１は、第１駆動信号線ＤＬ１に接続されており、ブースト部２２は、第３駆動信号線ＤＬ３に接続されている。
【0153】
セット・リセット部２１は、第１駆動信号線ＤＬ１から第１駆動信号（セット信号Ｓ）を供給され、ノードＮをプリチャージする動作（セット動作）を行う。セット信号Ｓは、少なくともセット動作の開始時にレベル変化する信号である。
【0154】
ブースト部２２は、第３駆動信号線ＤＬ３から第３駆動信号（ブースト信号ＢＳＴ）を供給され、セット・リセット部２１のセット動作によってプリチャージされたノードＮの電位を昇圧する動作（ブースト動作）を行う。ブースト信号ＢＳＴは、少なくともブースト動作の開始時にレベル変化する信号である。
【0155】
また、セット・リセット部２１は、他ノードの電位をリセット信号Ｒとして供給され、ノードＮの電位をリセットする動作（リセット動作）を行う。リセット信号Ｒは、セット動作の開始時にレベル変化せず、且つ、リセット動作時にセット信号Ｓと異なるレベルである信号である。図１８に示すように、第１ブースト回路２０Ａのセット・リセット部２１は、第２ブースト回路２０Ｃによって昇圧されるノードＮＢ３に接続されており、ノードＮＢ３の電位をリセット信号Ｒとして入力される。また、第２ブースト回路２０Ｃのセット・リセット部２１は、第１ブースト回路２０Ａによって昇圧されるノードＮＡ１に接続されており、ノードＮＡ１の電位をリセット信号Ｒとして入力される。セット・リセット部２１によるセット動作およびリセット動作は、互いに異なるタイミングで行われる。
【0156】
ここで、さらに図１９も参照しながら、ブースト回路２０の（ＤＥＭＵＸ回路１０の）動作を説明する。図１９は、ＤＥＭＵＸ回路１０の動作を説明するためのタイミングチャートである。図１９には、第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂ、第３駆動信号線ＤＬ３Ａ、ＤＬ３Ｂ、ノードＮＡ１、ＮＢ３、信号出力線ＶＬおよびソースバスラインＳＬ１、ＳＬ３の電位が示されている。
【0157】
［時刻ｔ１］第１スイッチングＴＦＴ１２Ａ側：第１駆動信号線ＤＬ１Ａの電位がハイレベルとなる。このとき、他ノード（ノードＮＢ３）の電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号Ｓとしてセット・リセット部２１に入力される。これにより、第１スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮＡ１がプリチャージされる（セット動作）。
【0158】
第２スイッチングＴＦＴ１２Ｃ側：第２スイッチングＴＦＴ１２Ｃのゲート電極に接続されたノードＮＢ３は、前水平走査期間において昇圧された電圧を保持しているので、信号出力線ＶＬの書き込み電圧レベルにソースバスラインＳＬ３が充電される。
【0159】
［時刻ｔ２］第１スイッチングＴＦＴ１２Ａ側：第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号ＢＳＴとしてブースト部２２に入力される。これにより、ノードＮＡ１の電位が昇圧される（ブースト動作）。ノードＮＡ１の電位が昇圧されることにより、スイッチングＴＦＴ１２Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
【0160】
第２スイッチングＴＦＴ１２Ｃ側：第１駆動信号線ＤＬ１Ｂの電位および第３駆動信号線ＤＬ３Ｂの電位がローレベルとなり、他ノード（ノードＮＡ１）の電位がリセット信号Ｒとしてセット・リセット部２１に入力される。これにより、ノードＮＢ３の電位がリセットされる（リセット動作）。
【0161】
［時刻ｔ３］ソースバスラインＳＬ１およびＳＬ３にそれぞれ書き込み電圧が充電された状態で、ゲートバスラインＧＬｎから供給されるゲート信号がオフレベルとなり、表示電圧の書き込みが完了する。
【0162】
［時刻ｔ４］第１スイッチングＴＦＴ１２Ａ側：第１スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮＡ１は、前水平走査期間において昇圧された電圧を保持しているので、信号出力線ＶＬの書き込み電圧レベルにソースバスラインＳＬ１が充電される。
【0163】
第２スイッチングＴＦＴ１２Ｃ側：第１駆動信号線ＤＬ１Ｂの電位がハイレベルとなる。このとき、ノードＮＡ１の電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号Ｓとしてセット・リセット部２１に入力される。これにより、第２スイッチングＴＦＴ１２Ｃのゲート電極に接続されたノードＮＢ３がプリチャージされる（セット動作）。
【0164】
［時刻ｔ５］第１スイッチングＴＦＴ１２Ａ側：第１駆動信号線ＤＬ１Ａの電位および第３駆動信号線ＤＬ３Ａの電位がローレベルとなり、他ノード（ノードＶＢ３）の電位がリセット信号Ｒとしてセット・リセット部２１に入力される。これにより、ノードＮＡ１の電位がリセットされる（リセット動作）。
【0165】
第２スイッチングＴＦＴ１２Ｃ側：第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号ＢＳＴとしてブースト部２２に入力される。これにより、ノードＮＢ３の電位が昇圧される（ブースト動作）。ノードＮＢ３の電位が昇圧されることにより、スイッチングＴＦＴ１２Ｃを介したソースバスラインＳＬ３の充電が十分に行われる。
【0166】
［時刻ｔ６］ソースバスラインＳＬ１およびＳＬ３にそれぞれ書き込み電圧が充電された状態で、ゲートバスラインＧＬｎ＋１から供給されるゲート信号がオフレベルとなり、表示電圧の書き込みが完了する。以降、上述した動作を繰り返すことにより、全ゲートバスラインＧＬ分の書き込みを行う。
【0168】
図２０に示す例では、セット・リセット部２１は、セット・リセット用ＴＦＴ２３を含む。より具体的には、セット・リセット部２１は、ＴＦＴとしてセット・リセット用ＴＦＴ２３のみを含む。セット・リセット用ＴＦＴ２３のドレイン電極は、第１駆動信号線ＤＬ１Ａに接続されており、セット・リセット用ＴＦＴ２３のソース電極は、ノードＮＡ１に接続されている。また、セット・リセット用ＴＦＴ２３のゲート電極は、他ノード（ノードＮＢ３）に接続されている。
【0169】
ブースト部２２は、ブースト用容量素子２４を含む。ブースト用容量素子２４は、第３駆動信号線ＤＬ３Ａに接続された電極（第１容量電極）と、ノードＮＡ１に接続された電極（第２容量電極）とを含む。
【0170】
図２１を参照しながら、図２０に例示したブースト回路２０の動作を説明する。図２１は、ブースト回路２０の動作を説明するためのタイミングチャートである。図２１には、セット信号Ｓ（第１駆動信号線ＤＬ１Ａ）、ブースト信号ＢＳＴ（第３駆動信号線ＤＬ３Ａ）、リセット信号Ｒ（ノードＮＢ３）、ノードＮＡ１、信号出力線ＶＬおよびソースバスラインＳＬ１の電位が示されている。以下の説明では、セット信号Ｓおよびブースト信号ＢＳＴの電位のハイレベルを「ＶＤＨ」とし、ローレベルを「ＶＤＬ」とする。ＶＤＨは例えば１０Ｖであり、ＶＤＬは例えば−１０Ｖである。
【0171】
まず、時刻ｔ１において、リセット信号Ｒ（ノードＮＢ３の電位）がハイレベルのまま、セット信号Ｓがローレベルからハイレベルに変化すると、セット・リセット用ＴＦＴ２３がオン状態となり、ノードＮＡ１がプリチャージされる。このとき、セット・リセット用ＴＦＴ２３のゲート電極の電位Ｖｇは、ドレイン電極の電位Ｖｄよりも高い（Ｖｇ＞＞Ｖｄ）。つまり、セット動作が行われるときにドレイン電極に駆動信号線から供給される信号電圧を第１信号電圧Ｖ１とすると、ゲート電極には、第１信号電圧Ｖ１よりも高い第２信号電圧Ｖ２が供給される。そのため、ノードＮＡ１を、セット信号Ｓのハイレベル電位ＶＤＨまでプリチャージすることができる。つまり、セット・リセット用ＴＦＴ２３の閾値電圧Ｖｔｈの影響による電圧降下を生じなくすることができる。
【0172】
次に、時刻ｔ２において、ブースト信号ＢＳＴがローレベルからハイレベルに変化すると（このときリセット信号Ｒはローレベルとなる）、ノードＮＡ１の電位が昇圧される。昇圧の度合は、ノードＮＡ１の負荷容量の合計（トータル負荷容量）Ｃｎ１に対する、ブースト用容量素子２４の容量値Ｃｂｓｔの比に応じて異なる。具体的には、昇圧分の電位は、ブースト信号ＢＳＴの振幅（＝ＶＤＨ−ＶＤＬ）に（Ｃｂｓｔ／Ｃｎ１）を乗じたものとなる。従って、例えば、ノードＮＡ１のトータル負荷容量Ｃｎ１が０．２ｐＦであり、ブースト用容量素子２４の容量値Ｃｂｓｔが０．１ｐＦであると、ノードＮＡ１の電位は、ＶＤＨから、ＶＤＨ＋（ＶＤＨ−ＶＤＬ）・（０．１／０．２）まで昇圧される。ＶＤＨ＝１０Ｖ、ＶＤＬ＝−１０Ｖ、Ｖｔｈ＝２Ｖの場合、ノードＮＡ１は２０Ｖまで昇圧される。
【0173】
続いて、時刻ｔ３において、ノードＮＡ１の電位が昇圧された状態で、ゲートバスラインＧＬから供給されるゲート信号がオフレベルとなり、書き込みが完了する。
【0174】
次に、時刻ｔ４において、ノードＮＡ１は、前水平走査期間において昇圧された電圧を保持しているので、再びソースバスラインＳＬ１が充電される。
【0175】
その後、時刻ｔ５において、セット信号Ｓおよびブースト信号ＢＳＴがローレベルに変化し、リセット信号Ｒがハイレベルになると、ノードＮＡ１の電位がリセット（プルダウン）される。
【0176】
図２２（ａ）および（ｂ）に、比較例３のＤＥＭＵＸ回路６１０Ａおよび本実施形態のＤＥＭＵＸ回路１０における電位の時間変化（タイミングチャート）を対比して示す。ここで、ハイレベルの電源電圧をＶＧＨ、突き上げ効率をα、第３駆動信号（ブースト部に供給される信号電圧）の振幅をＶｐｐとする。
【0177】
比較例３のＤＥＭＵＸ回路６１０Ａでは、図２２（ａ）に示すように、ノードＮＡの電位がセット時にＶＧＨ−Ｖｔｈまでプリチャージされ、ブースト時にＶＧＨ−Ｖｔｈ＋α・Ｖｐｐまで昇圧（ブースト）される。
【0178】
これに対し、本実施形態のＤＥＭＵＸ回路１０では、図２２（ｂ）に示すように、ノードＮＡ１の電位がセット時にＶＧＨまでプリチャージされ、ブースト時にＶＧＨ＋α・Ｖｐｐまで昇圧（ブースト）される。
【0179】
上述したように、本実施形態のＤＥＭＵＸ回路１０では、セット動作が行われるとき、セット・リセット用ＴＦＴ２３のドレイン電極に供給される信号電圧（第１信号電圧Ｖ１）よりも、ゲート電極に供給される信号電圧（第２信号電圧Ｖ２）の方が高い。これにより、セット・リセット用ＴＦＴ２３の閾値電圧Ｖｔｈに起因するプリチャージ電圧の電圧降下およびブースト電圧の電圧降下を防止することができる。
【0180】
そのため、本実施形態のＤＥＭＵＸ回路１０では、比較例１、２および３のＤＥＭＵＸ回路５１０、６１０および６１０Ａに比べ、実効的な駆動電圧をいっそう高くすることができる。従って、選択時のスイッチングＴＦＴ１２の抵抗（オン抵抗）を低くして充電能力をいっそう高くする（つまりいっそうの高性能化を図る）ことができる。また、駆動電圧をいっそう高くすることができるので、動作マージンが向上し、スイッチングＴＦＴ１２のサイズをいっそう小さくすることもできる。そのため、ＤＥＭＵＸ回路１０のレイアウトサイズをさらに小さくしていっそうの狭額縁化を図ることができる。また、その分負荷もさらに小さくなるので、いっそうの低消費電力化も可能となる。さらに、ブースト電圧がセット・リセット用ＴＦＴ２３の閾値劣化の影響を受けない（閾値劣化に起因する駆動電圧の低下が生じない）ので、信頼性が向上する。
【0181】
なお、セット・リセット用ＴＦＴ２３の閾値電圧Ｖｔｈの、プリチャージ電圧やブースト電圧への影響を実質的になくすためには、セット動作が行われるときに、セット・リセット用ＴＦＴ２３のドレイン電極に供給される第１信号電圧Ｖ１と、ゲート電極に供給される第２信号電圧Ｖ２とが、Ｖ２−Ｖｔｈ＞Ｖ１の関係を満足することが好ましい。
【0182】
（実施形態２）図２３を参照しながら、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ａを説明する。図２３は、ＤＥＭＵＸ回路１０Ａの構成の例を示す図である。以下では、本実施形態のＤＥＭＵＸ回路１０Ａが、実施形態１におけるＤＥＭＵＸ回路１０と異なる点を中心に説明を行う。
【0183】
実施形態１のＤＥＭＵＸ回路１０では、図１７に示すように、各ブースト回路２０には２本の駆動信号線が接続されている。具体的には、第１ブースト回路２０Ａおよび２０Ｂのそれぞれは、第１駆動信号線ＤＬ１Ａおよび第３駆動信号線ＤＬ３Ａに接続されており、第２ブースト回路２０Ｃおよび２０Ｄのそれぞれは、第１駆動信号線ＤＬ１Ｂおよび第３駆動信号線ＤＬ３Ｂに接続されている。
【0184】
これに対し、本実施形態のＤＥＭＵＸ回路１０Ａでは、各ブースト回路２０には３本の駆動信号線が接続されている。具体的には、第１ブースト回路２０Ａおよび２０Ｂのそれぞれは、第１ブースト回路用の第１駆動信号線ＤＬ１Ａおよび第３駆動信号線ＤＬ３Ａに加えて第２ブースト回路用の第１駆動信号線ＤＬ１Ｂにも接続されている。また、第２ブースト回路２０Ｃおよび２０Ｄのそれぞれは、第２ブースト回路用の第１駆動信号線ＤＬ１Ｂおよび第３駆動信号線ＤＬ３Ｂに加えて第１ブースト回路用の第１駆動信号線ＤＬ１Ａにも接続されている。
【0185】
本実施形態のＤＥＭＵＸ回路１０Ａでは、各ブースト回路２０は、３本の駆動信号線から供給される駆動信号の振幅、および、他ノードの電位の振幅に対応して、スイッチングＴＦＴ１２のゲート電位の駆動振幅が大きくなるように昇圧を行う。
【0186】
続いて、図２４を参照しながら、ＤＥＭＵＸ回路１０Ａのブースト回路２０の具体的な構成を説明する。図２４は、ブースト回路２０の構成の例を示す図である。図２４には、ＤＥＭＵＸ回路１０Ａの単位回路１１Ａに含まれる２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ａおよび１２Ｃに接続されたブースト回路（第１ブースト回路および第２ブースト回路）２０Ａおよび２０Ｃが示されている。
【0187】
図２４に示す例では、ブースト回路２０は、セット・リセット部２１およびブースト部２２に加え、さらなるセット・リセット部２５を含んでいる。以下では、セット・リセット部２１を「第１セット・リセット部」と呼び、さらなるセット・リセット部２５を「第２セット・リセット部」と呼ぶ。
【0188】
第２セット・リセット部２５は、第１セット・リセット部２１と同様に、自ノードに接続されており、セット動作およびリセット動作を行う。第２セット・リセット部２５は、第１セット・リセット部２１と同じタイミングでセット動作およびリセット動作を行う。
【0189】
第１セット・リセット部２１に入力されるセット信号Ｓ１と、第２セット・リセット部２５に入力されるセット信号Ｓ２とは、同じである。つまり、第１セット・リセット部２１および第２セット・リセット部２５は、同じ第１駆動信号線ＤＬ１に接続されている。図２４に示すように、第１ブースト回路２０Ａの第１セット・リセット部２１および第２セット・リセット部２５は、同じ第１駆動信号線ＤＬ１Ａに接続されており、第２ブースト回路２０Ｃの第１セット・リセット部２１および第２セット・リセット部２５は、同じ第１駆動信号線ＤＬ１Ｂに接続されている。
【0190】
これに対し、第１セット・リセット部２１に入力されるリセット信号Ｒ１と、第２セット・リセット部２５に入力されるリセット信号Ｒ２とは、以下に説明するように異なっている。
【0191】
第１セット・リセット部２１は、他ノードの電位をリセット信号Ｒ１として入力される。図２４に示すように、第１ブースト回路２０Ａの第１セット・リセット部２１は、第２ブースト回路２０Ｃによって昇圧されるノードＮＢ３に接続されており、第２ブースト回路２０Ｃの第１セット・リセット部２１は、第１ブースト回路２０Ａによって昇圧されるノードＮＡ１に接続されている。
【0192】
一方、第２セット・リセット部２５は、他ノードを昇圧するブースト回路２０用の第１駆動信号線ＤＬ１の信号電圧（第１駆動信号）をリセット信号Ｒ２として入力される。図２４に示すように、第１ブースト回路２０Ａの第２セット・リセット部２５は、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂに接続されており、第２ブースト回路２０Ｃの第２セット・リセット部２５は、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａに接続されている。
【0193】
図２５に、ブースト回路２０のより具体的な構成を説明する。図２５は、ブースト回路２０の第１セット・リセット部２１、第２セット・リセット部２５およびブースト部２２の具体的な構成の例を示す図である。
【0194】
図２５に示す例では、第１セット・リセット部２１は、セット・リセット用ＴＦＴ（以下では「第１セット・リセット用ＴＦＴ」と呼ぶ）２３を含む。第１セット・リセット用ＴＦＴ２３のドレイン電極は、第１駆動信号線ＤＬ１Ａに接続されており、第１セット・リセット用ＴＦＴ２３のソース電極は、ノードＮＡ１に接続されている。また、第１セット・リセット用ＴＦＴ２３のゲート電極は、他ノード（ノードＮＢ３）に接続されている。
【0195】
第２セット・リセット部２５は、さらなるセット・リセット用ＴＦＴ（以下では「第２セット・リセット用ＴＦＴ」と呼ぶ）２６を含む。第２セット・リセット用ＴＦＴ２６のドレイン電極は、第１駆動信号線ＤＬ１Ａに接続されており、第２セット・リセット用ＴＦＴ２６のソース電極は、ノードＮＡ１に接続されている。また、第２セット・リセット用ＴＦＴ２６のゲート電極は、他ノード（ノードＮＢ３）を昇圧するためのブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂに接続されている。
【0196】
ブースト部２２は、ブースト用容量素子２４を含む。ブースト用容量素子２４は、第３駆動信号線ＤＬ３Ａに接続された電極（第１容量電極）と、ノードＮＡ１に接続された電極（第２容量電極）とを含む。
【0197】
本実施形態のＤＥＭＵＸ回路１０Ａでは、ブースト回路２０が第１セット・リセット部２１に加えて第２セット・リセット部（さらなるセット・リセット部）２５を含んでいるので、セット動作およびリセット動作に冗長性を持たせ、信頼性をいっそう向上させることができる。第１セット・リセット用ＴＦＴ２３にリセット信号Ｒ１として入力される他ノードの電位は、ブースト回路２０内部で生成された信号電圧といえるものであり、回路の劣化等により信号なまりや信号遅延が生じるおそれがある。そのため、第１セット・リセット用ＴＦＴ２３は、そのような信号なまりや信号遅延の影響を受ける可能性がある。これに対し、第２セット・リセット用ＴＦＴ２６にリセット信号Ｒ２として入力される駆動信号は、第１駆動信号線ＤＬ１から供給されるものであり、外部入力といえるものであるため、入力信号のなまりや遅延が生じにくく、信頼性の高い動作が可能である。
【0198】
（実施形態３）図２６を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２６は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｂの構成を示す図である。
【0199】
図１７に示したＤＥＭＵＸ回路１０では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｂでは、図２６に示すように、２個のスイッチングＴＦＴ１２に対して１個のブースト回路２０が接続されている。以下、より具体的に説明する。
【0200】
第１単位回路１１Ａが有する２個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ａおよび第２スイッチングＴＦＴ１２Ｃである。同様に、第２単位回路１１Ｂが有する２個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ｂおよび第２スイッチングＴＦＴ１２Ｄである。
【0201】
図２６に示されている２個のブースト回路２０Ａおよび２０Ｂの一方２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａおよび第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂに共通に接続されている。また、他方２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｃおよび第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｄに共通に接続されている。
【0202】
このように、本実施形態では、同時に選択される２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、回路素子数を低減することができる。また、回路素子数の低減により負荷が低減されるので、いっそうの低消費電力化を図ることができる。さらに、回路素子数の低減により、回路面積も低減できるので、レイアウトサイズを小さくすることができ、いっそうの狭額縁化を図ることができる。
【0203】
（実施形態４）実施形態３におけるＤＥＭＵＸ回路１０Ｂでは、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されるが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。以下、図２７を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２７は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｃの構成を示す図である。
【0204】
図２７には、ＤＥＭＵＸ回路１０Ｃが有する複数個の単位回路１１のうちの、４個の単位回路（以下ではそれぞれ「第１単位回路」、「第２単位回路」、「第３単位回路」および「第４単位回路」と呼ぶ）１１Ａ、１１Ｂ、１１Ｃおよび１１Ｄが示されている。
【0205】
第１単位回路１１Ａは、２本の分岐配線ＢＬ１およびＢＬ５と、２個のスイッチングＴＦＴ１２Ａおよび１２Ｅとを含み、信号出力線ＶＬ１からソースバスラインＳＬ１およびＳＬ５に表示信号を分配する。第１単位回路１１Ａの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ａおよび１２Ｅは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0206】
第２単位回路１１Ｂは、２本の分岐配線ＢＬ２およびＢＬ６と、２個のスイッチングＴＦＴ１２Ｂおよび１２Ｆとを含み、信号出力線ＶＬ２からソースバスラインＳＬ２およびＳＬ６に表示信号を分配する。第２単位回路１１Ｂの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｂおよび１２Ｆは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0207】
第３単位回路１１Ｃは、２本の分岐配線ＢＬ３およびＢＬ７と、２個のスイッチングＴＦＴ１２Ｃおよび１２Ｇとを含み、信号出力線ＶＬ３からソースバスラインＳＬ３およびＳＬ７に表示信号を分配する。第３単位回路１１Ｃの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｃおよび１２Ｇは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0208】
第４単位回路１１Ｄは、２本の分岐配線ＢＬ４およびＢＬ８と、２個のスイッチングＴＦＴ１２Ｄおよび１２Ｈとを含み、信号出力線ＶＬ４からソースバスラインＳＬ４およびＳＬ８に表示信号を分配する。第４単位回路１１Ｄの２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ｄおよび１２Ｈは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0209】
図２７に示されている２個のブースト回路２０Ａおよび２０Ｂの一方２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａ、第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂ、第３単位回路１１Ｃの第１スイッチングＴＦＴ１２Ｃおよび第４単位回路１１Ｄの第１スイッチングＴＦＴ１２Ｄに共通に接続されている。また、他方２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｅ、第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｆ、第３単位回路１１Ｃの第２スイッチングＴＦＴ１２Ｇおよび第４単位回路１１Ｄの第２スイッチングＴＦＴ１２Ｈに共通に接続されている。
【0210】
このように、本実施形態では、同時に選択される４個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される実施形態３に比べ、回路素子数をいっそう低減することができる。それ故、いっそうの低消費電力化およびいっそうの狭額縁化を図ることができる。
【0211】
なお、本実施形態では、４個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される例を示したが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されることにより、実施形態３よりも回路素子数を低減できる。同時に選択される３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよいし、同時に選択される５個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。
【0212】
（実施形態５）図２８を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図２８は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｄの構成を示す図である。
【0213】
図１７、図２３、図２６および図２７に示したＤＥＭＵＸ回路１０、１０Ａ、１０Ｂおよび１０Ｃでは、各単位回路１１は、１本の信号出力線ＶＬから２本のソースバスラインＳＬに表示信号を分配する。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｄでは、各単位回路１１は、１本の信号出力線ＶＬから３本のソースバスラインＳＬに表示信号を分配する。以下、より具体的に説明する。
【0214】
図２８には、ＤＥＭＵＸ回路１０Ｄが有する複数個の単位回路１１のうちの、２個の単位回路（第１単位回路および第２単位回路）１１Ａおよび１１Ｂが示されている。
【0215】
第１単位回路１１Ａは、３本の分岐配線ＢＬ１、ＢＬ３およびＢＬ５と、３個のスイッチングＴＦＴ１２Ａ、１２Ｃおよび１２Ｅとを含み、１本の信号出力線ＶＬ１から３本のソースバスラインＳＬ１、ＳＬ３およびＳＬ５に表示信号を分配する。第１単位回路１１Ａが有する３個のスイッチングＴＦＴ１２Ａ、１２Ｃおよび１２Ｅ（それぞれ第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴとも呼ぶ）は、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0216】
第２単位回路１１Ｂは、３本の分岐配線ＢＬ２、ＢＬ４およびＢＬ６と、３個のスイッチングＴＦＴ１２Ｂ、１２Ｄおよび１２Ｆとを含み、１本の信号出力線ＶＬ２から３本のソースバスラインＳＬ２、ＳＬ４およびＳＬ６に表示信号を分配する。第２単位回路１１Ｂが有する３個のスイッチングＴＦＴ１２Ｂ、１２Ｄおよび１２Ｆ（それぞれ第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴとも呼ぶ）は、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0217】
ＤＥＭＵＸ回路１０Ｄは、各単位回路１１の３個のスイッチングＴＦＴ１２のゲート電極に印加される電圧を昇圧し得る複数個のブースト回路２０を含んでいる。図２８に示す例では、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。具体的には、スイッチングＴＦＴ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅおよび１２Ｆのゲート電極が、それぞれブースト回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅおよび２０Ｆの出力側に接続されている。
【0218】
図２８に示す例では、３系統の駆動信号線群ＤＧ１、ＤＧ２およびＤＧ３が設けられている。第１スイッチングＴＦＴ１２Ａおよび１２Ｂに接続された第１ブースト回路２０Ａおよび２０Ｂは、駆動信号線群ＤＧ１の第１駆動信号線ＤＬ１Ａおよび第３駆動信号線ＤＬ３Ａと、駆動信号線群ＤＧ２の第１駆動信号線ＤＬ１Ｂによって駆動される。また、第２スイッチングＴＦＴ１２Ｃおよび１２Ｄに接続された第２ブースト回路２０Ｃおよび２０Ｄは、駆動信号線群ＤＧ２の第１駆動信号線ＤＬ１Ｂおよび第３駆動信号線ＤＬ３Ｂと、駆動信号線群ＤＧ３の第１駆動信号線ＤＬ１Ｃによって駆動され、第３スイッチングＴＦＴ１２Ｅおよび１２Ｆに接続された第３ブースト回路２０Ｅおよび２０Ｆは、駆動信号線群ＤＧ３の第１駆動信号線ＤＬ１Ｃおよび第３駆動信号線ＤＬ３Ｃと、駆動信号線群ＤＧ１の第１駆動信号線ＤＬ１Ａによって駆動される。
【0219】
また、図２８に示すように、各ブースト回路２０は、他のブースト回路２０によって昇圧されるノードＮ（他ノード）にも接続されている。図２８に示す例では、ブースト回路２０Ａは、自ノードＮＡ１だけでなく、ブースト回路２０Ｅによって昇圧されるノードＮＣ５にも接続されており、ブースト回路２０Ｂは、自ノードＮＡ２だけでなく、ブースト回路２０Ｆによって昇圧されるノードＮＣ６にも接続されている。また、ブースト回路２０Ｃは、自ノードＮＢ３だけでなく、ブースト回路２０Ａによって昇圧されるノードＮＡ１にも接続されており、ブースト回路２０Ｄは、自ノードＮＢ４だけでなく、ブースト回路２０Ｂによって昇圧されるノードＮＡ２にも接続されている。さらに、ブースト回路２０Ｅは、自ノードＮＣ５だけでなく、ブースト回路２０Ｃによって昇圧されるノードＮＢ３にも接続されており、ブースト回路２０Ｆは、自ノードＮＣ６だけでなく、ブースト回路２０Ｄによって昇圧されるノードＮＢ４にも接続されている。
【0220】
このように、各ブースト回路２０は、自ノードだけでなく他ノードにも接続されており、他ノードの電位をリセット信号として入力される。
【0221】
本実施形態のアクティブマトリクス基板においても、ＤＥＭＵＸ回路１０Ｄがブースト回路２０を含んでいることにより、実施形態１〜４のアクティブマトリクス基板と同様に、駆動電力を低減できる。また、本実施形態では、各単位回路１１が１本の信号出力線ＶＬから３本のソースバスラインＳＬに表示信号を分配するので、実施形態１〜４に比べ、信号出力線ＶＬの本数を削減することができる。そのため、配線領域（信号出力線ＶＬが配置される領域）を縮小していっそうの狭額縁化を図ることができる。さらに、ＣＯＧ実装されるソースドライバ６のアンプ数を削減できるので、チップサイズをより小さくすることができる。そのため、ウェハからのチップの取れ数が増加し、チップコストを低減することができる。
【0222】
図２９は、ＤＥＭＵＸ回路１０Ｄのブースト回路２０の構成の例を示す図である。
【0223】
図２９に示す例では、ブースト回路２０は、第１セット・リセット部２１、第２セット・リセット部２５およびブースト部２２を含んでいる。第１セット・リセット部２１、第２セット・リセット部２５およびブースト部２２は、それぞれスイッチングＴＦＴ１２のゲート電極に接続されたノードＮに接続されている。また、第１セット・リセット部２１および第２セット・リセット部２５は、第１駆動信号線ＤＬ１に接続されており、ブースト部２２は、第３駆動信号線ＤＬ３に接続されている。
【0224】
第１セット・リセット部２１および第２セット・リセット部２５は、第１駆動信号線ＤＬ１から第１駆動信号（セット信号Ｓ１）を供給され、セット動作を行う。ブースト部２２は、第３駆動信号線ＤＬ３から第３駆動信号（ブースト信号Ｂ）を供給され、ブースト動作を行う。
【0225】
また、第１セット・リセット部２１は、他ノードの電位をリセット信号Ｒ１として供給され、リセット動作を行う。図２９に示すように、第１ブースト回路２０Ａのセット・リセット部２１は、第３ブースト回路２０Ｅによって昇圧されるノードＮＣ５に接続されており、ノードＮＣ５の電位をリセット信号Ｒ１として入力される。第２ブースト回路２０Ｃは、第１ブースト回路２０Ａによって昇圧されるノードＮＡ１に接続されており、ノードＮＡ１の電位をリセット信号Ｒ１として入力される。第３ブースト回路２０Ｅは、第２ブースト回路２０Ｃによって昇圧されるノードＮＢ３に接続されており、ノードＮＢ３の電位をリセット信号Ｒ１として入力される。
【0226】
これに対し、第２セット・リセット部２５は、他ノードを昇圧するブースト回路２０用の第１駆動信号線ＤＬ１の信号電圧（第１駆動信号）をリセット信号Ｒ２として入力される。図２９に示すように、第１ブースト回路２０Ａの第２セット・リセット部２５は、第２ブースト回路２０Ｃおよび２０Ｄ用の第１駆動信号線ＤＬ１Ｂに接続されている。また、第２ブースト回路２０Ｃの第２セット・リセット部２５は、第３ブースト回路２０Ｅおよび２０Ｆ用の第１駆動信号線ＤＬ１Ｃに接続されており、第３ブースト回路２０Ｅの第２セット・リセット部２５は、第１ブースト回路２０Ａおよび２０Ｂ用の第１駆動信号線ＤＬ１Ａに接続されている。
【0228】
［時刻ｔ１］第１スイッチングＴＦＴ１２Ａ側：第１駆動信号線ＤＬ１Ａの電位がハイレベルとなる。このとき、他ノード（ノードＮＣ５）の電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号Ｓ１として第１セット・リセット部２１に入力される。これにより、第１スイッチングＴＦＴ１２Ａのゲート電極に接続されたノードＮＡ１がプリチャージされる（セット動作）。
【0229】
第２スイッチングＴＦＴ１２Ｃ側：リセット状態である。
【0230】
第３スイッチングＴＦＴ１２Ｅ側：ブースト状態である。
【0231】
［時刻ｔ２］第１スイッチングＴＦＴ１２Ａ側：第３駆動信号線ＤＬ３Ａの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト部２２に入力される。これにより、ノードＮＡ１の電位が昇圧される（ブースト動作）。ノードＮＡ１の電位が昇圧されることにより、スイッチングＴＦＴ１２Ａを介したソースバスラインＳＬ１の充電が十分に行われる。
【0232】
第２スイッチングＴＦＴ１２Ｃ側：リセット状態である。
【0233】
第３スイッチングＴＦＴ１２Ｅ側：第１駆動信号線ＤＬ１Ａの電位がハイレベルのまま、第１駆動信号線ＤＬ１Ｃの電位がローレベルとなり、ノードＮＣ５がローレベルにプルダウンされる（リセット動作）。
【0234】
［時刻ｔ３］第１スイッチングＴＦＴ１２Ａ側：ブースト状態である。
【0235】
第２スイッチングＴＦＴ１２Ｃ側：第１駆動信号線ＤＬ１Ｂの電位がハイレベルとなる。このとき、他ノード（ノードＮＡ１）の電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号Ｓ１として第１セット・リセット部２１に入力される。これにより、第２スイッチングＴＦＴ１２Ｃのゲート電極に接続されたノードＮＢ３がプリチャージされる（セット動作）。
【0236】
第３スイッチングＴＦＴ１２Ｅ側：リセット状態である。
【0237】
［時刻ｔ４］第１スイッチングＴＦＴ１２Ａ側：第１駆動信号線ＤＬ１Ｂの電位がハイレベルのまま、第１駆動信号線ＤＬ１Ａの電位がローレベルとなり、ノードＮＡ１がローレベルにプルダウンされる（リセット動作）。
【0238】
第２スイッチングＴＦＴ１２Ｃ側：第３駆動信号線ＤＬ３Ｂの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト部２２に入力される。これにより、ノードＮＢ３の電位が昇圧される（ブースト動作）。ノードＮＢ３の電位が昇圧されることにより、スイッチングＴＦＴ１２Ｃを介したソースバスラインＳＬ３の充電が十分に行われる。
【0239】
第３スイッチングＴＦＴ１２Ｅ側：リセット状態である。
【0240】
［時刻ｔ５］第１スイッチングＴＦＴ１２Ａ側：リセット状態である。
【0241】
第２スイッチングＴＦＴ１２Ｃ側：ブースト状態である。
【0242】
第３スイッチングＴＦＴ１２Ｅ側：第１駆動信号線ＤＬ１Ｃの電位がハイレベルとなる。このとき、他ノード（ノードＮＢ３）の電位は前水平走査期間からハイレベルのままであり、第１駆動信号がセット信号Ｓ１として第１セット・リセット部２１に入力される。これにより、第３スイッチングＴＦＴ１２Ｅのゲート電極に接続されたノードＮＣ５がプリチャージされる（セット動作）。
【0243】
［時刻ｔ６］第１スイッチングＴＦＴ１２Ａ側：リセット状態である。
【0244】
第２スイッチングＴＦＴ１２Ｃ側：第１駆動信号線ＤＬ１Ｃの電位がハイレベルのまま、第１駆動信号線ＤＬ１Ｂの電位がローレベルとなり、ノードＮＢ３がローレベルにプルダウンされる（リセット動作）。
【0245】
第３スイッチングＴＦＴ１２Ｅ側：第３駆動信号線ＤＬ３Ｃの電位がハイレベルとなり、第３駆動信号がブースト信号Ｂとしてブースト部２２に入力される。これにより、ノードＮＣ５の電位が昇圧される（ブースト動作）。ノードＮＣ５の電位が昇圧されることにより、スイッチングＴＦＴ１２Ｅを介したソースバスラインＳＬ５の充電が十分に行われる。
【0246】
［時刻ｔ７］第１スイッチングＴＦＴ１２Ａ側：リセット状態である。
【0247】
第２スイッチングＴＦＴ１２Ｃ側：リセット状態である。
【0248】
第３スイッチングＴＦＴ１２Ｅ側：ブースト状態である。
【0249】
ソースバスラインＳＬ１、ＳＬ３およびＳＬ５への書き込みが完了（電位が確定）すると、ゲートバスラインＧＬｎから供給されるゲート信号がオフレベルとなり、画素ＰＩＸへの表示電圧の書き込みが完了する。以降、上述した動作を繰り返すことにより、全ゲートバスラインＧＬ分の書き込みを行う。
【0250】
（実施形態６）図３１を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図３１は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｅの構成を示す図である。
【0251】
図２８に示したＤＥＭＵＸ回路１０Ｄでは、各スイッチングＴＦＴ１２に１個ずつブースト回路２０が接続されている。これに対し、本実施形態のＤＥＭＵＸ回路１０Ｅでは、図３１に示すように、２個のスイッチングＴＦＴ１２に対して１個のブースト回路２０が接続されている。以下、より具体的に説明する。
【0252】
第１単位回路１１Ａが有する３個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ａ、第２スイッチングＴＦＴ１２Ｃおよび第３スイッチングＴＦＴ１２Ｅである。同様に、第２単位回路１１Ｂが有する３個のスイッチングＴＦＴ１２は、１水平走査期間内で互いに異なるタイミングでオン状態とされる第１スイッチングＴＦＴ１２Ｂ、第２スイッチングＴＦＴ１２Ｄおよび第３スイッチングＴＦＴ１２Ｆである。
【0253】
図３１に示されている３個のブースト回路２０Ａ、２０Ｂおよび２０Ｃのうちのブースト回路２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａおよび第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂに共通に接続されている。また、ブースト回路２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｃおよび第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｄに共通に接続されている。また、ブースト回路２０Ｃは、第１単位回路１１Ａの第３スイッチングＴＦＴ１２Ｅおよび第２単位回路１１Ｂの第３スイッチングＴＦＴ１２Ｆに共通に接続されている。
【0254】
このように、本実施形態では、同時に選択される２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、回路素子数を低減することができる。また、回路素子数の低減により負荷が低減されるので、いっそうの低消費電力化を図ることができる。さらに、回路素子数の低減により、回路面積も低減できるので、レイアウトサイズを小さくすることができ、いっそうの狭額縁化を図ることができる。
【0255】
（実施形態７）実施形態６のＤＥＭＵＸ回路１０Ｅでは、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されるが、３個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。以下、図３２を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図３２は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｆの構成を示す図である。
【0256】
図３２には、ＤＥＭＵＸ回路１０Ｆが有する複数個の単位回路１１のうちの、３個の単位回路（以下ではそれぞれ「第１単位回路」、「第２単位回路」および「第３単位回路」と呼ぶ）１１Ａ、１１Ｂおよび１１Ｃが示されている。
【0257】
第１単位回路１１Ａは、３本の分岐配線ＢＬ１、ＢＬ４およびＢＬ７と、３個のスイッチングＴＦＴ１２Ａ、１２Ｄおよび１２Ｇとを含み、信号出力線ＶＬ１からソースバスラインＳＬ１、ＳＬ４およびＳＬ７に表示信号を分配する。第１単位回路１１Ａの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ａ、１２Ｄおよび１２Ｇは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0258】
第２単位回路１１Ｂは、３本の分岐配線ＢＬ２、ＢＬ５およびＢＬ８と、３個のスイッチングＴＦＴ１２Ｂ、１２Ｅおよび１２Ｈとを含み、信号出力線ＶＬ２からソースバスラインＳＬ２、ＳＬ５およびＳＬ８に表示信号を分配する。第２単位回路１１Ｂの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ｂ、１２Ｅおよび１２Ｈは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0259】
第３単位回路１１Ｃは、３本の分岐配線ＢＬ３、ＢＬ６およびＢＬ９と、３個のスイッチングＴＦＴ１２Ｃ、１２Ｆおよび１２Ｉとを含み、信号出力線ＶＬ３からソースバスラインＳＬ３、ＳＬ６およびＳＬ９に表示信号を分配する。第３単位回路１１Ｃの３個のスイッチングＴＦＴ（第１スイッチングＴＦＴ、第２スイッチングＴＦＴおよび第３スイッチングＴＦＴ）１２Ｃ、１２Ｆおよび１２Ｉは、１水平走査期間内で互いに異なるタイミングでオン状態とされる。
【0260】
図３２に示されている３個のブースト回路２０Ａ、２０Ｂおよび２０Ｃのうちのブースト回路２０Ａは、第１単位回路１１Ａの第１スイッチングＴＦＴ１２Ａ、第２単位回路１１Ｂの第１スイッチングＴＦＴ１２Ｂおよび第３単位回路１１Ｃの第１スイッチングＴＦＴ１２Ｃに共通に接続されている。また、ブースト回路２０Ｂは、第１単位回路１１Ａの第２スイッチングＴＦＴ１２Ｄ、第２単位回路１１Ｂの第２スイッチングＴＦＴ１２Ｅおよび第３単位回路１１Ｃの第２スイッチングＴＦＴ１２Ｆに共通に接続されている。また、ブースト回路２０Ｃは、第１単位回路１１Ａの第３スイッチングＴＦＴ１２Ｇ、第２単位回路１１Ｂの第３スイッチングＴＦＴ１２Ｈおよび第３単位回路１１Ｃの第３スイッチングＴＦＴ１２Ｉに共通に接続されている。
【0261】
このように、本実施形態では、同時に選択される３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される。そのため、２個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される実施形態６に比べ、回路素子数をいっそう低減することができる。それ故、いっそうの低消費電力化およびいっそうの狭額縁化を図ることができる。
【0262】
なお、本実施形態では、３個のスイッチングＴＦＴ１２で１個のブースト回路２０が共用される例を示したが、同時に選択される４個以上のスイッチングＴＦＴ１２で１個のブースト回路２０が共用されてもよい。
【0263】
（実施形態８）図３３を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図３３は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｇの構成を示す図である。
【0264】
ＤＥＭＵＸ回路１０Ｇは、図３３に示すように、それぞれが各ブースト回路２０に接続された複数個のクリア回路３０をさらに含む（図３３では１個のクリア回路３０が示されている）。クリア回路３０は、対応するブースト回路２０を所定のタイミングで初期化し得る。
【0265】
図３３に示す例では、クリア回路３０は、ＴＦＴ（以下では「クリア用ＴＦＴ」と呼ぶ）３１を含んでいる。クリア用ＴＦＴ３１のゲート電極には、クリア信号が供給される。クリア用ＴＦＴ３１のソース電極は、第１駆動信号線ＤＬ１（ＤＬ１Ａ）に接続されており、クリア用ＴＦＴ３１のドレイン電極は、ノードＮ（ＮＡ１）に接続されている。
【0266】
クリア回路３０を含むＤＥＭＵＸ回路１０Ｇでは、クリア用ＴＦＴ３１のゲート電極に供給されるクリア信号がハイレベルになると、ブースト回路２０が初期化される。クリア回路３０によるブースト回路２０の初期化は、例えば、駆動期間の最初または最後に行われる。
【0267】
駆動期間の最初にブースト回路２０の初期化を行うと、ブースト回路２０が初期化された状態から動作するので、予期しない動作や出力を抑制することができる。また、駆動期間の最後にブースト回路２０の初期化を行うと、各ノードの電荷（駆動によって蓄積される）を抜くことができるので、動作休止時に残存した電荷に起因するＴＦＴの劣化を防止することができる。
【0268】
（実施形態９）図３４を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図３４は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｈの構成を示す図である。
【0269】
ＤＥＭＵＸ回路１０Ｈでは、図３４に示すように、ブースト回路２０のセット・リセット部２１は、互いに直列に接続された複数の（ここでは２個の）セット・リセット用ＴＦＴ２３Ａおよび２３Ｂを含む。
【0270】
セット・リセット用ＴＦＴ２３Ａおよび２３Ｂのゲート電極は、他ノード（ノードＮＢ３）に接続されている。セット・リセット用ＴＦＴ２３Ａのドレイン電極は、第１駆動信号線ＤＬ１Ａに接続されている。セット・リセット用ＴＦＴ２３Ａのソース電極は、セット・リセット用ＴＦＴ２３Ｂのドレイン電極に接続されている。セット・リセット用ＴＦＴ２３Ｂのソース電極は、ノードＮＡ１に接続されている。
【0271】
上述したように、ブースト回路２０のセット・リセット部２１が互いに直列に接続された複数のセット・リセット用ＴＦＴ２３Ａおよび２３Ｂを含んでいることにより、ブースト回路２０の動作によってノードＮＡ１が昇圧された際に、個々のＴＦＴのソース・ドレイン間に与えられる電位差を低減する（例示している構成では約半分にする）ことができる。つまり、耐圧の向上を図ることができる。
【0272】
（実施形態１０）図３５を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図３５は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｉの構成を示す図である。
【0274】
図３５に示されている４個のブースト回路２０のうち、ブースト回路２０Ａは、駆動信号線群ＤＧ１によって駆動され、ブースト回路２０Ｂは、駆動信号線群ＤＧ１’によって駆動される。また、ブースト回路２０Ｃは、駆動信号線群ＤＧ２によって駆動され、ブースト回路２０Ｄは、駆動信号線群ＤＧ２’によって駆動される。
【0275】
図１７に示したＤＥＭＵＸ回路１０では、同じタイミングで駆動されるブースト回路２０Ａとブースト回路２０Ｂとは、同じ駆動信号線群ＤＧ１によって駆動される。また、同じタイミングで駆動されるブースト回路２０Ｃとブースト回路２０Ｄとは、同じ駆動信号線群ＤＧ２によって駆動される。
【0276】
これに対し、図３５に示すＤＥＭＵＸ回路１０Ｉでは、同じタイミングで駆動されるブースト回路２０Ａとブースト回路２０Ｂとは、異なる駆動信号線群ＧＤ１およびＧＤ１’によってそれぞれ駆動される。また、同じタイミングで駆動されるブースト回路２０Ｃとブースト回路２０Ｄとは、異なる駆動信号線群ＧＤ２およびＧＤ２’によってそれぞれ駆動される。
【0277】
駆動信号線群ＧＤ１およびＧＤ１’には、あるタイミングでブースト回路２０を駆動するための駆動信号が相展開されて供給されている。つまり、駆動信号線群ＧＤ１およびＧＤ１’は、実質的に同じ信号を供給する、別の配線群である。
【0278】
駆動信号線群ＧＤ２およびＧＤ２’には、別のあるタイミングでブースト回路２０を駆動するための駆動信号が相展開されて供給されている。つまり、駆動信号線群ＧＤ２およびＧＤ２’は、実質的に同じ信号を供給する、別の配線群である。
【0279】
上述したように、本実施形態では、同じタイミングで駆動される２個以上のブースト回路２０のうちの一部のブースト回路２０を駆動するための駆動信号群を供給する配線群と、他の一部のブースト回路２０を駆動するための駆動信号群を供給する別の配線群とが設けられている。そのため、１本の駆動信号線に接続される回路数を少なくすることができるので、個々の駆動信号線の負荷が少なくなり、駆動信号の遷移時間（立上り時間および立下り時間）を短くすることができる。そのため、より高速の動作が可能となる。
【0280】
（電源立ち上げ時の動作）ここで、図３６を参照しながら、電源立ち上げ時のＤＥＭＵＸ回路１０の動作を説明する。図３６は、電源立ち上げから初期化、帰線期間を経て書き込み（通常動作）開始までのタイミングチャートであり、電源電圧ＶＧＨ、ＶＧＬ、クリア信号ＣＬＲ、第１駆動信号線ＤＬ１Ａ、ＤＬ１Ｂ、第３駆動信号線ＤＬ３Ａ、ＤＬ３Ｂ、ノードＮＡ１、ＮＢ３、信号出力線ＶＬおよびソースバスラインＳＬ１、ＳＬ３の電位が示されている。
【0281】
［期間ｐ１：電源立ち上げ］電源が立ち上がると、ドライバ内の電源電圧ＶＧＨおよびＶＧＬが初期状態に遷移する。具体的には、ＶＧＨはハイレベルに遷移し、ＶＧＬはローレベルに遷移する。
【0282】
［期間ｐ２：初期化］クリア信号ＣＬＲがハイレベルとなり、回路内部のノードが初期化される。
【0283】
［期間ｐ３：初期化後、第１ブースト回路用の駆動信号立ち上げ］最初のタイミングで第１ブースト回路２０Ａ用の第１駆動信号（第１駆動信号線ＤＬ１Ａから供給される）が立ち上がるが、このとき、第２ブースト回路２０Ｃ用の第１駆動信号（第１駆動信号線ＤＬ１Ｂから供給される）は立ち上っていないので、ノードＮＡ１への充電は行われない。
【0284】
第１ブースト回路２０Ａ用の第３駆動信号（第３駆動信号線ＤＬ３Ａから供給される）が立ち上がると、ノードＮＡ１が突き上げられて、所定の電圧に立ち上がる。このタイミングでは、信号出力線ＶＬの電位（表示信号電圧）は０Ｖに固定されている。
【0285】
［期間ｐ４：初期化後、第２ブースト回路用の駆動信号立ち上げ］第２ブースト回路２０Ｃ用の第１駆動信号（第１駆動信号線ＤＬ１Ｂから供給される）が立ち上がると、ノードＮＡ１が所定の電位まで立ち上っているので、ノードＮＢ３が充電される。続いて、第２ブースト回路２０Ｃ用の第３駆動信号（第３駆動信号線ＤＬ３Ｂから供給される）が立ち上がると、ノードＮＢ３が突き上げられて高い電位まで充電される。このタイミングでも、信号出力線ＶＬの表示信号電圧は、０Ｖに固定されている。
【0286】
［期間ｐ５：初期化後、通常動作前］ノードＮＢ３の電位が高い状態で、第１ブースト回路２０Ａ用の第１駆動信号が立ち上がり、通常動作と同レベルまでノードＮＡ１が充電される。このタイミングでも、信号出力線ＶＬの表示信号電圧は０Ｖに固定されている。
【0287】
［期間ｐ６：通常動作（書き込み）開始）］ゲートドライバによる走査が開始される。信号出力線ＶＬは所望の画像に対応する表示信号電圧を出力する。
【0288】
［酸化物半導体について］スイッチングＴＦＴ１２の酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【0289】
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよく、また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【0290】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【0291】
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本発明の実施形態では、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【0292】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【0293】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、スイッチングＴＦＴ１２として好適に用いられ、また、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）や画素ＴＦＴ（画素に設けられるＴＦＴ）としても好適に用いられる。
【0294】
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
【0295】
（実施形態１１）図３７を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図３７は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｊの構成を示す図である。
【0296】
図３７に示すＤＥＭＵＸ回路１０Ｊは、各単位回路１１のスイッチングＴＦＴ１２ｐが、活性層として多結晶シリコン半導体層（例えば低温ポリシリコン（ＬＴＰＳ）層）を含むＰＭＯＳトランジスタである点において、図２０に示したＤＥＭＵＸ回路１０と異なっている。また、ＤＥＭＵＸ回路１０Ｊでは、回路を構成する他のＴＦＴも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。従って、セット・リセット部２１のセット・リセット用ＴＦＴ２３ｐも、多結晶シリコン半導体層を含むＰＭＯＳトランジスタである。
【0297】
図３７に示すＤＥＭＵＸ回路１０Ｊのように、ＰＭＯＳトランジスタでＤＥＭＵＸ回路が構成される場合も、図１７に示したＤＥＭＵＸ回路１０と信号等の極性が逆になるだけで、タイミング等は同一で駆動を行うことができる。
【0298】
既に説明したように、多結晶シリコンは、酸化物半導体よりも移動度が高いが、ＰＭＯＳは、ＮＭＯＳに比べて移動度が低い。そのため、活性層として多結晶シリコン半導体層を含むＰＭＯＳトランジスタのみをＤＥＭＵＸ回路用ＴＦＴとして用いる場合、酸化物半導体ＴＦＴを用いる場合と同様の問題が生じる。
【0299】
本実施形態のように、ＤＥＭＵＸ回路１０Ｊがブースト回路２０を含むことにより、駆動電力の低減や狭額縁化を実現することができる。
【0300】
（実施形態１２）図３８を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図３８は、本実施形態のアクティブマトリクス基板が備えるＤＥＭＵＸ回路１０Ｋの構成を示す図である。図３８には、ある単位回路１１Ａに含まれる２個のスイッチングＴＦＴ（第１スイッチングＴＦＴおよび第２スイッチングＴＦＴ）１２Ａおよび１２Ｃに接続された２個のブースト回路（第１ブースト回路および第２ブースト回路）２０Ａおよび２０Ｃが示されている。
【0301】
図３８に示すＤＥＭＵＸ回路１０Ｋは、各ブースト回路２０が、セット・リセット部２１に代えて、セット部２１Ｓとリセット部２１Ｒとを含んでいる点において、図１８に示すＤＥＭＵＸ回路１０と異なっている。
【0302】
セット部２１Ｓ、リセット部２１Ｒおよびブースト部２２は、それぞれスイッチングＴＦＴ１２のゲート電極に接続されたノードＮに接続されている。
【0303】
セット部２１Ｓは、第１駆動信号線ＤＬ１からセット信号Ｓを供給され、ノードＮをプリチャージするセット動作を行う。ブースト部２２は、第３駆動信号線ＤＬ３からブースト信号Ｂを供給され、セット部２１ＳによってプリチャージされたノードＮの電位を昇圧するブースト動作を行う。
【0304】
リセット部２１Ｒは、リセット信号Ｒを供給され、ノードＮの電位をリセットするリセット動作を行う。図３８に示す例では、第１ブースト回路２０Ａのリセット部２１Ｒは、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂに接続されており、この第１駆動信号線ＤＬ１Ｂの信号電圧をリセット信号Ｒとして入力される。また、第２ブースト回路２０Ｂのリセット部２１Ｒは、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａに接続されており、この第１駆動信号線ＤＬ１Ａの信号電圧をリセット信号Ｒとして入力される。
【0305】
これまで参照したタイミングチャートからもわかるように、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａが供給する信号と、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂが供給する信号とは、逆相の信号である。そのため、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａと、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂとは、異なるタイミングでハイレベルとなる。そのため、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂが供給する信号を、第１ブースト回路２０Ａ用のリセット信号Ｒとして用いることができ、第１ブースト回路２０Ａ用の第１駆動信号線ＤＬ１Ａが供給する信号を、第２ブースト回路２０Ｃ用のリセット信号Ｒとして用いることができる。なお、比較例１のＤＥＭＵＸ回路５１０のように、リセット信号Ｒを供給するための第２駆動信号線ＤＬ２を設けてもよい。
【0306】
また、図３８に示すように、第１ブースト回路２０Ａのセット部２１Ｓは、第２ブースト回路２０Ｃによって昇圧されるノードＮＢ３の電位を入力され、第２ブースト回路２０Ｃのセット部２１Ｓは、第１ブースト回路２０Ａによって昇圧されるノードＮＡ１の電位を入力される。
【0307】
図３９を参照しながら、ブースト回路２０のより具体的な構成を説明する。図３９は、第１ブースト回路２０Ａのセット部２１Ｓ、リセット部２１Ｒおよびブースト部２２の具体的な構成の例を示す図である。
【0308】
図３９に示すように、セット部２１Ｓは、セット用ＴＦＴ２７を含む。セット用ＴＦＴ２７のドレイン電極およびソース電極は、それぞれ第１駆動信号線ＤＬ１ＡおよびノードＮＡ１に接続されている。また、セット用ＴＦＴ２７のゲート電極は、他ノード（ノードＮＢ３）に接続されている。
【0309】
リセット部２１Ｒは、リセット用ＴＦＴ２８を含む。リセット用ＴＦＴ２８のソース電極は、定電位（負電源電位ＶＳＳ）を与えられ、リセット用ＴＦＴ２８のドレイン電極は、ノードＮＡ１に接続されている。また、リセット用ＴＦＴ２８のゲート電極は、第２ブースト回路２０Ｃ用の第１駆動信号線ＤＬ１Ｂに接続されている。
【0310】
ブースト部２２は、ブースト用容量素子２４を含む。ブースト用容量素子２４は、第３駆動信号線ＤＬ３Ａに接続された電極（第１容量電極）と、ノードＮＡ１に接続された電極（第２容量電極）とを含む。
【0311】
上述した構成を有する本実施形態のＤＥＭＵＸ回路１０Ｋでは、セット動作が行われるとき、セット用ＴＦＴ２７のドレイン電極に供給される信号電圧（第１信号電圧Ｖ１）よりも、ゲート電極に供給される信号電圧（第２信号電圧Ｖ２）の方が高くなる。これにより、セット用ＴＦＴ２７の閾値電圧Ｖｔｈに起因するプリチャージ電圧の電圧降下およびブースト電圧の電圧降下を防止することができる。そのため、本実施形態のＤＥＭＵＸ回路１０Ｋにおいても、実施形態１のＤＥＭＵＸ回路１０等と同様に、実効的な駆動電圧をいっそう高くすることができる。
【0312】
このように、本発明の実施形態によるアクティブマトリクス基板が備えるＤＥＭＵＸ回路のブースト回路は、セット部およびリセット部を含んでいてもよいし、セット・リセット部を含んでも（つまりセット部がリセット部として機能しても）よい。
【0313】
（表示装置）本発明の実施形態によるアクティブマトリクス基板（半導体装置）は、表示装置に好適に用いられる。なお、これまでは、ＦＦＳモード等の横電界モードで表示を行う液晶表示装置のアクティブマトリクス基板を例に説明を行ったが、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）で表示を行う液晶表示装置のアクティブマトリクス基板にも適用され得る。また、本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置以外の表示装置（液晶層以外の表示媒体層を備える表示装置）にも好適に用いられる。例えば、本発明の実施形態によるアクティブマトリクス基板は、電気泳動表示装置や有機ＥＬ（Electroluminescence）表示装置などにも用いられる。
【0314】
液晶表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた液晶層とを備え得る。有機ＥＬ表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板上に設けられた有機ＥＬ層とを備え得る。
【産業上の利用可能性】
【0315】
本発明の実施形態によると、デマルチプレクサ回路を備えたアクティブマトリクス基板の駆動電力を低減することができる。本発明の実施形態によるアクティブマトリクス基板は、種々の表示装置に好適に用いられる。
【符号の説明】
【0316】
１ 基板２ 薄膜トランジスタ（画素ＴＦＴ）
３ 画素電極
４ 共通電極
５Ａ、５Ｂ ゲートドライバ
５ａ シフトレジスタ回路
６ ソースドライバ
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ デマルチプレクサ回路
１０Ｆ、１０Ｇ、１０Ｈ、１０Ｉ、１０Ｊ デマルチプレクサ回路
１１ 単位回路
１２、１２ｐ スイッチングＴＦＴ
２０ ブースト回路
２１ セット・リセット部（第１セット・リセット部）
２１Ｓ セット部
２１Ｒ リセット部
２２ ブースト部
２３、２３Ａ、２３Ｂ セット・リセット用ＴＦＴ（第１セット・リセット用ＴＦＴ）
２４ ブースト用容量素子
２５ さらなるセット・リセット部（第２セット・リセット部）
２６ さらなるセット・リセット用ＴＦＴ（第２セット・リセット用ＴＦＴ）
２７ セット用ＴＦＴ
２８ リセット用ＴＦＴ
３０ クリア回路
３１ クリア用ＴＦＴ
１００ アクティブマトリクス基板
ＧＬ ゲートバスライン
ＳＬ ソースバスライン
ＶＬ 信号出力線
ＤＬ１ 駆動信号線（第１駆動信号線）
ＤＬ２ 第２駆動信号線
ＤＬ３ さらなる駆動信号線（第３駆動信号線）
ＤＧ１、ＤＧ１’、ＤＧ２、ＤＧ２’、ＤＧ３ 駆動信号線群
Ｎ１ ノード
ＤＲ 表示領域
ＦＲ 周辺領域