特許 6763836 狭ベゼル平板表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6763836

(24)【登録日】2020年9月14日

(45)【発行日】2020年9月30日

(54)【発明の名称】狭ベゼル平板表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20200917BHJP

【ＦＩ】

   G09F9/30 330

   G09F9/30 338

【請求項の数】3

【全頁数】16

(21)【出願番号】特願2017-145267(P2017-145267)

(22)【出願日】2017年7月27日

(65)【公開番号】特開2018-18082(P2018-18082A)

(43)【公開日】2018年2月1日

【審査請求日】2017年7月27日

【審判番号】不服2019-5561(P2019-5561/J1)

【審判請求日】2019年4月25日

(31)【優先権主張番号】10-2016-0097463

(32)【優先日】2016年7月29日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(72)【発明者】

【氏名】金 度 成

(72)【発明者】

【氏名】谷 領介

【合議体】

【審判長】 岡田 吉美

【審判官】 中塚 直樹

【審判官】 濱野 隆

(56)【参考文献】

【文献】 特開２０１５−１９１１０５（ＪＰ，Ａ）

【文献】 韓国公開特許第１０−２０１６−０００９２２０（ＫＲ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

G09F 9/00-9/46

G09G 3/12-3/14

G09G 3/18

G09G 3/30-3/3291

G09G 3/36

G02F 1/133

G02F 1/136-1/1368

G02F 1/15-1/19

H01L 27/32

H01L 51/50

H04N 5/66-5/74

H05B 33/00-33/28

(57)【特許請求の範囲】

【請求項1】

表示領域と非表示領域を備えた基板と、
前記非表示領域に配置され、第１ゲート電極、第１ソース電極、及び第１ドレイン電極を備えたプルアップＴＦＴと、
前記第１ゲート電極と前記第１ソース電極との間に配置されたブースト容量と、
を含み、
前記ブースト容量は、前記第１ソース電極と重畳するものの、前記第１ドレイン電極とは重畳せず、前記第１ゲート電極と接続された光遮断層を含む、
平板表示装置であって、該平板表示装置が更に、
前記光遮断層を覆うバッファ層と、
前記バッファ層の上で前記光遮断層と重畳するチャネル領域、前記チャネル領域の一側部から延長され前記光遮断層と重畳するソース領域、及び前記チャネル領域の他側部に延長され前記光遮断層と重畳しないドレイン領域を備えた半導体層と、
を含み、
前記第１ゲート電極は、ゲート絶縁膜を挟んで前記チャネル領域と重畳し、
前記ブースト容量は、前記光遮断層を第１容量電極とし、前記第１ソース電極を第２容量電極とし、前記第１容量電極と前記第２容量電極の間に配置された前記バッファ層を用いて形成され、
前記第１ゲート電極は、前記ゲート絶縁膜及び前記バッファ層を貫通するゲートコンタクトホールを介して前記光遮断層と接続される、
平板表示装置。

【請求項2】

前記第１ゲート電極を覆う中間絶縁膜をさらに含み、
前記第１ドレイン電極は、前記中間絶縁膜のドレインコンタクトホールを介して、前記ドレイン領域と接続され、
前記第１ソース電極は、前記中間絶縁膜のソースコンタクトホールを介して、前記ソース領域と接続される、
請求項１に記載の平板表示装置。

【請求項3】

前記非表示領域に配置され、第２ゲート電極、第２ソース電極、及び前記第１ソース電極に接続された第２ドレイン電極を備えたプルダウンＴＦＴをさらに含む、請求項１に記載の平板表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、狭ベゼル（Narrow Bezel）構造を有する平板表示装置に関する。特に、本発明は、ゲート駆動回路部を基板に直接形成するが、ブースティング キャパシタンス（Boosting Capacitance）を薄膜トランジスタと積層する構造を有することにより、狭いベゼルを有する平板表示装置に関する。

【背景技術】

【0002】

携帯電話、タブレットＰＣ、ノートＰＣなどを含む様々な種類の電子製品には、平板表示装置（ＦＰＤ：Flat Panel Display）が用いられる。

【0003】

表示装置の研究は、技術的な面と、デザイン的な面に区分することができる。特に最近は、需要者にさらにアピールできるデザイン的な面での研究開発の必要性が顕著になっている。特に、表示装置の厚さを最小化（スリム化）するための研究が着実に進められている。また、表示装置の枠（ベゼル）の部分を狭く形成する技術の研究も活発に行われている。平板表示装置の表示パネルの中で画像が出力されない左右の枠の部分を最小化し、画像が出力される部分を増大させることで、ユーザにさらに広く大きな画像を提供する狭いベゼル（あるいは、ナローベゼル; Narrow bezel）技術の研究が活発に進められている。

【0004】

表示装置は、表示パネルのゲート配線を駆動するためのゲートドライバを含む。このゲートドライバは、工程手順及び製造コストを削減するためにＧＩＰ（Gate driver In Panel）方式の薄膜トランジスタ（あるいはＴＦＴ; Thin Film Transistor）工程を通じて表示パネルの非表示領域に直接形成されている。ＧＩＰ方式で形成されるゲートドライバは、ＩＣ（Intergrated Circuit）の形態で表示パネルに付着されるＩＣ型ゲートドライバに比べて表示装置のベゼルの幅を小さくするのに有利である。

【0005】

従来、ＧＩＰ型ゲートドライバは、ゲート配線にゲート出力信号（スキャンパルス）を供給するために、複数のＧＩＰ素子を含み、一つのＧＩＰ素子が一つのゲート配線を駆動するように設計されている。一定の大きさの表示画面においては、解像度が高くなるほどゲート配線の数は増加するので、高解像度の表示装置でのＧＩＰ素子の数は増加する。このようにＧＩＰ素子の数が増加すると、これらが形成される非表示領域の面積が増加してしまうため、表示装置においてベゼルの幅を小さくするのに限界がある。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の目的は、前記従来技術の問題点を解決しようと案出された発明として、ＧＩＰ型ゲートドライバの設計変更により、非表示領域に対応するベゼルの幅をさらに小さくした狭ベゼル構造を有する表示装置を提供することにある。

【課題を解決するための手段】

【0007】

本発明の目的を達成するために、本発明に係る狭いベゼルを有する表示装置は、基板、プルアップＴＦＴ及びブースト容量を含む。基板は、表示領域と非表示領域を備える。プルアップＴＦＴは、非表示領域に配置され、第１ゲート電極、第１ドレイン電極及び第１ソース電極を備える。ブースト容量は、第１ゲート電極と第１ソース電極との間に配置される。ブースト容量は、第１ソース電極と重畳するものの、第１ドレイン電極とは重畳せず、第１ゲート電極と接続された光遮断層を含む。

【0008】

一例として、本発明に係る狭いベゼルを有する表示装置は、バッファ層と半導体層をさらに含む。バッファ層は、光遮断層を覆う。半導体層は、チャネル領域、ソース領域、及びドレイン領域を備える。チャネル領域は、バッファ層の上で光遮断層と重畳する。ソース領域は、チャネル領域の一側部から延長され、光遮断層と重畳する。ドレイン領域は、チャネル領域の他側部に延長され、前記光遮断層と重畳しない。第１ゲート電極は、ゲート絶縁膜を挟んでチャネル領域と重畳する。ブースト容量は、光遮断層を第１容量電極とし、ソース領域を第２容量電極とし、これら第１容量電極と第２容量電極との間に配置されたバッファ層によって形成される。

【0009】

一例として、本発明に係る狭いベゼルを有する表示装置は、第１ゲート電極を覆う中間絶縁膜をさらに含む。第１ドレイン電極は、中間絶縁膜の上でドレイン領域と接続される。第１ソース電極は、中間絶縁膜の上でソース領域と接続される。

【0010】

一例として、本発明に係る狭いベゼルを有する表示装置は、プルダウンＴＦＴをさらに含む。プルダウンＴＦＴは、非表示領域に配置され、第２ゲート電極と、第２ソース電極と、第１ソース電極に接続された第２ドレイン電極を備える。

【発明の効果】

【0011】

本発明に係る平板表示装置は、表示領域に薄膜トランジスタを形成する工程でゲート駆動部が基板上に直接形成される。本発明は、別の集積回路を基板上に実装する構造に比べ、ベゼル領域が狭いベゼル構造を有する平板表示装置を提供する。また、ゲート駆動部で安定化した信号を提供することができるように十分な大きさの補助容量を確保するにあたり、薄膜トランジスタの下部に補助容量を形成することにより、ベゼル領域が占める大きさをさらに小さくすることができる。本発明は、安定化されたゲート駆動信号を提供し、ベゼル領域が極小化された狭ベゼル構造を有する平板表示装置を提供する。

【図面の簡単な説明】

【0012】

【図1】本発明の実施形態に係る表示装置を示すブロック図である。

【図2】図１に示されたオッド（ｏｄｄ：奇数）ＧＩＰ回路とイーブン（ｅｖｅｎ：偶数）ＧＩＰ回路の接続構成を示す図である。

【図3】オッドＧＩＰ回路またはイーブンＧＩＰ回路に含まれるＧＩＰ素子の一詳細構成を示す図である。

【図4】図３に示されたＧＩＰ素子の動作手順を説明するための信号波形図である。

【図5】オッドＧＩＰ回路またはイーブンＧＩＰ回路に含まれるＧＩＰ素子の他の詳細構成を示す図である。

【図6】第１実施形態と第２実施形態においてのＱノード電位を比較するグラフである。

【図7】第２実施形態に係るＧＩＰ構造を有するベゼル領域の一部を示した拡大平面図である。

【図8】図７に切取り線Ｉ−Ｉ′で切った断面図である。

【図9】第３実施形態に係るＧＩＰ構造を有するベゼル領域の一部を示した拡大平面図である。

【図10】図９において切取り線ＩＩ−ＩＩ′で切った断面図である。

【図11】本発明のＧＩＰ型ゲートドライバ適用時の表示装置の左右のベゼルが従来に比べて減少することを示す概略図である。

【発明を実施するための形態】

【0013】

以下、添付された図面を参照して、本発明に係る好ましい実施形態を詳細に説明する。明細書全体に亘って同一の参照番号は、実質的に同一の構成要素を意味する。以下の説明において、本発明に関連する公知の機能或いは構成についての具体的な説明が本発明の要旨を不必要に曖昧にすることができると判断される場合、その詳細な説明を省略する。以下の説明で用いられる構成要素の名称は、明細書作成の容易さを考慮して選択されたもので、実際の製品の名称とは異なることがある。以下の説明において、“前のＧＩＰ素子”とは、対象ＧＩＰ素子より先に動作が活性化されるＧＩＰ素子の内、いずれか１つを意味する。以下の説明においては、本発明のＧＩＰ型ゲートドライバを構成する薄膜トランジスタは、低温多結晶シリコン（あるいは、ＬＴＰＳ; Low-Temperature Polycrystaline Silicon）に実現されることが望ましいが、本発明の技術的思想はこれに限定されず、アモルファスシリコン（a-Si：H）及び/または酸化物半導体物質も適用することができる。

【0014】

以下、図１を参照して、本発明について説明する。図１は、本発明に係る表示装置を概略的に示す。図１を参照すると、本発明に係る平板表示装置は、表示パネル１００及びソースＰＣＢ１４０を含む。表示パネル１００はＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）を含む。ソースＰＣＢ１４０はデータドライバ、レベルシフタ１５０及びタイミングコントローラ１１０を含む。

【0015】

表示パネル１００は、互いに交差するデータ配線（図示せず）と、ゲート配線（図示せず）と、その交差領域にマトリクス形態に配置された画素（図示せず）とを含む。表示パネル１００は、液晶表示装置（ＬＣＤ）、有機発光ダイオッド表示装置（ＯＬＥＤ）、電気泳動表示装置（ＥＰＤ）の内のいずれか１つの平板表示装置に適用することができる。

【0016】

データドライバは、複数のソースドライブＩＣ１２０を含む。ソースドライブＩＣ１２０は、タイミングコントローラ１１０からのデジタルビデオデータ（ＲＧＢ）の入力を受ける。ソースドライブＩＣ１２０は、タイミングコントローラ１１０からのソースタイミング制御信号に応答して、デジタルビデオデータ（ＲＧＢ）をデータ電圧に変換し、ゲート出力信号に同期されるように、前記データ電圧を表示パネル１００のデータ配線に供給する。ソースドライブＩＣは、ＣＯＧ（Chip On Glass）工程やＴＡＢ（Tape Automated Bonding）工程で表示パネル１００のデータ配線に接続されることができる。

【0017】

ＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）は、表示パネル１００の非表示領域（ＢＺ）に形成されるオッドＧＩＰ回路（１３０Ａ）とイーブンＧＩＰ回路（１３０Ｂ）に区分されることができる。例えば、一側（例えば、左側）非表示領域（ＢＺ）には複数の奇数番目（あるいは、オッド(odd）ゲート配線を駆動するためのオッドＧＩＰ素子を含むオッドＧＩＰ回路（１３０Ａ）が配置される。また、前記一側と向き合う表示パネル１００の他側（例えば、右側）非表示領域（ＢＺ）には、表示パネル１００の偶数番目（あるいは、イーブン：even）ゲート配線を駆動するための複数のイーブンＧＩＰ素子を含むイーブンＧＩＰ回路（１３０Ｂ）が配置される。

【0018】

ＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）は、ソースＰＣＢ１４０に実装されたレベルシフタ（level shifter）１５０からゲートシフトクロック（ＣＬＫｓ）の入力を受ける。レベルシフタ１５０は、タイミングコントローラ１１０から入力されるゲートシフトクロック（ＣＬＫｓ）のＴＴＬ（Transistor-Transistor- Logic）レベルの電圧を、表示パネル１００に形成された薄膜トランジスタをスイッチングすることができるゲートハイ電圧とゲートロー電圧にレベルシフティングする。

【0019】

タイミングコントローラ１１０は、ＬＶＤＳ（Low Voltage Differential Signaling）インタフェース、ＴＭＤＳ（Transition Minimized Differential Signaling）インターフェースなどのインターフェースを介して外部のホストシステムからデジタルビデオデータ（ＲＧＢ）の入力を受ける。タイミングコントローラ１１０は、ホストシステムから入力されるデジタルビデオデータ（ＲＧＢ）をソースドライブＩＣ１２０に伝送する。

【0020】

タイミングコントローラ１１０は、ＬＶＤＳまたはＴＭＤＳインターフェース受信回路を介してホストシステムからの垂直同期信号、水平同期信号、データイネーブル信号、メインクロックなどのタイミング信号の入力を受ける。タイミングコントローラ１１０は、ホストシステムからのタイミング信号に基づいて、データドライバの動作タイミングとデータ電圧の極性を制御するためのデータタイミング制御信号と、ＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）の動作タイミングを制御するゲートタイミング制御信号を生成する。

【0021】

ゲートタイミング制御信号は、ゲートスタートパルス（Gate Start Pulse）、ゲートシフトクロック（Gate Shift Clock、ＣＬＫｓ）、ゲート出力イネーブル信号（Gate Output Enable）などを含む。ゲートスタートパルスは、オッドとイーブンＧＩＰ回路（１３０Ａ、１３０Ｂ）の最初のＧＩＰ素子にスタート信号（Ｖｓｔ）が入力されることによりシフトスタートのタイミングを制御する。最初のＧＩＰ素子を除外した残りのＧＩＰ素子は、前のイーブン/オッドＧＩＰ素子のゲート出力信号の内のいずれか一つをスタート信号として入力を受けることができる。ゲート出力イネーブル信号（ＧＯＥ）は、オッド及びイーブンＧＩＰ回路（１３０Ａ、１３０Ｂ）の出力タイミングを制御する。

【0022】

ゲートシフトクロック（ＣＬｋｓ）はレベルシフタ１５０を介してレベルシフトされた後、オッド及びイーブンＧＩＰ回路（１３０Ａ、１３０Ｂ）に入力され、スタート信号をシフトさせるためのクロック信号として用いられる。ゲートシフトクロック（ＣＬｋｓ）は、オッドゲート出力信号に対応するオッドゲートシフトクロックと、イーブンゲート出力信号に対応するイーブンゲートシフトクロックを含む。

【0023】

データタイミング制御信号は、ソーススタートパルス（Source Start Pulse）、ソースサンプリングクロック（Source Sampling Clock）、極性制御信号（Polarity）、及びソース出力イネーブル信号（Source Output Enable）などを含む。ソーススタートパルスは、ソースドライブＩＣ１２０のシフトスタートタイミングを制御する。ソースサンプリングクロックは、ライジングエッジまたはフォーリングエッジに基づいて、ソースドライブＩＣ１２０内でデータのサンプリングタイミングを制御するクロック信号である。極性制御信号は、ソースドライブＩＣから出力されるデータ電圧の極性を制御する。タイミングコントローラ１１０とソースドライブＩＣ１２０との間のデータ伝送インターフェースがmini ＬＶＤＳインターフェースであれば、ソーススタートパルスとソースサンプリングクロックは、省略することができる。

【0024】

本発明のＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）は、順方向駆動と逆方向駆動の両方が可能である。ここで、順方向駆動とは、データドライバの出力端からだんだん遠ざかる方向（例えば、図１の下方向）に沿ってゲート配線を順次駆動させることを指示する。そして、逆方向駆動とは、データドライバの出力端に向かってだんだん近づく方向（例えば、図１で上方向）に沿ってゲート配線を順次駆動させることを指示する。

【0025】

順方向駆動のための順方向シフトモードにおいて、ＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）は、タイミングコントローラ１１０から順方向ゲートスタートパルス（Ｖｓｔ）、及び順方向ゲートシフトクロック（ＣＬｋｓ）の入力を受けて動作する。逆方向駆動のための逆方向シフトモードにおいて、ＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）は、タイミングコントローラ１１０から逆方向ゲートスタートパルス（Ｖｓｔ）、及び逆方向ゲートシフトクロック（ＣＬｋｓ）の入力を受けて動作する。

【0026】

図２は、図１に示されたオッドＧＩＰ回路とイーブンＧＩＰ回路の接続構成を示す。本発明のＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）は、表示パネル１００の左右両側非表示領域（ＢＺ）（つまり、ベゼル領域）に分離形成されることで、片側のみ非表示領域（ＢＺ）が形成されるときと比較して、ベゼルのサイズを減らすことが容易である。

【0027】

本発明に係るＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）は、狭いベゼル（あるいは、ナローベゼル; Narrow Bezel）の実現を容易にするために、ゲート配線を駆動するＧＩＰ素子の数を従来比で１/２に減少させ、ＧＩＰ素子が実装される左右両側非表示領域（ＢＺ）の面積を大きく減らすことができる。そのため、本発明に係るＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）に属するＧＩＰ素子のそれぞれは、一つのＱノードと、前記Ｑノードの電位に応じて出力が制御される２つのプルアップ薄膜トランジスタを介して位相が互いに異なる２つのゲートの出力信号を出力することができる。

【0028】

本発明に係るＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）のＧＩＰ素子それぞれは、順方向シフトモードまたは逆方向シフトモードで前のイーブンまたはオッドＧＩＰ素子の内、いずれか１つのゲート出力信号をスタート信号として活用する。従って、ＧＩＰ素子の回路構成が簡素化されて狭いベゼルの実現がさらに容易になる。

【0029】

図２を参照すると、本発明に係るオッドＧＩＰ回路（１３０Ａ）は、複数のオッドＧＩＰ素子（ＳＧ１、ＳＧ３、ＳＧ５、ＳＧ７、...）を含み、ゲートシフトクロック（ＣＬＫｓ）の内、オッドゲートシフトクロック（例えば、ＣＬＫ１,３,５,７）に基づいてスタート信号（Ｖｓｔ、または前のイーブンＧＩＰ素子のゲート出力信号）をシフトさせてオッドゲート出力信号（Ｏｕｔ１,３,５ 、７,９,１１,１３,１５）を生成する。特に、各オッドＧＩＰ素子は、位相が互いに異なる２つのオッドゲート出力信号（OＯｕｔ１とＯｕｔ３、Ｏｕｔ５とＯｕｔ７、Ｏｕｔ９とＯｕｔ１１、Ｏｕｔ１３及びＯｕｔ１５）を生成して、２つのオッドゲート配線に供給することにより、オッドＧＩＰ素子一つ当たり２つのオッドゲート配線が駆動される。

【0030】

本発明のイーブンＧＩＰ回路（１３０Ｂ）は、複数のイーブンＧＩＰ素子（ＳＧ２、ＳＧ４、ＳＧ６、ＳＧ８、...）を含み、ゲートシフトクロック（ＣＬｋｓ）の内、イーブンゲートシフトクロック（たとえば、ＣＬＫ２,４,６,８）に基づいてスタート信号（Ｖｓｔ、または前のオッドＧＩＰ素子のゲート出力信号）をシフトさせてイーブンゲート出力信号（Ｏｕｔ２,４,６,８,１０,１２、１４,１６）を生成する。特に、各イーブンＧＩＰ素子は、位相が互いに異なる２つのイーブンゲート出力信号（Ｏｕｔ２とＯｕｔ４、Ｏｕｔ６とＯｕｔ８、Ｏｕｔ１０とＯｕｔ１２、Ｏｕｔ１４及びＯｕｔ１６）を生成して、２つのイーブンゲート配線に供給することで、イーブンＧＩＰ素子一つ当たり２つのイーブンゲート配線が駆動する。

【0031】

これまでは本発明に係るＧＩＰ素子及びこれを含む平板表示装置の概略的な構造について説明した。以下では、様々な実施形態を介して本発明に係るＧＩＰ素子の様々な構成について説明する。

【0032】

＜第１実施形態＞
以下、図３及び４を参照して、本発明の第１の実施形態に係るＧＩＰ素子について説明する。図３は、オッドＧＩＰ回路またはイーブンＧＩＰ回路に含まれるＧＩＰ素子の１つの詳細構成を示す。

【0033】

図３を参照すると、本発明の第１の実施形態に係るＧＩＰ型ゲートドライバ（１３０Ａ、１３０Ｂ）のＧＩＰ素子それぞれは、第１プルアップＴＦＴ（Ｔｐｕ１）、第２プルアップＴＦＴ（Ｔｐｕ２）、第１プルダウンＴＦＴ（Ｔｐｄ１）、第２プルダウンＴＦＴ（Ｔｐｄ２）、順方向駆動用第１スイッチＴＦＴ（Ｔ１）、第２スイッチＴＦＴ（Ｔ２）、第３スイッチＴＦＴ、第４スイッチＴＦＴ、及び逆方向駆動用第５スイッチＴＦＴ（Ｔ５）を含むことができる。第１の実施形態に係るＧＩＰ素子は、順方向シフトモードと逆方向シフトモードのそれぞれにおいて、第ｎ位相を有する第ｎゲートシフトクロック（ＣＬＫｎ）、第ｎ＋２の位相を有する第ｎ＋２ゲートシフトクロック（ＣＬＫｎ＋２）、第ｎ＋４位相を有する第ｎ＋４ゲートシフトクロック（ＣＬＫｎ＋４）の入力を受ける。また、第１の実施形態に係るＧＩＰ素子は順方向シフトモードで自分より先に動作が活性化される前のオッド／イーブンＧＩＰ素子の内、いずれか１つのゲート出力信号（Ｏｕｔ（ｎ−１））の入力を受ける。そして、本発明のＧＩＰ素子は、逆方向シフトモードで自分より先に動作が活性化される前のオッド／イーブンＧＩＰ素子のいずれか１つのゲート出力信号（Ｏｕｔ（ｎ＋３）の入力を受ける。

【0034】

第１プルアップＴＦＴ（Ｔｐｕ１）はＱノードの電位に応じてターンオンされ、第ｎゲートシフトクロック（ＣＬＫｎ）を第ｎゲート出力信号（Ｏｕｔ（ｎ））として、第１出力ノード（Ｎｏ１）に印加する。このため、第１プルアップＴＦＴ（Ｔｐｕ１）はＱノードに接続されたゲート電極、第ｎゲートシフトクロック（ＣＬＫｎ）の入力端に接続されたドレイン電極、及び第１出力ノード（Ｎｏ１）に接続されたソース電極を備える。

【0035】

第２プルアップＴＦＴ（Ｔｐｕ２）は、前記Ｑノードの電位に応じてターンオンされ、第ｎ＋２ゲートシフトクロック（ＣＬＫｎ＋２）を第ｎ＋２のゲート出力信号（Ｏｕｔ（ｎ＋２））として第２出力ノード（Ｎｏ２）に印加する。このため、第２プルアップＴＦＴ（Ｔｐｕ２）はＱノードに接続されたゲート電極、第ｎ＋２ゲートシフトクロック（ＣＬＫｎ＋２）の入力に接続されたドレイン電極、及び第２出力ノード（Ｎｏ２）に接続されたソース電極を備える。

【0036】

第１プルダウンＴＦＴ（Ｔｐｄ１）は、前記Ｑノードと反対の充電と放電されるＱＢノードの電位に応じてターンオンされ、第１出力ノード（Ｎｏ１）の電位を低電位電圧（ＶＳＳ）に維持させる。このため、第１プルダウンＴＦＴ（Ｔｐｄ１）はＱＢノードに接続されたゲート電極、第１出力ノード（Ｎｏ１）に接続されたドレイン電極、前記低電位電圧（ＶＳＳ）の入力端に接続されたソース電極を備える。

【0037】

第２プルダウンＴＦＴ（Ｔｐｄ２）は、前記ＱＢノードの電位に応じてターンオンされ、第２出力ノード（Ｎｏ２）の電位を低電位電圧（ＶＳＳ）に維持させる。このため、第２プルダウンＴＦＴ（Ｔｐｄ２）はＱＢノードに接続されたゲート電極、第２出力ノード（Ｎｏ２）に接続されたドレイン電極、前記低電位電圧（ＶＳＳ）の入力端に接続されたソース電極を備える。

【0038】

第１スイッチＴＦＴ（Ｔ１）は、前記第ｎゲート出力信号（Ｏｕｔ（ｎ））の位相が前記第ｎ＋２ゲート出力信号（Ｏｕｔ（ｎ＋２））の位相より早い順方向シフトモードで、前のＧＩＰ素子から入力される第ｎ−１ゲート出力信号（Ｏｕｔ（ｎ−１））に基づいてスイッチングされ、前記Ｑノードに高電位電圧を印加する。このため、第１スイッチＴＦＴ（Ｔ１）のゲート電極は、前のＧＩＰ素子の一出力端に接続され、ドレイン電極は、高電位電圧（ＶＧＨ））の入力端に接続され、ソース電極は、Ｑノードに接続される。

【0039】

第２スイッチＴＦＴ（Ｔ２）は、前記Ｑノードの電位に応じてスイッチングされ、前記ＱＢノードに前記低電位電圧（ＶＳＳ）を印加する。このため、第２スイッチＴＦＴ（Ｔ２）のゲート電極は、Ｑノードに接続され、ドレイン電極は、ＱＢノードに接続され、ソース電極は低電位電圧（ＶＳＳ）の入力端に接続される。

【0040】

第３スイッチＴＦＴ（Ｔ３）は、ＱＢノードに第ｎ＋４ゲートシフトクロック（ＣＬＫｎ＋４）を印加する。第３スイッチＴＦＴのゲート電極とドレイン電極は、第ｎ＋４ゲートシフトクロック（ＣＬＫｎ＋４）の入力端に接続され、ソース電極は、ＱＢノードに接続される。

【0041】

第４スイッチＴＦＴ（Ｔ４）は、前記ＱＢノードの電位に応じてスイッチングされ、前記Ｑノードに前記低電位電圧（ＶＳＳ）を印加する。第４スイッチＴＦＴ（Ｔ４）のゲート電極は、ＱＢノードに接続され、ドレイン電極は、Ｑノードに接続され、ソース電極は低電位電圧（ＶＳＳ）の入力端に接続される。

【0042】

第５スイッチＴＦＴ（Ｔ５）は、前記第ｎ＋２ゲート出力信号（Ｏｕｔ（ｎ＋２））の位相が、前記第ｎゲート出力信号（Ｏｕｔ（ｎ））の位相より早い逆方向シフトモードで、前のＧＩＰ素子から入力される第ｎ＋３のゲート出力信号（Ｏｕｔ（ｎ ＋ ３））に基づいてスイッチングされ、前記Ｑノードに高電位電圧を印加する。このため、第５スイッチＴＦＴ（Ｔ５）のゲート電極は、前のＧＩＰ素子の一出力端に接続され、ドレイン電極は、高電位電圧（ＶＧＨ））の入力端に接続され、ソース電極は、Ｑノードに接続される。

【0043】

本発明のＧＩＰ素子は、Ｑノードの電位安定化のためにＱノードと低電位電圧（ＶＳＳ）の入力端との間に接続されたＣＱキャパシタ（ＣＱ）と、ＱＢノードの電位安定化のためにＱＢノードと低電位電圧（ＶＳＳ）の入力端との間に接続されたＣＱＢキャパシタ（ＣＱＢ）をさらに備えることができる。

【0044】

図４は、図３に図示されたＧＩＰ素子の動作手順を説明するための信号波形を示す。図４においては、順方向駆動時オッドＧＩＰ素子の一動作を示す。順方向駆動時イーブンＧＩＰ素子、逆駆動時オッド及びイーブンＧＩＰ素子の動作については、その駆動原理は、図４と同様で、説明の便宜上省略する。

【0045】

図３と図４を参照すると、第１期間（Ｐ１）で前のＧＩＰ素子から入力される第ｎ−１ゲート出力信号（Ｏｕｔ（ｎ−１））に基づいて、第１スイッチＴＦＴ（Ｔ１）がターンオンされてＱノードに高電位電圧（ＶＧＨ）を印加してＱノードを活性化させる。このとき、第２スイッチＴＦＴ（Ｔ２）は、Ｑノードの活性化電位に応じてターンオンされ、ＱＢノードに低電位電圧（ＶＳＳ）を印加してＱＢノードを非活性化させる。

【0046】

第２期間（Ｐ２）において第１プルアップＴＦＴ（Ｔｐｕ１）のドレイン電極に第ｎゲートシフトクロック（ＣＬＫｎ）（例えば、ＣＬＫ１）が入力されると、第１プルアップＴＦＴ（Ｔｐｕ１）のゲート−ドレイン間の寄生キャパシタのカップリング(coupling)作用により、第１プルアップＴＦＴ（Ｔｐｕ１）のゲート電位、つまり、Ｑノードの電位がブートストラップ（bootstrapping）される。その結果、第１プルアップＴＦＴ（Ｔｐｕ１）はターンオンされ、第ｎゲートシフトクロック（ＣＬＫｎ）を第ｎゲート出力信号（Ｏｕｔ（ｎ））として、第１出力ノード（Ｎｏ１）に出力する。このような第ｎゲート出力信号（Ｏｕｔ（ｎ））は、第ｎオッドゲート配線に供給される。

【0047】

第３期間（Ｐ３）において第２プルアップＴＦＴ（Ｔｐｕ２）のドレイン電極に第ｎ＋２ゲートシフトクロック（CLKn＋２）（例えば、ＣＬＫ３）が入力されると、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート−ドレイン間の寄生キャパシタのカップリング作用により、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電位、つまり、Ｑノードの電位が再度ブートストラップ（bootstrapping）される。その結果、第２プルアップＴＦＴ（Ｔｐｕ２）はターンオンされ、第ｎ＋２ゲートシフトクロック（CLKn＋２）を第ｎ＋２ゲート出力信号（Ｏｕｔ（ｎ＋２））として、第２出力ノード（Ｎｏ２）に出力する。このような第ｎ＋２ゲート出力信号（Ｏｕｔ（ｎ＋２））は、第ｎ＋２オッドゲート配線に供給される。

【0048】

第４期間（Ｐ４）において第ｎ＋４ゲートシフトクロック（ＣＬＫｎ＋４）が第３スイッチＴＦＴ（Ｔ３）を経由してＱＢノードに印加されて、ＱＢノードを活性化させる。このようなＱＢノードの活性化電位に応じて第１及び第２プルダウンＴＦＴ（Ｔｐｄ１、Ｔｐｄ２）はターンオンされ、それぞれ第１出力ノード（Ｎｏ１）及び第２出力ノード（Ｎｏ２）の電位を低電位電圧（ＶＳＳ）に下げる。そして、ＱＢノードの活性化電位に基づいて、第４スイッチＴＦＴ（Ｔ４）がターンオンされ、Ｑノードの電位を低電位電圧（ＶＳＳ）に下げる。

【0049】

このようなＱノードとＱＢノードの電位は、ＣＱキャパシタ及びＣＱＢキャパシタ（ＣＱ、ＣＱＢ）によって維持される。その結果、第４期間（Ｐ４）を含む所定期間（１フレーム期間）の間に、第１出力ノード（Ｎｏ１）及び第２出力ノード（Ｎｏ２）の電位は、低電位電圧（ＶＳＳ）に維持され、このような低電位電圧（ＶＳＳ）は、第nおよび第ｎ＋２オッドゲート配線に供給される。

【0050】

＜第２実施形態＞
以下、図５及び６を参照して、本発明の第２実施形態に係るＧＩＰ素子について詳細に説明する。図５は、第２実施形態に係る、オッドＧＩＰ回路またはイーブンＧＩＰ回路に含まれたＧＩＰ素子の他の詳細構成を示す。図５のＧＩＰ素子は、図３と比較してＣＱキャパシタの接続構成のみが異なるだけで、残りの構成は同じである。したがって、図５のＧＩＰ素子は、図４において説明した動作手順を採用することができる。図５に示されたＧＩＰ素子の構成要素の内、図３と重複する部分については詳細な説明を省略する。図６は、第１実施形態と第２実施形態でおいてのＱノード電位を比較するグラフである。

【0051】

図３のＧＩＰ素子がＱノードと低電位電圧（ＶＳＳ）の入力端との間に接続されたＣＱキャパシタ（ＣＱ）を備えたことに比べ、図５のＧＩＰ素子はＱノードと第１出力ノード（Ｎｏ１）との間に接続された第１ＣＱキャパシタ（ＣＱ１）と、Ｑノードと第２出力ノード（Ｎｏ２）の間に接続された第２ＣＱキャパシタ（ＣＱ２）を備える。別の観点、すなわち、第２プルアップＴＦＴ（Ｔｐｕ２）を中心に説明すると、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極とソース電極との間に第２ＣＱキャパシタ（ＣＱ２）が接続された構造を有する。

【0052】

図３のように、一端が低電位電圧（ＶＳＳ）の入力端に接続されるようにＣＱキャパシタ（ＣＱ）を設計する場合、低電位電圧（ＶＳＳ）とのカップリング現象によりＱノード電位が低くなることがある。その結果、ブートストラップが起こってもＱノード電位が十分に高くならず、ゲートの出力信号の生成のために、ゲートシフトクロックを出力ノードに充電させる時間、すなわち、図４のＰ２、Ｐ３が長くなることがある。ゲートシフトクロックの充電時間は、ＧＩＰ素子の応答特性と関連があるので、早い応答特性を確保するためには短いほど良い。

【0053】

一方、図５に示すように、一端が出力ノードに接続されるようＣＱキャパシタ（ＣＱ１、ＣＱ２）を設計する場合、Ｑノードはブートストラップが起こるとき低電位電圧（ＶＳＳ）より高い電位を有する出力ノードにカップリングされるので、図６に示すようにＱノード電位（Ｂ）は、図３のそれ（Ａ）に比べて十分に高くなることができるようになる。その結果、図５のＧＩＰ素子では、ゲート出力信号の生成のために、ゲートシフトクロックを出力ノードに充電させる時間（ＢＰ）、すなわち、図４のＰ２、Ｐ３を減らすことが容易であり、それに応じてＧＩＰ素子の応答特性をさらに効果的に改善することができる。

【0054】

以下、第２実施形態に基づいて、ＧＩＰ素子を基板上に直接形成した場合のベゼル領域の構造について説明する。図７は、第２実施形態に係るＧＩＰ構造を有するベゼル領域の一部を示す拡大平面図である。図８は、図７において切取り線Ｉ−Ｉ′で切った断面図である。

【0055】

図７に、図５の円形部分Ａの平面構造を示す。図７を参照すると、第２プルアップＴＦＴ（Ｔｐｕ２）と、第２プルダウンＴＦＴ（Ｔｐｄ２）の間に第２ＣＱキャパシタ（ＣＱ２）が接続された構造が実現されている。第２プルアップＴＦＴ（Ｔｐｕ２）は、ゲート電極（Ｇｕ）を中心に両側辺に配置されたソース電極（Ｓｕ）とドレイン電極（Ｄｕ）を含む。第２プルダウンＴＦＴ（Ｔｐｄ２）も、ゲート電極（Ｇｄ）を中心に両側辺に配置されたソース電極（Ｓｄ）とドレイン電極（Ｄｄ）を含む。第２プルアップＴＦＴ（Ｔｐｕ２）のソース電極（Ｓｕ）は、第２プルダウンＴＦＴ（Ｔｐｄ２）のドレイン電極（Ｄｄ）と接続された構造を有する。

【0056】

また、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）から延長され、長方形に拡張された第１容量電極（Ｃ１）が形成されている。一方、第２プルアップＴＦＴ（Ｔｐｕ２）のソース電極（Ｓｕ）で延長され、長方形に拡張された第２容量電極（Ｃ２）が形成されている。第１容量電極（Ｃ１）と第２容量電極（Ｃ２）は、実質的に同じ大きさを有し、誘電膜を挟んで、重畳するように配置される。その結果、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）とソース電極（Ｓｕ）との間には、第１容量電極（Ｃ１）と第２容量電極（Ｃ２）を備える第２ＣＱキャパシタ（ＣＱ２）が接続される。

【0057】

図８をさらに参照して、第２実施形態に係るＧＩＰの断面構造を説明する。特に、第２プルアップＴＦＴ（Ｔｐｕ２）と第２ＣＱキャパシタ（ＣＱ２）を中心に説明する。

【0058】

基板（ＳＵＢ）の表面全体上にはバッファ層（ＢＵＦ）が蒸着及び/または塗布されている。バッファ層（ＢＵＦ）の上には第２プルアップＴＦＴ（Ｔｐｕ２）の半導体層（Ａｕ）が形成されている。図には示していないが、第２プルダウンＴＦＴ（Ｔｐｄ２）の半導体層も共に形成されていることがある。半導体層（Ａｕ）の中心部には、ゲート絶縁膜（ＧＩ）を間に置いて第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）が形成されている。また、第２ＣＱキャパシタ（ＣＱ２）が配置された領域には、ゲート絶縁膜（ＧＩ）と、第１容量電極（Ｃ１）とが形成されている。

【0059】

第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）と第１容量電極（Ｃ１）が形成された基板（ＳＵＢ）の表面全体上に中間絶縁膜（ＩＬＤ）が蒸着及び／または塗布されている。中間絶縁膜（ＩＬＤ）には、第２プルアップＴＦＴ（Ｔｐｕ２）の半導体層（Ａｕ）の一側部と他側部を露出するコンタクトホールが形成されている。第２プルアップＴＦＴ（Ｔｐｕ２）の半導体層（Ａｕ）からゲート電極（Ｇｕ）と重畳する部分は、チャネル領域となる。一方、コンタクトホールによって露出された一側部と他側部は、それぞれドレイン領域とソース領域となる。

【0060】

中間絶縁膜（ＩＬＤ）の上には第２プルアップＴＦＴ（Ｔｐｕ２）のドレイン電極（Ｄｕ）、第２プルアップＴＦＴ（Ｔｐｕ２）のソース電極（Ｓｕ）と第２容量電極（Ｃ２）が形成されている。ドレイン電極（Ｄｕ）はコンタクトホールを介して半導体層（Ａｕ）の一側部（つまり、ドレイン領域）と接触する。ソース電極（Ｓｕ）はコンタクトホールを介して半導体層（Ａｕ）の他側部（つまり、ソース領域）と接触する。第２容量電極（Ｃ２）は、中間絶縁膜（ＩＬＤ）を挟んで第１容量電極（Ｃ１）と重畳することにより、第２ＣＱキャパシタ（ＣＱ２）を構成する。

【0061】

前にも説明したように、ＣＱキャパシタ（ＣＱ１、ＣＱ２）において、Ｑノードはブートストラップが起こるとき低電位電圧（ＶＳＳ）より高い電位を有する出力ノードにカップリングされる。特に、第２ＣＱキャパシタ（ＣＱ２）は、十分な容量を確保することが必要であるため、かなり大きな面積を有する。すなわち、図７に示すように、ベゼル領域において一定の幅（ＷＢＺ）が全体のベゼル領域でかなり大きな部分を占める。

【0062】

＜第３実施形態＞
以下、図９及び１０を参照して、本発明の第３実施形態について説明する。これまでに説明した第１及び第２実施形態は、ＧＩＰ素子を構成する回路的な側面について説明した。以下においては、ＧＩＰ素子を構成する回路を直接基板上に実現することにおいて、ベゼル領域をさらに減らすことができる構造について説明する。特に、第２実施形態において、ベゼル領域をさらに減らすことができる構造を中心に説明する。しかし、第３実施形態で提供するアイデアを第１実施形態にも同様に適用することができることは自明である。また、これまでは、ベゼル領域を極小化することをさらに容易にするようにイーブン／オッドに分け左／右側辺にＧＩＰを配置した構造を中心に説明した。しかし、左側あるいは右側辺のいずれか１つにＧＩＰを配置した構造においても、第３実施形態を適用することにより、ベゼル領域をさらに小さくすることができる。

【0063】

図９は、第３実施形態に係るＧＩＰ構造を有するベゼル領域の一部を示す拡大平面図である。図１０は、図９で切取り線ＩＩ−ＩＩ′で切った断面図である。

【0064】

図９を参照すると、第２プルアップＴＦＴ（Ｔｐｕ２）と、第２プルダウンＴＦＴ（Ｔｐｄ２）とがベゼル領域に配置されている。第２プルアップＴＦＴ（Ｔｐｕ２）は、ゲート電極（Ｇｕ）を中心に両側辺に配置されたドレイン電極（Ｄｕ）とソース電極（Ｓｕ）を含む。第２プルダウンＴＦＴ（Ｔｐｄ２）も、ゲート電極（Ｇｄ）を中心に両側辺に配置されたドレイン電極（Ｄｄ）とソース電極（Ｓｄ）とを含む。第２プルアップＴＦＴ（Ｔｐｕ２）のソース電極（Ｓｕ）は、第２プルダウンＴＦＴ（Ｔｐｄ２）のドレイン電極（Ｄｄ）と接続された構造を有する。

【0065】

第３実施形態に係るＧＩＰ構造は、第２実施形態に係るＧＩＰ構造とは異なり、平面図上で第２ＣＱキャパシタ（ＣＱ２）が直接観察できない。第３実施形態に係るＧＩＰ構造において第２ＣＱキャパシタ（ＣＱ２）は、第２プルアップＴＦＴ（Ｔｐｕ２）と垂直方向に重畳された構造を有する。

【0066】

具体的に説明すると、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）とソース電極（Ｓｕ）が重畳するように半導体層の下に光遮断層（ＬＳ）が配置されている。また、光遮断層（ＬＳ）は、ゲートコンタクトホール（ＣＨＧ）を介して、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）と接続されている。その結果、光遮断層（ＬＳ）が第１容量電極（Ｃ１）となり、ソース電極（Ｓｕ）が第２容量電極（Ｃ２）となる。すなわち、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）に接続された光遮断層（ＬＳ）とソース電極（Ｓｕ）との間には、第２ＣＱキャパシタ（ＣＱ２）が形成される。第３実施形態に係るＧＩＰ構造は、第２ＣＱキャパシタ（ＣＱ２）のための容量電極が別に構成されず、光遮断層（ＬＳ）と第２プルアップＴＦＴ（Ｔｐｕ２）のソース電極（Ｓｕ）を用いる。

【0067】

さらに図１０を参照して、第３実施形態に係るＧＩＰの断面構造を詳細に説明する。特に、第２プルアップＴＦＴ（Ｔｐｕ２）と第２ＣＱキャパシタ（ＣＱ２）を中心に説明する。

【0068】

基板（ＳＵＢ）の表面上に光遮断層（ＬＳ）が形成されている。光遮断層（ＬＳ）は、第２プルアップＴＦＴ（Ｔｐｕ２）及び第２プルダウンＴＦＴ（Ｔｐｄ２）のチャネル領域を外部の光から保護するためのものである。また、第３実施形態においては、光遮断層（ＬＳ）は、第２ＣＱキャパシタ（ＣＱ２）を形成する。したがって、光遮断層（ＬＳ）は、第２プルアップＴＦＴ（Ｔｐｕ２）の半導体層（Ａｕ）でソース領域とチャネル領域とだけに重畳するが、ドレイン領域とは重畳しないように配置することが望ましい。

【0069】

光遮断層（ＬＳ）が第２プルアップＴＦＴ（Ｔｐｕ２）の半導体層（Ａｕ）でドレイン領域と重畳する場合には、ドレイン領域と光遮断層（ＬＳ）との間に寄生容量が発生し、正常な第２ＣＱキャパシタ（ＣＱ２）の機能を期待することができない。また、光遮断層（ＬＳ）は、チャネル領域を外部の光から保護しなければならないので、少なくともチャネル領域と完全に重畳するべきが望ましい。

【0070】

光遮断層（ＬＳ）が形成された基板（ＳＵＢ）の表面全体の上にはバッファ層（ＢＵＦ）が蒸着及び／または塗布されている。バッファ層（ＢＵＦ）の上には第２プルアップＴＦＴ（Ｔｐｕ２）の半導体層（Ａｕ）が形成されている。図示しなていないが、第２プルダウンＴＦＴ（Ｔｐｄ２）の半導体層も共に形成することができる。半導体層（Ａｕ）の中心部には、ゲート絶縁膜（ＧＩ）を間に置いて第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）が形成されている。

【0071】

光遮断層（ＬＳ）は、第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）と接続する必要がある。このため、光遮断層（ＬＳ）の一部が、ゲートコンタクトホール（ＣＨＧ）を介してゲート電極（Ｇｕ）と接触する。ゲートコンタクトホール（ＣＨＧ）はゲート絶縁膜（ＧＩ）とバッファ層（ＢＵＦ）を貫通して、光遮断層（ＬＳ）の一部を露出する。

【0072】

第２プルアップＴＦＴ（Ｔｐｕ２）のゲート電極（Ｇｕ）が形成された基板（ＳＵＢ）の表面全体の上には中間絶縁膜（ＩＬＤ）が蒸着及び／または塗布されている。中間絶縁膜（ＩＬＤ）には、第２プルアップＴＦＴ（Ｔｐｕ２）の半導体層（Ａｕ）の一側部と他側部を露出するコンタクトホール（ＣＨＳ、ＣＨＤ）が形成されている。第２プルアップＴＦＴ（Ｔｐｕ２）の半導体層（Ａｕ）でゲート電極（Ｇｕ）と重畳する部分は、チャネル領域（ＣＡｕ）である。一方、チャネル領域（ＣＡｕ）の両側部には、ドレイン領域（ＤＡｕ）とソース領域（ＳＡｕ）とが定義される。バッファ層（ＢＵＦ）を間に置いて、重畳する光遮断層（ＬＳ）と第２プルアップＴＦＴ（Ｔｐｕ２）のソース領域（ＳＡｕ）の間に第２ＣＱキャパシタ（ＣＱ２）が形成される。

【0073】

中間絶縁膜（ＩＬＤ）の上には第２プルアップＴＦＴ（Ｔｐｕ２）のドレイン電極（Ｄｕ）、及び第２プルアップＴＦＴ（Ｔｐｕ２）のソース電極（Ｓｕ）が形成されている。ドレイン電極（Ｄｕ）は、ドレインコンタクトホール（ＣＨＤ）を介してドレイン領域（ＤＡｕ）と接触する。ソース電極（Ｓｕ）は、ソースコンタクトホール（ＣＨＳ）を介して、ソース領域（ＳＡｕ）と接触する。

【0074】

第３実施形態に係るＧＩＰ構造は、第２実施形態に係るものと比べて、第２ＣＱキャパシタ（ＣＱ２）が別に形成されず、第２プルアップＴＦＴ（Ｔｐｕ２）の下部に積層された構造を有する。したがって、第２実施形態に係るＧＩＰ構造において第２ＣＱキャパシタ（ＣＱ２）が占めていたベゼル領域の幅（ＷＢＺ）を必要としない。すなわち、第３実施形態に係るＧＩＰ構造はさらに、ベゼル領域を減らし、極小化にすることができる。

【0075】

以上のように、本発明のＧＩＰ型ゲートドライバは、ＧＩＰ素子のそれぞれにおいて単一のＱノードに接続された２つのプルアップＴＦＴを介して位相が互いに異なる２つのゲートの出力信号が出力されるようにＧＩＰ素子の構成を変更することにより、ゲート配線を駆動するＧＩＰ素子の数を従来比で１/２に低減させ、ＧＩＰ素子が実装される左右両側非表示領域（ＢＺ）の面積を減らすことができる。

【0076】

また、本発明のＧＩＰ型ゲートドライバのＧＩＰ素子のそれぞれは、順方向シフトモードまたは逆方向シフトモードにおいて前のＧＩＰ素子のいずれか１つのゲート出力信号をスタート信号として活用するため、ＧＩＰ素子の回路構成を簡素化することができ、ＧＩＰ素子が実装される左右両側の非表示領域（ＢＺ）の面積をさらに減らすことができる。

【0077】

さらに、本発明は、ＧＩＰ素子のブースティングのためのキャパシタを薄膜トランジスタの下部に積層する構造を提案する。その結果、ＧＩＰ素子が実装される非表示領域（ＢＺ）の面積を極小化にすることができる。

【0078】

図１１は、本発明のＧＩＰ型ゲートドライバ適用時の表示装置の左右のベゼルが従来に比べて減少することを示す概略図である。従来技術においては、図１１（Ａ）に示すようにＧＩＰ素子の実装に起因する表示装置の左右のベゼル（ＢＺ）を減らすことが難しかったが、本発明では、図１１（Ｂ）のようにＧＩＰ素子の実装に起因する表示装置の左右のベゼル（ＢＺ）の幅を従来に比べてはるかに低減することができる。

【0079】

以上説明した内容から、当業者であれば本発明の技術思想を逸脱しない範囲で様々な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲によって定めるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】