特許 6771758 Ａ／Ｄ変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6771758

(24)【登録日】2020年10月2日

(45)【発行日】2020年10月21日

(54)【発明の名称】Ａ／Ｄ変換器

(51)【国際特許分類】

   H03M 1/14 20060101AFI20201012BHJP

【ＦＩ】

   H03M1/14 B

【請求項の数】7

【全頁数】25

(21)【出願番号】特願2016-92820(P2016-92820)

(22)【出願日】2016年5月2日

(65)【公開番号】特開2017-201751(P2017-201751A)

(43)【公開日】2017年11月9日

【審査請求日】2019年4月23日

(73)【特許権者】

【識別番号】304023318

【氏名又は名称】国立大学法人静岡大学

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100124800

【弁理士】

【氏名又は名称】諏澤 勇司

(74)【代理人】

【識別番号】100170818

【弁理士】

【氏名又は名称】小松 秀輝

(72)【発明者】

【氏名】川人 祥二

【審査官】 工藤 一光

(56)【参考文献】

【文献】 国際公開第２０１２／１１１８２１（ＷＯ，Ａ１）

【文献】 特開２００６−３０３６７１（ＪＰ，Ａ）

【文献】 国際公開第２０１０／０４４４４４（ＷＯ，Ａ１）

【文献】 特開２０１５−２３１１０７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ１／１４

Ｈ０３Ｍ１／４０

(57)【特許請求の範囲】

【請求項1】

入力信号の標本化及び標本値の積分を繰り返し行うことによりアナログ信号からディジタル値を得るためのフォールディング積分型の動作を含むＡ／Ｄ変換動作を行うＡ／Ｄ変換器であって、
前記ディジタル値に変換される前記アナログ信号を受ける入力、前記アナログ信号に基づく信号を生成する演算増幅回路、及び、前記演算増幅回路において生成された信号を送出する出力、を含むゲインステージと、
変換参照電圧を出力する参照電圧発生部であって、前記変換参照電圧は、前記ゲインステージの前記入力に提供される前記アナログ信号の大きさと基準電圧との比較の結果、又は、前記ゲインステージの前記出力から送出される信号の大きさと前記基準電圧との比較の結果の何れか一方に基づいて、電圧が設定される、前記参照電圧発生部と、
前記ゲインステージの前記出力から送出される前記信号に基づき、前記参照電圧発生部から提供される前記変換参照電圧を参照して、１ビットのディジタル値を生成可能な比較器を含むＡ／Ｄ変換回路と、を備える、Ａ／Ｄ変換器。

【請求項2】

前記演算増幅回路は、第１の入力、第２の入力、及び出力を有し、
前記ゲインステージは、前記第１の入力に接続可能な第１のキャパシタと、前記第１の入力に接続可能な第２のキャパシタと、前記第１の入力と前記出力との間に接続される第３のキャパシタと、を有し、
前記第３のキャパシタの容量は、前記第１のキャパシタの容量及び前記第２のキャパシタの容量の２倍であり、
前記参照電圧発生部は、２回目のフォールディング積分動作で得られた前記ゲインステージの前記出力から送出される前記信号に基づき、前記変換参照電圧を生成し、
前記Ａ／Ｄ変換回路は、２以上の整数であるｎであって、ｎ＋１回目のフォールディング積分動作で得られた前記ゲインステージの前記出力から送出される前記信号に基づき、２回目のフォールディング積分動作で得られた前記ゲインステージの前記出力から送出される前記信号に基づく前記変換参照電圧を参照して、前記ディジタル値を生成する、請求項１に記載のＡ／Ｄ変換器。

【請求項3】

前記Ａ／Ｄ変換回路において生成された前記ディジタル値に応じて、制御信号を生成する論理回路と、
第１の基準参照電圧及び第２の基準参照電圧の少なくとも何れか一方を、前記制御信号に応じて前記ゲインステージに提供するＤ／Ａ変換回路と、をさらに備え、
前記参照電圧発生部は、
２回目の積分動作で得られた前記ゲインステージの前記出力から送出される前記信号の大きさと、前記第１の基準参照電圧及び前記第２の基準参照電圧に基づく第１の閾値と、の比較により、前記ゲインステージの前記出力から送出される前記信号が前記第１の閾値以上である場合に生成される第１の制御値、又は、前記ゲインステージの前記出力から送出される前記信号が前記第１の閾値未満である場合に生成される第２の制御値に基づき、
前記第１の制御値であるとき、前記第１の閾値と前記第１の制御値とに基づいて第２の閾値を生成し、
前記第２の制御値であるとき、前記第１の閾値と前記第２の制御値とに基づいて第３の閾値を生成し、
前記第２の閾値は、前記第１の閾値より小さく、
前記第３の閾値は、前記第１の閾値より大きく、
２以上の整数であるｎであって、ｎ＋１回目のフォールディング積分動作で得られた前記ゲインステージの前記出力から送出される前記信号の大きさと、前記基準電圧としての前記第２の閾値又は前記第３の閾値と、を比較した結果に基づき、前記変換参照電圧を生成する、請求項２に記載のＡ／Ｄ変換器。

【請求項4】

前記第１の基準参照電圧は、前記第２の基準参照電圧よりも大きく、
前記第１の閾値は、前記第１の基準参照電圧と、前記第２の基準参照電圧との中間値である、請求項３に記載のＡ／Ｄ変換器。

【請求項5】

前記第１の基準参照電圧は、前記第２の基準参照電圧よりも大きく、
前記第１の閾値は、前記第１の基準参照電圧と、前記第２の基準参照電圧との中間値よりも小さく、且つ、前記第２の基準参照電圧よりも大きい、請求項３に記載のＡ／Ｄ変換器。

【請求項6】

前記第１の基準参照電圧は、前記第２の基準参照電圧よりも大きく、
前記第１の閾値は、前記第１の基準参照電圧と、前記第２の基準参照電圧との中間値よりも大きく、且つ、前記第１の基準参照電圧よりも小さい、請求項３に記載のＡ／Ｄ変換器。

【請求項7】

前記Ａ／Ｄ変換回路は、１ビットのディジタル値を生成可能な比較器である第１比較器と、１ビットのディジタル値を生成可能であり、前記第１比較器とは別の第２比較器と、を含み、
前記Ａ／Ｄ変換回路は、前記第１比較器及び前記第２比較器のいずれか一方を用いて１ビットのディジタル値を生成し、又は、前記第１比較器及び前記第２比較器の両方を用いて２ビットのディジタル値を生成する、請求項１〜６の何れか一項に記載のＡ／Ｄ変換器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、Ａ／Ｄ変換器に関する。

【背景技術】

【0002】

特許文献１には、Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器は、まず、入力されたアナログ信号に対してフォールディング積分型Ａ／Ｄ変換を行う。次に、Ａ／Ｄ変換器は、フォールディング積分型Ａ／Ｄ変換の残差アナログ信号に対して巡回型Ａ／Ｄ変換を行う。フォールディング積分型及び巡回型のＡ／Ｄ変換動作を行うＡ／Ｄ変換器（いわゆるＦＩＣＣ型Ａ／Ｄ変換器）によれば、フォールディング積分によって読み出しノイズを抑制すると共に、グレースケールの分解能を高めることができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開２００８／０１６０４９号

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＦＩＣＣ型Ａ／Ｄ変換器は、例えば、ＣＭＯＳイメージセンサに用いられる。ＣＭＯＳイメージセンサのカラムピッチは微細である。そこで、ＦＩＣＣ型Ａ／Ｄ変換器をＣＭＯＳイメージセンサに実装するために、フォールディング積分動作を行う素子として１ビットサブＡ／Ｄ変換回路を採用し得る。１ビットサブＡ／Ｄ変換回路は、１ビットのディジタル値を生成する。

【0005】

ＦＩＣＣ型Ａ／Ｄ変換器は、上記した１ビットサブＡ／Ｄ変換回路や演算増幅回路などを構成要素として含む。これらの要素は、電圧オフセットやゲインのずれといった誤差要因を含む。これらの誤差は、フォールディング積分動作が繰り返される毎に蓄積されて、フォールディング積分動作の結果としての残差アナログ信号に含まれる。そして、巡回型Ａ／Ｄ変換動作には、蓄積された誤差を含む残差アナログ信号が提供されてしまう。その結果、巡回型Ａ／Ｄ変換動作へ提供される信号の大きさが、巡回型Ａ／Ｄ変換動作が受け入れ可能な範囲を超えることがあり得る。

【0006】

そこで、本発明は、積分演算の結果を所望の範囲に収めることにより良好なＡ／Ｄ変換特性を得ることが可能なＡ／Ｄ変換器を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一形態は、入力信号の標本化及び標本値の積分を繰り返し行うことによりアナログ信号からディジタル値を得るためのフォールディング積分型の動作を含むＡ／Ｄ変換動作を行うＡ／Ｄ変換器であって、ディジタル値に変換されるアナログ信号を受ける入力、アナログ信号に基づく信号を生成する演算増幅回路、及び、演算増幅回路において生成された信号を送出する出力、を含むゲインステージと、ゲインステージの入力に提供されるアナログ信号、又は、ゲインステージの出力から送出される信号に基づき、変換参照電圧を生成する参照電圧発生部と、ゲインステージの出力からの信号に基づき、参照電圧発生部から提供される変換参照電圧を参照して、１ビットのディジタル値を生成可能な比較器を含むＡ／Ｄ変換回路と、を備える。

【0008】

このＡ／Ｄ変換器では、参照電圧発生部がゲインステージの入力に提供される信号、又は、ゲインステージの出力から送出される信号に基づいて変換参照電圧を生成する。そして、当該変換参照電圧を参照して、ゲインステージからの信号がディジタル値に変換される。これにより、変換参照電圧は、可変値であるので、積分動作の繰り返しによってもゲインステージの出力から送出される信号が所望の範囲を超えないようにすることが可能になる。従って、このＡ／Ｄ変換器では、積分演算の結果が所望の範囲に収められるので、良好なＡ／Ｄ変換特性を得ることができる。

【0009】

演算増幅回路は、第１の入力、第２の入力、及び出力を有し、ゲインステージは、第１の入力に接続可能な第１のキャパシタと、第１の入力に接続可能な第２のキャパシタと、第１の入力と出力との間に接続される第３のキャパシタと、を有し、第３のキャパシタの容量は、第１のキャパシタの容量及び第２のキャパシタの容量の２倍であり、参照電圧発生部は、２回目のフォールディング積分動作で得られたゲインステージから送出される信号に基づき、変換参照電圧を生成し、Ａ／Ｄ変換回路は、（ｎ＋１）回目（ｎは２以上の整数）のフォールディング積分動作で得られたゲインステージからの信号に基づき、２回目のフォールディング積分動作で得られたゲインステージからの信号に基づく変換参照電圧を参照して、ディジタル値を生成してもよい。

【0010】

このゲインステージでは、第３のキャパシタの容量が、第１のキャパシタの容量及び第２のキャパシタの容量の２倍である。換言すると、第１のキャパシタ及び第２のキャパシタと、第３のキャパシタとの容量比が１／２である。従って、演算増幅回路における電圧の出力範囲は、入力範囲の１／２になる。このため、このゲインステージによれば、１回目の積分動作によって入力信号の大きさが１／２となる。次に、２回目の積分動作では１回目の積分動作の結果と、１／２とされる演算増幅回路の出力とが足し合される。従って、２回目の積分動作の出力範囲は、入力信号の範囲に対応する。これにより、変換参照電圧の生成において、２回目の積分動作の出力を参照することは、入力を参照することと同じ意味である。従って、ゲインステージの出力を利用して、積分演算の結果を所望の範囲に収めることが可能な変換参照電圧を生成することができる。

【0011】

Ａ／Ｄ変換回路において生成されたディジタル値に応じて、制御信号を生成する論理回路と、第１の基準参照電圧及び第２の基準参照電圧の少なくとも何れか一方を、制御信号に応じてゲインステージに提供するＤ／Ａ変換回路と、をさらに備え、参照電圧発生部は、２回目の積分動作で得られたゲインステージから送出される信号の大きさと、第１の基準参照電圧及び第２の基準参照電圧に基づく第１の閾値と、の比較により、ゲインステージから送出される信号が第１の閾値以上である場合に生成される第１の制御値、又は、ゲインステージから送出される信号が第１の閾値未満である場合に生成される第２の制御値に基づき、第１の制御値であるとき、第１の閾値と第１の制御値とに基づいて第２の閾値を生成し、第２の制御値であるとき、第１の閾値と第２の制御値とに基づいて第３の閾値を生成し、第２の閾値は、第１の閾値より小さく、第３の閾値は、第１の閾値より大きく、（ｎ＋１）回目（ｎは２以上の整数）のフォールディング積分動作で得られたゲインステージから送出される信号の大きさと、第２の閾値又は第３の閾値と、を比較した結果に基づき、変換参照電圧を生成する。

【0012】

参照電圧発生部は、２回目の積分動作で得られたゲインステージの出力に基づいて、第１の制御値又は第２の制御値を生成する。そして、参照電圧発生部は、３回目の積分動作で得られたゲインステージの出力をＡ／Ｄ変換するための変換参照電圧を、第２の閾値又は第３の閾値に基づいて生成する。この第２の閾値は、第１の閾値及び第１の制御値に基づいて生成され、第３の閾値は第１の閾値及び第２の制御値に基づいて生成される。そして、第２の閾値は、第１の閾値より小さい。一方、第３の閾値は、第１の閾値より大きい。その結果、ゲインステージの出力が大きい場合にはＡ／Ｄ変換回路に提供される閾値が小さくなり、ゲインステージの出力が小さい場合にはＡ／Ｄ変換回路に提供される閾値が大きくなる。ここで、閾値は、ゲインステージの出力を所定の範囲に収めるために、当該出力から所定の値を減じる動作（いわゆる折り返し動作）を行うか否かを判断するための値である。そうすると、第２の閾値が第１の閾値より小さい場合には、ゲインステージの出力が小さい段階で折り返し動作が実行されることになる。従って、ゲインステージの出力から上限値までの間に余裕を設けることが可能になる。また、第３の閾値が第１の閾値より大きい場合には、ゲインステージの出力が大きい段階で折り返し動作が実行されることになる。従って、ゲインステージの出力から下限値までの間に余裕を設けることが可能になる。

【0013】

第１の基準参照電圧は、第２の基準参照電圧よりも大きく、第１の閾値は、第１の基準参照電圧と、第２の基準参照電圧との中間値であってもよい。この構成によれば、ゲインステージに入力される信号の許容範囲において、第１の閾値よりも小さい第２の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第２の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲の中間に設定することができる。

【0014】

第１の基準参照電圧は、第２の基準参照電圧よりも大きく、第１の閾値は、第１の基準参照電圧と、第２の基準参照電圧との中間値よりも小さく、且つ、第２の基準参照電圧よりも大きくてもよい。この構成によれば、第１の閾値よりも小さい第２の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第３の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲における下限寄りに設定することができる。

【0015】

第１の基準参照電圧は、第２の基準参照電圧よりも大きく、第１の閾値は、第１の基準参照電圧と、第２の基準参照電圧との中間値よりも大きく、且つ、第１の基準参照電圧よりも小さくてもよい。この構成によれば、第１の閾値よりも小さい第３の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第３の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲における上限寄りに設定することができる。

【発明の効果】

【0016】

本発明によれば、積分演算の結果を所望の範囲に収めることにより良好なＡ／Ｄ変換特性を得ることが可能なＡ／Ｄ変換器が提供される。

【図面の簡単な説明】

【0017】

【図1】図１は、実施形態に係るＡ／Ｄ変換器の構成を示す回路図である。

【図2】図２は、図１に示された参照電圧発生部の構成を示す回路図である。

【図3】図３は、図２に示された第２の参照電圧発生回路の構成を示す回路図である。

【図4】図４は、イメージセンサセルの構成を示す図である。

【図5】図５の（ａ）部、図５の（ｂ）部、図５の（ｃ）部及び図５の（ｄ）部は、図１に示されたＡ／Ｄ変換器におけるフォールディング積分型Ａ／Ｄ変換の動作を示す図である。

【図6】図６の（ａ）部、図６の（ｂ）部及び図６の（ｃ）部は、図１に示されたＡ／Ｄ変換器における巡回型Ａ／Ｄ変換の動作を示す図である。

【図7】図７は、ゲインステージのフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を概略的に示す図である。

【図8】図８は、ゲインステージのフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を概略的に示す図である。

【図9】図９の（ａ）部、図９の（ｂ）部、図９の（ｃ）部及び図９の（ｄ）部は、比較例に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。

【図10】図１０の（ａ）部、図１０の（ｂ）部、図１０の（ｃ）部及び図１０の（ｄ）部は、実施例１に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。

【図11】図１１の（ａ）部、図１１の（ｂ）部、図１１の（ｃ）部及び図１１の（ｄ）部は、実施例２に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。

【図12】図１２の（ａ）部、図１２の（ｂ）部、図１２の（ｃ）部及び図１２の（ｄ）部は、実施例３に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。

【図13】図１３の（ａ）部、図１３の（ｂ）部及び図１３の（ｃ）部は、実施例４に係るフォールディング積分型Ａ／Ｄ動作の入出力特性をシミュレーションにより求めた結果を示す図である。

【発明を実施するための形態】

【0018】

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の一形態であるＡ／Ｄ変換器の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付し、重複する説明を省略する。

【0019】

図１は、本発明の一形態に係るＡ／Ｄ変換器の回路図である。Ａ／Ｄ変換器１１は、いわゆるフォールディング積分型のＡ／Ｄ変換である第１のＡ／Ｄ変換動作と、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作を、同一の回路構成を用いて実施する。Ａ／Ｄ変換器１１は、当該Ａ／Ｄ変換器１１が有するスイッチの時系列の制御パターンの変更により、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作を実現する。

【0020】

図１に示されるように、Ａ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１と、クロック発生器６１と、参照電圧発生部７０と、を含む。

【0021】

＜ゲインステージ＞
ゲインステージ１５は、ディジタル値に変換されるアナログ信号である入力値Ｖ_ＩＮを受ける入力１５ａと、演算値Ｖ_ＯＰを送出する出力１５ｂと、を含む。また、ゲインステージ１５は、シングルエンド型の演算増幅回路２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、第３のキャパシタ２９と、を含む。

【0022】

演算増幅回路２３は、第１の入力２３ａと、出力２３ｂと、第２の入力２３ｃと、を含む。出力２３ｂから送出される信号の位相は、第１の入力２３ａに与えられた信号の位相に対して反転する。例えば、第１の入力２３ａは反転入力端子である。第２の入力２３ｃは、非反転入力端子である。例えば、演算増幅回路２３の第２の入力２３ｃは、基準電位線Ｌ_ＣＯＭに接続される。従って、第２の入力２３ｃは、基準電位Ｖ_ＣＯＭを受ける。

【0023】

第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９は、各種の信号値の格納及び演算のための容量である。第３のキャパシタ２９の容量Ｃ_２は、第１のキャパシタ２５の容量Ｃ_１ａより大きい。また、第３のキャパシタ２９の容量Ｃ_２は、第２のキャパシタ２７の容量Ｃ_１ｂより大きい。これら容量Ｃ_１ａ及び容量Ｃ_１ｂによれば、フォールディング積分型Ａ／Ｄ変換である第１のＡ／Ｄ変換動作において入力される入力値Ｖ_ＩＮは、容量比（Ｃ_１ａ／Ｃ_２，Ｃ_１ｂ／Ｃ_２）に従って減衰される。従って、フォールディング積分型Ａ／Ｄ変換において出力される入力値Ｖ_ＩＮの電圧範囲は、キャパシタの容量比に従って小さくなる。このような構成により、シングルエンド構成の当該Ａ／Ｄ変換器１１を構成できる。

【0024】

より詳細には、第３のキャパシタ２９の容量Ｃ_２は、第１のキャパシタ２５の容量Ｃ_１ａの２倍である。また、第３のキャパシタ２９の容量Ｃ_２は、第２のキャパシタ２７の容量Ｃ_１ｂの２倍である。すなわち、Ｃ_１ａ＝１／２×Ｃ_２及びＣ_１ｂ＝１／２×Ｃ_２といった関係が成立する。このようなキャパシタを有するＡ／Ｄ変換器１１によれば、フォールディング積分型Ａ／Ｄ変換において入力される入力値Ｖ_ＩＮは、１／２に減衰される。そして、減衰された入力値Ｖ_ＩＮがサンプリング及び積分される。従って、フォールディング積分型Ａ／Ｄ変換において出力されるアナログ信号である演算値Ｖ_ＯＰの電圧範囲は、キャパシタの容量比に従って１／２となる。これにより、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作において、シングルエンド構成のＡ／Ｄ変換器に適した入力電圧が提供される。

【0025】

ゲインステージ１５は、複数のスイッチ４３，４７，４９，５１，５３を含む。複数のスイッチ４３，４７，４９，５１，５３は、第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９を、演算増幅回路２３に接続する。なお、図１に示されるスイッチ４３，４７，４９，５１，５３の配置は一例である。スイッチ４３，４７，４９，５１，５３は、クロック発生器６１において生成される制御信号により制御される。

【0026】

＜Ａ／Ｄ変換回路＞
Ａ／Ｄ変換回路１７は、ゲインステージ１５の出力１５ｂからの演算値Ｖ_ＯＰに基づき、第１の変換参照電圧Ｖ_ＲＣＨ及び／又は第２の変換参照電圧Ｖ_ＲＣＬに応じてディジタル値Ｄを生成する。

【0027】

Ａ／Ｄ変換回路１７は、例えば２個のコンパレータ１７ａ，１７ｂ（比較器）を含む。Ａ／Ｄ変換器１７は、コンパレータ１７ａ，１７ｂのいずれか一方を用いて１ビットのディジタル値Ｄを生成する。また、Ａ／Ｄ変換器１７は、コンパレータ１７ａ，１７ｂの両方を用いて２ビットのディジタル値Ｄを生成する。

【0028】

コンパレータ１７ａは、アナログ信号と第１の変換参照電圧Ｖ_ＲＣＨと比較することにより、比較結果信号であるビット（Ｂ_１）を生成する。コンパレータ１７ｂは、アナログ信号を第２の変換参照電圧Ｖ_ＲＣＬと比較することにより、比較結果信号であるビット（Ｂ_０）を生成する。第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬは、後述する参照電圧発生部７０から提供される。ディジタル値Ｄは、Ａ／Ｄ変換値を示す。ディジタル値Ｄは、例えば１ビット（Ｂ_０）又は２ビット（Ｂ_０，Ｂ_１）である。各ビット（Ｂ_０，Ｂ_１）は、「１」又は「０」を取り得る。１ビットのディジタル値Ｄは、（Ｂ_１）である。２ビットのディジタル値Ｄは、（Ｂ_０＋Ｂ_１）である。

【0029】

なお、コンパレータ１７ａにおいて、第１の変換参照電圧Ｖ_ＲＣＨが提供される入力は、キャパシタ（不図示）を介して基準電位Ｖ_ＣＯＭに接続されてもよい。この構成によれば、高周波ノイズのためのフィルタリングを行うことが可能になる。

【0030】

Ａ／Ｄ変換回路１７が１ビットのディジタル値Ｄを生成するとき、ビット（Ｂ_１）の値により１回の積分動作又は一巡回毎のディジタル値Ｄは、２値（Ｄ＝０又はＤ＝１）を取り得る。このとき、Ａ／Ｄ変換回路１７では、コンパレータ１７ａが動作する。従って、１ビットのディジタル値Ｄを生成するときに基準として用いられる信号は、第１の変換参照電圧Ｖ_ＲＣＨである。この場合には、コンパレータ１７ａは、以下のように動作する。
Ｖ_ＯＰ≧Ｖ_ＲＣＨのとき Ｂ_１＝１
Ｖ_ＯＰ＜Ｖ_ＲＣＨのとき Ｂ_１＝０

【0031】

Ａ／Ｄ変換回路１７が２ビットのディジタル値Ｄを生成するとき、ビット（Ｂ_０，Ｂ_１）の組み合わせにより１回の積分動作又は一巡回毎のディジタル値Ｄが（Ｄ＝０，Ｄ＝１，Ｄ＝２）を取り得る。この場合、コンパレータ１７ａ，１７ｂは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき Ｂ_１＝１，Ｂ_０＝１
Ｖ_ＲＣＬ＜Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき Ｂ_１＝０，Ｂ_０＝１
Ｖ_ＯＰ≦Ｖ_ＲＣＬのとき Ｂ_１＝０，Ｂ_０＝０

【0032】

＜参照電圧発生部＞
図２は、図１に示された参照電圧発生部７０の構成を示す回路図である。図２に示されるように、参照電圧発生部７０は、Ａ／Ｄ変換回路１７に提供される第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬを生成する。参照電圧発生部７０は、基準電圧源３３，３５，３６，３７，３８と接続される。基準電圧源３３は参照電圧発生部７０に第１の基準参照電圧Ｖ_ＲＨを提供する。基準電圧源３５は参照電圧発生部７０に第２の基準参照電圧Ｖ_ＲＬを提供する。基準電圧源３６は参照電圧発生部７０に電圧（Ｖ_Ｃ＋ΔＶ_Ｔ）を提供する。基準電圧源３７は参照電圧発生部７０に電圧（Ｖ_Ｃ）を提供する。基準電圧源３８は参照電圧発生部７０に電圧（Ｖ_Ｃ−ΔＶ_Ｔ）を提供する。また、参照電圧発生部７０は、ゲインステージ１５の出力１５ｂと接続される。ゲインステージ１５の出力１５ｂは参照電圧発生部７０に演算値Ｖ_ＯＰを提供する。さらに、参照電圧発生部７０は、コンパレータ１７ａに第１の変換参照電圧Ｖ_ＲＣＨを提供する。参照電圧発生部７０は、コンパレータ１７ｂに第２の変換参照電圧Ｖ_ＲＣＬを提供する。

【0033】

参照電圧発生部７０は、第１の論理回路７１と、第２の論理回路７２と、第１の参照電圧発生回路７３と、第２の参照電圧発生回路７４と、スイッチ７５，７６と、を含む。第１の参照電圧発生回路７３は、第１の論理回路７１から提供される制御信号φ_ＨＬ，φ_ＭＬ，φ_ＬＬに基づいて、第１の変換参照電圧Ｖ_ＲＣＨを生成する。第２の参照電圧発生回路７４は、制御信号ＳＩ，ＳＡに基づいて、第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬを生成する。スイッチ７５，７６は、第２の論理回路７２から提供される制御信号φ_ＣＨ１，φ_ＣＨ２に基づいて、第１の参照電圧発生回路７３と第２の参照電圧発生回路７４とを選択的にコンパレータ１７ａに接続する。従って、第１の参照電圧発生回路７３で生成された第１の変換参照電圧Ｖ_ＲＣＨ及び第２の参照電圧発生回路７４で生成された第１の変換参照電圧Ｖ_ＲＣＨの一方がコンパレータ１７ａに提供される。

【0034】

第１の論理回路７１は、ゲインステージ１５の出力１５ｂと、基準電圧源３７と、に接続される。第１の論理回路７１は、基準電圧源３７から提供された電圧（Ｖ_Ｃ）に対する演算値Ｖ_ＯＰの大小関係を取得し、制御信号φ_ＨＬ，φ_ＭＬ，φ_ＬＬを生成する。第１の論理回路７１は、以下のように動作する。
ｎ＝１，２であるとき、φ_ＨＬ＝０，φ_ＭＬ＝１，φ_ＬＬ＝０
ｎ≧３であるとき、
Ｖ_ＯＰ≧Ｖ_Ｃ（ｎ≧３）：φ_ＨＬ＝０，φ_ＭＬ＝０，φ_ＬＬ＝１
Ｖ_ＯＰ＜Ｖ_Ｃ（ｎ≧３）：φ_ＨＬ＝１，φ_ＭＬ＝０，φ_ＬＬ＝０

【0035】

なお、制御信号φ_ＭＬは、第１の論理回路７１とは別の論理回路において生成されてもよい。すなわち、制御信号φ_ＭＬは、演算値Ｖ_ＯＰに基づくことなく生成されてもよい。

【0036】

ここで、ｎはゲインステージ１５におけるフォールディング積分動作の数を示す。例えば、ｎ＝２とは、ゲインステージ１５における２回目のフォールディング積分動作であることを示す。上記の動作によれば、１回目及び２回目のフォールディング積分動作であるとき、制御信号（φ_ＨＬ＝０，φ_ＭＬ＝１，φ_ＬＬ＝０）により、スイッチ７３ｂは導通とされ、スイッチ７３ａ，７３ｃは非導通とされる。また、３回目以降のフォールディング積分動作であって、２回目のフォールディング積分動作の結果がＶ_Ｃ≧Ｖ_ＯＰであるとき、制御信号（φ_ＨＬ＝０，φ_ＭＬ＝０，φ_ＬＬ＝１）により、スイッチ７３ａが導通とされ、スイッチ７３ｂ，７３ｃが非導通とされる。一方、３回目以降のフォールディング積分動作であって、２回目のフォールディング積分動作の結果がＶ_Ｃ＜Ｖ_ＯＰであるとき、制御信号（φ_ＨＬ＝１，φ_ＭＬ＝０，φ_ＬＬ＝０）により、スイッチ７３ｃは導通とされ、スイッチ７３ａ，７３ｂは非導通とされる。

【0037】

なお、第１の論理回路７１における比較動作は、コンパレータ１７ａの出力を利用して行われてもよい。この場合には、参照電圧発生部７０は、Ａ／Ｄ変換回路１７と接続される。

【0038】

第２の論理回路７２は、制御信号φ_ＣＨ１，φ_ＣＨ２を生成する。制御信号φ_ＣＨ１は、スイッチ７５の開閉動作を制御する。制御信号φ_ＣＨ２は、スイッチ７６の開閉動作を制御する。第２の論理回路７２は、以下のように動作する。
第１のＡ／Ｄ変換動作であるとき：φ_ＣＨ１＝１，φ_ＣＨ２＝０
第２のＡ／Ｄ変換動作であるとき：φ_ＣＨ１＝０，φ_ＣＨ２＝１

【0039】

第１の参照電圧発生回路７３は、第１のＡ／Ｄ変換動作のための第１の変換参照電圧Ｖ_ＲＣＨを生成する。第１の参照電圧発生回路７３には、電圧（Ｖ_Ｃ，Ｖ_Ｃ＋ΔＶ_Ｔ，Ｖ_Ｃ−ΔＶ_Ｔ）が提供される。第１の参照電圧発生回路７３は、スイッチ７３ａ，７３ｂ，７３ｃを含む。スイッチ７３ａは、制御信号φ_ＬＬにより開閉動作が制御される。スイッチ７３ｂは、制御信号φ_ＭＬにより開閉動作が制御される。スイッチ７３ｃは、制御信号φ_ＨＬにより開閉動作が制御される。第１の参照電圧発生回路７３は、制御信号φ_ＨＬ，φ_ＭＬ，φ_ＬＬに基づき、第１の変換参照電圧Ｖ_ＲＣＨとして、電圧（Ｖ_Ｃ，Ｖ_Ｃ＋ΔＶ_Ｔ，Ｖ_Ｃ−ΔＶ_Ｔ）のうちいずれか一つを選択的に出力する。それぞれの電圧（Ｖ_Ｃ）及び電圧（ΔＶ_Ｔ）は、下記式（１Ａ），（１Ｂ），（１Ｃ）により示される。

【数1】

ここで、式（１Ｂ）におけるｄは、演算値Ｖ_ＯＰと演算値Ｖ_ＯＰの上限値との間の余裕、及び、演算値Ｖ_ＯＰと演算値Ｖ_ＯＰの下限値との間の余裕を設定する値であり、０＜ｄ＜１の範囲における所定の数値に設定される。例えば、ｄ＝０．２５とされる。

【0040】

図３は、図２に示された第２の参照電圧発生回路７４の構成を示す回路図である。図３に示されるように、第２の参照電圧発生回路７４は、第２のＡ／Ｄ変換動作のための第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬを生成する。第２の参照電圧発生回路７４は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬに基づき、第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬを生成する。第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬは、基準電圧源３３，３５から提供される。第２の参照電圧発生回路７４は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬに基づき、所定の抵抗値を有する抵抗Ｒ１〜Ｒ５に応じて、電圧（Ｖ_ＲＣ１Ｈ，Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌ，Ｖ_ＲＣ１Ｌ）を生成する。第２のＡ／Ｄ変換動作では、制御信号ＳＡによって制御されるスイッチの動作により、第１の変換参照電圧Ｖ_ＲＣＨとして電圧（Ｖ_ＲＣ２Ｈ）が提供され、第２の変換参照電圧Ｖ_ＲＣＬとして電圧（Ｖ_ＲＣ２Ｌ）が提供される。

【0041】

この第２の参照電圧発生回路７４によれば、第１の変換参照電圧Ｖ_ＲＣＨは、第１の基準参照電圧Ｖ_ＲＨと第２の基準参照電圧Ｖ_ＲＬとの間の中央値より高く且つ第１の基準参照電圧Ｖ_ＲＨより低い。また、第２の変換参照電圧Ｖ_ＲＣＬは、第１の基準参照電圧Ｖ_ＲＨと第２の基準参照電圧Ｖ_ＲＬとの間の中央値より低く且つ第２の基準参照電圧Ｖ_ＲＬより高い。このように第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬが生成されるので、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作が適切に実施される。

【0042】

例えば、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の抵抗値を、抵抗Ｒ１＝２Ｒ、抵抗Ｒ２＝Ｒ、抵抗Ｒ３＝２Ｒ、抵抗Ｒ４＝Ｒ、抵抗Ｒ５＝２Ｒ（Ｒは所定の抵抗値）といった値に設定することにより、第２のＡ／Ｄ変換動作における第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬとして、以下の式により表される電圧（Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌ）が提供される。
Ｖ_ＲＣ２Ｈ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８
Ｖ_ＲＣ２Ｌ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８
このように第１の変換参照電圧Ｖ_ＲＣＨ及び第２の変換参照電圧Ｖ_ＲＣＬが生成されるので、より適切に第２のＡ／Ｄ変換動作が実施される。

【0043】

再び図１に示されるように、論理回路１９は、ディジタル値Ｄに応じた制御信号Ｖ_ＣＯＮＴ（例えばφ_ＤＨ、φ_ＤＬ、φ_ＤＳ）を生成する。

【0044】

Ｄ／Ａ変換回路２１は、第１の出力２１ａと、第２の出力２１ｂとを含む。Ｄ／Ａ変換回路２１は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬの少なくともいずれか一方を、制御信号Ｖ_ＣＯＮＴに応じて第１の出力２１ａ及び第２の出力２１ｂを介してゲインステージ１５に提供する。第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬは、基準電圧源３３，３５から提供される。

【0045】

Ｄ／Ａ変換回路２１は、制御信号に応じて動作するスイッチ回路３１を含む。スイッチ回路３１は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬのいずれかを、Ｄ／Ａ変換回路２１が第１の出力２１ａに提供するように動作する。スイッチ回路３１は、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬのいずれかを、Ｄ／Ａ変換回路２１が第２の出力２１ｂに提供するように動作する。

【0046】

スイッチ回路３１は、スイッチ３１ａ，３１ｂ，３１ｃを含む。スイッチ回路３１は、スイッチ３１ａ，３１ｂを動作させることにより、第１の基準参照電圧Ｖ_ＲＨを第１の出力２１ａに提供すると共に、第２の基準参照電圧Ｖ_ＲＬを第２の出力２１ｂに提供する。また、スイッチ回路３１は、スイッチ３１ａ，３１ｃを動作させることにより、第１の基準参照電圧Ｖ_ＲＨを第１の出力２１ａ及び第２の２１ｂに提供する。さらに、スイッチ回路３１は、スイッチ３１ｂ，３１ｃを動作させることにより、第２の基準参照電圧Ｖ_ＲＬを第１の出力２１ａ及び第２の２１ｂに提供する。

【0047】

Ｄ／Ａ変換回路２１の第１の出力２１ａは、第１のキャパシタ２５の一端に接続される。Ｄ／Ａ変換回路２１の第２の出力２１ｂは、第２のキャパシタ２７の一端に接続される。スイッチ３１ａ，３１ｂ，３１ｃの開閉は、それぞれ、論理回路１９からの制御信号φ_ＤＨ，φ_ＤＳ，φ_ＤＬによって制御される。従って、ディジタル値Ｄは、動作させるべき制御信号φ_ＤＨ，φ_ＤＳ，φ_ＤＬを決定する。

【0048】

ここで、第１の出力２１ａに提供される電圧をＶ_ＤＡ１とし、第２の出力２１ｂに提供される電圧をＶ_ＤＡ２とする。そして、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル値Ｄを生成する場合には、Ｄ／Ａ変換回路２１は、Ａ／Ｄ変換回路１７からのディジタル値Ｄに基づく制御信号Ｖ_ＣＯＮＴに応じて、以下のように動作する。
条件（Ｄ＝１）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＲＨ、Ｖ_ＤＡ２＝Ｖ_ＲＬ
条件（Ｄ＝０）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＬ

【0049】

一方、Ａ／Ｄ変換回路１７が２つのコンパレータ１７ａ，１７ｂを用いてディジタル値Ｄを生成する場合には、Ｄ／Ａ変換回路２１は、Ａ／Ｄ変換回路１７からのディジタル値Ｄに基づく制御信号Ｖ_ＣＯＮＴに応じて、以下のように動作する。
条件（Ｄ＝２）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＨ
条件（Ｄ＝１）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＲＨ、Ｖ_ＤＡ２＝Ｖ_ＲＬ
条件（Ｄ＝０）が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＬ

【0050】

本発明の別の側面は、イメージセンサデバイスである。図４は、イメージセンサの画素を示す図面である。イメージセンサデバイスは、セルアレイと、変換器アレイとを備える。セルアレイは、二次元状に配置された複数のイメージセンサセル２ａを含む。変換器アレイは、セルアレイに接続されており複数のＡ／Ｄ変換器１１を含む。Ａ／Ｄ変換器１１は、セルアレイのカラム線８を介してイメージセンサセル２ａに接続される。

【0051】

イメージセンサセル２ａは、例えばＣＭＯＳイメージセンサセルである。フォトダイオードＤＦは、イメージに関連する一画素分の光Ｌを受ける。選択トランジスタＭ_Ｓのゲートは、行方向に伸びるロウ選択線Ｓに接続される。リセットトランジスタＭ_Ｒのゲートはリセット線Ｒに接続される。転送トランジスタＭ_Ｔのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードＤＦの一端は転送トランジスタＭ_Ｔを介して浮遊拡散層ＦＤに接続される。浮遊拡散層ＦＤは、リセットトランジスタＭ_Ｒを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭ_Ａのゲートに接続される。トランジスタＭ_Ａの一電流端子（例えばドレイン）は、選択トランジスタＭ_Ｓを介してカラム線８に接続される。トランジスタＭ_Ａは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭ_Ｓを介してカラム線に提供する。

【0052】

この構造のイメージセンサセル２ａは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成する。すなわち、イメージセンサセル２ａでは、まず、リセット線Ｒに提供される制御信号がリセットトランジスタＭ_Ｒに提供され、浮遊拡散層ＦＤがリセットされる。トランジスタＭ_Ａを介して、このリセットレベルが読み出される。次に、電荷転送制御信号ＴＸが転送トランジスタＭ_Ｔに提供され、フォトダイオードＤＦから光誘起信号電荷が浮遊拡散層に転送される。そして、トランジスタＭ_Ａを介して、この信号レベルが読み出される。このように、イメージセンサセル２ａは、リセットレベルを示す第１の信号Ｓ１と該リセットレベルに重畳された信号レベルを示す第２の信号Ｓ２とを生成可能である。

【0053】

＜フォールディング積分型Ａ／Ｄ変換動作＞
次に、図１に示されたＡ／Ｄ変換器１１における第１のＡ／Ｄ変換動作を説明する。第１のＡ／Ｄ変換動作は、入力信号の標本化及び標本値の積分を繰り返し行うことによりアナログ値である入力値Ｖ_ＩＮからディジタル値Ｄである出力値を得るためのフォールディング積分型の動作である。

【0054】

図５の（ａ）部、（ｂ）部、（ｃ）部及び（ｄ）部は、第１のＡ／Ｄ変換動作を説明するための回路図である。第１のＡ／Ｄ変換動作では、前述したように、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル値Ｄを生成する。

【0055】

図５の（ａ）部に示されるように、ゲインステージ１５は、第１の初期格納ステップとしての第１の格納動作を行う。このステップでは、ゲインステージ１５の入力１５ａを介して受けた入力値Ｖ_ＩＮを第１のキャパシタ２５に格納する。また、ゲインステージ１５の出力２３ｂと第１の入力２３ａとを接続する。そして、第２のキャパシタ２７は、第２の出力２１ｂから提供される第２の基準参照電圧Ｖ_ＲＬを格納する。さらに、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続される。

【0056】

第１の初期格納ステップ及び以下に説明する各ステップにおける格納及び接続は、スイッチ回路３１及びスイッチ４３，４７，４９，５１，５３により実現される。第１の初期格納ステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝０，φ_ＤＬ＝１）及び制御信号（φ_１＝１，φ_２＝０，φ_３＝０，φ_Ｒ＝１，φ_Ｓ＝１）により、スイッチ３１ｂ，４７，５３，４３は導通とされ、スイッチ３１ａ，３１ｃ，４９，５１は非導通とされる。

【0057】

このとき、容量Ｃ_１ａ，Ｃ_１ｂに蓄積される電荷（Ｑ_１ａ，Ｑ_１ｂ）は、下記式（２Ａ），（２Ｂ）により示される。

【数2】

【0058】

第１の初期格納動作ステップに引き続き、Ａ／Ｄ変換器１１は、図５の（ｂ）部又は図５の（ｃ）部に示される、第１の演算ステップとしての第１の演算動作を行う。

【0059】

第１の演算ステップでは、制御信号（φ_１＝０，φ_２＝１，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ４９は導通とされ、スイッチ４７，５１，５３，４３は非導通とされる。この回路構成によれば、第１のキャパシタ２５が第１の出力２１ａと第１の入力２３ａとの間に接続され、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続され、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続される。

【0060】

Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａからのディジタル値Ｄ（ｎ）（＝Ｂ_１）に従ったスイッチ回路３１の制御により、第１の基準参照電圧Ｖ_ＲＨ又は第２の基準参照電圧Ｖ_ＲＬが提供される。

【0061】

１回目及び２回目の第１の演算動作が行われるとき、参照電圧発生部７０は、第１の変換参照電圧Ｖ_ＲＣＨとして第１の閾値をＡ／Ｄ変換回路１７に提供する。この場合、参照電圧発生部７０では、制御信号（φ_ＨＬ＝０，φ_ＭＬ＝１，φ_ＬＬ＝０，φ_ＣＨ１＝１，φ_ＣＨ２＝０）により、スイッチ７３ｂ，７５は導通とされ、スイッチ７３ａ，７３ｃ，７６は非導通とされる。

【0062】

ここで、参照電圧発生部７０は、２回目の第１の演算動作の結果を利用して、制御値Ｅである第１の制御値または第２の制御値を生成する。制御値Ｅは、３回目以降の第１の演算動作に利用される閾値である第１の変換参照電圧Ｖ_ＲＣＨを生成するための値である。この動作は、参照電圧発生部７０の第１の論理回路７１において行われる。第１の論理回路７１は、以下のように動作する。Ｖ_ＯＰ（２）は、２回目の第１の演算動作により生成された演算値である。
条件（Ｖ_ＯＰ（２）≧Ｖ_Ｃ）が満たされるとき、Ｅ＝１
条件（Ｖ_ＯＰ（２）＜Ｖ_Ｃ）が満たされるとき、Ｅ＝０

【0063】

具体的には、演算値Ｖ_ＯＰ（２）が第１の閾値（Ｖ_Ｃ）以上であるとき、制御値Ｅは第１の制御値（Ｅ＝１）である。一方、演算値Ｖ_ＯＰ（２）が第１の閾値（Ｖ_Ｃ）未満であるとき、制御値Ｅは第２の制御値（Ｅ＝０）である。なお、この制御値は、２回目の第１の演算動作の結果（演算値Ｖ_ＯＰ（２））に基づくコンパレータ１７ａのディジタル出力（Ｄ（２）＝０又は１）を利用してもよい。

【0064】

１回目及び２回目の第１の演算動作が行われるとき、Ａ／Ｄ変換回路１７のコンパレータ１７ａは、式（３）に示されるように動作する。式（３）において、Ｄ（ｎ）＝（Ｂ_１）はｎ回目の演算動作おけるディジタル値Ｄが（Ｂ_１）であることを示す。ｎはゲインステージ１５におけるフォールディング積分動作の数を示す。例えば、Ｄ（１）＝１は１回目のフォールディング演算動作におけるディジタル値Ｄが「１」であることを示す。

【数3】

【0065】

３回目以降の第１の演算動作が行われるとき、参照電圧発生部７０及びＡ／Ｄ変換回路１７のコンパレータ１７ａは、式（４）に示されるように動作する。ただし、３≦ｎ＜Ｍである。Ｍは、最大繰り返し数（積分の回数）である。

【数4】

【0066】

式（４）によれば、参照電圧発生部７０は、第１の変換参照電圧Ｖ_ＲＣＨとして電圧［Ｖ_Ｃ−ｄ×ΔＶ_Ｒ×（２×Ｅ−１）］をＡ／Ｄ変換回路１７に提供する。そして、Ａ／Ｄ変換回路１７は、演算値Ｖ_ＯＰ（ｎ）（３≦ｎ＜Ｍ）に基づき、第１の変換参照電圧Ｖ_ＲＣＨを参照して、ディジタル値Ｄを生成する。

【0067】

式（４）において、［Ｖ_Ｃ−ｄ×ΔＶ_Ｒ×（２×Ｅ−１）］は、コンパレータ１７ａに提供される第２の閾値又は第３の閾値である。制御値Ｅは、第２の閾値又は第３の閾値を決定する。第２の閾値又は第３の閾値を示す数式［Ｖ_Ｃ−ｄ×ΔＶ_Ｒ×（２×Ｅ−１）］を参照すると、制御値Ｅが含まれている。制御値Ｅは、２回目の第１の演算動作の結果に基づいて生成される値である。すなわち、３回目以降の演算動作においては、２回目の演算動作で得られた結果（制御値Ｅ）を用いて閾値（第１の変換参照電圧Ｖ_ＲＣＨ）を決定している。既に述べたように、式（４）におけるｄは、演算値Ｖ_ＯＰと演算値Ｖ_ＯＰの上限値との間の余裕、及び、演算値Ｖ_ＯＰと演算値Ｖ_ＯＰの下限値との間の余裕を設定する値であり、０＜ｄ＜１の範囲における所定の数値に設定される。例えば、ｄ＝０．２５とされる。

【0068】

例えば、第１の制御値（Ｅ＝１）であるとき、第１の制御値（Ｅ＝１）を式（４）に代入すると、式（５）に示される第２の閾値（Ｖ_Ｃ−ｄ×ΔＶ_Ｒ）が得られる。第２の閾値は、第１の閾値Ｖ_Ｃより［ｄ×ΔＶ_Ｒ］だけ小さい。この場合、参照電圧発生部７０では、制御信号（φ_ＨＬ＝０，φ_ＭＬ＝０，φ_ＬＬ＝１，φ_ＣＨ１＝１，φ_ＣＨ２＝０）により、スイッチ７３ａ，７５が導通とされ、スイッチ７３ｂ，７３ｃ，７６が非導通とされる。

【数5】

【0069】

一方、第２の制御値（Ｅ＝０）であるとき、第２の制御値（Ｅ＝０）を式（４）に代入すると、式（６）に示される第３の閾値（Ｖ_Ｃ＋ｄ×ΔＶ_Ｒ）が得られる。第３の閾値は、第１の閾値Ｖ_Ｃより［ｄ×ΔＶ_Ｒ］だけ大きい。この場合、参照電圧発生部７０では、制御信号（φ_ＨＬ＝１，φ_ＭＬ＝０，φ_ＬＬ＝０，φ_ＣＨ１＝１，φ_ＣＨ２＝０）により、スイッチ７３ｃ，７５が導通とされ、スイッチ７３ａ，７３ｂ，７６が非導通とされる。

【数6】

【0070】

要するに、１回目及び２回目の演算動作では、第１の変換参照電圧Ｖ_ＲＣＨとして電圧（Ｖ_Ｃ）がコンパレータ１７ａに提供される。そして、２回目の演算動作の結果に基づいて第１の制御値（Ｅ＝１）が生成された場合には、第１の変換参照電圧Ｖ_ＲＣＨとして電圧（Ｖ_Ｃ−ｄ×ΔＶ_Ｒ）がコンパレータ１７ａに提供される。一方、２回目の演算動作の結果に基づいて、第２の制御値（Ｅ＝２）が生成された場合には、第１の変換参照電圧Ｖ_ＲＣＨとして電圧（Ｖ_Ｃ＋ｄ×ΔＶ_Ｒ）がコンパレータ１７ａに提供される。

【0071】

続いて、ゲインステージ１５は、図５（ｄ）に示される第１の格納動作を第１の格納ステップとして行う。第１の格納ステップでは、第３のキャパシタ２９を演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続することで演算値Ｖ_ＯＰを容量Ｃ_２に保持したままで、ゲインステージ１５の入力１５ａからの入力値Ｖ_ＩＮを第１のキャパシタ２５に格納し、第２の出力２１ｂから提供される第２の基準参照電圧Ｖ_ＲＬを第２のキャパシタ２７に格納する。第１の格納ステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝０、φ_ＤＬ＝１）及び制御信号（φ_１＝１，φ_２＝０，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝１）により、スイッチ３１ｂ，４７，４３は導通とされ、スイッチ３１ａ，３１ｃ，４９，５１，５３は非導通とされる。

【0072】

次いで、ゲインステージ１５は、ディジタル値Ｄ（ｎ−１）に基づき、図５の（ｂ）部及び図５の（ｃ）部に示される第１の演算動作のいずれかを選択しながら、ｎ回目の第１の演算ステップ及び第１の格納ステップを行うフォールディング積分型Ａ／Ｄ変換ステップを所定回数繰り返して実施する。フォールディング積分型Ａ／Ｄ変換ステップにおいて、第１の演算ステップ及び第１の格納ステップをＭ回繰り返して、サンプリング及び積分を行ったときの演算値Ｖ_ＯＰは、式（７Ａ），（７Ｂ）により示される。式（７Ａ）において、ディジタル値Ｄ（ｎ）は、上記式（５）又は式（６）により示される。

【数7】

【0073】

式（７Ａ）の右辺第２項に示されるように、入力信号である入力値Ｖ_ＩＮに１／２のゲインをかけて、Ｍ回のサンプリングを行い、フォールディング積分型のＡ／Ｄ変換を行うと、その出力（演算値Ｖ_ＯＰ）の振幅範囲は、入力信号の振幅範囲と同じになる。

【0074】

＜巡回型Ａ／Ｄ変換動作＞
次に、図１に示されたＡ／Ｄ変換器１１における第２のＡ／Ｄ変換動作を説明する。第２のＡ／Ｄ変換動作は、巡回型Ａ／Ｄ変換動作である。以下、Ａ／Ｄ変換器１１における、巡回型Ａ／Ｄ変換ステップとしての巡回型Ａ／Ｄ変換の動作を説明する。

【0075】

図６の（ａ）部、（ｂ）部及び（ｃ）部は、第２のＡ／Ｄ変換動作を説明するための回路図である。第２のＡ／Ｄ変換動作では、Ａ／Ｄ変換回路１７が２つのコンパレータ１７ａ，１７ｂを用いてディジタル値Ｄを生成する。

【0076】

まず、ゲインステージ１５は、図６の（ａ）部に示されるように、第２の初期格納ステップとしての第２の格納動作を実施する。このステップでは、フォールディング積分型Ａ／Ｄ変換ステップにおける演算値Ｖ_ＯＰである残差アナログ信号を第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９に格納する。このステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝１、φ_ＤＬ＝０）及び制御信号（φ_１＝１，φ_２＝０，φ_３＝１，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ３１ｃ，４７，５１は導通とされ、スイッチ３１ａ，３１ｂ，４３，４９，５３は非導通とされる。また、このステップでは、フォールディング積分型Ａ／Ｄ変換ステップにおける演算値Ｖ_ＯＰがコンパレータ１７ａ，１７ｂに提供される。コンパレータ１７ａ，１７ｂは、提供された演算値Ｖ_ＯＰに基づき、ディジタル値Ｄを生成する。

【0077】

続いて、ゲインステージ１５は、第２の初期格納ステップに引き続き、ディジタル値Ｄ（＝Ｂ_１＋Ｂ_０）の値に従って、図６の（ｂ）部又は図６の（ｃ）部に示されるように、第２の演算ステップとしての第２の演算動作を行う。第２の演算動作では、ゲインステージ１５は、演算増幅回路２３、第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９により演算値Ｖ_ＯＰを生成する。第２の演算動作では、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されると共に、第１のキャパシタ２５が第１の出力２１ａと第１の入力２３ａとの間に接続され、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続される。第２の演算ステップでは、制御信号（φ_１＝０，φ_２＝１，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ４９は導通とされ、スイッチ４７，５１，５３，４３は非導通とされる。

【0078】

Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａ，１７ｂからのディジタル値Ｄ（＝Ｂ_１＋Ｂ_０）に従ってスイッチ回路３１が制御され、第１の基準参照電圧Ｖ_ＲＨ又は第２の基準参照電圧Ｖ_ＲＬが提供される。

【0079】

コンパレータ１７ａ，１７ｂは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき Ｄ＝２（Ｂ_１＝１，Ｂ_０＝１）
Ｖ_ＲＣＬ＜Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき Ｄ＝１（Ｂ_１＝０，Ｂ_０＝１）
Ｖ_ＯＰ≦Ｖ_ＲＣＬのとき Ｄ＝０（Ｂ_１＝０，Ｂ_０＝０）

【0080】

Ｄ＝２のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧Ｖ_ＲＨが提供されるように制御されながら図６の（ｂ）部の動作が行われる。一方、Ｄ＝０のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図６の（ｂ）部の動作が行われる。さらに、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図６の（ｃ）部の動作が行われる。

【0081】

続いて、ゲインステージ１５は、第２の演算ステップに引き続き、図６の（ａ）部に示されるように、第２の格納ステップとしての第２の格納動作を行う。

【0082】

第２の格納ステップでは、第２の演算ステップにおける演算値Ｖ_ＯＰを第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９に格納する点において、第２の初期格納ステップと相違する。

【0083】

そして、ゲインステージ１５は、巡回型Ａ／Ｄ変換ステップとして、第２の演算ステップ及び第２の格納ステップを所定回数繰り返して行う。Ｍ回の積分動作後の演算値Ｖ_ＯＰ（Ｍ）の残差に対するｊ回目の巡回動作後に得られるディジタル値をＤ（ｊ）で表すと、残差Ｖ_ＯＰ（Ｍ）−Ｖ_ＣＯＭとディジタル値Ｄ（ｊ）の関係は式（８）により示される。

【数8】

式（７Ａ）のＤ（Ｍ）と、式（８）のＤ（１）〜Ｄ（Ｎ）より、アナログ値である入力値からディジタル値である出力値が得られる。

【0084】

以下、本実施形態に係るＡ／Ｄ変換器１１の作用効果について説明する。

【0085】

このＡ／Ｄ変換器１１では、ゲインステージ１５の出力１５ｂから送出される演算値Ｖ_ＯＰに基づいて第１の変換参照電圧Ｖ_ＲＣＨを生成する。そして、第１の変換参照電圧Ｖ_ＲＣＨを参照して、ゲインステージ１５からの演算値Ｖ_ＯＰがディジタル値Ｄに変換される。これにより、第１の変換参照電圧Ｖ_ＲＣＨは、唯一の値ではなく可変値であるので、積分動作の繰り返しによってもゲインステージ１５の出力１５ｂから送出される演算値Ｖ_ＯＰが所望の範囲を超えないようにすることが可能になる。従って、このＡ／Ｄ変換器１１は、積分演算の結果を所望の範囲に収めることができる。

【0086】

このゲインステージ１５では、第３のキャパシタ２９の容量Ｃ_２が、第１のキャパシタ２５の容量Ｃ_１ａ及び第２のキャパシタ２７の容量Ｃ_１ｂに対して２倍である。換言すると、第１のキャパシタ２５及び第２のキャパシタ２７と、第３のキャパシタ２９との容量比が１／２である。従って、演算増幅回路２３における電圧の出力範囲は、入力範囲の１／２になる。このため、このゲインステージ１５によれば、１回目の積分動作によって入力信号の大きさが１／２となる。次に、２回目の積分動作では１回目の積分動作の結果と、１／２とされる演算増幅回路２３の演算値Ｖ_ＯＰとが足し合される。従って、２回目の積分動作の出力の大きさは、入力値Ｖ_ＩＮの大きさに対応する。これにより、第１の変換参照電圧Ｖ_ＲＣＨの生成において、２回目の積分動作の出力を参照することは、入力を参照することと同じ意味である。従って、ゲインステージ１５の演算値Ｖ_ＯＰを利用して、積分演算の結果を所望の範囲に収めることが可能な第１の変換参照電圧Ｖ_ＲＣＨを生成することができる。

【0087】

図７及び図８を参照しつつ、参照電圧発生部７０の作用につきさらに説明する。図７及び図８は、ゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を概略的に示す図である。参照電圧発生部７０は、２回目の積分動作で得られたゲインステージ１５の出力に基づいて、第１の制御値又は第２の制御値を生成する。そして、参照電圧発生部７０は、３回目の積分動作で得られたゲインステージ１５の出力をＡ／Ｄ変換するための第１の変換参照電圧Ｖ_ＲＣＨを、第２の閾値（Ｖ_Ｃ−ΔＶ_Ｔ）又は第３の閾値（Ｖ_Ｃ＋ΔＶ_Ｔ）に基づいて生成する。そして、第１の閾値（Ｖ_Ｃ）及び第１の制御値に基づいて生成された第２の閾値（Ｖ_Ｃ−ΔＶ_Ｔ）は、第１の閾値（Ｖ_Ｃ）より小さい。一方、第１の閾値（Ｖ_Ｃ）及び第２の制御値に基づいて生成された第３の閾値（Ｖ_Ｃ＋ΔＶ_Ｔ）は、第１の閾値（Ｖ_Ｃ）より大きい。その結果、ゲインステージ１５の出力が大きい場合には閾値が小さくなり、ゲインステージ１５の出力が小さい場合には閾値が大きくなる。

【0088】

ここで、閾値は、ゲインステージ１５の出力を所定の範囲に収めるために、演算値Ｖ_ＯＰから所定の値（ΔＶ_Ｒ）を減じる動作（いわゆる折り返し動作）を行うか否かを判断するための値である。そうすると、第２の閾値が第１の閾値（Ｖ_Ｃ）より小さい場合（Ｖ_Ｃ−ΔＶ_Ｔ）には、ゲインステージ１５の出力が小さい段階で折り返し動作が実行されることになる（図７参照）。従って、ゲインステージ１５の出力から上限値（Ｖ_ｍａｘ）までの間の余裕をΔＶ_ｍ１からΔＶ_ｍ２へ拡大させることが可能になる。また、第３の閾値が第１の閾値（Ｖ_Ｃ）より大きい場合（Ｖ_Ｃ＋ΔＶ_Ｔ）には、ゲインステージ１５の出力が大きい段階で折り返し動作が実行されることになる（図８参照）。従って、ゲインステージ１５の出力から下限値（Ｖ_ｍｉｎ）までの間の余裕をΔＶ_ｍ３からΔＶ_ｍ４へ拡大させることが可能になる。

【0089】

このＡ／Ｄ変換器１１では、コンパレータ１７ａの比較動作における誤差耐性を高めることが可能になる。従って、精密な参照電圧を提供するために高精度の電源を用いる必要がなくなる。

【0090】

また、第１の閾値（Ｖ_Ｃ）は、第１の基準参照電圧Ｖ_ＲＨと、第２の基準参照電圧Ｖ_ＲＬとの中間値である（式（１Ａ）参照）。この構成によれば、ゲインステージ１５に入力される入力値Ｖ_ＩＮの許容範囲において、第１の閾値（Ｖ_Ｃ）よりも小さい第２の閾値（Ｖ_Ｃ−ΔＶ_Ｔ）を用いてＡ／Ｄ変換される範囲と、第１の閾値（Ｖ_Ｃ）よりも大きい第２の閾値（Ｖ_Ｃ＋ΔＶ_Ｔ）を用いてＡ／Ｄ変換される範囲と、の境界を、当該許容範囲の中間に設定することができる。

【0091】

＜比較例１＞
図９の（ａ）部〜（ｄ）部は、シミュレーションにより求めたゲインステージのフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。すなわち、横軸は、入力値Ｖ_ＩＮ（ディジタル値）であり、１４ビットでＡ／Ｄ変換した結果出力されると期待されるディジタル値に換算して示している。図９の（ａ）部〜（ｄ）部に示される入出力特性は、比較例に係る参照電圧発生部から提供される基準参照電圧に基づいている。比較例に係る参照電圧発生部は、基準参照電圧を生成するための閾値が一定値（第１の閾値（Ｖ_Ｃ））として動作する。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。

【0092】

図９の（ａ）部及び図９の（ｂ）部は、積分回数（Ｍ＝１６）とした場合のシミュレーション結果である。また、図９の（ａ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図９の（ｂ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含む。図９の（ａ）部に示された入出力特性によれば、上限値（又は下限値）までの余裕（ΔＶ_ｍ）は、０．０３６Ｖであることがわかった。従って、図９の（ｂ）部に示されるように、電圧バイアス等の誤差に対して０．０３６Ｖの余裕があることがわかった。

【0093】

図９の（ｃ）部及び図９の（ｄ）部は、積分回数（Ｍ＝６４）とした場合のシミュレーション結果である。また、図９の（ｃ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図９の（ｄ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含む。図９の（ｃ）部に示された入出力特性によれば、上限値（又は下限値）までの余裕（ΔＶ_ｍ）は、０．００７７Ｖであることがわかった。従って、図９の（ｄ）部に示されるように、電圧バイアス等の誤差に対して０．００７７Ｖの余裕があることがわかった。

【0094】

＜実施例１＞
図１０の（ａ）部〜（ｄ）部は、シミュレーションにより求めたゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。図１０の（ａ）部〜（ｄ）部に示される入出力特性は、参照電圧発生部７０から提供される基準参照電圧に基づいている。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．５Ｖ、ΔＶ_Ｔ＝０．１２５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。

【0095】

図１０の（ａ）部及び図１０の（ｂ）部は、積分回数（Ｍ＝１６）とした場合のシミュレーション結果である。また、図１０の（ａ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１０の（ｂ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１０の（ａ）部に示された入出力特性によれば、上限値（又は下限値）までの余裕（ΔＶ_ｍ）は、０．１２５Ｖであることがわかった。従って、図１０の（ｂ）部に示されるように、電圧バイアス等の誤差に対して０．１２５Ｖの余裕があることがわかった。また、比較例の余裕（０．０３６Ｖ）と比較すると、誤差耐性は３倍程度（０．１２５／０．０３６）向上することがわかった。

【0096】

図１０の（ｃ）部及び図１０の（ｄ）部は、積分回数（Ｍ＝６４）とした場合のシミュレーション結果である。また、図１０の（ｃ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１０の（ｄ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１０の（ｃ）部に示された入出力特性によれば、上限値（又は下限値）までの余裕（ΔＶｍ）は、０．１２５Ｖであることがわかった。従って、図１０の（ｄ）部に示されるように、電圧バイアス等の誤差に対して０．１２５Ｖの余裕があることがわかった。また、比較例の余裕（０．００７７Ｖ）と比較すると、誤差耐性は１６倍程度（０．１２５／０．００７７）向上することがわかった。

【0097】

＜実施例２＞
図１１の（ａ）部〜（ｄ）部は、シミュレーションにより求めたゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。図１１の（ａ）部〜（ｄ）部に示される入出力特性は、参照電圧発生部７０から提供される基準参照電圧に基づいている。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．３７５Ｖ、ΔＶ_Ｔ＝０．１２５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。

【0098】

さらに、実施例２では、２回目の演算値Ｖ_ＯＰをディジタル値Ｄに変換するための第１の閾値として、第１の閾値（Ｖ_Ｃ＋ΔＶ_Ｒ／４）を設定した。ΔＶ_Ｒは、上記式（１Ｃ）に示される。即ち、第１の閾値は、第１の基準参照電圧Ｖ_ＲＨと、第２の基準参照電圧Ｖ_ＲＬとの中間値（Ｖ_Ｃ）よりも小さく、第２の基準参照電圧よりも大きい。

【0099】

図１１の（ａ）部及び図１１の（ｂ）部は、積分回数（Ｍ＝１６）とした場合のシミュレーション結果である。また、図１１の（ａ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１１の（ｂ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１１の（ａ）部に示された入出力特性によれば、下限値までの余裕（ΔＶｍ）は、０．０９Ｖであることがわかった。従って、図１１の（ｂ）部に示されるように、電圧バイアス等の誤差に対して０．０９Ｖの余裕があることがわかった。また、比較例の余裕（０．０３６Ｖ）と比較すると、誤差耐性は２．５倍程度（０．０９／０．０３６）向上することがわかった。

【0100】

図１１の（ｃ）部及び図１１の（ｄ）部は、積分回数（Ｍ＝６４）とした場合のシミュレーション結果である。また、図１１の（ｃ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１１の（ｄ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１１の（ｃ）部に示された入出力特性によれば、下限値までの余裕（ΔＶｍ）は、０．０７２Ｖであることがわかった。従って、図１１の（ｄ）部に示されるように、電圧バイアス等の誤差に対して０．０７２Ｖの余裕があることがわかった。また、比較例の余裕（０．００７７Ｖ）と比較すると、誤差耐性は１０倍程度（０．０７２／０．００７７）向上することがわかった。

【0101】

実施例２のように、閾値（Ｖ_Ｃ＋ΔＶ_Ｒ／４）とする設定によれば、入力の大きさが小さい領域（換言すると暗い領域）における余裕を拡大することができる。即ち、この構成によれば、入力の許容範囲における中間値を境界点として、第１の閾値よりも小さい第２の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第２の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲における下限寄りに設定することができる。

【0102】

＜実施例３＞
図１２の（ａ）部〜（ｄ）部は、シミュレーションにより求めたゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。図１２の（ａ）部〜（ｄ）部に示される入出力特性は、参照電圧発生部７０から提供される基準参照電圧に基づいている。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．６２５Ｖ、ΔＶ_Ｔ＝０．１２５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。

【0103】

さらに、実施例３では、２回目の演算値Ｖ_ＯＰをディジタル値Ｄに変換するための第１の閾値として、第１の閾値（Ｖ_Ｃ−ΔＶ_Ｒ／４）を設定した。ΔＶ_Ｒは、上記式（１Ｃ）に示される。第１の閾値は、第１の基準参照電圧Ｖ_ＲＨと、第２の基準参照電圧Ｖ_ＲＬとの中間値（Ｖ_Ｃ）よりも大きく、第１の基準参照電圧Ｖ_ＲＨよりも小さい。

【0104】

図１２の（ａ）部及び図１２の（ｂ）部は、積分回数（Ｍ＝１６）とした場合のシミュレーション結果である。また、図１２の（ａ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１２の（ｂ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１２の（ａ）部に示された入出力特性によれば、上限値までの余裕（ΔＶｍ）は、０．０９Ｖであることがわかった。従って、図１２の（ｂ）部に示されるように、電圧バイアス等の誤差に対して０．０９Ｖの余裕があることがわかった。また、比較例の余裕（０．０３６Ｖ）と比較すると、誤差耐性は２．５倍程度（０．０９／０．０３６）向上することがわかった。

【0105】

図１２の（ｃ）部及び図１２の（ｄ）部は、積分回数（Ｍ＝６４）とした場合のシミュレーション結果である。また、図１２の（ｃ）部は、理想的なフォールディング積分型Ａ／Ｄ変換回路として、コンパレータの電圧バイアス等の誤差要因を含んでいない。一方、図１２の（ｄ）部は、実際のフォールディング積分型Ａ／Ｄ変換回路として、コンパレータ１７ａの電圧バイアス等の誤差要因を含む。図１２の（ｃ）部に示された入出力特性によれば、上限値までの余裕（ΔＶｍ）は、０．０７２Ｖであることがわかった。従って、図１２の（ｄ）部に示されるように、電圧バイアス等の誤差に対して０．０７２Ｖの余裕があることがわかった。また、比較例の余裕（０．００７７Ｖ）と比較すると、誤差耐性は１０倍程度（０．０７２／０．００７７）向上することがわかった。

【0106】

実施例３のように、閾値（Ｖ_Ｃ−ΔＶ_Ｒ／４）とする設定によれば、入力の大きさが大きい領域（換言すると明るい領域）における余裕を拡大することができる。即ち、この構成によれば、入力の許容範囲における中間値を境界点として、第１の閾値よりも小さい第２の閾値を用いてＡ／Ｄ変換される範囲と、第１の閾値よりも大きい第２の閾値を用いてＡ／Ｄ変換される範囲と、の境界を、入力の許容範囲における上限寄りに設定することができる。

【0107】

＜実施例４＞
実施例４では、式（４）における係数ｄの効果を確認した。図１３の（ａ）部〜（ｃ）部は、シミュレーションにより求めたゲインステージ１５のフォールディング積分型Ａ／Ｄ変換器としての動作時における入出力特性を示す図面である。縦軸は、Ａ／Ｄ変換前の入力値Ｖ_ＩＮ（アナログ値）であり、横軸は、入力値Ｖ_ＩＮをＡ／Ｄ変換後の値（１４ビットディジタル値）である。図１３の（ａ）部〜（ｃ）部に示される入出力特性は、参照電圧発生部７０から提供される基準参照電圧に基づいている。また、シミュレーションのための条件として、（Ｖ_Ｃ＝０．５Ｖ、ΔＶ_Ｔ＝ｄ×０．５Ｖ、Ｖ_ＲＨ＝１．０Ｖ、Ｖ_ＲＬ＝０Ｖ、Ｖ_ＣＯＭ＝０Ｖ）が設定された。

【0108】

さらに、実施例４では、式（４）における係数ｄの値を、ｄ＝０、ｄ＝０．２５、ｄ＝０．５のように変化させた。

【0109】

図１３の（ａ）部は、ｄ＝０であるときの入出力特性を示す図面であり、図１３の（ｂ）部は、ｄ＝０．２５であるときの入出力特性を示す図面であり、図１３の（ｃ）部は、ｄ＝０．５であるときの入出力特性を示す図面である。図１３の（ａ）部、（ｂ）部及び（ｃ）部に示されるように、ｄの数値を変化させることにより、余裕（ΔＶｍ）の大きさを調整できることがわかった。

【0110】

以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。

【0111】

例えば、上記実施形態では、参照電圧発生部７０は、ゲインステージ１５の演算値Ｖ_ＯＰを利用して、変換参照電圧を生成したが、この構成に限定されることはない。参照電圧発生部７０は、ゲインステージ１５の入力１５ａ提供される入力値Ｖ_ＩＮを利用して、変換参照電圧を生成してもよい。このような構成は、図１に示された回路に対して、スイッチを追加すると共に、入力値Ｖ_ＩＮを閾値と比較するためのコンパレータ（不図示）を追加することにより実現できる。例えば、スイッチ４３，５１を閉鎖することにより、入力１５ａと参照電圧発生部７０が接続される。そして、スイッチ５１と出力１５ｂとの間に演算増幅回路２３の出力２３ｂが接続されないように新たなスイッチ（不図示）を設ける。このような構成によっても、上記実施形態と同様の効果を得ることができる。

【0112】

また、上記実施形態では、２回目の積分動作の演算結果を利用して、３回目以降の変換参照電圧を生成した。すなわち、４回目や５回目の演算に利用される変換参照電圧は、２回目の積分動作の演算結果を利用している。例えば、ｎ回目（ｎは３以上の整数）の演算に利用される変換参照電圧は、（ｎ−１）回目の積分動作の演算結果を利用して生成されてもよい。例えば、４回目の演算に利用される変換参照電圧は、３回目の積分動作の演算結果を利用して生成されてもよい。

【0113】

また、第１の閾値（Ｖ_Ｃ＋ΔＶ_Ｒ／４）又は第１の閾値（Ｖ_Ｃ−ΔＶ_Ｒ／４）は、Ａ／Ｄ変換回路１７が備えるコンパレータのオフセット機能を利用して実現されてもよい。すなわち、コンパレータには電圧Ｖ_Ｃが提供され、電圧ΔＶ_Ｒ／４はコンパレータが有するオフセット機能により提供されてもよい。

【符号の説明】

【0114】

２ａ…イメージセンサセル、１１…Ａ／Ｄ変換器、１５…ゲインステージ、１５ａ…入力、１５ｂ…出力、１７…Ａ／Ｄ変換回路、１７ａ，１７ｂ…コンパレータ、１９…論理回路、２１…Ｄ／Ａ変換回路、２１ａ…第１の出力、２１ｂ…第２の出力、２３…演算増幅回路、２３ａ…第１の入力、２３ｂ…出力、２３ｃ…第２の入力、２５…第１のキャパシタ、２７…第２のキャパシタ、２９…第３のキャパシタ、３１…スイッチ回路、３１ａ，３１ｂ，３１ｃ，４３，４９，５１，５３…スイッチ、３３，３５…基準電圧源、６１…クロック発生器、７０…参照電圧発生部、７１…第１の論理回路、７２…第２の論理回路、７３…第１の参照電圧発生回路、７４…第２の参照電圧発生回路、Ｂ_１，Ｂ_０…ビット、Ｃ_１ａ，Ｃ_１ｂ，Ｃ_２…容量、Ｄ…ディジタル値、Ｖ_ＣＯＭ…基準電位、Ｖ_ＣＯＮＴ…制御信号、Ｖ_ＩＮ…入力値、Ｖ_ＯＰ…演算値、Ｖ_ＲＣＨ…第１の変換参照電圧、Ｖ_ＲＣＬ…第２の変換参照電圧、Ｖ_ＲＨ…第１の基準参照電圧、Ｖ_ＲＬ…第２の基準参照電圧、

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】