特許 6771823 移動端末

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6771823

(24)【登録日】2020年10月2日

(45)【発行日】2020年10月21日

(54)【発明の名称】移動端末

(51)【国際特許分類】

   H04W 52/02 20090101AFI20201012BHJP

【ＦＩ】

   H04W52/02 111

   H04W52/02

【請求項の数】4

【全頁数】16

(21)【出願番号】特願2016-199726(P2016-199726)

(22)【出願日】2016年10月11日

(65)【公開番号】特開2018-64132(P2018-64132A)

(43)【公開日】2018年4月19日

【審査請求日】2019年10月10日

(73)【特許権者】

【識別番号】000004330

【氏名又は名称】日本無線株式会社

(74)【代理人】

【識別番号】100126561

【弁理士】

【氏名又は名称】原嶋 成時郎

(72)【発明者】

【氏名】中込 哲也

(72)【発明者】

【氏名】山口 亮一

(72)【発明者】

【氏名】川端 淳

(72)【発明者】

【氏名】大田 恭平

【審査官】 野村 潔

(56)【参考文献】

【文献】 特開２００２−３６８６７６（ＪＰ，Ａ）

【文献】 特開２００４−０４０６１３（ＪＰ，Ａ）

【文献】 欧州特許出願公開第０１３７９００８（ＥＰ，Ａ１）

【文献】 国際公開第２００７／０９１５３３（ＷＯ，Ａ１）

【文献】 特開２００６−１０１０４１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／００６８８５５（ＵＳ，Ａ１）

【文献】 特開２０１１−１０３６７６（ＪＰ，Ａ）

【文献】 特開平１１−２５２００１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｂ ７／２４− ７／２６

Ｈ０４Ｗ ４／００−９９／００

(57)【特許請求の範囲】

【請求項1】

無線周波数信号の処理を行う無線部と、
少なくともＣＰＵコアとＤＳＰコアとを備えて、ベースバンド信号の処理を行う処理部と、
前記無線部からのサンプルタイミングをクロック入力として該クロックを計数するカウンタを含むタイマ部とＣＰＵとを備えて、前記処理部の間欠制御を行う第２処理部と、を有する移動端末であって、
前記処理部は、スリープ状態移行時に、起動タイミングを前記ＣＰＵコアから前記第２処理部に通知すると共に、前記ＤＳＰコアから正論理または負論理のＤＳＰ間欠スリープ開始信号を前記第２処理部に供給した後に、スリープ状態へ移行し、
前記第２処理部は、
前記ＤＳＰ間欠スリープ開始信号の立上りまたは立下りエッジで、当該ＤＳＰ間欠スリープ開始信号による外部割込み以外の割込みをマスクし、
前記ＤＳＰ間欠スリープ開始信号の立下りまたは立上りエッジによる外部割込み時に、前記タイマ部の前記カウンタの計数を開始させ、
前記カウンタの計数値が前記起動タイミングに達したときに前記処理部のスリープ状態を解除して起動させることを特徴とする移動端末。

【請求項2】

前記ＤＳＰ間欠スリープ開始信号の立上りまたは立下りエッジは、前記クロックの一周期の前半に位置することを特徴とする請求項１に記載の移動端末。

【請求項3】

前記処理部は、前記ＣＰＵコア及び前記ＤＳＰコアの通常状態、スリープ状態及びディープスリープ状態の状態移行を管理するパワー管理部を備え、
前記処理部は、ディープスリープ状態移行時に、起動タイミング及び受信タイミングを前記ＣＰＵコアから前記第２処理部に通知すると共に、前記ＤＳＰコアから前記ＤＳＰ間欠スリープ開始信号を前記第２処理部に供給した後に、スリープ状態へ移行し、その後ディープスリープ状態へ移行し、
前記第２処理部は、前記カウンタの計数値が前記起動タイミングに達したときに前記パワー管理部にその旨を通知し、前記ＣＰＵコア及び前記ＤＳＰコアのディープスリープ状態を解除させ、前記ＤＳＰコアを起動して受信割込み待ちの状態に移行させ、
前記カウンタの計数値が前記受信タイミングに達したときに前記ＤＳＰコアにその旨を通知して受信処理を開始させることを特徴とする請求項１または請求項２の何れか１項に記載の移動端末。

【請求項4】

前記タイマ部は、
所定タイミングで前記起動タイミングの比較設定値が設定される第１比較設定値レジスタと、
所定タイミングで前記受信タイミングの比較設定値が設定される第２比較設定値レジスタと、
前記クロックの周期毎に前記カウンタの出力と前記第１比較設定値レジスタの値及び前記第２比較設定値レジスタの値とをそれぞれ比較して、何れかの値に一致したときはタイマ割込みを前記第２処理部の前記ＣＰＵに通知する比較部と、を有し、
前記カウンタがＮビット（Ｎは正整数）カウンタであり、無線フレーム長の時間を前記クロックの周期で割った数値がＮビットで表現可能な最大値を超えるとき、
前記第２処理部は、前記カウンタの計数値で規定される所定周期毎に、前記起動タイミングまたは前記受信タイミングからそれぞれ該カウンタの計数開始からの経過時間を差し引いた差分数値をＮビットで表現可能か否かを判断し、Ｎビットで表現可能な場合には該所定周期のタイミングで残カウント数を対応する前記第１比較設定値レジスタまたは前記第２比較設定値レジスタに設定することを特徴とする請求項３に記載の移動端末。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、移動端末の間欠受信技術に関し、特に、標準品の組込み機器向けプロセッサを用いて移動端末を構成する際に、インタフェース信号線数制約の下、より少ないハードウェアリソースの追加で既存ハードウェアに間欠受信制御におけるタイムスケジューラ機能を組み込み得る移動端末に関する。

【背景技術】

【0002】

移動体通信の移動端末には、可搬性を最大限に活用するために、移動端末を充電せずに連続利用可能とする連続待受時間をより長くする技術が求められている。この連続待受時間を向上させるためには、着信待受時の消費電力を低減する技術が重要であり、ある受信時間だけ信号を受信して着信の有無を確認した後、所定の期間スリープ状態となり、再びある受信期間だけ信号を受信するという動作を繰り返す、いわゆる間欠受信技術が広く用いられている（例えば、特許文献１及び特許文献２参照）。

【0003】

また他方で、移動体通信においては、利用者の激増や利用形態の進化と共に、移動端末に対してより高い性能が求められ続けており、開発期間を短縮し装置コストを低減することなどを目的とした移動端末の製品開発手法として、半導体ベンダが組込み機器向けプロセッサの仕様から設計までを一貫して行い標準品として提供されているＡＳＳＰ（Application Specific Standard Product）を用いて製品開発する手法が採られることがある（例えば、非特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００２−３６８６７６号公報

【特許文献2】特開２００８−１６０４０７号公報

【非特許文献】

【0005】

【非特許文献1】高橋清隆、柴山悦哉，“組込みシステム向けマルチコア・プロセッサのためのソフトウェア開発支援”，情報処理学会論文誌：プログラミング，Vol.48，No.SIG 4(PRO 32) ，pp.27-47(2007).

【発明の概要】

【発明が解決しようとする課題】

【0006】

非特許文献１では、組込み機器向けプロセッサとしてＴＩ社製のＯＭＡＰプロセッサ（ＡＲＭ社製のＣＰＵコアとＴＩ社製のＤＳＰコアを搭載）を使用して携帯電話を開発する例が示されているが、組込み機器向けプロセッサは標準品として開発されていることから、上記間欠受信を行うためのタイムスケジューラが回路実装されていないものが多い。このようなケースでは、主として移動端末のスリープ時の待ち受け画面の表示制御やキー割込み受付用として用意されている第２処理部（相対的に低性能なマイクロコンピュータ等で具現される）に、タイムスケジューラの機能を組み込むことが行われる。

【0007】

この場合、組込み機器向けプロセッサ及び第２処理部は共に既製品であることから、両者を接続するインタフェース信号の信号線数には制約がかかり、該インタフェース信号線数制約の下、間欠受信制御におけるタイミング条件を満足するハードウェア設計が求められる。また、第２処理部は相対的に低性能であることから、扱うデータビット長も相対的に短く、該データビット長では無線フレーム長の時間を表現できず、タイムスケジューラ機能を実現するためのタイマ部に工夫が必要となるという事情もある。つまり、インタフェース信号線数制約の下、より少ないハードウェアリソースの追加で第２処理部にタイムスケジューラの機能を組み込む技法が望まれている。

【0008】

そこでこの発明は、標準品の組込み機器向けプロセッサを用いて移動端末を構成する際に、インタフェース信号線数制約の下、より少ないハードウェアリソースの追加で既存ハードウェアに間欠受信制御におけるタイムスケジューラ機能を組み込み得る移動端末を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記課題を解決するために、請求項１の発明は、無線周波数信号の処理を行う無線部と、少なくともＣＰＵコアとＤＳＰコアとを備えて、ベースバンド信号の処理を行う処理部と、前記無線部からのサンプルタイミングをクロック入力として該クロックを計数するカウンタを含むタイマ部とＣＰＵとを備えて、前記処理部の間欠制御を行う第２処理部と、を有する移動端末であって、前記処理部は、スリープ状態移行時に、起動タイミングを前記ＣＰＵコアから前記第２処理部に通知すると共に、前記ＤＳＰコアから正論理または負論理のＤＳＰ間欠スリープ開始信号を前記第２処理部に供給した後に、スリープ状態へ移行し、前記第２処理部は、前記ＤＳＰ間欠スリープ開始信号の立上りまたは立下りエッジで、当該ＤＳＰ間欠スリープ開始信号による外部割込み以外の割込みをマスクし、前記ＤＳＰ間欠スリープ開始信号の立下りまたは立上りエッジによる外部割込み時に、前記タイマ部の前記カウンタの計数を開始させ、前記カウンタの計数値が前記起動タイミングに達したときに前記処理部のスリープ状態を解除して起動させることを特徴とする。

【0010】

請求項１の発明では、ＤＳＰ間欠スリープ開始信号が正論理であるとき、第２処理部は、ＤＳＰ間欠スリープ開始信号の立上りで、当該ＤＳＰ間欠スリープ開始信号による外部割込み以外の割込みをマスクし、ＤＳＰ間欠スリープ開始信号の立下りエッジによる外部割込み時に、タイマ部のカウンタの計数を開始させ、カウンタの計数値が起動タイミングに達したときに処理部のスリープ状態を解除して起動させる。また、ＤＳＰ間欠スリープ開始信号が負論理であるとき、第２処理部は、ＤＳＰ間欠スリープ開始信号の立下りエッジで、当該ＤＳＰ間欠スリープ開始信号による外部割込み以外の割込みをマスクし、ＤＳＰ間欠スリープ開始信号の立上りエッジによる外部割込み時に、タイマ部のカウンタの計数を開始させ、カウンタの計数値が起動タイミングに達したときに処理部のスリープ状態を解除して起動させる。ここで、割込みをマスクさせる第１のエッジからカウンタの計数を開始させる第２のエッジまでの期間は、ＤＳＰ間欠スリープ開始信号による外部割込み以外の割込み、例えばユーザによるキー割込みも受け付けられないので、第１のエッジから第２のエッジまでの期間は、ユーザ操作に対して装置側からの反応が無くても許容され得る時間（一般的に１００[ｍ秒]）未満に制限することが望ましい。

【0011】

請求項２の発明は、請求項１に記載の移動端末において、前記ＤＳＰ間欠スリープ開始信号の立上りまたは立下りエッジは、前記クロックの一周期の前半に位置することを特徴とする。

【0012】

請求項３の発明は、請求項１または請求項２の何れか１項に記載の移動端末において、前記処理部は、前記ＣＰＵコア及び前記ＤＳＰコアの通常状態、スリープ状態及びディープスリープ状態の状態移行を管理するパワー管理部を備え、前記処理部は、ディープスリープ状態移行時に、前記起動タイミング及び受信タイミングを前記ＣＰＵコアから前記第２処理部に通知すると共に、前記ＤＳＰコアから前記ＤＳＰ間欠スリープ開始信号を前記第２処理部に供給した後に、スリープ状態へ移行し、その後ディープスリープ状態へ移行し、前記第２処理部は、前記カウンタの計数値が前記起動タイミングに達したときに前記パワー管理部にその旨を通知し、前記ＣＰＵコア及び前記ＤＳＰコアのディープスリープ状態を解除させ、前記ＤＳＰコアを起動して受信割込み待ちの状態に移行させ、前記カウンタの計数値が前記受信タイミングに達したときに前記ＤＳＰコアにその旨を通知して受信処理を開始させることを特徴とする。

【0013】

請求項３の発明では、パワー管理部により通常状態、スリープ状態及びディープスリープ状態の状態移行を管理する。例えば供給電圧を下げて消費電力の削減を図る場合、スリープ状態はＣＰＵコア及びＤＳＰコアがプログラムを実行するために最低限必要な電圧まで下げた状態であり、ディープスリープ状態はＣＰＵコア及びＤＳＰコアが動作するために最低限必要な電圧まで下げた状態である。

【0014】

請求項４の発明は、請求項３に記載の移動端末において、前記タイマ部は、所定タイミングで前記起動タイミングの比較設定値が設定される第１比較設定値レジスタと、所定タイミングで前記受信タイミングの比較設定値が設定される第２比較設定値レジスタと、前記クロックの周期毎に前記カウンタの出力と前記第１比較設定値レジスタの値及び前記第２比較設定値レジスタの値とをそれぞれ比較して、何れかの値に一致したときはタイマ割込みを前記第２処理部の前記ＣＰＵに通知する比較部と、を有し、前記カウンタがＮビット（Ｎは正整数）カウンタであり、無線フレーム長の時間を前記クロックの周期で割った数値がＮビットで表現可能な最大値を超えるとき、前記第２処理部は、前記カウンタの計数値で規定される所定周期毎に、前記起動タイミングまたは前記受信タイミングからそれぞれ該カウンタの計数開始からの経過時間を差し引いた差分数値をＮビットで表現可能か否かを判断し、Ｎビットで表現可能な場合には該所定周期のタイミングで残カウント数を対応する前記第１比較設定値レジスタまたは前記第２比較設定値レジスタに設定することを特徴とする。

【0015】

請求項４の発明では、所定周期毎に、起動タイミングからカウンタの計数開始からの経過時間を差し引いた差分数値をＮビットで表現可能か否かを判断し、Ｎビットで表現可能な場合には該所定周期のタイミングで残カウント数を第１比較設定値レジスタに設定する。また、所定周期毎に、受信タイミングからカウンタの計数開始からの経過時間を差し引いた差分数値をＮビットで表現可能か否かを判断し、Ｎビットで表現可能な場合には該所定周期のタイミングで残カウント数を第２比較設定値レジスタに設定する。ここで、カウンタの計数値で規定される所定周期を、カウンタで計数可能な最大期間の１／２^Ｍ（Ｍは０以上の正整数）とすれば、該所定周期の設定を行い易くなる。

【発明の効果】

【0016】

請求項１の発明によれば、ＤＳＰ間欠スリープ開始信号の第１のエッジで、第２処理部に該ＤＳＰ間欠スリープ開始信号による外部割込み以外の割込みをマスクさせ、ＤＳＰ間欠スリープ開始信号の第２のエッジによる外部割込み時に、タイマ部のカウンタの計数を開始させるので、割込みの受付及び実行（カウンタの内容をクリアして、計数動作をイネーブルにする）にかかる所要時間を短縮することができ、ＤＳＰ間欠スリープ開始信号による外部割込みの起動タイミングと、タイマ部のカウンタの計数開始タイミングとを、同一のクロック周期内に収めることが可能となり、タイマ部のカウンタの計数動作を処理部（ＤＳＰコア）に同期させることができる。また、第２処理部に対して異なる２種の指示を１本のインタフェース信号を用いて行うので、インタフェース信号線数に制約がある場合であっても、間欠受信制御におけるタイミング条件を満たすハードウェア設計の実現が可能となる。また、ＣＰＵコアとＤＳＰコアとを備えた処理部を標準品の組込み機器向けプロセッサで具現し、移動端末のスリープ時の待ち受け画面の表示制御やキー割込み受付用として用意されているマイクロコンピュータ等を第２処理部とすれば、インタフェース信号線数制約の下にあっても、既存ハードウェアに間欠受信制御におけるタイムスケジューラ機能を組み込み得る移動端末を実現できる。

【0017】

請求項２の発明によれば、ＤＳＰ間欠スリープ開始信号の立上りまたは立下りエッジを、クロックの一周期の前半に位置するようにしたので、割込みの受付及び実行にかかる所要時間をクロックの一周期の後半に収めて、ＤＳＰ間欠スリープ開始信号による外部割込みの起動タイミングと、タイマ部のカウンタの計数開始タイミングとを、同一のクロック周期内に確実に収めることが可能となり、タイマ部のカウンタの計数動作を処理部（ＤＳＰコア）に確実に同期させることができる。

【0018】

請求項３の発明によれば、スリープモード及びディープスリープモードを持つ組込み機器向けプロセッサ（標準品）に対しても本発明を適用することが可能となる。

【0019】

請求項４の発明によれば、起動タイミング及び受信タイミングの比較値設定用に第１比較設定値レジスタ及び第２比較設定値レジスタを備えて、カウンタの計数値で規定される所定周期のタイミングで、且つカウンタの計数開始からの経過時間を差し引いた差分数値をＮビットで表現可能である場合に、残カウント数を比較値として設定するので、第２処理部の扱うデータビット長が短く、該データビット長では無線フレーム長の時間を表現できない場合であっても、本発明を適用することが可能となる。その結果として、より少ないハードウェアリソースの追加で既存ハードウェアに間欠受信制御におけるタイムスケジューラ機能を組み込み得る移動端末を実現できる。

【図面の簡単な説明】

【0020】

【図1】この発明の実施の形態に係る移動端末の構成図である。

【図2】実施の形態の移動端末１における間欠制御の流れを説明する説明図（その１）である。

【図3】実施の形態の移動端末１における間欠制御の流れを説明する説明図（その２）である。

【図4】カウンタの計数値及び各比較設定値を例示して、実施の形態の移動端末１における間欠制御の流れを説明する説明図（その１）である。

【図5】カウンタの計数値及び各比較設定値を例示して、実施の形態の移動端末１における間欠制御の流れを説明する説明図（その２）である。

【図6】設定タイミングと該設定タイミングにおける比較設定値の設定可能範囲を説明する説明図である。

【発明を実施するための形態】

【0021】

以下、この発明を図示の実施の形態に基づいて説明する。なお、移動体通信の移動端末には、携帯電話、ＰＤＡ（Personal Digital Assistants：携帯情報端末）など種々の態様があるが、何れの種の移動端末にもこの発明を適用することが可能である。以下の説明では、携帯電話において、組込み機器向けプロセッサとしてＴＩ社製のＯＭＡＰプロセッサ（ＡＲＭ社製のＣＰＵコアとＴＩ社製のＤＳＰコアを搭載）を使用した例を示す。

【0022】

図１はこの発明の実施の形態に係る移動端末１の構成図である。同図において、この移動端末１は、機能ブロックとして、無線周波数信号の処理を行う無線部３と、ベースバンド信号の処理を行う処理部４と、タイムスケジューラ機能が組み込まれていると共にスリープ時の待ち受け画面の表示制御やキー割込み受付用として用意されている第２処理部５と、を備える。

【0023】

ここで、無線部３から処理部４及び第２処理部５に対し、クロックＣＬとしてサンプルタイミング信号（外部ロードパルス信号であり、クロック周波数は１２８[ｋＨｚ]とする）が常時供給されており、これら機能ブロック間の同期がとられている。なお、基地局（不図示）との同期制御、並びにフレーム、スロット及びシンボルタイミングの管理は、処理部４のＤＳＰコア上で実行されるプログラムにより実施される。

【0024】

処理部４は、組込み機器向けプロセッサ（ＴＩ社製のＯＭＡＰプロセッサ）であり、ＡＲＭ社製のＣＰＵコア６と、ＴＩ社製のＤＳＰコア７と、パワー管理部８と、を備える。

【0025】

ここで、ＣＰＵコア６は、主としてＯＳ（Operating System）の処理を含むシステム制御と各種アプリケーションプログラムを実行するもので、第２処理部５とのインタフェースとしてＩ２Ｃ（Inter-Integrated Circuit）インタフェース部６１及びＧＰＩＯ（General Purpose Input-Output）インタフェース部６２を持つ。処理部４がディープスリープ状態に移行する際には、ＣＰＵコア６は、Ｉ２Ｃインタフェース部６１を介して、ＤＳＰ起動・受信タイミング通知信号１０１によりＤＳＰ起動タイミング及び受信タイミングを第２処理部５に通知する。ここで、ＤＳＰ起動タイミングはディープスリープ後にＣＰＵコア６及びＤＳＰコア７を起動させるタイミングであり、受信タイミングはディープスリープ後にＤＳＰコア７による受信処理を開始するタイミングである。また、後述のＤＳＰ間欠スリープ開始信号１０４で第２処理部５への外部割込みが起動した後に、ＣＰＵコア６はスリープ状態に入ると共に、ＧＰＩＯインタフェース部６２を介してディープスリープ要求信号１０３をイネーブルにし、第２処理部５に対してディープスリープ状態への移行を要求する。さらに、後述するように、第２処理部５（タイマ部１０）のカウンタ１１の計数値が先に通知したＤＳＰ起動タイミングに達したときに、第２処理部５はＤＳＰ起動指示信号１０２を通知して処理部４のスリープ状態を解除させるが、ＣＰＵコア６はＩ２Ｃインタフェース部６１を介してこのＤＳＰ起動指示信号１０２を受け取る。

【0026】

また、ＤＳＰコア７は、主としてオーディオ、ビデオ等のメディア処理を実行するもので、第２処理部５とのインタフェースとしてＧＰＩＯ（General Purpose Input-Output）インタフェース部７１を持つ。処理部４がディープスリープ状態に移行する際には、ＤＳＰコア７は、ＧＰＩＯインタフェース部７１を介して、ＤＳＰ間欠スリープ開始信号１０４（正論理信号）を第２処理部５に出力する。このＤＳＰ間欠スリープ開始信号１０４の立上りエッジで、第２処理部５のＣＰＵ９に対してＤＳＰ間欠スリープ開始信号１０４による外部割込み以外の割込みをマスクするよう指示し、所定時間後のＤＳＰ間欠スリープ開始信号１０４の立下りエッジによる外部割込みによって、タイマ部１０のカウンタ１１の計数を開始させる。また、後述するように、第２処理部５（タイマ部１０）のカウンタ１１の計数値が先に通知した受信タイミングに達したときに、第２処理部５はＤＳＰ受信タイミング信号１０５をイネーブルにして処理部４に通知するが、ＤＳＰコア７はＧＰＩＯインタフェース部７１を介してこのＤＳＰ受信タイミング信号１０５を受け取る。

【0027】

また、パワー管理部８は、ＣＰＵコア６及びＤＳＰコア７について通常状態、スリープ状態及びディープスリープ状態の状態移行を管理する。例えばＣＰＵコア６及びＤＳＰコア７への供給電圧を下げて消費電力の削減を図る場合、スリープ状態はＣＰＵコア６及びＤＳＰコア７がプログラムを実行するために最低限必要な電圧まで下げた状態であり、ディープスリープ状態はＣＰＵコア６及びＤＳＰコア７が動作するために最低限必要な電圧まで下げた状態である。具体的に、第２処理部５のＣＰＵ９が負論理のディープスリープ信号１０６をイネーブル（Lowレベル）に設定したときに、ＣＰＵコア６及びＤＳＰコア７はディープスリープ状態に移行し、第２処理部５のＣＰＵ９がディープスリープ信号１０６をディセーブル（Highレベル）に設定したときに、ＣＰＵコア６及びＤＳＰコア７はディープスリープ状態が解除されることになる。

【0028】

次に、第２処理部５は、移動端末１のスリープ時の待ち受け画面の表示制御やキー割込み受付用として用意されているものであり、この実施の形態では１６ビットマイクロコンピュータで具現されている。第２処理部５は、タイマ部１０と、ＣＰＵ９と、Ｉ２Ｃインタフェース部５１と、ＧＰＩＯインタフェース部５２と、を備える。

【0029】

ＣＰＵ９には、処理部４のＣＰＵコア６から、ＤＳＰ起動・受信タイミング通知信号１０１を介して通知されるＤＳＰ起動タイミング及び受信タイミングをそれぞれ保持する第１バッファ１６及び第２バッファ１７を備えている。

【0030】

上述したように、処理部４がディープスリープ状態に移行する際には、先ず、ＤＳＰコア７から、ＤＳＰ間欠スリープ開始信号１０４を介して、タイマ部１０のカウンタ１１による計数を開始する準備に入るよう通知される。第２処理部５側では、ＧＰＩＯインタフェース部５２においてＤＳＰ間欠スリープ開始信号１０４の立上りエッジを検知することで、通知された旨を判断する。ＣＰＵ９は、準備処理として、ＤＳＰ間欠スリープ開始信号１０４による外部割込み以外の割込みをマスクして、ＤＳＰ間欠スリープ開始信号１０４による外部割込み待ちの状態に入る。またこの時、ＣＰＵ９はＤＳＰ受信タイミング信号１０５をディセーブルに設定しておく。ＤＳＰ受信タイミング信号１０５は、タイマ部１０のカウンタ１１の計数値が受信タイミング（第２バッファ１７に保持された内容）に達したとき、イネーブルにしてその旨を処理部４に通知するものであるから、前段階としてこのディセーブル設定が必要となる。

【0031】

また、ＤＳＰコア７からのＤＳＰ間欠スリープ開始信号１０４による外部割込みの通知は、ＧＰＩＯインタフェース部５２においてＤＳＰ間欠スリープ開始信号１０４の立下りエッジを検知することで判断される。ＣＰＵ９は、この通知に基づきタイマ部１０のカウンタ１１にクロックＣＬの計数を開始させる。具体的にカウンタ１１の開始操作は、カウンタ１１のイネーブル端子を「有効」に設定すると共に、カウンタ１１の内容をクリアする操作となる。この時、上述のようにＤＳＰ間欠スリープ開始信号１０４による外部割込み以外の割込みがマスクされており、割込みハンドラのオーバーヘッドも無いことから、この外部割込みの受付及び実行時間は、ＤＳＰ間欠スリープ開始信号１０４の立下りエッジ検知、並びにカウンタ１１の開始操作にかかる時間となり、クロックＣＬのほぼ半周期程度の時間に短縮することができる。またこれにより、ＤＳＰ間欠スリープ開始信号１０４による外部割込みの起動タイミングと、タイマ部１０のカウンタ１１の計数開始タイミングとを、クロックＣＬの同一周期内に収めることが可能となり、タイマ部１０のカウンタ１１の計数動作を処理部４（ＤＳＰコア７）に同期させることができる。なお、ＤＳＰ間欠スリープ開始信号１０４の立下りエッジのタイミングが、クロックＣＬの一周期の前半に位置するように設定すれば、外部割込みの受付及び実行にかかる所要時間をクロックＣＬの該周期の後半に収めることができ、ＤＳＰ間欠スリープ開始信号１０４による外部割込みの起動タイミングと、タイマ部１０のカウンタ１１の計数開始タイミングとを、クロックＣＬの同一周期内に確実に収めることが可能となる。

【0032】

処理部４がディープスリープ状態に移行して後、タイマ部１０のカウンタ１１の計数値がＤＳＰ起動タイミング（第１バッファ１６に保持された内容）に達したときには、タイマ部１０からＣＰＵ９に対してタイマ割込みが通知され、ＣＰＵ９は、ＧＰＩＯインタフェース部５２においてディープスリープ信号１０６をディセーブルに設定する。これを受けて処理部４側では、パワー管理部８の制御により、ＣＰＵコア６及びＤＳＰコア７がディープスリープ状態からスリープ状態に移行し、ＣＰＵコア６のＧＰＩＯインタフェース部６２においてディープスリープ要求信号１０３がディセーブルに設定される。そしてＣＰＵ９は、処理部４側からのディープスリープ要求が解除されたことを確認して、Ｉ２Ｃインタフェース部５１においてＤＳＰ起動指示信号１０２を通知する。処理部４側ではこれを受けてスリープ状態が解除されることになる。

【0033】

また、タイマ部１０のカウンタ１１の計数値が受信タイミング（第２バッファ１７に保持された内容）に達したときには、タイマ部１０からＣＰＵ９に対してタイマ割込みが通知され、ＣＰＵ９は、ＧＰＩＯインタフェース部５２においてＤＳＰ受信タイミング信号１０５をイネーブルに設定する。処理部４側ではこれを受けてＤＳＰコア７による受信処理が開始されることになる。

【0034】

次にタイマ部１０の具体的構成について説明する。タイマ部１０は、無線部３からのサンプルタイミングをクロック入力として該クロックＣＬを計数するカウンタ１１と、ＤＳＰ起動タイミングの比較設定値が設定される第１比較設定値レジスタ１２と、受信タイミングの比較設定値が設定される第２比較設定値レジスタ１３と、カウンタ１１の計数値に基づき所定周期（設定タイミング）を規定するための比較設定値が設定される第３比較設定値レジスタ１４と、クロックＣＬの周期毎にカウンタ１１の出力と第１比較設定値レジスタ１２の値、第２比較設定値レジスタ１３の値及び第３比較設定値レジスタ１４の値と、をそれぞれ比較する比較部１５と、を備える。比較部１５において何れかのレジスタ値に一致したときはタイマ割込みがＣＰＵ９に通知される。

【0035】

なお、第２処理部５（タイマ部１０）が扱うデータビット長で無線フレーム長の時間を表現できる場合には、ＤＳＰ起動・受信タイミング通知信号１０１を介して通知されるＤＳＰ起動タイミング及び受信タイミングをそのまま第１比較設定値レジスタ１２及び第２比較設定値レジスタ１３にそれぞれ設定すればよい。換言すれば、ＣＰＵ９内の第１バッファ１６及び第２バッファ１７、並びに第３比較設定値レジスタ１４は、無線フレーム長の時間が１６ビットで表現される数値を超えているために必要となる構成である。

【0036】

比較部１５において、第３比較設定値レジスタ１４の値に一致したときのタイマ割込みが上記所定周期を規定し、該タイマ割込みが第１比較設定値レジスタ１２及び第２比較設定値レジスタ１３の設定タイミングとなる。設定タイミング毎に、第１バッファ１６内のＤＳＰ起動タイミングの値からカウンタ１１の計数開始からの経過時間を差し引いた差分数値を１６ビットで表現可能か否かを判断し、１６ビットで表現可能な場合には該設定タイミングで残カウント数を第１比較設定値レジスタ１２に設定する。また、設定タイミング毎に、第２バッファ１７内の受信タイミングの値からカウンタ１１の計数開始からの経過時間を差し引いた差分数値を１６ビットで表現可能か否かを判断し、１６ビットで表現可能な場合には該設定タイミングで残カウント数を第２比較設定値レジスタ１３に設定する。ここで、カウンタ１１の計数開始からの経過時間は、「カウンタ１１の現計数値＋カウンタ１１の計数周期×カウンタ１１のオーバーフローの回数」または「所定周期×設定タイミングを規定するタイマ割込みの回数」で算出される。

【0037】

次に、図２及び図３を参照して、この実施の形態の移動端末１における間欠制御の流れを説明する。図２及び図３において、（ａ）にはスーパーフレームとデータ受信処理区間の関係を示し、（ｂ），（ｃ），（ｄ），（ｅ）にはそれぞれＤＳＰコア７，ＣＰＵコア６，ＣＰＵコア６のインタフェース部，第２処理部５及びタイマ部１０における処理の流れを示し、（ｆ），（ｇ），（ｈ），（ｉ）にはそれぞれＤＳＰ間欠スリープ開始信号１０４，ディープスリープ要求信号１０３，ディープスリープ信号１０６，ＤＳＰ受信タイミング信号１０５のタイムチャートを示す。以下の説明では、（ｂ），（ｃ），（ｄ），（ｅ）に示される処理ステップの流れに沿って説明していく。

【0038】

待受け時に、ＤＳＰコア７による受信処理が行われて着信が無い場合には、処理部４はディープスリープ状態に移行するが、その場合、先ず、ＤＳＰコア７により、ディープスリープ状態に移行した後のＤＳＰ起動タイミング、並びに、起動して後にＤＳＰコア７が受信処理を開始する受信タイミングを設定する（図２のステップＳ１１）。これら設定されたＤＳＰ起動タイミング及び受信タイミングはＣＰＵコア６に通知され、ＣＰＵコア６において間欠情報として設定され（ステップＳ２１）、Ｉ２Ｃインタフェース部６１において、ＤＳＰ起動・受信タイミング通知信号１０１を介して第２処理部５にシリアル伝送される（ステップＳ３１）。そして第２処理部５では、Ｉ２Ｃインタフェース部５１を介してこれを受信し、ＤＳＰ起動タイミングデータ及び受信タイミングデータをそれぞれ第１バッファ１６及び第２バッファ１７に保存する（ステップＳ４１）。

【0039】

次に、ＤＳＰコア７は、第２処理部５に対して、タイマ部１０のカウンタ１１による計数を開始する準備に入るよう通知する（ステップＳ１２）。具体的には図２（ｆ）に示すように、ＧＰＩＯインタフェース部７１を介して出力されるＤＳＰ間欠スリープ開始信号１０４の立上りエッジにより、その旨が第２処理部５に通知され、第２処理部５（ＣＰＵ９）では、ＤＳＰ間欠スリープ開始信号１０４による外部割込み以外の割込みをマスクする。またこの時、図２（ｉ）に示すように、第２処理部５のＧＰＩＯインタフェース部５２においてＤＳＰ受信タイミング信号１０５がディセーブル（Lowレベル）に設定される。

【0040】

そして所定時間Ｄが経過した後に、ＤＳＰコア７は、ＤＳＰ間欠スリープ開始信号１０４の立下りエッジによる第２処理部５への外部割込み（ステップＳ１３）によって、第２処理部５（ＣＰＵ９）にタイマ部１０のカウンタ１１の計数を開始させる（ステップＳ４２）。なお、ＤＳＰ間欠スリープ開始信号１０４の立上りエッジのタイミングｔ１及び立下りエッジのタイミングｔ２は、ステップＳ１１のタイミング設定時に決定されている。また、立上りエッジ（タイミングｔ１）から立下りエッジ（タイミングｔ２）までの期間Ｄは、第２処理部５において、ＤＳＰ間欠スリープ開始信号１０４による外部割込み以外の割込みをマスクする処理に要する時間（例えば１[ｍ秒]）以上であることが条件である。また期間Ｄにおいては、ＤＳＰ間欠スリープ開始信号１０４による外部割込み以外の割込み、例えばユーザによるキー割込みも受け付けられなくなるので、期間Ｄはユーザ操作に対して装置側からの反応が無くてもユーザが許容し得る時間（一般的に１００[ｍ秒]）未満に制限することが望ましい。

【0041】

また、第２処理部５に対して外部割込みが通知された旨は、ＣＰＵコア６に通知され、これによりＣＰＵコア６はスリープ状態に入る（ステップＳ２２）ことになる。またこの時、ＣＰＵコア６のＧＰＩＯインタフェース部６２では、図２（ｇ）に示すように、ディープスリープ要求信号１０３がイネーブル（Highレベル）に設定され（ステップＳ３２）、第２処理部５に対してディープスリープ状態への移行が要求される。そして、この要求を受けて、第２処理部５では、図２（ｈ）に示すように、ＣＰＵ９によってディープスリープ信号１０６がイネーブル（Lowレベル）に設定され（ステップＳ４３）、ＣＰＵコア６及びＤＳＰコア７は、処理部４のパワー管理部８の制御によってディープスリープ状態に入る（ステップＳ１４）こととなる。

【0042】

次に、ＣＰＵコア６及びＤＳＰコア７がディープスリープ状態に入って（ステップＳ１４）後、第２処理部５のタイマ部１０において、カウンタ１１の計数値がＤＳＰ起動タイミングに達したときには、タイマ部１０からＣＰＵ９に対してタイマ割込みが通知される（ステップＳ５４）。このタイマ割込みにより、ＣＰＵ９は、図３（ｈ）に示すように、ディープスリープ信号１０６をディセーブル（Highレベル）に設定する（ステップＳ４４）。そして処理部４のパワー管理部８では、この設定を受けてＣＰＵコア６及びＤＳＰコア７をディープスリープ状態からスリープ状態に移行させ、スリープ状態となったＣＰＵコア６は、図３（ｇ）に示すように、ＧＰＩＯインタフェース部６２においてディープスリープ要求信号１０３をディセーブル（Lowレベル）に設定して、ディープスリープ要求を解除した旨をＣＰＵ９に通知する（ステップＳ３３）。さらにＣＰＵ９は、このディープスリープ要求解除の通知を受けてＤＳＰ起動指示信号１０２を通知する（ステップＳ４５）。

【0043】

スリープ状態にあるＣＰＵコア６は、Ｉ２Ｃインタフェース部６１及びＧＰＩＯインタフェース部６２において信号監視を続けており（ステップＳ３４）、ＣＰＵ９によってＤＳＰ起動指示信号１０２が通知されると、ＣＰＵコア６及びＤＳＰコア７をスリープ状態から通常状態に移行させる（ステップＳ２４）。この時、ＤＳＰコア７は受信割込み待ちの状態となる（ステップＳ１５）。

【0044】

そして、第２処理部５のタイマ部１０において、カウンタ１１の計数値が受信タイミングに達したときには、タイマ部１０からＣＰＵ９に対してタイマ割込みが通知される（ステップＳ５６）。このタイマ割込みにより、ＣＰＵ９は、図３（ｉ）に示すように、ＤＳＰ受信タイミング信号１０５をイネーブル（Highレベル）に設定する（ステップＳ４６）。処理部４のＤＳＰコア７では、これを受けて受信処理が開始されることになる。

【0045】

次に、図４〜図６を参照して、第２処理部５のタイマ部１０における具体的な処理について説明する。図４及び図５は移動端末１の間欠制御における各種信号並びに各種レジスタ及びバッファの保持内容のタイムチャートであり、（ａ）はＤＳＰ間欠スリープ開始信号１０４，（ｂ）はディープスリープ要求信号１０３，（ｃ）はディープスリープ信号１０６，（ｄ）はＤＳＰ受信タイミング信号１０５，（ｅ）はカウンタ１１の計数値，（ｆ）はクロックＣＬ，（ｇ）は第３比較設定値レジスタ１４内の設定タイミングを規定するための比較設定値，（ｈ）は第１比較設定値レジスタ１２内のＤＳＰ起動タイミング比較設定値，（ｉ）は第２比較設定値レジスタ１３内の受信タイミング比較設定値，（ｊ）は第１バッファ１６の保持内容（ＤＳＰ起動タイミング），（ｋ）は第２バッファ１７の保持内容（受信タイミング）をそれぞれ示す。また、図６は設定タイミングと該設定タイミングにおける比較設定値の設定可能範囲を説明する説明図であり、（ａ）はカウンタ１１の計数値，（ｂ）は経過時間，（ｃ）はＤＳＰ起動タイミング比較設定値及び受信タイミング比較設定値として設定可能な値の範囲をそれぞれ示す。

【0046】

図４及び図５（ｅ），（ｆ）に示すように、タイマ部１０の１６ビットカウンタ１１は、ＣＰＵ９による開始操作以降、周波数１２８[ｋＨｚ]のクロックＣＬを計数していく。図４では、カウンタ周期ＴＳＭにＤＳＰ間欠スリープ開始信号１０４の立上りエッジのタイミングｔ１が位置し、またカウンタ周期ＴＳ０にＤＳＰ間欠スリープ開始信号１０４の立下りエッジのタイミングｔ２が位置しており、立上りエッジ（タイミングｔ１）から立下りエッジ（タイミングｔ２）までの期間Ｄは、第２処理部５において、ＤＳＰ間欠スリープ開始信号１０４による外部割込み以外の割込みがマスクされる。また、ＤＳＰ間欠スリープ開始信号１０４による外部割込み（タイミングｔ２の立下りエッジ）により、カウンタ１１の計数動作が有効になると共に、カウンタ１１の内容がクリアされている。

【0047】

また、処理部４がディープスリープ状態に移行する際には、ＤＳＰ起動・受信タイミング通知信号１０１によりＤＳＰ起動タイミング及び受信タイミングが第２処理部５に通知されているが、シリアル伝送によるものであるため、図４（ｊ），（ｋ）に示すように、カウンタ１１の開始操作のカウンタ周期ＴＳ０よりも遅い（カウンタ１１の値が２の時の）カウンタ周期で、それぞれＣＰＵ９の第１バッファ１６及び第２バッファ１７に保存されている。ここでは、ＤＳＰ起動タイミングは約５８６[ｍ秒]に、受信タイミングは約９７７[ｍ秒]に、それぞれ設定されているものとして、第１バッファ１６には７５０００（＝５８５．９３７５[ｍ秒]／７．８１２５[μ秒]）が、第２バッファ１７には１２５０００（＝９７６．５６２５[ｍ秒]／７．８１２５[μ秒]）が、それぞれ保存されている。

【0048】

このように、ＤＳＰ起動タイミング及び受信タイミングの値は１６ビットで表現される数値を超えているために、第２処理部５では、タイマ部１０に第１比較設定値レジスタ１２、第２比較設定値レジスタ１３及び第３比較設定値レジスタ１４を備えて、所定周期（設定タイミング）で第１比較設定値レジスタ１２及び第２比較設定値レジスタ１３にそれぞれＤＳＰ起動タイミング及び受信タイミングを再設定する構成となっている。

【0049】

第３比較設定値レジスタ１４には、第１比較設定値レジスタ１２及び第２比較設定値レジスタ１３の設定タイミング（カウンタ１１の計数値に基づく所定周期）を規定するための比較設定値が設定される。ここで、所定周期（設定タイミング）の設定を行い易くするためには、カウンタ１１の計数値で規定される該所定周期を、カウンタ１１で計数可能な最大期間の１／２^Ｍ（Ｍは０以上の正整数）とすれば良いが、ここではＭ＝１として、カウンタ１１計数周期の半分としている。つまり、図６（ａ）にも示されるように、カウンタ１１による計数動作の半周期毎に設定タイミング（カウンタ周期ＴＳ１，…，カウンタ周期ＴＳ５）を発生させている。

【0050】

また、第３比較設定値レジスタ１４の値に一致したときのタイマ割込みで設定タイミングが発生するが、このタイマ割込みの処理により該設定タイミングのカウンタ周期において、次の設定タイミングを発生させるための比較設定値に更新されている。

【0051】

また、第３比較設定値レジスタ１４の値に一致したときのタイマ割込みでは、次のような処理も行われる。すなわち、第１バッファ１６内のＤＳＰ起動タイミングの値からカウンタ１１の計数開始からの経過時間を差し引いた差分数値が１６ビットで表現可能か否かを判断し、１６ビットで表現可能な場合には該設定タイミングで残カウント数を第１比較設定値レジスタ１２に設定し、また、第２バッファ１７内の受信タイミングの値からカウンタ１１の計数開始からの経過時間を差し引いた差分数値が１６ビットで表現可能か否かを判断し、１６ビットで表現可能な場合には該設定タイミングで残カウント数を第２比較設定値レジスタ１３に設定する処理である。

【0052】

例えば、カウンタ周期ＴＳ１の設定タイミングでは、カウンタ１１の計数値は「３２７６８」であり、ＤＳＰ起動タイミング値「７５０００」からカウンタ計数値「３２７６８」を差し引いた差分数値「４２２３２」は１６ビットで表現可能であるので、該設定タイミングで残カウント数として「７５０００−６５５３６＝９４６４」が第１比較設定値レジスタ１２に設定されることになる（図４（ｈ）参照）。ここで、カウンタ周期ＴＳ１の設定タイミングがカウンタ１１計数周期の中間タイミングで、且つ差分数値「４２２３２」がカウンタ１１計数周期の半周期分の計数値「３２７６８」を超える値であることから、ＤＳＰ起動タイミングのタイマ割込みが発生するのは、現設定タイミング（ＴＳ１）で始まる所定周期内ではなく、（カウンタ１１がオーバーフローしてリセットされた後の）次の設定タイミング（ＴＳ２）で始まる所定周期内であることが想定されることから、差分数値「４２２３２」を設定すべき残カウント数として用いずに、ＤＳＰ起動タイミング値「７５０００」からカウンタ１１計数周期分の計数値「６５５３６」を差し引いた差分数値「９４６４」を用いることとした。

【0053】

より具体的に、任意のカウンタ周期の設定タイミングで残カウント数を第１比較設定値レジスタ１２または第２比較設定値レジスタ１３に設定するか否かの判断は、予め所定周期に応じて決定されるタイミング設定範囲（図６（ｃ）参照）に残カウント数が収まるか否かにより行われる。ここで、タイミング設定範囲は、その設定タイミングの次の設定タイミングで始まる所定周期内（、即ち、その設定タイミングより２５６[ｍ秒]〜５１２[ｍ秒]先の期間にカウンタ１１が取り得る計数値の範囲である。つまり、任意の設定タイミングで始まる所定周期よりも１つ前の所定周期（の設定タイミング）で、第１比較設定値レジスタ１２または第２比較設定値レジスタ１３への残カウント数設定判断を行うようにしている。なお、初回の設定タイミング（カウンタ周期ＴＳ１）におけるタイミング設定範囲については、初期設定として、１０[ｍ秒]〜５１２[ｍ秒]先の期間にカウンタ１１が取り得る計数値の範囲、即ち、「３４０４８〜６５５３５及び０〜３２７６８」を用いることとした。
したがって、カウンタ周期ＴＳ１の設定タイミングでは、差分数値「９４６４」はタイミング設定範囲「３４０４８〜６５５３５及び０〜３２７６８」に収まるので、残カウント数として「９４６４」が第１比較設定値レジスタ１２に設定されることになる。

【0054】

また、カウンタ周期ＴＳ１の設定タイミングでは、受信タイミング値「１２５０００」からカウンタ計数値「３２７６８」を差し引いた差分数値「９２２３２」は１６ビットで表現不可であるので、第２比較設定値レジスタ１３への設定は行われない。具体的に、差分数値「９２２３２」はカウンタ周期ＴＳ１におけるタイミング設定範囲「３４０４８〜６５５３５及び０〜３２７６８」に収まらないので、第２比較設定値レジスタ１３への残カウント数設定は行われない。

【0055】

また、カウンタ周期ＴＳ２の設定タイミングでは、カウンタ１１の計数値は「６５５３６」であり、受信タイミング値「１２５０００」からカウンタ計数値「６５５３６」を差し引いた差分数値「５９４６４」は１６ビットで表現可能であるので、該設定タイミングで残カウント数として差分数値「５９４６４」が第２比較設定値レジスタ１３に設定されることになる（図４（ｉ）参照）。具体的に、差分数値「５９４６４」はカウンタ周期ＴＳ２におけるタイミング設定範囲「３２７６９〜６５５３５」に収まるので、第２比較設定値レジスタ１３へ残カウント数「５９４６４」の設定が行われる。

【0056】

第２処理部５のタイマ部１０において、カウンタ１１の計数値が第１比較設定値レジスタ１２に設定された比較設定値（ＤＳＰ起動タイミング）に達したとき（カウンタ周期ＴＳ１１）には、タイマ部１０からＣＰＵ９に対してタイマ割込みが通知され、図５（ｃ）に示すように、ＣＰＵ９によってディープスリープ信号１０６がディセーブル（Highレベル）に設定される。そして、上述した一連の処理を経て処理部４のＣＰＵコア６及びＤＳＰコア７が起動することとなる。

【0057】

また、第２処理部５のタイマ部１０において、カウンタ１１の計数値が第２比較設定値レジスタ１３に設定された比較設定値（受信タイミング）に達したときには、タイマ部１０からＣＰＵ９に対してタイマ割込みが通知され、図５（ｄ）に示すように、ＣＰＵ９によってＤＳＰ受信タイミング信号１０５がイネーブル（Highレベル）に設定され、ＤＳＰコア７による受信処理が開始されることになる。

【0058】

以上説明したように、この実施の形態の移動端末１では、ＤＳＰ間欠スリープ開始信号１０４の立上りエッジで、第２処理部に該ＤＳＰ間欠スリープ開始信号１０４による外部割込み以外の割込みをマスクさせ、ＤＳＰ間欠スリープ開始信号１０４の立下りエッジによる外部割込み時に、タイマ部１０のカウンタ１１の計数を開始させるので、割込みの受付及び実行（カウンタ１１の内容をクリアして、計数動作をイネーブルにする）にかかる所要時間を短縮することができ、ＤＳＰ間欠スリープ開始信号１０４による外部割込みの起動タイミングと、タイマ部１０のカウンタ１１の計数開始タイミングとを、同一のクロック周期内に収めることが可能となり、タイマ部１０のカウンタ１１の計数動作を処理部４（ＤＳＰコア７）に同期させることができる。また、第２処理部５に対して異なる２種の指示を１本のインタフェース信号を用いて行うので、インタフェース信号線数に制約がある場合であっても、間欠制御におけるタイミング条件を満たすハードウェア設計の実現が可能となる。

【0059】

また、起動タイミング及び受信タイミングの比較値設定用に第１比較設定値レジスタ１２及び第２比較設定値レジスタ１３を備えて、カウンタ１１の計数値で規定される所定周期のタイミングで、且つカウンタ１１の計数開始からの経過時間を差し引いた差分数値を１６ビットで表現可能である場合に、残カウント数を比較値として設定するので、第２処理部５の扱うデータビット長が短く、該データビット長では無線フレーム長の時間を表現できない場合であっても、本発明を適用することが可能となる。その結果として、より少ないハードウェアリソースの追加で既存ハードウェアに間欠受信制御におけるタイムスケジューラ機能を組み込み得る移動端末を実現できる。

【0060】

以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。

【符号の説明】

【0061】

１ 移動端末
３ 無線部
４ 処理部
５ 第２処理部
６ ＣＰＵコア
７ ＤＳＰコア
８ パワー管理部
９ ＣＰＵ
１０ タイマ部
１１ カウンタ
１２ 第１比較設定値レジスタ
１３ 第２比較設定値レジスタ
１４ 第３比較設定値レジスタ
１５ 比較部
１６ 第１バッファ
１７ 第２バッファ
５１，６１ Ｉ２Ｃインタフェース部
５２，６２，７１ ＧＰＩＯインタフェース部
１０１ ＤＳＰ起動・受信タイミング通知信号
１０２ ＤＳＰ起動指示信号
１０３ ディープスリープ要求信号
１０４ ＤＳＰ間欠スリープ開始信号
１０５ ＤＳＰ受信タイミング信号
１０６ ディープスリープ信号
ＣＬ クロック

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】