特許第6773561号(P6773561)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6773561FRAMメモリにおけるインプリント低減のための回路及び方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6773561
(24)【登録日】2020年10月5日
(45)【発行日】2020年10月21日
(54)【発明の名称】FRAMメモリにおけるインプリント低減のための回路及び方法
(51)【国際特許分類】
   G11C 11/22 20060101AFI20201012BHJP
   G11C 7/06 20060101ALI20201012BHJP
   G11C 7/10 20060101ALI20201012BHJP
【FI】
   G11C11/22 270
   G11C11/22 232
   G11C7/06 120
   G11C7/10 150
【請求項の数】19
【全頁数】18
(21)【出願番号】特願2016-556945(P2016-556945)
(86)(22)【出願日】2015年3月10日
(65)【公表番号】特表2017-511950(P2017-511950A)
(43)【公表日】2017年4月27日
(86)【国際出願番号】US2015019734
(87)【国際公開番号】WO2015138469
(87)【国際公開日】20150917
【審査請求日】2018年3月1日
(31)【優先権主張番号】61/950,351
(32)【優先日】2014年3月10日
(33)【優先権主張国】US
(31)【優先権主張番号】14/252,551
(32)【優先日】2014年4月14日
(33)【優先権主張国】US
【前置審査】
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ホセ エイ ロドリゲス ラトーレ
(72)【発明者】
【氏名】ヒュー ピー マクアダムス
(72)【発明者】
【氏名】マニッシュ ゴエル
【審査官】 堀田 和義
(56)【参考文献】
【文献】 特開2002−184172(JP,A)
【文献】 特開平4−286795(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 11/22
G11C 7/06
G11C 7/10
(57)【特許請求の範囲】
【請求項1】
メモリ装置であって、
第1のビット線に結合される第1のメモリセルと第2のビット線に結合される第2のメモリセルとを含むメモリアレイと、
感知増幅器であって、
第1、第2、第3及び第4のトランジスタであって、前記第1及び第2のトランジスタが前記第3及び第4のトランジスタとクロス結合される構成に配置され、前記第1及び第2のトランジスタが第1の導電型であり、前記第3及び第4のトランジスタが第2の導電型である、前記第1、第2、第3及び第4のトランジスタと、
前記第1及び第3のトランジスタの第1の共通ドレイン端子に結合される入力と前記第1のビット線に結合される出力とを有する第1のインバータであって、第1の制御信号線と第2の制御信号線との間に直列に結合される第5及び第6のトランジスタを含み、前記第5及び第6のトランジスタの一方が前記第1の導電型であり、前記第5及び第6のトランジスタの他方が前記第2の導電型である、前記第1のインバータと、
前記第2及び第4のトランジスタの第2の共通ドレイン端子に結合される入力と前記第2のビット線に結合される出力とを有する第2のインバータであって、前記第1の制御信号線と前記第2の制御信号線との間に直列に結合される第7及び第8のトランジスタを含み、前記第7及び第8のトランジスタの一方が前記第1の導電型であり、前記第7及び第8のトランジスタの他方が前記第2の導電型である、前記第2のインバータと、
を含む、前記感知増幅器と、
前記第1及び第2のビット線と第1及び第2のデータ線との間にそれぞれ結合される第1及び第2のパストランジスタであって、前記第1及び第2のビット線上の差動電圧を前記第1及び第2のデータ線に印加するように活性化される、前記第1及び第2のパストランジスタと、
を含み、
前記感知増幅器が、
読み出し動作に応答して、前記第1のビット線上の第1のデータ信号と前記第2のビット線上の第2のデータ信号と間の差電圧を増幅し、
前記差電圧の増幅の後に、前記第1のビット線上の前記第1のデータ信号を反転させ、前記第2のビット線上の前記第2のデータ信号を反転させるように、前記第1の制御信号線に供給される基準電圧と前記第2の制御信号線に供給される供給電圧とに応答して前記第1及び第2のインバータを活性化する、
ように構成され、
前記第1及び第2のインバータが前記第1及び第2のパストランジスタの活性化に続いて活性化される、メモリ装置
【請求項2】
請求項1に記載のメモリ装置であって、
前記第1の導電型がn型であり、前記第2の導電型がp型であり、
前記第1及び第2のトランジスタがnチャネルトランジスタであり、前記第3及び第4のトランジスタがpチャネルトランジスタである、メモリ装置。
【請求項3】
請求項1に記載のメモリ装置であって、
前記第1のビット線と前記第1の共通ドレイン端子との間に結合される第1のスイッチングトランジスタと、
前記第2のビット線と前記第2の共通ドレイン端子との間に結合される第2のスイッチングトランジスタと、
を更に含む、メモリ装置
【請求項4】
請求項3に記載のメモリ装置であって、
前記第1及び第2のスイッチングトランジスタが第1の導電型である、メモリ装置。
【請求項5】
請求項1に記載のメモリ装置であって、
前記第5のトランジスタのゲート端子と前記第6のトランジスタのゲート端子とが前記第1の共通ドレイン端子に各々結合され、
前記第7のトランジスタのゲート端子と前記第8のトランジスタのゲート端子とが前記第2の共通ドレイン端子に各々結合される、メモリ装置。
【請求項6】
請求項1に記載のメモリ装置であって、
前記読み出し動作の完了の前に、前記反転された第1のデータ信号により示されるデータ状態が前記第1のメモリセルに書き込まれ、前記反転された第2のデータ信号により示されるデータ状態が前記第2のメモリセルに書き込まれる、メモリ装置。
【請求項7】
請求項6に記載のメモリ装置であって、
前記メモリアレイが強誘電メモリアレイを含む、メモリ装置。
【請求項8】
請求項7に記載のメモリ装置であって、
前記第1及び第2のメモリセルがアクセストランジスタと強誘電体キャパシタとを各々含み、
前記第1及び第2のメモリセルが前記強誘電体メモリアレイの2トランジスタ2キャパシタ(2T−2C)強誘電体メモリセルの一部である、システム。
【請求項9】
請求項8に記載のメモリ装置であって、
前記2T−2C強誘電体メモリセルの各アクセストランジスタに結合される第1のワード線と、
前記2T−2C強誘電体メモリセルの各強誘電体キャパシタに結合される第1のプレート線と、
を更に含む、メモリ装置。
【請求項10】
請求項7に記載のメモリ装置であって、
前記第1及び第2のメモリセルが各々アクセストランジスタと強誘電体キャパシタとを含み、
前記第1のメモリセルが前記強誘電体メモリアレイの第1の1トランジスタ1キャパシタ(1T−1C)強誘電体メモリセルであり、前記第2のメモリセルが前記強誘電体メモリアレイの第2の1T−1C強誘電体メモリセルである、メモリ装置。
【請求項11】
請求項10に記載のメモリ装置であって、
前記第1の1T−1C強誘電体メモリセルの第1のアクセストランジスタに結合される第1のワード線と、
前記第2の1T−1C強誘電体メモリセルの第2のアクセストランジスタに結合される第2のワード線と、
前記第1の1T−1C強誘電体メモリセルの前記強誘電体キャパシタと前記第2の1T−1C強誘電体メモリセルの前記強誘電体キャパシタとに結合される第1のプレート線と、
を更に含む、メモリ装置。
【請求項12】
請求項1に記載のメモリ装置であって、
前記第1及び第2のビット線が相補ビット線である、メモリ装置。
【請求項13】
メモリ装置であって、
第1のビット線に結合される第1のメモリセルと第2のビット線に結合される第2のメモリセルとを含むメモリアレイと、
感知増幅器であって、
第1、第2、第3及び第4のトランジスタであって、前記第1及び第2のトランジスタが前記第3及び第4のトランジスタとクロス結合される構成に配置され、前記第1及び第2のトランジスタが第1の導電型であり、前記第3及び第4のトランジスタが第2の導電型である、前記第1、第2、第3及び第4のトランジスタと、
前記第1及び第3のトランジスタの第1の共通ドレイン端子に結合される入力と前記第1のビット線に結合される出力とを有する第1のインバータであって、第1の制御信号線と第2の制御信号線との間に直列に結合される第5及び第6のトランジスタを含み、前記第5及び第6のトランジスタの一方が前記第1の導電型であり、前記第5及び第6のトランジスタの他方が前記第2の導電型であり、前記第5のトランジスタのゲート端子と前記第6のトランジスタのゲート端子とが前記第1の共通ドレイン端子に各々結合される、前記第1のインバータと、
前記第2及び第4のトランジスタの第2の共通ドレイン端子に結合される入力と前記第2のビット線に結合される出力とを有する第2のインバータであって、前記第1の制御信号線と前記第2の制御信号線との間に直列に結合される第7及び第8のトランジスタを含み、前記第7及び第8のトランジスタの一方が前記第1の導電型であり、前記第7及び第8のトランジスタの他方が前記第2の導電型であり、前記第7のトランジスタのゲート端子と前記第8のトランジスタのゲート端子とが前記第2の共通ドレイン端子に各々結合される、前記第2のインバータと、
を含む、前記感知増幅器と、
前記第1及び第2のビット線と第1及び第2のデータ線との間にそれぞれ結合される第1及び第2のパストランジスタであって、前記第1及び第2のビット線上の差動電圧を前記第1及び第2のデータ線に印加するように活性化される、前記第1及び第2のパストランジスタと、
を含み、
前記感知増幅器が、
読み出し動作に応答して、前記第1のビット線上の第1のデータ信号と前記第2のビット線上の第2のデータ信号との間の差電圧を増幅し、
前記差電圧の増幅の後に、前記第1のビット線上の前記第1のデータ信号を反転させ、前記第2のビット線上の第2のデータ信号を反転させるように、前記第1の制御信号線に供給される基準電圧と前記第2の制御信号線に供給される供給電圧とに応答して前記第1及び第2のインバータを活性化する、
ように構成され、
前記第1及び第2のインバータが前記第1及び第2のパストランジスタの活性化に続いて活性化される、メモリ装置
【請求項14】
請求項13に記載のメモリ装置であって、
前記読み出し動作の完了の前に、前記反転された第1のデータ信号によって示されるデータ状態が前記第1のメモリセルに書き込まれ、前記反転された第2のデータ信号によって示されるデータ状態が第2のメモリセルに書き込まれる、メモリ装置。
【請求項15】
請求項13に記載のメモリ装置であって、
前記第1のビット線と前記第1の共通ドレイン端子との間に結合される第1のスイッチングトランジスタと、
前記第2のビット線と前記第2の共通ドレイン端子との間に結合される第2のスイッチングトランジスタと、
を更に含む、メモリ装置
【請求項16】
請求項13に記載のメモリ装置であって、
前記第5のトランジスタのゲート端子と前記第6のトランジスタのゲート端子とが各々前記第2のトランジスタのゲート端子と前記第4のトランジスタのゲート端子とに結合され、
前記第7のトランジスタのゲート端子と前記第8のトランジスタのゲート端子とが各々前記第1のトランジスタのゲート端子と前記第3のトランジスタのゲート端子とに結合される、メモリ装置。
【請求項17】
電子システムであって、
命令を格納するためのメモリと、
前記メモリによって格納されている命令を実行するためのプロセッサと、
を含み、
前記メモリが、
第1のビット線に結合される第1のメモリセルと第2のビット線に結合される第2のメモリセルとを有するメモリアレイと、
感知増幅器であって、
第1、第2、第3及び第4のトランジスタであって、前記第1及び第2のトランジスタが前記第3及び第4のトランジスタとクロス結合される構成に配置され、前記第1及び第2のトランジスタが第1の導電型であり、前記第3及び第4のトランジスタが第2の導電型である、前記第1、第2、第3及び第4のトランジスタと、
前記第1及び第3のトランジスタの第1の共通ドレイン端子に結合される入力と前記第1のビット線に結合される出力とを有する第1のインバータであって、第1の制御信号線と第2の制御信号線との間に直列に結合される第5及び第6のトランジスタを含み、前記第5及び第6のトランジスタの一方が前記第1の導電型であり、前記第5及び第6のトランジスタの他方が前記第2の導電型である、前記第1のインバータと、
前記第2及び第4のトランジスタの第2の共通ドレイン端子に結合される入力と前記第2のビット線に結合される出力とを有する第2のインバータであって、前記第1の制御信号線と前記第2の制御信号線との間に直列に結合される第7及び第8のトランジスタを含み、前記第7及び第8のトランジスタの一方が前記第1の導電型であり、前記第7及び第8のトランジスタの他方が前記第2の導電型である、前記第2のインバータと、
を含む、前記感知増幅器と、
前記第1及び第2のビット線と第1及び第2のデータ線との間にそれぞれ結合される第1及び第2のパストランジスタであって、前記第1及び第2のビット線上の差動電圧を前記第1及び第2のデータ線に印加するように活性化される、前記第1及び第2のパストランジスタと、
を含み、
前記感知増幅器が、
読み出し動作に応答して、前記第1のビット線上の第1のデータ信号と前記第2のビット線上の第2のデータ信号と間の差電圧を増幅し、
前記差電圧の増幅の後に、前記第1のビット線上の前記第1のデータ信号を反転させ、前記第2のビット線上の前記第2のデータ信号を反転させるように、前記第1の制御信号線に供給される基準電圧と前記第2の制御信号線に供給される供給電圧とに応答して前記第1及び第2のインバータを活性化する、
ように構成され、
前記第1及び第2のインバータが前記第1及び第2のパストランジスタの活性化に続いて活性化される、電子システム。
【請求項18】
請求項17に記載の電子システムであって、
前記第1のビット線と前記第1の共通ドレイン端子との間に結合される第1のスイッチングトランジスタと、
前記第2のビット線と前記第2の共通ドレイン端子との間に結合される第2のスイッチングトランジスタと、
を更に含む、電子システム。
【請求項19】
請求項17に記載の電子システムであって、
前記第5のトランジスタのゲート端子と前記第6のトランジスタのゲート端子とが各々前記第1の共通ドレイン端子と前記第2のトランジスタのゲート端子と前記第4のトランジスタのゲート端子とに結合され、
前記第7のトランジスタのゲート端子と前記第8のトランジスタのゲート端子とが各々前記第2の共通ドレイン端子と前記第1のトランジスタのゲート端子と前記第3のトランジスタのゲート端子との結合される、電子システム。
【発明の詳細な説明】
【背景技術】
【0001】
電気的に消去可能なプログラマブルリードオンリーメモリ(EEPROM)及びフラッシュEEPROMなどの不揮発性メモリ回路は、コンピュータメモリ、オートモーティブ用途、及びビデオゲームを含む種々の回路用途において、数十年の間広く用いられてきている。これらの不揮発性メモリ回路の各々が、浮遊ゲート、シリコン窒化物層、プログラム可能な抵抗、又は、動作電圧が取り除かれるときデータ状態を維持するその他の不揮発性メモリ要素など、少なくとも一つの不揮発性メモリ要素を有する。しかし、新たな用途の多くが、以前の世代の不揮発性メモリのアクセス時間及びパッキング密度や、バッテリー給電回路のための低電力消費を要する。このような低電力用途に特に魅力的な不揮発性メモリ技術の一つは、不揮発性メモリ要素に強誘電性キャパシタを用いる強誘電性メモリセルである。これらの強誘電性メモリセルの主な利点は、それらが書き込みオペレーションのために必要とするエネルギーが、以前の世代の浮遊ゲートメモリより約3桁小さいという点である。また、それらは浮遊ゲート上にストアされた電荷をプログラム及び消去するために高電圧電力供給を必要としない。そのため、回路複雑性が低減され、信頼性が向上する。
【0002】
強誘電性(ferroelectric)という用語には若干誤りがある。というのは、最近の強誘電性キャパシタは、鉄の(ferrous)材料を含んでいないからである。典型的な強誘電性キャパシタは、2つの近接配置された導電性プレート間に形成される強誘電性材料の誘電体を含む。強誘電性材料の確立されたファミリの一つは、ペロブスカイトとして知られており、一般式ABOを有する。このファミリは、式Pb(ZrTi1−x)Oを有するジルコン酸チタン酸鉛(PZT)を含む。この材料は、適切な電界が格子の中心原子を置換し得る望ましい特性を備えた誘電体である。チタン又はジルコニウムであるこの置換された中心原子は、電界が取り除かれた後置換されたままであり、それにより、実効電荷(net charge)をストアする。強誘電性材料の別のファミリは、式SbBiTaを有するストロンチウムチタン酸ビスマス(SBT)である。SBTはPZTと比べて幾つかの利点を有する。いずれの強誘電性材料からつくられたメモリも破壊的読み出しオペレーションを有する。従って、メモリセルを読み出す行為は、ストアされたデータを破壊し、そのため、それは、読み出しオペレーションが終了する前に再書き込みされる必要がある。
【0003】
図1は、従来の1トランジスタ1キャパシタ(1T1C)強誘電性メモリセルを示す。この強誘電性メモリセルは、強誘電性キャパシタ100を除くと、1T1Cダイナミックランダムアクセスメモリ(DRAM)セルに類似する。強誘電性キャパシタ100は、プレートライン110とストレージノード112との間に接続される。アクセストランジスタ102が、ビットライン108とストレージノード112との間に接続される電流経路を有する。アクセストランジスタ102の制御ゲートが、データを読み出すこと及びデータを強誘電性メモリセルに書き込むことを制御するようにワードライン106に接続される。このデータは、セル電圧VCAPに対応する分極された電荷としてストアされる。ビットラインBLの静電容量は、キャパシタCBL104によって表される。
【0004】
図2において、ヒステリシス曲線が強誘電性キャパシタ100に対応する。ヒステリシス曲線は、縦軸に沿った実効電荷Q又は分極、及び横軸に沿った印加される電圧を含む。慣例によって、強誘電性キャパシタ電圧の極性は図1に示すように定義される。従って、ストアされる「0」は、アクセストランジスタ端子に関しては、プレートライン端子における正の電圧により特徴付けられる。ストアされる「1」は、アクセストランジスタ端子に関しては、プレートライン端子における負の電圧により特徴付けられる。強誘電性キャパシタに電圧Vmaxを印加することによって、「0」が書き込みオペレーションにストアされる。これは、飽和電荷Qを強誘電性キャパシタにストアする。しかし、強誘電性キャパシタは、スイッチング構成要素と並列に線形構成要素を含む。従って、電界が取り除かれると、線形構成要素は放電するが、残存電荷Qがスイッチング構成要素に残る。ストアされた「0」は、強誘電性キャパシタに−Vmaxを印加することによって「1」として再書き込みされる。これは、強誘電性キャパシタの線形及びスイッチング構成要素を−Qの飽和電荷まで充電する。ストアされた電荷は、強誘電性キャパシタの電圧が取り除かれると、−Qまで戻る。抗電ポイント(coercive points)V及び−Vは、ストアされたデータ状態を劣化させ得るヒステリシス曲線上の最小電圧である。例えば、Vの強誘電性キャパシタへの印加は、「0」をストアするために充分ではない場合でもストアされた「1」を劣化し得る。そのため、強誘電性キャパシタがアクセスされていない限り、これらの抗電ポイント近辺の電圧を避けることが特に重要である。また、強誘電性キャパシタの電力サプライ電圧は、データ損失を避けるためスタンバイ又はスリープモードの間これらの抗電電圧を超える必要がある。
【0005】
図3は、図1にあるような強誘電性メモリセルのための典型的な書き込みシーケンスを示す。初期的に、ビットライン(BL)、ワードライン(WL)、及びプレートライン(PL)は、全て低である。ヒステリシス曲線の上側ローは、書き込み「1」を図示し、下側ローは書き込み「0」を表す。「1」又は「0」が初期的に各例示のメモリセルにストアされる。ビットラインBL及びワードラインWLが高であり、プレートラインPLが低であるとき、書き込み「1」が実施される。これは、強誘電性キャパシタに負の電圧を印加し、それを−Qまで充電する。プレートラインPLが高に向かうとき、強誘電性キャパシタの電圧は0Vであり、ストアされた電荷が−Qに戻る。書き込みサイクルの終わりに、ビットラインBL及びプレートラインPL両方が低に向かい、ストアされた電荷−Qが強誘電性キャパシタに残る。代替として、書き込み「0」は、ビットラインBLが低のままでありプレートラインPLが高に向かうとき起こる。これは、強誘電性キャパシタに正の電圧を印加し、それを、ストアされた「0」を表すQまで充電する。プレートラインPLが低に向かうとき、強誘電性キャパシタの電圧は0Vであり、ストアされた電荷は、ストアされた「0」を表すQに戻る。
【0006】
図1における強誘電性メモリセルのための読み出しオペレーションが図4に図示されている。ヒステリシス曲線の上側ローは、読み出し「0」を図示する。ヒステリシス曲線の下側ローは、読み出し「1」を図示する。ワードラインWL及びプレートラインPLは初期的に低である。ビットラインBLは低にプリチャージされる。時間tで、ビットラインプリチャージ信号PREが低に向かい、ビットラインBLを浮遊させる。時間tにワードラインWLが高に向かう。時間tに、プレートラインPLが高に向かう。これは、各メモリセルにそれぞれのビットラインと電荷を共有させ得る。ストアされた「1」が、一層多くの電荷を寄生ビットライン静電容量CBLと共有し得、時間tにおいて図示するように、ストアされた「0」より大きなビットライン電圧を生成し得る。基準電圧(図示せず)が、アクセスされたビットラインの各相補ビットラインにおいて生成される。この基準電圧は、「1」及び「0」電圧間にある。アクセスされたビットラインと相補ビットラインとの間の差電圧を増幅するため時間tに感知増幅器がアクティブにされる。それぞれのビットライン電圧がフルに増幅されるとき、読み出し「0」曲線セル電荷はQからQまで増大されている。比較のため、読み出し「1」データ状態は、ストアされた「1」からストアされた「0」まで変更されている。そのため、読み出し「0」オペレーションは非破壊的であるが、読み出し「1」オペレーションは破壊的である。時間tにおいて、プレートラインPLが低に向かい、読み出し「1」セルに−Vmaxを印加し、それにより−Qをストアする。同時に、ゼロ電圧が読み出し「0」セルに印加され、電荷Qがリストアされる。読み出しサイクルの終わりに、信号PREが高に向かい、両方のビットラインBLをゼロボルト又は接地までプリチャージする。そのため、ゼロボルトが読み出し「1」セルに印加され、−Qがリストアされる。
【0007】
図5を参照すると、強誘電性メモリ回路のためのパルス感知読み出しオペレーションが図示されている。読み出しオペレーションは、プリチャージ信号PREが低に向かう時間tで始まり、ビットラインBLを浮遊させる。ワードラインWL及びプレートラインPLは初期的に低であり、ビットラインBLは低にプリチャージされる。時間tに、ワードラインWLが高に向かい、それにより強誘電性キャパシタをそれぞれのビットラインに結合する。その後、時間tにプレートラインPLが高に向かい、それにより各メモリセルにそれぞれのビットラインと電荷を共有させる。強誘電性メモリセルは、それらのそれぞれのビットラインBLと電荷を共有し、それぞれの差電圧をつくる。ここで、Vはデータ「1」を表し、Vはデータ「0」を表す。その後、プレートラインPLは時間tより前に低に向かい、同相差電圧がゼロ近くに向かう。感知するために利用し得る差電圧は、時間tのVとVの一方と、時間tのVとVのほぼ中間にある基準電圧(図示せず)との間の差である。差電圧はそれぞれの感知増幅器により時間tに増幅され、フルビットラインBL電圧がつくられる一方、プレートラインPLは低である。そのため、データ「1」セルがフルにリストアされる一方、プレートラインPLは低であり、データ「1」ビットラインBLは高である。その後、プレートラインPLは高に向かい、一方、データ「0」ビットラインBLは低のままである。そのため、データ「0」セルがリストアされる。時間tでプレートラインPLが低に向かい、tでプリチャージ信号PRE時間が高に向かう。プリチャージ信号PREの高レベルは、ビットラインを接地又はVSSまでプリチャージする。ワードラインWLは時間tに低に向かい、それにより、強誘電性キャパシタをビットラインから隔離し、パルス感知サイクルが終了する。
【0008】
強誘電性メモリの前述の読み出し、書き込み、及びリストアオペレーションの各々は、強誘電性キャパシタ100内の保持された分極ドメインを誘導する。これは特に、+/−Vmaxで強誘電性キャパシタに最大電界が印加されるときに当てはまる。この現象は、大抵、インプリントと称され、反対のデータ状態を読み出すときメモリセル(図1)信号マージンを劣化させ得る。例えば、「0」がメモリセルに頻繁に書き込まれ、その後「1」の書き込みが続くとき、残存電荷がQ図2)よりも正に残り得、それにより「1」信号マージンを劣化させ得る。同様に、「1」がメモリセルに頻繁に書き込まれ、その後「0」の書き込みが続くとき、残存電荷がQよりも負に残り得、それにより「0」信号マージンを劣化させる。
【発明の概要】
【0009】
記載される例において、メモリ回路を動作させる方法が、真のデータを複数のビットに書き込むこと、及び第1のデータ状態を、真のデータを示す信号ビットに書き込むことを含む。真のデータは読み出され、相補データが複数のビットに書き込まれる。第2のデータ状態が、相補データを示す信号ビットに書き込まれる。
【図面の簡単な説明】
【0010】
図1】従来の強誘電性メモリセルの回路図である。
【0011】
図2図1の強誘電性キャパシタ100のヒステリシス曲線である。
【0012】
図3図1の強誘電性メモリセルへの書き込みオペレーションのタイミング図である。
【0013】
図4図1の強誘電性メモリセルからの読み出しオペレーションのタイミング図である。
【0014】
図5】パルス感知読み出しサイクルのタイミング図である。
【0015】
図6A】例示の実施例の1T1C強誘電性メモリセルのコラムの概略図である。
【0016】
図6B】例示の実施例の2T2C強誘電性メモリセルのコラムの概略図である。
【0017】
図7A図6A及び6Bの強誘電性メモリ回路と共に用いられ得る例示の実施例の反転感知増幅器回路の概略図である。
【0018】
図7B図7Aの反転感知増幅器回路のオペレーションのタイミング図である。
【0019】
図8A】データワードの条件付き反転を示す、例示の実施例のメモリ回路の概略図である。
【0020】
図8B図8Aの回路のオペレーションの真理表である。
【0021】
図8C】例示の実施例のメモリ回路の概略図であり、誤り検出訂正(ECC)を備えたデータワードの条件付き反転を示す。
【0022】
図9図8A及び8Cのメモリ回路と共に用いられ得る排他的OR(XOR)ゲートの概略図である。
【0023】
図10】例示の実施例を有利に用い得るポータブル電子デバイスの一例としてのワイヤレス電話のブロック図である。
【発明を実施するための形態】
【0024】
例示の実施例は、メモリ回路のインプリント低減において著しい利点を提供する。例示の実施例は、スタティックランダムアクセスメモリ回路、抵抗性ランダムアクセスメモリ回路、磁気ランダムアクセスメモリ回路、又は、バイアスされた信号マージンを複数の非対称読み出し又は書き込みオペレーション後につくり得る任意のその他のメモリ回路など、任意のメモリ回路に適用し得る。
【0025】
図6Aは、第1の実施例に従った1トランジスタ1キャパシタ(1T1C)強誘電性メモリセルのコラムの概略図である。強誘電性メモリアレイは、並列に配されたメモリセルの複数のコラムを含む。強誘電性メモリアレイはまた、N個の並列ワードラインWL〜WLN−1により画定されるメモリセルの複数のローを含む。メモリセルは、対で配され、隣接するワードライン及び相補ビットラインBL及び/BLに結合される。例えば、ワードラインWLが、アクセストランジスタ606の制御端子に接続される。アクセストランジスタ606は、相補ビットライン/BLと強誘電性キャパシタ608との間に結合された電流経路を有する。強誘電性キャパシタ608は、共通プレートライン端子PLに結合される。ワードラインWLが、アクセストランジスタ602の制御端子に接続される。アクセストランジスタ602は、ビットラインBLと強誘電性キャパシタ604との間に結合された電流経路を有する。強誘電性キャパシタ604もまた、共通プレートライン端子PLに結合される。コラムは更に、ビットラインプリチャージ回路を含み、ビットラインプリチャージ回路は、プリチャージ信号PREの高レベルに応答してビットラインBL及び/BLをVSS又は接地までプリチャージするように配された2つのnチャネルトランジスタを有する。
【0026】
ビットライン基準回路が、読み出しオペレーションの間、ビットラインBL及び/BLの一方に電圧VREFを印加するように配される。例えば、ビットラインBLに接続されたメモリセルが選択される場合、相補ビットライン/BLは、制御信号/RFWの高レベルに応答して基準電圧VREFを受け取る。同様に、ビットライン/BLに接続されたメモリセルが選択される場合、ビットラインBLは、制御信号RFWの高レベルに応答して基準電圧VREFを受け取る。感知増幅器600が、制御信号SAEN及び/SAEN(図6Aには図示せず)に応答して読み出しオペレーションの間、ビットラインBL及び/BL間の差電圧を増幅する。これらの制御信号は感知増幅器600をアクティブにし、感知増幅器600は、制御信号R/Wの高レベルに応答してnチャネル読み出し/書き込みトランジスタを介して、増幅されたデータ信号をデータラインDL及び/DLに印加する。
【0027】
図6Bは、第2の実施例に従った2トランジスタ2キャパシタ(2T2C)強誘電性メモリセルのコラムの概略図である。ここで及び下記説明において、同じ参照番号は実質的に同一の要素を示す。強誘電性メモリアレイが、並列に配されたメモリセルの複数のコラムを含む。強誘電性メモリアレイはまた、N個の並列ワードラインWL〜WLN−1により画定されるメモリセルの複数のローを含む。2T/2Cの実施例において、メモリセルは、対で配され、それぞれのワードライン及び相補ビットラインBL及び/BLに結合される。例えば、ワードラインWLが、アクセストランジスタ610及び614の制御端子に接続される。アクセストランジスタ610は、ビットラインBLと強誘電性キャパシタ612との間に結合された電流経路を有する。アクセストランジスタ614は、相補ビットライン/BLと強誘電性キャパシタ616との間に結合された電流経路を有する。強誘電性キャパシタ612及び616が、共通プレートライン端子PLに結合される。読み出しオペレーションの間、強誘電性キャパシタ612及び616の各々上の電荷が、アクセストランジスタ610及び614を介してそれぞれのビットラインBL及び/BLに印加され、それにより、1T1Cメモリセルよりも大きな信号マージンを提供する。
【0028】
図7Aは、図6A及び図6Bの強誘電性メモリ回路と共に用いられ得る例示の実施例の反転感知増幅器回路600の概略図である。この感知増幅器回路は、Nチャネルトランジスタ718及び722と共にクロス結合構成に配されるPチャネルトランジスタ716及び720を有する感知増幅器を含む。Nチャネル感知増幅器イネーブル(SAEN)トランジスタ724が、Nチャネルトランジスタ718及び722の共通ソース端子と電力サプライ端子VSSとの間に結合される。Pチャネル相補感知増幅器イネーブル(/SAEN)トランジスタ700が、Pチャネルトランジスタ716及び720の共通ソース端子と電力サプライ端子VDDとの間に結合される。Nチャネルスイッチングトランジスタ712が、トランジスタ716及び718の共通ドレイン端子とビットラインBLとの間に結合される。Nチャネルスイッチングトランジスタ714が、トランジスタ708及び710の共通ドレイン端子と相補ビットライン/BLとの間に結合される。スイッチングトランジスタ712及び714は、ビットライン多重化信号BLMUXにより制御される。Pチャネルトランジスタ706及びNチャネルトランジスタ704によって形成される第1のインバータが、トランジスタ716及び718の共通ドレイン端子に結合される入力端子と、ビットラインBLに結合される出力端子とを有する。Pチャネルトランジスタ710及びNチャネルトランジスタ708によって形成される第2のインバータが、トランジスタ720及び722の共通ドレイン端子に結合される入力端子と、相補ビットライン/BLに結合される出力端子とを有する。第1及び第2のインバータは、Nチャネルトランジスタ724及び制御信号SAENと共にPチャネルトランジスタ702及び制御信号/BLRSTRによりイネーブルにされる。
【0029】
図7Aの反転感知増幅器回路600のオペレーションが、図7Bのタイミング図を参照して説明される。初期的に、相補感知増幅器イネーブル信号/SAEN及び相補ビットラインリストア信号/BLRSTRを除いて、図7Bの全ての信号が低である。ビットラインBL及び/BLは、VSSにプリチャージされる。時間t0で、メモリセルのローを選択するためにワードラインWLが高に向かう。ここで、ワードラインWLは、図6A又は図6BのワードラインWL〜WLN−1のうちの任意のワードラインであり得る。時間t1に、選択されたメモリセルからデータを読み出すため、及びビットラインBL及び/BL間の差電圧を生成するために、プレートライン信号PLが高にパルスする。スイッチングトランジスタ712及び714をオンにするためにビットライン多重化信号BLMUXも高に向かい、それにより、ビットラインBL及び/BLを感知増幅器に結合する。時間t2に、差電圧が感知増幅器において充分につくられるときに、Pチャネルトランジスタ700をオンにするため、及び電力サプライVDDからPチャネルトランジスタ716及び720の共通ソース端子へ正の電圧を印加するために、相補感知増幅器イネーブル信号/SAENが低に向かう。この正の電圧は、差電圧の何らかの初期増幅を提供する。時間t3に、スイッチングトランジスタ712及び714をオフにするために制御信号BLMUXが低に向かい、それにより、ビットラインBL及び/BLを感知増幅器から隔離する。Nチャネルトランジスタ724をオンにするため、及びトランジスタ704〜710によって形成されたインバータをイネーブルするために、感知増幅器イネーブル信号SAENが高に向かう。Nチャネルトランジスタ724がトランジスタ718及び722の共通ソース端子を電力サプライ端子VSSに結合し、それにより、感知増幅器における差電圧を更に増幅する。時間t4に、増幅された差電圧をデータラインDL及び/DL(図6A又は図6B)に印加するために、読み出し/書き込み信号R/Wが高に向かう。Pチャネルトランジスタ702をオンにするため、及び電力サプライ電圧VDDをPチャネルインバータトランジスタ706及び710の共通ソース端子に印加するために、相補ビットラインリストア信号/BLRSTRが低に向かう。トランジスタ704〜710によって形成されたインバータはその後、選択されたメモリセルに反転データ信号を書き込む。例えば、相補ビットライン/BL(「1」)に対して正の差電圧を生成したビットラインBL上のメモリセルが、相補ビットライン/BL(「0」)に対してビットラインBL上の負の電圧として再書き込みされ得る。これは、トランジスタ704及び706によって形成された第1のインバータが、ビットラインBL上のオリジナルデータ信号を反転させるためである。同様に、トランジスタ708及び710によって形成された第2のインバータが、相補ビットライン/BL上のオリジナルデータ信号を反転させる。
【0030】
反転感知増幅器回路600(図7A)は、幾つかの理由のため非常に有利である。第1に、各メモリセルから読み出されるオリジナルデータ信号が無条件で反対のデータ状態として再書き込みされる。これは、強誘電性キャパシタの分極されたドメインをアニールすることによりメモリセル内のインプリントを著しく低減する。第2に、差電圧が、充分に増幅され、データラインDL及び/DLに印加されるとすぐに、読み出し/書き込み信号R/Wがアクティブにされるので、反転感知増幅器に速度の不利益がない。第3に、トランジスタ704〜710によって形成された感知増幅器は、ビットラインBL及び/BLを直接的にリストアしない。増幅された差電圧は、反転され、それぞれの第1の(704〜706)及び第2の(708〜710)インバータによりビットラインBL及び/BL上に駆動される。第1及び第2のインバータによるこの付加的なバッファリングが、感知増幅器上の負荷を低減し、そのため、それは、データラインDL及び/DLをより一層容易に駆動する。最後に、ビットライン(BL、/BL)及びデータライン(DL、/DL)の容量性負荷が、それぞれ、インバータ及び感知増幅器間で分けられるので、トランジスタサイズが低減され得、そのため、小さなエリア不利益しか生じない。
【0031】
図8Aは、例示の実施例のメモリ回路の概略図であり、データワードの条件付き反転を示す。これまでの説明から、反転感知増幅器回路600は無条件に、選択されたメモリセルから読み出されたデータを反転し、反転されたデータを選択されたメモリセルにリストアする。従って、反転感知増幅器からのデータがオリジナルであるか又は反転されたデータであるかの判定に応答して、データは条件付きで反転される。この判定は、信号ビット又は反転ビット(B)によって成される。図8Aのメモリ回路は、ワードラインWLにより選択された強誘電性メモリセルB及びB〜BN−1のローを含む。各強誘電性メモリセルからのデータは、それぞれの感知増幅器により読み出しオペレーションの間増幅される。例えば、信号ビットBが、増幅された信号ビットbを生成するために反転感知増幅器回路800により増幅される。信号ビットbは、読み出し/書き込み(R/W)トランジスタ802を介して多重化回路804に印加される。多重化回路804はその後、制御信号RDの高レベル(「1」)に応答して、それぞれのデータラインからの信号ビットbをラッチ回路806に印加する。ラッチ回路806は、信号ビットbをラッチし、それをXORゲート818及び820などのデータコラムに対応する各排他的OR(XOR)ゲートの一つの端子に印加する。代替として、書き込みオペレーションの間、制御信号RDの低レベルに応答して、書き込み信号ビットWBが多重化回路804を介して、読み出し/書き込みトランジスタ802、感知増幅器回路800、及びそれぞれのビットラインBL又は/BLに印加される。
【0032】
ローの他の強誘電性メモリセルからのデータ信号は同様の方式で動作する。例えば、データビットBが、増幅されたデータビットbを生成するために反転感知増幅器回路810により増幅される。データビットbが、読み出し/書き込み(R/W)トランジスタ812を介して多重化回路814に印加される。多重化回路814はその後、制御信号RDの高レベル(「1」)に応答して、それぞれのデータラインからのデータビットbをラッチ回路816へ印加する。ラッチ回路816は、データビットbをラッチし、それをXORゲート818の一つの端子に印加する。代替として、書き込みオペレーションの間、制御信号RDの低レベルに応答して、書き込みデータビットWBが多重化回路814を介して、読み出し/書き込みトランジスタ812、感知増幅器回路810、及びそれぞれのビットラインBL又は/BLに印加される。
【0033】
図8Aのメモリ回路のオペレーションが、図8Bの真理表を参照して説明される。真理表の左コラムは、READ又はWRITEオペレーションなど、前の論理オペレーションを示す。真理表の各ローは、論理オペレーション後の図8Aにおいて識別された信号の論理値を示す。特に、第1のローは、第1の書き込み後の初期値を示す。信号ビットBは0であり、それぞれ、データビットB及びBは01である。信号ビットb、増幅されたデータビットb及びb、及び読み出しビットRB及びRBは、「X」で示すように「ドゥーナットケア(do not care)」値である。第2のローにおける第1の読み出しオペレーションの後、それぞれ、信号ビットb、増幅されたデータビットb及びb、及び読み出しビットRB及びRBは、00101である。信号ビットbは、第1のローにおける初期書き込みオペレーション後のメモリセル信号ビットBと同じ値を有する。信号ビットbの0値は、増幅されたデータビットb及びb(01)が反転されるべきではないことを示す。増幅されたデータビットb及びb(01)との0信号ビットbのXORが、それぞれのXORゲート818及び820において01出力を生成する。そのため、読み出しビットRB及びRBはそれぞれ01である。第2のローにおけるメモリセル信号ビットB及びメモリセルデータビットB及びBは各々、上述したようにそれぞれの反転感知増幅器により反転状態(110)で再書き込みされる。
【0034】
第3のローにおける第2の読み出しオペレーションの後、それぞれ、信号ビットb、増幅されたデータビットb及びb、及び読み出しビットRB及びRBは、11001である。信号ビットb及び増幅されたデータビットb及びbは、第2のローにおけるメモリセル信号ビットB及びメモリセルデータビットB及びBと同じ値を有する。これらは第1のロー(001)のオリジナル書き込みデータからの反転されたデータ状態である。信号ビットbの1値は、増幅されたデータビットb及びb(10)が反転される必要があることを示す。増幅されたデータビットb及びb(10)との1信号ビットbのXORが、それぞれのXORゲート818及び820において01出力を生成する。そのため、読み出しビットRB及びRBはそれぞれ01である。メモリセル信号ビットB及びメモリセルデータビットB及びBは各々、上述したようにそれぞれの反転感知増幅器により反転状態(001)で再書き込みされる。
【0035】
第3及び第4の読み出しオペレーションは、上述したものと同じである。各ローにおいて、読み出しデータビットRB及びRBは、第1のローにおいてメモリセルデータビットに元々書き込まれたように01である。各偶数読み出しオペレーションは、オリジナルデータ(001)をメモリセル信号及びデータビットに再書き込みする。しかし、各奇数読み出しは、反転されたデータ(110)をメモリセル信号及びデータビットに再書き込みする。上述のように、これは幾つかの理由で非常に有利である。第1に、各メモリセルから読み出されるオリジナルデータ信号は、反対のデータ状態として無条件で再書き込みされる。これは、強誘電性キャパシタの分極されたドメインをアニールすることによりメモリセル内のインプリントを著しく低減する。第2に、読み出し経路において著しい速度の不利益がない。これは、XORゲートが、読み出しデータ経路における増幅されたデータビットb及びbをバッファするためにも用いられるためである。差電圧が、充分に増幅され、付加的なゲート遅延なしにデータラインDL及び/DLに印加されるとすぐに、読み出し/書き込み信号R/Wがアクティブにされる。第3に、読み出し及び書き込みデータ間で区別するために多重化回路が必要とされるので、書き込みデータ経路は影響を受けない。最後に、反転感知増幅器回路600及び818〜820などのXORゲートの最小の付加的回路複雑性で実装が達成される。
【0036】
図8Cは、例示の実施例のメモリ回路の概略図であり、誤り検出訂正又は誤り補正符号(ECC)を備えたデータワードの条件付き反転を示す。この回路は、読み出し/書き込みトランジスタ(802及び812など)と多重化回路(804及び814など)との間にECC回路830が付加されることを除き、図8Aの回路に類似する。ECC回路は、1950年にリチャード ハミングによって考案されたシングル誤り訂正ダブル誤り検出(SECDED)ハミング符号を用い得る。ハミング符号は、パリティビットをデータビットに付加し、ダブルビット誤りを検出するため、及びシングルビット誤りを補正するために有効である。ECC回路830は、好ましくは、所望のワードサイズに対応する符号を含む。各有効コードワードCに対し、反転データワードを備えたSECDEDのために、有効反転コードワード~Cが用いられ得る。ここで、有効コードワードは、データワード上のSECDEDなど、特定の誤り検出及び補正オペレーションを行なうものである。
【0037】
他の符号は、当業界で既知であるように、コードワードC及び~C両方が有効であるという特性を満足させる限り、SECDEDを実施するためにECC回路において用い得る。また、ダブル誤り補正及びトリプル誤り検出(DECTED)など、シングルデータワードにおいて複数のビット誤りを補正するためにECC回路830においてBCH符号などの巡回誤り補正符号が用いられ得る。BCH符号は、1959年にアレクシス オッカンガム(Alexis Hocquenghem)が最初に考案し、その後それとは別に、1960年にラージ ボース(Raj Bose)及びディー ケイ レイ チョードリ(D. K. Ray-Chaudhuri)が考案した。BCHという符号名は考案者のイニシャルに由来する。BCH符号は、当業界で既知であり、衛星通信、コンパクトディスクプレーヤ、DVD、ディスクドライブ、ソリッドステートドライブ、及び2次元バーコードにおいて用いられる。
【0038】
図9は、図8A及び図8Cのメモリ回路と共に用いられ得る排他的OR(XOR)ゲート818の概略図である。ここで、A及びBは、2つのXOR入力信号であり、Yは出力信号である。XORゲートは、直列接続されるトランジスタ902〜908によって形成される左ブランチ、及び直列接続されるトランジスタ910〜916によって形成される右ブランチを含む。インバータ900が、B入力信号を受け取り、相補入力信号/Bを生成する。オペレーションにおいて、入力信号Bが高であるとき、トランジスタ904及び906は、いずれもオフであり、左ブランチをディセーブルする。Bの高状態及び/Bの対応する低状態は、それぞれ、Nチャネルトランジスタ914及びPチャネルトランジスタ912をオンにする。右ブランチはその後、入力信号Aを有するシンプルなインバータとして動作する。そのため、Bが高であるとき、YはAの反転である。代替として、Bが低であり、/B1が高であるとき、トランジスタ912及び914は、いずれもオフであり、右ブランチをディセーブルする。Bの低状態及び/Bの対応する高状態は、それぞれ、Pチャネルトランジスタ904及びNチャネルトランジスタ906をオンにする。トランジスタ910及び916は、トランジスタ902及び908の制御ゲートにおいて相補信号/Aを生成するように第1のインバータとして動作する。トランジスタ902及び908はその後、入力信号/Aを有するシンプルなインバータとして動作する。そのため、Bが低であるときYがAに等しい。
【0039】
図10は、不揮発性メモリアレイにおいて例示の実施例を有利に利用し得るポータブル電子デバイスの一例としてのワイヤレス電話のブロック図である。ワイヤレス電話は、アンテナ1000、無線周波数トランシーバ1002、ベースバンド回路1010、マイクロホン1006、スピーカー1008、キーパッド1020、及びディスプレイ1022を含む。ワイヤレス電話は、当業界で既知の再充電可能なバッテリー(図示せず)により電力供給されることが好ましい。アンテナ1000は、ワイヤレス電話に、当業界で既知の方式でワイヤレス電話通信のため無線周波数環境と相互作用させ得る。無線周波数トランシーバ1002は、アンテナ1000を介して無線周波数信号を送信及び受信する。送信された信号は、ベースバンド回路1010から受信された音声/データ出力信号により変調される。受信された信号は、復調され、音声/データ入力信号としてベースバンド回路1010に提供される。アナログ部1004が、アナログ音声信号を受け取るためにマイクロホン1006に接続されるアナログデジタルコンバータ1024を含む。アナログデジタルコンバータ1024は、これらのアナログ音声信号をデジタルデータに変換し、それらをデジタルシグナルプロセッサ1016に印加する。アナログ部1004はまた、スピーカー1008に接続されるデジタルアナログコンバータ1026を含む。スピーカー1008は、音声出力をユーザーに提供する。デジタル部1010は、一つ又は複数の集積回路において具現化され、マイクロコントローラユニット1018、デジタルシグナルプロセッサ1016、不揮発性メモリ回路1012、及び揮発性メモリ回路1014を含む。不揮発性メモリ回路1012は、読み出し専用メモリ(ROM)、強誘電性メモリ(FeRAM又はFRAM)、フラッシュメモリ、又は当業界で既知のその他の不揮発性メモリを含み得る。揮発性メモリ回路1014は、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)、又は当業界で既知のその他の揮発性メモリ回路を含み得る。マイクロコントローラユニット1018は、ユーザーからの電話番号入力及び制御入力を受け取るためにキーパッド1020と相互作用する。マイクロコントローラユニット1018は、ダイヤルされた番号、バッテリー残存寿命などの電話の現在の状態、及び受信した英数字メッセージを表示するためにディスプレイ1022に駆動機能を提供する。デジタルシグナルプロセッサ1016は、送信エンコード、受信デコード、誤り検出及び補正、エコー相殺、及び音声バンドフィルタリングのためのリアルタイム信号処理を提供する。マイクロコントローラユニット1018及びデジタルシグナルプロセッサ1016両方が、プログラム命令及びユーザープロファイルデータのために不揮発性メモリ回路1012とインタフェースする。マイクロコントローラユニット1018及びデジタルシグナルプロセッサ1016もまた、信号処理、音声認識処理、及び他の用途のため揮発性メモリ回路1014とインタフェースする。
【0040】
例示の実施例は、スタティックランダムアクセスメモリ回路、抵抗性ランダムアクセスメモリ回路、磁気ランダムアクセスメモリ回路、又はバイアスされた信号マージンを複数の非対称読み出し又は書き込みオペレーション後につくり得る任意のその他のメモリ回路などの任意のメモリ回路に適用され得る。
【0041】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
図1
図2
図3
図4
図5
図6A
図6B
図7A
図7B
図8A
図8B
図8C
図9
図10