特許 6774512 ＦＥＣエラー付加装置、それを用いた試験信号発生装置、及びＦＥＣエラー付加方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6774512

(24)【登録日】2020年10月6日

(45)【発行日】2020年10月28日

(54)【発明の名称】ＦＥＣエラー付加装置、それを用いた試験信号発生装置、及びＦＥＣエラー付加方法

(51)【国際特許分類】

   H04L 1/24 20060101AFI20201019BHJP

【ＦＩ】

   H04L1/24

【請求項の数】5

【全頁数】15

(21)【出願番号】特願2019-9379(P2019-9379)

(22)【出願日】2019年1月23日

(65)【公開番号】特開2020-120250(P2020-120250A)

(43)【公開日】2020年8月6日

【審査請求日】2019年7月16日

(73)【特許権者】

【識別番号】000000572

【氏名又は名称】アンリツ株式会社

(74)【代理人】

【識別番号】100072604

【弁理士】

【氏名又は名称】有我 軍一郎

(74)【代理人】

【識別番号】100140501

【弁理士】

【氏名又は名称】有我 栄一郎

(72)【発明者】

【氏名】城所 久生

(72)【発明者】

【氏名】クストジョ ジョン

【審査官】 阿部 弘

(56)【参考文献】

【文献】 特開平０４−２３８４４１（ＪＰ，Ａ）

【文献】 特開平０６−０４６１０５（ＪＰ，Ａ）

【文献】 特開２００１−０４４９６０（ＪＰ，Ａ）

【文献】 特開２０１７−２２０７５６（ＪＰ，Ａ）

【文献】 特開２００４−１５２４１６（ＪＰ，Ａ）

【文献】 特開平０６−１９７０８９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ １／２４

Ｈ０４Ｌ ２９／１４

Ｈ０４Ｌ ２５／４９

(57)【特許請求の範囲】

【請求項1】

複数のＦＥＣシンボルからなるＦＥＣコードワードを複数含むＰＡＭ４信号にエラーを付加するＦＥＣエラー付加装置（２０）であって、
前記ＰＡＭ４信号をＭＳＢとＬＳＢに分割する分割部（２１）と、
前記ＭＳＢ及び前記ＬＳＢの一方あるいは両方に所定ビット間隔で連続的に前記エラーを付加するためのエラー信号を発生させるエラー信号発生部（２２）と、
前記ＭＳＢ及び前記ＬＳＢと前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加部（２３）と、
前記エラー付加部から出力された前記ＭＳＢ及び前記ＬＳＢのビット列を合成して前記エラーが付加されたＰＡＭ４信号を生成し、前記エラーが付加されたＰＡＭ４信号を試験信号として出力する合成部（２４）と、
前記試験信号のビット誤り率が入力されるビット誤り率入力部（２５ａ）と、
前記試験信号に含まれる複数の前記ＦＥＣコードワードのうち、前記エラーが付加された前記ＦＥＣシンボルである誤りＦＥＣシンボルを有するＦＥＣコードワードに含まれる前記誤りＦＥＣシンボルの数が入力される誤りＦＥＣシンボル数入力部（２５ｂ）と、
前記誤りＦＥＣシンボルに含まれる誤りビットの数が入力される誤りビット数入力部（２５ｃ）と、
前記ＦＥＣコードワードを構成するビットの数が入力されるＣＷサイズ入力部（２５ｄ）と、
前記ビット誤り率入力部に入力された前記ビット誤り率、前記誤りＦＥＣシンボル数入力部に入力された前記誤りＦＥＣシンボルの数、前記誤りビット数入力部に入力された前記誤りビットの数、及び、前記ＣＷサイズ入力部に入力された前記ビットの数に基づいて、前記ビット誤り率を実現するために必要な前記ＦＥＣコードワードの最小数と、前記最小数の前記ＦＥＣコードワードに含まれる前記誤りＦＥＣシンボルを有するＦＥＣコードワードの数とを算出するＣＷ数算出部（２５ｅ）と、を備え、
前記エラー信号発生部は、前記ＣＷ数算出部により算出された前記最小数の連続する前記ＦＥＣコードワードが、前記ＣＷ数算出部により算出された前記数の前記誤りＦＥＣシンボルを有するＦＥＣコードワードを含む前記試験信号を発生させるための前記エラー信号を出力することを特徴とするＦＥＣエラー付加装置。

【請求項2】

前記エラー信号発生部は、前記試験信号における前記最小数の連続するＦＥＣコードワードにおいて、ｎ個のＦＥＣコードワードごとに１つの前記誤りＦＥＣシンボルを有するＦＥＣコードワードが含まれるパターンがｍ回繰り返されるとともに、ｎ＋１個のＦＥＣコードワードごとに１つの前記誤りＦＥＣシンボルを有するＦＥＣコードワードが含まれるパターンがｐ回繰り返されるように、前記エラー信号を発生させることを特徴とする請求項１に記載のＦＥＣエラー付加装置。

【請求項3】

前記請求項１又は請求項２に記載のＦＥＣエラー付加装置（２０）と、
複数のＦＥＣシンボルからなるＦＥＣコードワードを複数含むＰＡＭ４信号を前記ＦＥＣエラー付加装置の前記分割部に出力するＰＡＭ４信号出力部（１０）と、を備える試験信号発生装置。

【請求項4】

複数のＦＥＣシンボルからなるＦＥＣコードワードを複数含むＰＡＭ４信号にエラーを付加するＦＥＣエラー付加方法であって、
前記ＰＡＭ４信号をＭＳＢとＬＳＢに分割する分割ステップ（Ｓ５）と、
前記ＭＳＢ及び前記ＬＳＢの一方あるいは両方に所定ビット間隔で連続的に前記エラーを付加するためのエラー信号を発生させるエラー信号発生ステップ（Ｓ４）と、
前記ＭＳＢ及び前記ＬＳＢと前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加ステップ（Ｓ６）と、
前記エラー付加ステップから出力された前記ＭＳＢ及び前記ＬＳＢのビット列を合成して前記エラーが付加されたＰＡＭ４信号を生成し、前記エラーが付加されたＰＡＭ４信号を試験信号として出力する合成ステップ（Ｓ７）と、
前記試験信号のビット誤り率が入力されるビット誤り率入力ステップ（Ｓ１）と、
前記試験信号に含まれる複数の前記ＦＥＣコードワードのうち、前記エラーが付加された前記ＦＥＣシンボルである誤りＦＥＣシンボルを有するＦＥＣコードワードに含まれる前記誤りＦＥＣシンボルの数が入力される誤りＦＥＣシンボル数入力ステップ（Ｓ１）と、
前記誤りＦＥＣシンボルに含まれる誤りビットの数が入力される誤りビット数入力ステップ（Ｓ１）と、
前記ＦＥＣコードワードを構成するビットの数が入力されるＣＷサイズ入力ステップ（Ｓ１）と、
前記ビット誤り率入力ステップに入力された前記ビット誤り率、前記誤りＦＥＣシンボル数入力ステップに入力された前記誤りＦＥＣシンボルの数、前記誤りビット数入力ステップに入力された前記誤りビットの数、及び、前記ＣＷサイズ入力ステップに入力された前記ビットの数に基づいて、前記ビット誤り率を実現するために必要な前記ＦＥＣコードワードの最小数と、前記最小数の前記ＦＥＣコードワードに含まれる前記誤りＦＥＣシンボルを有するＦＥＣコードワードの数とを算出するＣＷ数算出ステップ（Ｓ２）と、を含み、
前記エラー信号発生ステップは、前記ＣＷ数算出ステップにより算出された前記最小数の連続する前記ＦＥＣコードワードが、前記ＣＷ数算出ステップにより算出された前記数の前記誤りＦＥＣシンボルを有するＦＥＣコードワードを含む前記試験信号を発生させるための前記エラー信号を出力することを特徴とするＦＥＣエラー付加方法。

【請求項5】

前記エラー信号発生ステップは、前記試験信号における前記最小数の連続するＦＥＣコードワードにおいて、ｎ個のＦＥＣコードワードごとに１つの前記誤りＦＥＣシンボルを有するＦＥＣコードワードが含まれるパターンがｍ回繰り返されるとともに、ｎ＋１個のＦＥＣコードワードごとに１つの前記誤りＦＥＣシンボルを有するＦＥＣコードワードが含まれるパターンがｐ回繰り返されるように、前記エラー信号を発生させることを特徴とする請求項４に記載のＦＥＣエラー付加方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＦＥＣエラー付加装置、それを用いた試験信号発生装置、及びＦＥＣエラー付加方法に関し、特に、前方誤り訂正を使用する通信規格に基づいた通信機器の誤り率測定用の試験信号を生成するためのＦＥＣエラー付加装置、それを用いた試験信号発生装置、及びＦＥＣエラー付加方法に関する。

【背景技術】

【0002】

近年、通信システムは高速化の一途をたどっており、通信システムを構成する各種の通信機器の高性能化が進んでいる。そして、これらの通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率が知られている。

【0003】

ＩＥＥＥで定められる１００Ｇや４００Ｇなどの規格においては、ビットレートの超高速化に応えるため、これまでのＰＡＭ２（ＮＲＺ）信号による伝送ではなく、ＰＡＭ４信号による伝送が規定されている。ＰＡＭ４信号は、"００"，"０１"，"１０"，"１１"からなる４つのＰＡＭ４シンボルで構成されている。

【0004】

ＰＡＭ４信号による伝送では、前方誤り訂正符号化（以下、「ＦＥＣ符号化」とも称する）の技術が使用されている。例えば図５に示すように、ＩＥＥＥ８０２．３に規定されたＲＳ−ＦＥＣ（５４４，５１４）によるＦＥＣ符号化では、３０個のＦＥＣシンボルからなるパリティ部分と、５１４個のＦＥＣシンボルからなるメッセージ部分とからなる５４４個のＦＥＣシンボルを有するＦＥＣコードワードが生成される。

【0005】

ＦＥＣコードワードがこの３０ＦＥＣシンボルのパリティ部分を含むことにより、受信側の通信機器のＦＥＣデコーダでは、１ＦＥＣコードワード当たり最大１５個のＦＥＣシンボルのエラーを訂正することが可能である。なお、１ＦＥＣシンボルは１０ビットからなるが、１ＦＥＣシンボルに含まれる誤りビットの数が１〜１０の範囲にあれば、そのＦＥＣシンボルはエラーを含むＦＥＣシンボル（以下、「誤りＦＥＣシンボル」とも称する）となる。

【0006】

ＦＥＣコードワードは、グレイコーディング、インターリービング、プレコーディング、及びＰＡＭ４エンコーディングなどの処理を経て、ＰＡＭ４信号に変換される。

【0007】

図６は、ＦＥＣコードワードのインターリービングを説明するための概略図である。ＩＥＥＥ８０２．３ｂｓに規定された２００Ｇ又は４００Ｇの規格では、２個のリードソロモンエンコーダＡ，Ｂにより、２個のメッセージＡ，Ｂがそれぞれ２個のＦＥＣコードワードＡ，Ｂに変換される。

【0008】

また、図６は、インターリービングされた２個のＦＥＣコードワードＡ，Ｂに、１８ＦＥＣシンボル分のバーストエラーが付加された状況を示している。インターリービングにより、２個のＦＥＣコードワードＡ，Ｂからそれぞれ抽出されたＦＥＣシンボルは、互いに異なるＦＥＣコードワードからのＦＥＣシンボルと隣り合うように並べ替えられた状態で、例えば１６個のレーンに分配される。これにより、１８ＦＥＣシンボル分のバーストエラーが２個のＦＥＣコードワードＡ，Ｂに９ＦＥＣシンボル分ずつ分散されるため、ＦＥＣデコーダでエラーが訂正されることになる。

【0009】

よって、ＦＥＣコードワードＡを確実にＦＥＣデコーダで訂正不可とするためには、例えば１つのレーンを伝送される３２ＦＥＣシンボル分のデータにバーストＦＥＣシンボルエラーを付加する必要がある。なお、バーストビットエラーでは、ＰＡＭ４プレコーディングにより除去されてしまうため、ＦＥＣデコーダで訂正不可のエラーにすることが難しい。よって、ＦＥＣコードワードをＦＥＣデコーダで訂正不可とするためには、バーストＦＥＣシンボルエラーの付加が必要である。ここで、バーストビットエラーとは、複数の連続する誤りビットである。一方、バーストＦＥＣシンボルエラーとは、１つのＦＥＣコードワードにおける複数の連続する誤りＦＥＣシンボルであり、連続するＦＥＣシンボルのそれぞれに誤りビットを１ビットだけ設けることで生成することができる。このように生成されたバーストＦＥＣシンボルエラーはＰＡＭ４プレコーディングにより除去されない。

【0010】

従来より、ＦＥＣ機能を有する通信機器に対する誤り率測定用の試験信号を生成するために、データ信号にエラーを付加するエラー付加装置が用いられている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特許第５２１５８８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

誤り率測定においては、通信機器のＦＥＣ機能を評価するために、通信機器のＦＥＣデコーダで訂正しきれないＦＥＣシンボルエラーを付加する必要がある。２個のリードソロモンエンコーダによる２つの異なるガードのかかったＦＥＣコードワードがインターリービングされてなるＰＡＭ４信号に対しては、ＰＡＭ４シンボルのＭＳＢ（最上位ビット）とＬＳＢ（最下位ビット）の一方あるいは両方にエラーを付加して、バーストＦＥＣシンボルエラーを発生させなければ、２つのガードを同時にエラー訂正不可能にすることができない。

【0013】

しかしながら、特許文献１に開示されたエラー付加装置は、ＰＡＭ４信号をＭＳＢとＬＳＢとに分離する手段を備えていないため、ＭＳＢとＬＳＢの一方あるいは両方にビットエラーを付加できない。このため、上記の従来のエラー付加装置は、２個のリードソロモンエンコーダによる２つのガードのかかったＦＥＣコードワードがインターリービングされてなるＰＡＭ４信号に対してバーストＦＥＣシンボルエラーを付加することができないという問題があった。

【0014】

本発明は、このような従来の課題を解決するためになされたものであって、ＰＡＭ４信号を受信する通信機器のＦＥＣ機能を試験するための試験信号を生成することができるＦＥＣエラー付加装置、それを用いた試験信号発生装置、及びＦＥＣエラー付加方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

上記課題を解決するために、本発明に係るＦＥＣエラー付加装置は、複数のＦＥＣシンボルからなるＦＥＣコードワードを複数含むＰＡＭ４信号にエラーを付加するＦＥＣエラー付加装置であって、前記ＰＡＭ４信号をＭＳＢとＬＳＢに分割する分割部と、前記ＭＳＢ及び前記ＬＳＢの一方あるいは両方に所定ビット間隔で連続的に前記エラーを付加するためのエラー信号を発生させるエラー信号発生部と、前記ＭＳＢ及び前記ＬＳＢと前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加部と、前記エラー付加部から出力された前記ＭＳＢ及び前記ＬＳＢのビット列を合成して前記エラーが付加されたＰＡＭ４信号を生成し、前記エラーが付加されたＰＡＭ４信号を試験信号として出力する合成部と、前記試験信号のビット誤り率が入力されるビット誤り率入力部と、前記試験信号に含まれる複数の前記ＦＥＣコードワードのうち、前記エラーが付加された前記ＦＥＣシンボルである誤りＦＥＣシンボルを有するＦＥＣコードワードに含まれる前記誤りＦＥＣシンボルの数が入力される誤りＦＥＣシンボル数入力部と、前記誤りＦＥＣシンボルに含まれる誤りビットの数が入力される誤りビット数入力部と、前記ＦＥＣコードワードを構成するビットの数が入力されるＣＷサイズ入力部と、前記ビット誤り率入力部に入力された前記ビット誤り率、前記誤りＦＥＣシンボル数入力部に入力された前記誤りＦＥＣシンボルの数、前記誤りビット数入力部に入力された前記誤りビットの数、及び、前記ＣＷサイズ入力部に入力された前記ビットの数に基づいて、前記ビット誤り率を実現するために必要な前記ＦＥＣコードワードの最小数と、前記最小数の前記ＦＥＣコードワードに含まれる前記誤りＦＥＣシンボルを有するＦＥＣコードワードの数とを算出するＣＷ数算出部と、を備え、前記エラー信号発生部は、前記ＣＷ数算出部により算出された前記最小数の連続する前記ＦＥＣコードワードが、前記ＣＷ数算出部により算出された前記数の前記誤りＦＥＣシンボルを有するＦＥＣコードワードを含む前記試験信号を発生させるための前記エラー信号を出力する構成である。

【0016】

この構成により、本発明に係るＦＥＣエラー付加装置は、ＰＡＭ４信号を受信する通信機器のＦＥＣ機能を試験するための試験信号を生成することができる。本発明に係るＦＥＣエラー付加装置は、ビット誤り率などのパラメータを変化させることにより、被試験対象の通信機器のＦＥＣデコーダでエラー訂正可能又はエラー訂正不可能となる試験信号を容易に生成することができる。

【0017】

また、本発明に係るＦＥＣエラー付加装置においては、前記エラー信号発生部は、前記試験信号における前記最小数の連続するＦＥＣコードワードにおいて、ｎ個のＦＥＣコードワードごとに１つの前記誤りＦＥＣシンボルを有するＦＥＣコードワードが含まれるパターンがｍ回繰り返されるとともに、ｎ＋１個のＦＥＣコードワードごとに１つの前記誤りＦＥＣシンボルを有するＦＥＣコードワードが含まれるパターンがｐ回繰り返されるように、前記エラー信号を発生させる構成であってもよい。

【0018】

この構成により、本発明に係るＦＥＣエラー付加装置は、ＰＡＭ４信号のＭＳＢ及びＬＳＢにそれぞれ所定ビット間隔で連続的にエラーを付加するため、バーストエラーを含むＦＥＣコードワードを時間的にほぼ均等な間隔で生成することができる。これにより、本発明に係るＦＥＣエラー付加装置は、短時間で効率的に誤り率測定を行うことを可能にする試験信号を生成できる。

【0019】

また、本発明に係る試験信号発生装置は、上記のＦＥＣエラー付加装置と、複数のＦＥＣシンボルからなるＦＥＣコードワードを複数含むＰＡＭ４信号を前記ＦＥＣエラー付加装置の前記分割部に出力するＰＡＭ４信号出力部と、を備える構成である。

【0020】

この構成により、本発明に係る試験信号発生装置は、ＰＡＭ４信号を受信する通信機器のＦＥＣ機能を試験するための試験信号を生成することができる。

【0021】

また、本発明に係るＦＥＣエラー付加方法は、複数のＦＥＣシンボルからなるＦＥＣコードワードを複数含むＰＡＭ４信号にエラーを付加するＦＥＣエラー付加方法であって、前記ＰＡＭ４信号をＭＳＢとＬＳＢに分割する分割ステップと、前記ＭＳＢ及び前記ＬＳＢの一方あるいは両方に所定ビット間隔で連続的に前記エラーを付加するためのエラー信号を発生させるエラー信号発生ステップと、前記ＭＳＢ及び前記ＬＳＢと前記エラー信号との排他的論理和演算をビット単位で行い、その演算結果として得られるビット列を出力するエラー付加ステップと、前記エラー付加ステップから出力された前記ＭＳＢ及び前記ＬＳＢのビット列を合成して前記エラーが付加されたＰＡＭ４信号を生成し、前記エラーが付加されたＰＡＭ４信号を試験信号として出力する合成ステップと、前記試験信号のビット誤り率が入力されるビット誤り率入力ステップと、前記試験信号に含まれる複数の前記ＦＥＣコードワードのうち、前記エラーが付加された前記ＦＥＣシンボルである誤りＦＥＣシンボルを有するＦＥＣコードワードに含まれる前記誤りＦＥＣシンボルの数が入力される誤りＦＥＣシンボル数入力ステップと、前記誤りＦＥＣシンボルに含まれる誤りビットの数が入力される誤りビット数入力ステップと、前記ＦＥＣコードワードを構成するビットの数が入力されるＣＷサイズ入力ステップと、前記ビット誤り率入力ステップに入力された前記ビット誤り率、前記誤りＦＥＣシンボル数入力ステップに入力された前記誤りＦＥＣシンボルの数、前記誤りビット数入力ステップに入力された前記誤りビットの数、及び、前記ＣＷサイズ入力ステップに入力された前記ビットの数に基づいて、前記ビット誤り率を実現するために必要な前記ＦＥＣコードワードの最小数と、前記最小数の前記ＦＥＣコードワードに含まれる前記誤りＦＥＣシンボルを有するＦＥＣコードワードの数とを算出するＣＷ数算出ステップと、を含み、前記エラー信号発生ステップは、前記ＣＷ数算出ステップにより算出された前記最小数の連続する前記ＦＥＣコードワードが、前記ＣＷ数算出ステップにより算出された前記数の前記誤りＦＥＣシンボルを有するＦＥＣコードワードを含む前記試験信号を発生させるための前記エラー信号を出力する構成である。

【0022】

この構成により、本発明に係るＦＥＣエラー付加方法は、ＰＡＭ４信号を受信する通信機器のＦＥＣ機能を試験するための試験信号を生成することができる。本発明に係るＦＥＣエラー付加方法は、ビット誤り率などのパラメータを変化させることにより、被試験対象の通信機器のＦＥＣデコーダでエラー訂正可能又はエラー訂正不可能となる試験信号を容易に生成することができる。

【0023】

また、本発明に係るＦＥＣエラー付加方法においては、前記エラー信号発生ステップは、前記試験信号における前記最小数の連続するＦＥＣコードワードにおいて、ｎ個のＦＥＣコードワードごとに１つの前記誤りＦＥＣシンボルを有するＦＥＣコードワードが含まれるパターンがｍ回繰り返されるとともに、ｎ＋１個のＦＥＣコードワードごとに１つの前記誤りＦＥＣシンボルを有するＦＥＣコードワードが含まれるパターンがｐ回繰り返されるように、前記エラー信号を発生させる構成であってもよい。

【0024】

この構成により、本発明に係るＦＥＣエラー付加方法は、ＰＡＭ４信号のＭＳＢ及びＬＳＢにそれぞれ所定ビット間隔で連続的にエラーを付加するため、バーストエラーを含むＦＥＣコードワードを時間的にほぼ均等な間隔で生成することができる。これにより、本発明に係るＦＥＣエラー付加装置は、短時間で効率的に誤り率測定を行うことを可能にする試験信号を生成できる。

【発明の効果】

【0025】

本発明は、ＰＡＭ４信号を受信する通信機器のＦＥＣ機能を試験するための試験信号を生成することができるＦＥＣエラー付加装置、それを用いた試験信号発生装置、及びＦＥＣエラー付加方法を提供するものである。

【図面の簡単な説明】

【0026】

【図1】本発明の実施形態に係る試験信号発生装置の構成を示すブロック図である。

【図2】本発明の実施形態に係るＦＥＣエラー付加装置の制御部により制御される、誤りＦＥＣコードワードの出現タイミングを説明するための図である。

【図3】本発明の実施形態に係るＦＥＣエラー付加装置の制御部により制御される、ＰＡＭ４信号に対するエラーの付加タイミングを説明するための図である。

【図4】本発明の実施形態に係るＦＥＣエラー付加装置を用いるＦＥＣエラー付加方法の処理を説明するためのシーケンス図である。

【図5】ＲＳ−ＦＥＣ（５４４，５１４）のＦＥＣコードワードの構成を示す図である。

【図6】インターリービングを説明するための概略図である。

【発明を実施するための形態】

【0027】

以下、本発明に係るＦＥＣエラー付加装置、それを用いた試験信号発生装置、及びＦＥＣエラー付加方法の実施形態について、図面を用いて説明する。

【0028】

図１に示すように、本発明の実施形態に係る試験信号発生装置１００は、ＰＡＭ４信号出力部１０と、複数のＦＥＣシンボルからなるＦＥＣコードワードを複数含むＰＡＭ４信号にエラーを付加するＦＥＣエラー付加装置２０と、を備え、被試験対象（Device Under Test：ＤＵＴ）２００に試験信号を出力するようになっている。

【0029】

ＰＡＭ４信号出力部１０は、ＭＡＣフレームデータ出力部１１と、ＦＥＣエンコーダ１２と、ＰＡＭ４処理部１３と、を含む。ＭＡＣフレームデータ出力部１１は、被試験対象ＤＵＴ２００を試験するためのＭＡＣフレームのデータを試験信号データとしてＦＥＣエンコーダ１２に出力するようになっている。

【0030】

ＦＥＣエンコーダ１２は、ＭＡＣフレームデータ出力部１１から出力されたＭＡＣフレームのデータに対してＦＥＣ符号化を行って、複数のＦＥＣシンボルからなるＦＥＣコードワードを順次生成するようになっている。本実施形態においては、ＦＥＣエンコーダ１２によるＦＥＣ符号化は、ＩＥＥＥ８０２．３に規定されたＲＳ−ＦＥＣ（５４４，５１４）に対応したものであるとする。

【0031】

ＦＥＣエンコーダ１２によって生成されるＲＳ−ＦＥＣ（５４４，５１４）のＦＥＣコードワードは、３０個のＦＥＣシンボルからなるパリティ部分と、５１４個のＦＥＣシンボルからなるメッセージ部分とからなる５４４個のＦＥＣシンボルを有する。ＦＥＣコードワードがこの３０ＦＥＣシンボルのパリティ部分を含むことにより、ＤＵＴ２００側のＦＥＣデコーダで１ＦＥＣコードワード当たり最大１５個のＦＥＣシンボルのエラーを訂正することが可能である。なお、１ＦＥＣシンボルは１０ビットからなるが、１ＦＥＣシンボルに含まれる誤りビットの数が１〜１０の範囲にあれば、そのＦＥＣシンボルはエラーを含む誤りＦＥＣシンボルとなる。

【0032】

ＰＡＭ４処理部１３は、ＩＥＥＥ８０２．３に規定された、グレイコーディング、及びＰＡＭ４エンコーディングなどの処理を行うことにより、ＦＥＣエンコーダ１２から出力された複数のＦＥＣコードワードを含むＰＡＭ４信号を生成するようになっている。ＰＡＭ４信号は、"００"，"０１"，"１０"，"１１"からなる４つのＰＡＭ４シンボルで構成されている。

【0033】

ＦＥＣエラー付加装置２０は、分割部２１と、エラー信号発生部２２と、エラー付加部２３と、合成部２４と、制御部２５と、表示部２６と、操作部２７と、を含む。

【0034】

分割部２１は、ＰＡＭ４信号出力部１０のＰＡＭ４処理部１３から出力されたＰＡＭ４信号を、ＰＡＭ４シンボルのＭＳＢ（最上位ビット）とＬＳＢ（最下位ビット）とに分割するようになっている。

【0035】

エラー信号発生部２２は、分割部２１から出力されたＰＡＭ４信号のＭＳＢとＬＳＢに、それぞれ所定ビット間隔で連続的にエラーを付加するためのエラー信号を発生させるようになっている。

【0036】

なお、制御部２５の制御により、エラー信号発生部２２から出力されるエラー信号は、分割部２１から出力されるＭＳＢ及びＬＳＢのビット列の信号に同期するようにタイミング調整されているものとする。

【0037】

エラー付加部２３は、分割部２１から出力されたＰＡＭ４信号のＭＳＢ及びＬＳＢと、エラー信号発生部２２から出力されたエラー信号との排他的論理和（ＸＯＲ）演算をビット単位で行い、その演算結果として得られるビット列を出力するようになっている。

【0038】

合成部２４は、エラー付加部２３から出力されたＭＳＢ及びＬＳＢのビット列を合成してエラーが付加されたＰＡＭ４信号を生成し、このエラーが付加されたＰＡＭ４信号を試験信号としてＤＵＴ２００に出力するようになっている。

【0039】

ＤＵＴ２００は、試験信号発生装置１００から出力された試験信号に対して、ＰＡＭ４処理部１３と逆の処理を行ってエラーが付加されたＦＥＣコードワードを復元し、復元したＦＥＣコードワードをＦＥＣデコーダでデコードするようになっている。

【0040】

制御部２５は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、試験信号発生装置１００を構成する上記各部の動作を制御する。また、制御部２５は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、後述するビット誤り率入力部２５ａ、誤りＦＥＣシンボル数入力部２５ｂ、誤りビット数入力部２５ｃ、ＣＷサイズ入力部２５ｄ、ＣＷ数算出部２５ｅ、及びＣＷタイミング制御部２５ｆをソフトウェア的に構成することが可能である。

【0041】

なお、ビット誤り率入力部２５ａ、誤りＦＥＣシンボル数入力部２５ｂ、誤りビット数入力部２５ｃ、ＣＷサイズ入力部２５ｄ、ＣＷ数算出部２５ｅ、及びＣＷタイミング制御部２５ｆは、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などのディジタル回路で構成することも可能である。あるいは、ビット誤り率入力部２５ａ、誤りＦＥＣシンボル数入力部２５ｂ、誤りビット数入力部２５ｃ、ＣＷサイズ入力部２５ｄ、ＣＷ数算出部２５ｅ、及びＣＷタイミング制御部２５ｆは、ディジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。

【0042】

ビット誤り率入力部２５ａは、ユーザによる操作部２７への操作に応じて、合成部２４から出力される試験信号の所望のビット誤り率ＥＲが入力されるようになっている。

【0043】

誤りＦＥＣシンボル数入力部２５ｂは、ユーザによる操作部２７への操作に応じて、試験信号に含まれる複数のＦＥＣコードワードのうち、誤りＦＥＣシンボルを有するＦＥＣコードワード（以下、「誤りＦＥＣコードワード」とも称する）に含まれる誤りＦＥＣシンボルの所望の数ｓＥが入力されるようになっている。

【0044】

誤りビット数入力部２５ｃは、ユーザによる操作部２７への操作に応じて、誤りＦＥＣシンボルに含まれる誤りビットの所望の数ｂＥが入力されるようになっている。

【0045】

ＣＷサイズ入力部２５ｄは、ユーザによる操作部２７への操作に応じて、ＦＥＣコードワードを構成するビットの数（以下、「ＣＷサイズ」とも称する）ＣＷ_ｓｉｚｅが入力されるようになっている。例えば、ＲＳ−ＦＥＣ（５４４，５１４）の場合は、ＣＷサイズは５４４０ビットである。

【0046】

ＣＷ数算出部２５ｅは、ビット誤り率入力部２５ａに入力されたビット誤り率ＥＲ、誤りＦＥＣシンボル数入力部２５ｂに入力された誤りＦＥＣシンボルの数ｓＥ、誤りビット数入力部２５ｃに入力された誤りビットの数ｂＥ、及び、ＣＷサイズ入力部２５ｄに入力されたＣＷサイズＣＷ_ｓｉｚｅに基づいて、所望のビット誤り率を実現するために必要なＦＥＣコードワードの最小数と、この最小数のＦＥＣコードワードに含まれる誤りＦＥＣコードワードの数とを算出するようになっている。

【0047】

ＣＷタイミング制御部２５ｆは、ＣＷ数算出部２５ｅにより算出された最小数の連続するＦＥＣコードワードが、ＣＷ数算出部２５ｅにより算出された数の誤りＦＥＣコードワードを含む試験信号を発生させるように、エラー信号発生部２２から出力されるエラー信号のタイミングを制御するタイミング信号を生成する。

【0048】

エラー信号発生部２２は、ＣＷタイミング制御部２５ｆから出力されるタイミング信号に従ってエラー信号を発生させる。例えば、このエラー信号は、試験信号における上記の最小数の連続するＦＥＣコードワードにおいて、ｎ個のＦＥＣコードワードごとに１つの誤りＦＥＣコードワードを含むパターンをｍ回繰り返させるとともに、ｎ＋１個のＦＥＣコードワードごとに１つの誤りＦＥＣコードワードを含むパターンをｐ回繰り返させるようになっている。

【0049】

表示部２６は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部２５からの制御信号に応じて、各種表示内容を表示するようになっている。さらに、表示部２６は、各種条件を設定するためのソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。

【0050】

操作部２７は、ユーザによる操作入力を受け付けるためのものであり、例えば表示部２６の表示画面の表面に設けられたタッチパネルで構成される。あるいは、操作部２７は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。また、操作部２７は、リモートコマンドなどによる遠隔制御を行う外部制御装置で構成されてもよい。

【0051】

操作部２７への操作入力は、制御部２５により検知されるようになっている。例えば、操作部２７により、ＭＡＣフレームデータ出力部１１から出力させるＭＡＣフレームのデータの選択や、後述するＥＲ、ｓＥ、ｂＥ、ＣＷ_ｓｉｚｅなどの各種パラメータをユーザが任意に指定することなどが可能である。

【0052】

以下、ビット誤り率入力部２５ａ、誤りＦＥＣシンボル数入力部２５ｂ、誤りビット数入力部２５ｃ、ＣＷサイズ入力部２５ｄ、ＣＷ数算出部２５ｅ、及びＣＷタイミング制御部２５ｆが実行する処理の一例を説明する。

【0053】

まず、ユーザによる操作部２７への操作により、ビット誤り率ＥＲ、１ＦＥＣコードワード当たりの誤りＦＥＣシンボル数ｓＥ、１誤りＦＥＣシンボル当たりの誤りビット数ｂＥ、及びＣＷサイズＣＷ_ｓｉｚｅが、それぞれビット誤り率入力部２５ａ、誤りＦＥＣシンボル数入力部２５ｂ、誤りビット数入力部２５ｃ、及びＣＷサイズ入力部２５ｄに入力される。

【0054】

ビット誤り率ＥＲ（＝α×１０^−Ｎ）は、ビット誤り率ＥＲ、１ＦＥＣコードワード当たりの誤りＦＥＣシンボル数ｓＥ、１誤りＦＥＣシンボル当たりの誤りビット数ｂＥ、ＣＷサイズＣＷ_ｓｉｚｅ、注目するＦＥＣコードワードの数Ｔ_ＣＷ、及びＴ_ＣＷ個のＦＥＣコードワードに含まれる誤りＦＥＣコードワードの数Ｅ_ＣＷを用いて、下記の式（１）のように表される。

【0055】

【数1】

ここで、式（１）の分母は注目する全ビット数であり、分子は注目する全ビット数に含まれる誤りビット数を表している。

【0056】

式（１）は式（２）のように変形することができる。なお、既に述べたように、ＦＥＣシンボルに誤りビットを１ビット含めることで誤りＦＥＣシンボルを生成できるため、式（２）では１誤りＦＥＣシンボル当たりの誤りビット数ｂＥを１としている。

【0057】

【数2】

【0058】

式（２）を約分すると、分子及び分母はそれぞれ式（３）及び式（４）に示すようになる。

【0059】

【数3】

【数4】

ここで、式（３）及び式（４）の分母は、式（２）の分子と分母の最大公約数である。式（３）で与えられるＴ_ＣＷの値は、所望のビット誤り率ＥＲを実現するために必要なＦＥＣコードワードの最小数である。また、式（４）で与えられるＥ_ＣＷの値は、Ｔ_ＣＷ個のＦＥＣコードワードに含まれる誤りＦＥＣコードワードの数である。

【0060】

すなわち、ＣＷ数算出部２５ｅは、式（３）及び式（４）に従ってＴ_ＣＷ及びＥ_ＣＷを算出する。例えば、ビット誤り率ＥＲを３×１０^−４（すなわち、α＝３かつＮ＝４）、誤りＦＥＣシンボル数ｓＥを５、ＣＷサイズＣＷ_ｓｉｚｅを５４４０とすると、Ｔ_ＣＷは６２５となり、Ｅ_ＣＷは２０４となる。

【0061】

さらに、ＣＷタイミング制御部２５ｆは、既に述べたｎ、ｍ、及びｐを以下の式（５）〜（７）に従って算出する。

【0062】

【数5】

【数6】

【数7】

ここで、ｍｏｄ（Ｔ_ＣＷ／Ｅ_ＣＷ）は、Ｔ_ＣＷをＥ_ＣＷで割ったときの余りである。このようにして、ｎ、ｍ、及びｐを算出することにより、Ｔ_ＣＷ個のＦＥＣコードワードの中に、ほぼ均等にＥ_ＣＷ個の誤りＦＥＣコードワードを配置することができる。

【0063】

ビット誤り率ＥＲが３×１０^−４、誤りＦＥＣシンボル数ｓＥが５、ＣＷサイズＣＷ_ｓｉｚｅが５４４０、Ｔ_ＣＷが６２５、Ｅ_ＣＷが２０４である上記の例の場合、式（５）〜（７）により、ｎ＝３、ｍ＝１９１、ｐ＝１３となる。すなわち、図２に示すように、６２５個のＦＥＣコードワードのうちの５７３（＝ｎ×ｍ）個については、３個のＦＥＣコードワードごとに１つの誤りＦＥＣコードワード（黒塗りで示す）が含まれるパターンが１９１回繰り返される。また、６２５個のＦＥＣコードワードのうちの５２（＝（ｎ＋１）×ｐ）個については、４個のＦＥＣコードワードごとに１つの誤りＦＥＣコードワードが含まれるパターンが１３回繰り返される。各誤りＦＥＣコードワード内には、連続する５つの誤りＦＥＣシンボル（すなわち、バーストＦＥＣシンボルエラー）が存在する。６２６個目以降のＦＥＣコードワードについても同様である。

【0064】

なお、図２に示した例では、６２５個の連続するＦＥＣコードワードにおいて、３個のＦＥＣコードワードごとのパターンが全て繰り返された後に、４個のＦＥＣコードワードごとのパターンが繰り返されるようになっているが、本発明はこれに限定されない。例えば、３個のＦＥＣコードワードごとのパターンと４個のＦＥＣコードワードごとのパターンとがランダムな順序で配列されてもよい。

【0065】

ＣＷタイミング制御部２５ｆは、上記のようにして求めた誤りＦＥＣコードワードの出現タイミングに応じて、ＰＡＭ４処理部１３から出力されたＰＡＭ４信号のＭＳＢとＬＳＢの一方あるいは両方に所定ビット間隔でエラーを付加するためのタイミング信号を発生させる。例えば１つの誤りＦＥＣコードワードに注目すると、誤りＦＥＣシンボル数ｓＥが２である場合は、図３において黒塗りで示すように、例えば１０ＰＡＭ４シンボルごとにＭＳＢに１ビット分のエラーが連続して２回付加される。なお、エラーが付加される箇所は、ＬＳＢであってもよく、あるいは、ＭＳＢとＬＳＢの両方であってもよい。

【0066】

以下、ＦＥＣエラー付加装置２０を用いるＦＥＣエラー付加方法について、図４のシーケンス図を参照しながらその処理の一例を説明する。

【0067】

まず、ユーザによる操作部２７への操作により各種パラメータが入力される（入力ステップＳ１）。これらのパラメータには、試験信号のビット誤り率ＥＲや、誤りＦＥＣコードワードに含まれる誤りＦＥＣシンボルの数ｓＥや、誤りＦＥＣシンボルに含まれる誤りビットの数ｂＥや、ＣＷサイズＣＷ_ｓｉｚｅなどが含まれる。

【0068】

次に、ＣＷ数算出部２５ｅは、入力ステップＳ１に入力されたビット誤り率、及び誤りＦＥＣシンボルの数などのパラメータに基づいて、所望のビット誤り率を実現するために必要なＦＥＣコードワードの最小数と、この最小数のＦＥＣコードワードに含まれる誤りＦＥＣコードワードの数とを算出する（ＣＷ数算出ステップＳ２）。

【0069】

次に、ＣＷタイミング制御部２５ｆは、エラー信号発生部２２から出力されるエラー信号のタイミングを制御するタイミング信号の出力を開始する（ステップＳ３）。

【0070】

次に、エラー信号発生部２２は、分割部２１から出力されるＰＡＭ４信号のＭＳＢ及びＬＳＢの一方あるいは両方に所定ビット間隔で連続的にエラーを付加するためのエラー信号の出力を開始する（エラー信号発生ステップＳ４）。このエラー信号は、ＣＷ数算出ステップＳ２により算出された最小数の連続するＦＥＣコードワードが、ＣＷ数算出ステップＳ２により算出された数の誤りＦＥＣコードワードを含む試験信号を発生させるためのものである。

【0071】

一方、分割部２１は、ＰＡＭ４信号出力部１０から出力されたＰＡＭ４信号をＭＳＢとＬＳＢに分割する処理を開始する（分割ステップＳ５）。

【0072】

次に、エラー付加部２３は、分割ステップＳ５から出力されたＰＡＭ４信号のＭＳＢ及びＬＳＢと、エラー信号発生ステップＳ４から出力されたエラー信号とのＸＯＲ演算をビット単位で行い、その演算結果として得られるビット列の出力を開始する（エラー付加ステップＳ６）。

【0073】

次に、合成部２４は、エラー付加ステップＳ６から出力されたＭＳＢ及びＬＳＢのビット列を合成してエラーが付加されたＰＡＭ４信号を生成し、このエラーが付加されたＰＡＭ４信号を試験信号として出力する処理を開始する（合成ステップＳ７）。

【0074】

以上説明したように、本実施形態に係るＦＥＣエラー付加装置２０は、ユーザにより試験信号のビット誤り率や誤りＦＥＣシンボルの数などのパラメータが指定されることにより、ＰＡＭ４信号を受信するＤＵＴ２００のＦＥＣ機能を試験するための試験信号を生成することができる。本実施形態に係るＦＥＣエラー付加装置２０は、これらのパラメータを変化させることにより、ＤＵＴ２００のＦＥＣデコーダでエラー訂正可能又はエラー訂正不可能となる試験信号を容易に生成することができる。

【0075】

ところで、従来より、誤り率測定においては、エラーがポアソン分布である試験信号が用いられることがある。しかしながら、エラーがポアソン分布である試験信号を用いる場合には、試験時間が長時間になるという問題がある。さらに、ビットレートが１００Ｇｂｉｔ／ｓを超える場合、エラーがポアソン分布である試験信号をＦＰＧＡなどのロジック回路で生成しようとすると、回路の実装規模が膨大になってしまい、結果として実現が不可能になってしまうという問題がある。

【0076】

これに対して、本実施形態に係るＦＥＣエラー付加装置２０は、ＰＡＭ４信号のＭＳＢ及びＬＳＢにそれぞれ所定ビット間隔で連続的にエラーを付加するため、バーストエラーを含むＦＥＣコードワードを時間的にほぼ均等な間隔で生成することができる。これにより、本実施形態に係るＦＥＣエラー付加装置２０は、短時間で効率的に誤り率測定を行うことを可能にする試験信号を生成できる。

【符号の説明】

【0077】

１０ ＰＡＭ４信号出力部
１１ ＭＡＣフレームデータ出力部
１２ ＦＥＣエンコーダ
１３ ＰＡＭ４処理部
２０ ＦＥＣエラー付加装置
２１ 分割部
２２ エラー信号発生部
２３ エラー付加部
２４ 合成部
２５ 制御部
２５ａ ビット誤り率入力部
２５ｂ 誤りＦＥＣシンボル数入力部
２５ｃ 誤りビット数入力部
２５ｄ ＣＷサイズ入力部
２５ｅ ＣＷ数算出部
２５ｆ ＣＷタイミング制御部
２６ 表示部
２７ 操作部
１００ 試験信号発生装置
２００ ＤＵＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】