特許 6775369 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6775369

(24)【登録日】2020年10月8日

(45)【発行日】2020年10月28日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20201019BHJP

   H01L 27/04 20060101ALI20201019BHJP

   H01L 21/336 20060101ALI20201019BHJP

   H01L 29/78 20060101ALI20201019BHJP

   H01L 27/06 20060101ALI20201019BHJP

【ＦＩ】

   H01L27/04 H

   H01L29/78 301S

   H01L29/78 301K

   H01L27/06 311C

【請求項の数】2

【全頁数】8

(21)【出願番号】特願2016-190175(P2016-190175)

(22)【出願日】2016年9月28日

(65)【公開番号】特開2018-56307(P2018-56307A)

(43)【公開日】2018年4月5日

【審査請求日】2019年7月4日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】南 志昌

【審査官】 岩本 勉

(56)【参考文献】

【文献】 特開２０１６−１６４９６７（ＪＰ，Ａ）

【文献】 特開２００１−０９４１０３（ＪＰ，Ａ）

【文献】 特開２０００−３０７１０４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／０２４７８０４（ＵＳ，Ａ１）

【文献】 米国特許第０６７８４４９０（ＵＳ，Ｂ１）

【文献】 中国特許出願公開第１０５９１４２０８（ＣＮ，Ａ）

【文献】 韓国公開特許第１０−２００１−００５０６０５（ＫＲ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板に設けられたＰ型半導体領域と、
前記Ｐ型半導体領域の表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたゲート電極と、
前記ゲート電極の両端の前記Ｐ型半導体領域の表面にそれぞれ配置されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜の下に配置されたソースの第１のＮ型低濃度拡散層およびドレインの第１のＮ型低濃度拡散層と、
前記ソースの第１のＮ型低濃度拡散層に接して、前記ゲート絶縁膜と反対側に配置されたソースのＮ型高濃度拡散層および前記ドレインの第１のＮ型低濃度拡散層に接して、前記ゲート絶縁膜と反対側に配置されたドレインのＮ型高濃度拡散層と、
前記ドレインの第１のＮ型低濃度拡散層および前記ドレインのＮ型高濃度拡散層の下部に配置された第２のＮ型低濃度拡散層と、
前記第２のＮ型低濃度拡散層の下部に配置された第３のＮ型低濃度拡散層と、
を有し、
前記第３のＮ型低濃度拡散層の濃度は、前記ドレインの第１のＮ型低濃度拡散層および前記第２のＮ型低濃度拡散層の濃度よりも濃く、前記第２のＮ型低濃度拡散層の濃度は前記ドレインの第１のＮ型低濃度拡散層の濃度よりも濃い、もしくは同等の濃度を有することを特徴とする半導体装置。

【請求項2】

前記第３のＮ型低濃度拡散層の深さは、前記第１のＮ型低濃度拡散層の水平方向の長さの１／４であることを特徴とする請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、静電気放電などを代表とするサージやノイズから、高耐圧を有する半導体装置の破壊を防ぐＥＳＤ保護素子に関する。

【背景技術】

【0002】

半導体装置には、静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：以後ＥＳＤと略記）を代表とする様々なサージやノイズから内部素子を保護するためにＥＳＤ保護素子が設けられている。ＥＳＤ保護素子の例としては、独立して、あるいは、寄生的に構成されるダイオード素子、バイポーラ素子、サイリスタ素子が挙げられる。これらの素子に求められることは、定常状態においては常にオフしており、サージやノイズが半導体装置に印加された際に内部素子が破壊に至る前に動作し、サージやノイズにより発生した大電流を放出し、再びオフ状態に戻るという機能である。

【0003】

他の一般的なＥＳＤ保護素子として、ＮＭＯＳオフトランジスタが挙げられる。図２に従来のＮＭＯＳオフトランジスタを示す。Ｐ型半導体基板１１に形成されたＮＭＯＳオフトランジスタであり、Ｐ型半導体基板１１上に形成されたゲート絶縁膜２２上にゲート電極３３を有している。ドレイン電極３１にはＮ型高濃度拡散層１５ａが接続されており、ソース・基板電極３２にはソースとなるＮ型高濃度拡散層１５ｂおよびＰ型半導体基板１１の電位を取るためのＰ型高濃度拡散層１６が接続され、Ｎ型高濃度拡散層１５ｂおよびＰ型高濃度拡散層１６には、さらにゲート電極３３が電気的に接合され、Ｖｓｓ電位に結線されている。ドレイン電極３１は、Ｖｄｄ電源端子もしくは入出力端子などに結線される。

【0004】

従来のＮＭＯＳオフトランジスタは、ドレイン電極３１に負極性のサージやノイズが印加された場合、Ｎ型高濃度拡散層１５ａとＰ型半導体基板１１とのＰＮ接合において順方向バイアスとなり、電荷をＶｓｓに逃がし、ドレイン電極３１に正極性のサージやノイズが印加された場合には、逆方向バイアスによって表面ブレークダウンが起こり、Ｐ型半導体基板１１を流れる電流によってソース−基板−ドレイン間での寄生的なＮＰＮバイポーラトランジスタが動作し、Ｖｓｓに大電流を逃がす構造となっている。上記の寄生ＮＰＮバイポーラ動作において、サージやノイズを放出した後に確実にＮＭＯＳオフトランジスタをオフするために、保持電圧は半導体装置にかかる最大動作電圧以上に設定することが重要となる。従来構造においては、ＮＭＯＳオフトランジスタのチャネル長であるＬ長を調節することにより保持電圧を設定することが可能である。

【0005】

保護するべき半導体装置の耐圧が高い場合、当然ＮＭＯＳトランジスタの表面ブレークダウン電圧および保持電圧にも高い電圧が要求される。図３にドレイン電極が高耐圧構造である一般的なＮＭＯＳオフトランジスタを示す。Ｐ型半導体基板１１に形成されたＮＭＯＳオフトランジスタであり、Ｐ型半導体基板１１上に形成されたゲート絶縁膜２２上にゲート電極３３を有している。ゲート電極３３の両端にはＬＯＣＯＳ酸化膜２１ａ、２１ｂおよびオフセット層であるＮ型低濃度拡散層１３ａ、１３ｂが形成されたＬＯＣＯＳオフセット構造である。ドレイン電極３１には、Ｎ型高濃度拡散層１５ａが接続されている。ソース・基板電極３２には、ソースとなるＮ型高濃度拡散層１５ｂおよびＰ型半導体基板１１の電位を取るためのＰ型高濃度拡散層１６が接続され、Ｎ型高濃度拡散層１５ｂ、Ｐ型高濃度拡散層１６およびゲート電極３３は電気的に接合し、Ｖｓｓ電位に結線されている。ドレイン電極３１は、Ｖｄｄ電源端子もしくは入出力端子に結線される。ＮＭＯＳオフトランジスタの外周部分には素子分離のためのＬＯＣＯＳ酸化膜２１ｃ、２１ｄが配置され、その下にはＮ型低濃度拡散層１３ｃとＰ型低濃度拡散層１４が形成されている（例えば、特許文献１を参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００４−０３１８０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ドレイン電極からみた表面ブレークダウン耐圧や半導体基板との接合耐圧を上昇させる必要があるため、半導体基板濃度はあまり濃くすることはできない。要求される耐圧が高いほど、この傾向は強くなる。図３のＮＭＯＳオフトランジスタも高耐圧用保護素子であるためにＰ型半導体基板１１の濃度は非常に薄い。つまり高抵抗であるので、ドレイン電極３１に正極性のサージやノイズが印加された際、表面ブレークダウンで発生する電子によって容易にＮ型高濃度拡散層１５ｂおよびＮ型低能動拡散層１３ｂ下のＰ型半導体基板１１の電位上昇を引き起こし、寄生ＮＰＮバイポーラトランジスタ動作に入りやすく、結果として保持電圧が極端に低くなるという問題が発生する。

【0008】

その問題を抑制する対策として、図４のようにドレイン側のＮ型高濃度拡散層１５ａにＮ型ウェル拡散層１２を設け、チャネル端から、ドレイン側のＮ型高濃度拡散層１５ａに向けて濃度勾配をつけ、Ｎ型高濃度拡散層１５ａでの電界集中を緩和することで、Ｐ型半導体基板１１の電位上昇を防ぐことは可能である。このＮ型ウェル拡散層１２は、内部素子のＰＭＯＳトランジスタのウェルと共通にすることが一般的で、ウェル拡散しているため、比較的Ｐ型半導体基板１１表面付近が濃くＰ型半導体基板内に行くほど薄い。

【0009】

そのような構造において、非常に強い正極性のサージやノイズがＶＤＤ端子に印加された場合、ドレイン側のＮ型高濃度拡散層１５ａおよびＬＯＣＯＳ下にＮ型ウェル拡散層１２を設け電界を緩和し、Ｐ型半導体基板１１の電位上昇を抑えて、一次的に保持電圧を動作電圧以上に確保できた（以降、そのとき生じたブレークダウンを一次ブレークダウンと呼ぶ）としても、一次ブレークダウンで発生した電子は、ＬＯＣＯＳ下のＮ型ウェル拡散層１２が足しあわされたＮ型低濃度拡散層１３ａ表面の最も濃度の濃い領域を通過するため、容易にＮ型低濃度拡散層１３ａ表面の濃度の濃い領域とＮ型高濃度拡散層１５ａとの境界に電子集中のポイントが移動する。その結果、ドレイン側のＮ型高濃度拡散層１５ａとＮ型低濃度拡散層表面の濃度の濃い領域との境界でブレークダウンが生じ（以降、そのとき生じたブレークダウンを二次ブレークダウンと呼ぶ）、電子が集中している分、Ｐ型半導体基板１１の電位上昇を一次ブレークダウンの時よりもさらに大きく引き起こす。その結果、寄生ＮＰＮバイポーラトランジスタ動作に入りやすく、図４の構造にしたとしても結果として保持電圧が極端に低くなるという問題が発生してしまう。そのときの電流電圧波形を図６に示す。図６は従来の半導体装置のＴＬＰ法による電流電圧波形を示している。図６の波形はＮＭＯＳオフトランジスタのドレイン電極に電流注入したとき、つまり、上述したＶＤＤ端子に非常に強い正極性のサージやノイズが印加された場合の、ＮＭＯＳオフトランジスタの状態をドレイン電流により示したものである。また、同じ図６に示したように、流れる電流を増やすためにＮＭＯＳトランジスタのＷ長を増やしても、一次ブレークダウン後の保持電圧は維持されるが、ＮＭＯＳオフトランジスタのサイズが増大する。このほか、従来方法のように、保持電圧の調整をＭＯＳトランジスタのチャネル長であるＬ長や、ＬＯＣＯＳオフセット長で保持電圧を調整することは可能だが、これもまたＮＭＯＳオフトランジスタのサイズが増大に繋がる。

【課題を解決するための手段】

【0010】

本発明は上記課題を解決するために、以下のような手段を用いた。
Ｐ型半導体領域の表面に配置されたゲート絶縁膜と、
ゲート絶縁膜上に配置されたゲート電極と、
ゲート電極の両端のＰ型半導体領域の表面に配置されたＬＯＣＯＳ酸化膜と、
ＬＯＣＯＳ酸化膜両端下部に配置された第１のＮ型低濃度拡散層と、
第１のＮ型低濃度拡散層に接して配置された第１のＮ型高濃度拡散層と、
片方の第１のＮ型低濃度拡散層および片方の第１のＮ型高濃度拡散層下部に配置された第２のＮ型低濃度拡散層と、
第２のＮ型低濃度拡散層下部に配置された第３のＮ型低濃度拡散層と、
を有する半導体装置とした。

【0011】

第３のＮ型低濃度拡散層の濃度は、第１のＮ型低濃度拡散層および第２のＮ型低濃度拡散層よりも濃度が濃く、第２のＮ型低濃度拡散層の濃度は第１のＮ型低濃度拡散層よりも濃い、もしくは同等の濃度であることを特徴とする半導体装置とした。

【0012】

第３のＮ型低濃度拡散層の深さは、第１のＮ型低濃度拡散層の長さの１／４程度であることを特徴とする半導体装置とした。

【発明の効果】

【0013】

高耐圧を有する半導体装置をノイズやサージから守るＥＳＤ保護素子において、ゲート電極両端に形成されたＬＯＣＯＳ酸化膜下に第１のＮ型低濃度拡散層を電界緩和のオフセット層として設け、さらにドレイン側のＮ型高濃度拡散層下に第２のＮ型低濃度拡散層および第３の低濃度拡散層を設けブレークダウンのポイントを基板表面から基板深くに設定することで保持電圧を動作電圧以上となるように設定し、Ｖｄｄ電源端子に大きな正電荷のノイズが印加された場合でも、素子サイズを大きくしなくても、ノイズを逃がすことを可能にする。

【図面の簡単な説明】

【0014】

【図1】本発明の実施例による半導体装置を示す模式的断面図である。

【図2】従来の半導体装置を示す模式的断面図である。

【図3】従来の半導体装置を示す模式的断面図である。

【図4】従来の半導体装置を示す模式的断面図である。

【図5】本発明の実施例による半導体装置のＴＬＰ法による電流電圧波形である。

【図6】従来の半導体装置のＴＬＰ法による電流電圧波形である。

【発明を実施するための形態】

【0015】

以下に、この発明の実施の形態を図面に基づいて説明する。図１は本発明に係る半導体装置を示す。図１に示すようにＰ型半導体基板１１の上に形成されたゲート絶縁膜２２上にゲート電極３３を有しており、ゲート電極３３の両端にはＬＯＣＯＳ酸化膜２１ａ、２１ｂが形成されている。ＬＯＣＯＳ酸化膜２１ａの下に形成されたドレインの第１のＮ型低濃度拡散層１３ａを電界緩和のオフセット層とし、ドレインの第１のＮ型低濃度拡散層１３ａと隣接するようにドレインのＮ型高濃度拡散層１５ａが形成されている。ドレインのＮ型高濃度拡散層１５ａはドレイン電極３１に接続されている。ＬＯＣＯＳ酸化膜２１ｂ下に形成されたソースのオフセット層であるソースの第１のＮ型低濃度拡散層１３ｂは、ソースのＮ型高濃度拡散層１５ｂと隣接して配置されている。

【0016】

ドレインのＮ型高濃度拡散層１５ａの下部には第２のＮ型低濃度拡散層１７が形成され、さらに、第２のＮ型低濃度拡散層１７下部には、第３のＮ型低濃度拡散層１８が形成されている。第２のＮ型低濃度拡散層１７および第３のＮ型低濃度拡散層１８は、ドレインのＮ型高濃度拡散層１５ａと接している第１のＮ型低濃度拡散層１３ａに対して平面視では重なるようにオーバーラップしていても構わない。図１に示す実施例においては、第２のＮ型低濃度拡散層１７および第３のＮ型低濃度拡散層１８は、ドレインのＮ型高濃度拡散層１５ａと接している第１のＮ型低濃度拡散層１３ａに対してオーバーラップしたものを描いてある。

【0017】

そしてソース・基板電極３２には、ソースとなるＮ型高濃度拡散層１５ｂ、オフセット層である第１のＮ型低濃度拡散層１３ｂおよびＰ型半導体基板１１の電位を取るためのＰ型高濃度拡散層１６が接続された構造になっている。ここでＬＯＣＯＳ酸化膜２１ａ下に形成された第１のＮ型低濃度拡散層１３ａは、ＬＯＣＯＳ酸化膜の形成前にイオン注入によって形成され、イオン注入のドーズ量およびエネルギーは４e１２／ｃｍ２、４０ｋeＶ程度で、内部素子間の素子分離に用いられる条件と兼用しても構わない。

【0018】

第２のＮ型低濃度拡散層１７および第３のＮ型低濃度拡散層１８は、第１のＮ型低濃度拡散層１３ａよりも濃度を濃くするためにＬＯＣＯＳ酸化膜の形成後にイオン注入することが望ましく、第２のＮ型低濃度拡散層１７を形成するためのイオン注入のドーズ量およびエネルギーは１e１２／ｃｍ２〜４e１２／ｃｍ２程度、３００ｋeＶ〜５００ｋeＶが望ましい。また、第３のＮ型低濃度拡散層１８のドーズ量は５e１２／ｃｍ２〜１e１３／ｃｍ２程度とし、注入されたイオンの深さは第１のＮ型低濃度拡散層１３ａの長さ（水平方向の長さ）の１／４程度となるようにするため、８００ｋeＶ〜１０００ｋeＶが望ましい。上記構造の素子において、Ｎ型高濃度拡散層１５ｂ、Ｐ型高濃度拡散層１６およびゲート電極３３は電気的に接合し、Ｖｓｓ電位に結線する。ドレイン電極３１は、Ｖｄｄ電源端子に結線する。

【0019】

Ｖｄｄ電源端子に負電荷のノイズが印加された場合は、ドレイン電極３１とＰ型半導体基板１１のＰＮ接合が順方向バイアスとなり、Ｖｓｓ電位へノイズを逃がすことによって内部素子を保護する。

【0020】

反対に、Ｖｄｄ電源端子に正電荷のノイズが印加された場合は、ゲート電極３３端下のチャネルと接した第１のＮ型低濃度拡散層１３ａとＰ型半導体基板１１とのＰＮ接合において、一次ブレークダウンが生じ、Ｐ型半導体基板１１内に電子が発生し始める。そして、Ｐ型半導体基板１１内に発生した電子は、Ｎ型の最も濃度の濃い領域を通過する。最初、ＬＯＣＯＳ酸化膜２１ａ下に形成された第１のＮ型低濃度拡散層１３ａを通過するが、第３のＮ型低濃度拡散層１８の濃度を第１のＮ型低濃度拡散層１３ａの濃度よりも濃く設定してあるので、その後は、ドレイン電極３１への電子の通路が、第１のＮ型低濃度拡散層１３ａの表面付近からＰ型半導体基板１１の深くに形成された第３のＮ型低濃度拡散層１８に遷移する。

【0021】

その結果、第１のＮ型低濃度拡散層１３ａの表面の濃度の濃い領域とＮ型高濃度拡散層１５ａとの境界への電子集中が抑えられ、二次ブレークダウンは、第３のＮ型低濃度拡散層１８とＰ型半導体基板１１とのＰＮ接合において、第１のＮ型低濃度拡散層１３ａとＮ型高濃度拡散層１５ａとの境界よりも電界が緩和された状態で生じさせることが可能である。したがって第３のＮ型低濃度拡散層１８を設けることで、保持電圧が極端に低くなるという問題はなくなり、保持電圧を動作電圧以上に維持することを可能とする。また、第３のＮ型低濃度拡散層を設けることで、一次ブレークダウン後の保持電圧を維持する必要はなくなるため、Ｗ長を増やす必要がなくなる。つまり素子サイズを抑える効果もある。

【0022】

また、第２のＮ型低濃度拡散層１７を第１のＮ型低濃度拡散層１３ａよりも濃く、もしくは同じにするのは、第３のＮ型低濃度拡散層１８からドレイン電極へ電子の移動を第１のＮ型低濃度拡散層１３ａからドレイン電極への電子の移動よりも支配的にするためである。図６示した従来の半導体装置のＴＬＰ法による電流電圧波形と同様に、図５に本発明の実施例による半導体装置のＴＬＰ法による電流電圧波形の結果を示す。上述したように従来の半導体装置の構造に比べ、保持電圧を同再電圧以上まで上昇させ、Ｖｄｄ電源端子に大きな正電荷のノイズが印加された場合でも、素子サイズを大きくすることなしに、ノイズを逃がす構造となっていると言える。

【符号の説明】

【0023】

１１ Ｐ型半導体基板
１２ Ｎ型ウェル拡散層
１３ａ、１３ｂ、１３ｃ 第１のＮ型低濃度拡散層
１４ Ｐ型低濃度拡散層
１５ａ、１５ｂ Ｎ型高濃度拡散層
１６ Ｐ型高濃度拡散層
１７ 第２のＮ型低濃度拡散層
１８ 第３のＮ型低濃度拡散層
２１ａ、２１ｂ ＬＯＣＯＳ酸化膜
２２ ゲート絶縁膜
３１ ドレイン電極
３２ ソース電極
３３ ゲート電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】