特許 6779940 仮想接地検知回路及び関連するデバイス、システム、及び、方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6779940

(24)【登録日】2020年10月16日

(45)【発行日】2020年11月4日

(54)【発明の名称】仮想接地検知回路及び関連するデバイス、システム、及び、方法

(51)【国際特許分類】

   G11C 11/22 20060101AFI20201026BHJP

   G11C 11/56 20060101ALI20201026BHJP

【ＦＩ】

   G11C11/22 230

   G11C11/56 300

【請求項の数】18

【全頁数】34

(21)【出願番号】特願2018-89043(P2018-89043)

(22)【出願日】2018年5月7日

(62)【分割の表示】特願2017-555408(P2017-555408)の分割

【原出願日】2016年5月10日

(65)【公開番号】特開2018-142395(P2018-142395A)

(43)【公開日】2018年9月13日

【審査請求日】2018年5月9日

(31)【優先権主張番号】14/717,471

(32)【優先日】2015年5月20日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】マロッタ，ジュリオ ジュゼッペ

(72)【発明者】

【氏名】ティブルジ，マルコ ドメニコ

【審査官】 堀田 和義

(56)【参考文献】

【文献】 特開２００８−３０５４６９（ＪＰ，Ａ）

【文献】 特開２００４−２５３１０８（ＪＰ，Ａ）

【文献】 特開２００７−１５７２５５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／２２

Ｇ１１Ｃ １１／５６

(57)【特許請求の範囲】

【請求項1】

電子システムを作動する方法であって、
バイアス回路によって、選択された強誘電性メモリセルに動作可能に結合された導電線のペアを介して、強誘電性メモリセルのアレイの前記選択された強誘電性メモリセルへ、臨界ボルテージポテンシャルを印加することであって、前記臨界ボルテージポテンシャルは、前記選択された強誘電性メモリセルに、第１の分極状態から第２の分極状態へ切り替わらせるように選択される、印加することと、
導電線の前記ペアの一方に動作可能に結合された仮想接地検知回路によって、前記選択された強誘電性メモリセルが、前記第１の分極状態から前記第２の分極状態に切り替る場合、前記選択された強誘電性メモリセルに吸収される、及び、これから放出されるうちの少なくとも１つである電荷を、検知ノードに放電することであって、前記検知ノードは、導電線の前記ペアの前記一方のキャパシタンスより小さい検知ノードキャパシタンスを通じて電力ボルテージポテンシャルに容量的に結合されている、放電することと、
を含む方法。

【請求項2】

前記検知ノードに放電される前記電荷を検出することに応答して、前記選択された強誘電性メモリセルが前記第１の分極状態にあった、ことを判定することを更に含む、請求項１に記載の方法。

【請求項3】

前記検知ノードにある電荷に変化がないことを検出することに応答して、前記選択された強誘電性メモリセルが、前記第２の分極状態にあったことを判定すること、を更に含む、請求項１に記載の方法。

【請求項4】

前記検知ノードに放電される異なる電荷を検出することに応答して、前記選択された強誘電性メモリセルが、前記第１の分極状態と前記第２の分極状態とは異なる第３の分極状態にあったことを判定すること、を更に含む、請求項１に記載の方法。

【請求項5】

強誘電性メモリセルのアレイと、
強誘電性メモリセルの前記アレイの前記強誘電性メモリセルに選択的に、動作可能に結合し、
選択された強誘電性メモリセルに動作可能に結合された導電線に仮想接地を提供し、
前記選択された強誘電性メモリセルが第１の分極状態から第２の分極状態に切り替るのに応答して、前記導電線のキャパシタンスよりも小さい検知ノードキャパシタンスを介して電力ボルテージポテンシャルに容量的に結合されている、検知回路の検知ノードに、前記導電線を、選択的に、動作可能に結合する
ように構成された仮想接地検知回路を含む、制御回路と、
を含むメモリデバイスと、
前記メモリデバイスと動作可能に結合し、前記メモリデバイスの前記アレイに格納されたコンピュータ読み取り可能な命令を実行するように構成された処理回路と、
を備えるコンピューティングデバイス。

【請求項6】

前記処理回路に動作可能に結合され、前記コンピューティングデバイスのユーザが、前記コンピューティングデバイスと相互作用可能とするように構成された、少なくとも１つの入力デバイスと少なくとも１つの出力デバイスとを更に備える、請求項５に記載のコンピューティングデバイス。

【請求項7】

前記強誘電性メモリセルの分極状態を、前記検知ノードでの電圧変化に応答して検出すること、を更に含む、請求項１に記載の方法。

【請求項8】

前記導電線の前記ペアの一方での電圧変化に対する前記検知ノードでの電圧変化の比は、前記導電線の前記ペアの前記一方の前記キャパシタンスに対する前記検知ノードキャパシタンスの比と逆比例する、請求項７に記載の方法。

【請求項9】

前記仮想接地検知回路は、前記検知ノードを低ボルテージポテンシャル電源に容量的に結合するように更に構成されている、請求項５に記載のコンピューティングデバイス。

【請求項10】

前記強誘電性メモリセルが第１の分極状態から第２の分極状態へ切り替るのに応答して、前記導電線の電圧変化に対する前記検知ノードの電圧変化の比が、前記導電線の前記キャパシタンスに対する前記検知ノードキャパシタンスの比と逆比例する、請求項５に記載のコンピューティングデバイス。

【請求項11】

前記検知ノードの電圧変化が前記導電線の電圧変化よりも大きくなるように、前記検知ノードキャパシタンスと前記導電線の前記キャパシタンスとが選択される、請求項１０に記載のコンピューティングデバイス。

【請求項12】

前記検知ノードキャパシタンスと前記導電線の前記キャパシタンスとのうちの１つ以上が寄生キャパシタンスである、請求項５に記載のコンピューティングデバイス。

【請求項13】

前記検知ノードキャパシタンスと前記導電線の前記キャパシタンスとのうちの１つ以上がキャパシタである、請求項５に記載のコンピューティングデバイス。

【請求項14】

仮想接地を導電線に提供し、
前記導電線のキャパシタンスよりも小さい検知ノードキャパシタンスを介して電力ボルテージポテンシャルに容量的に結合されている、検知回路の検知ノードへ、前記導電線を、選択的に、動作可能に結合し、
検知ノード電圧を基準電圧と比較し、
前記導電線での電圧の変化に対する前記検知ノードの電圧の変化の比によって規定される前記検知ノードの電圧の変化であって、前記導電線での電圧の変化に対する前記検知ノードの電圧の変化の前記比が、前記導電線の前記キャパシタンスに対する前記検知ノードキャパシタンスの比と逆比例する、前記検知ノードの電圧の変化を検知する、
ように構成された仮想接地検知回路
を備える制御回路。

【請求項15】

前記検知ノードキャパシタンスは、約１ピコファラッド以下である、請求項１４に記載の制御回路。

【請求項16】

前記検知ノードと容量的に結合される電源を更に備える、請求項１４に記載の制御回路。

【請求項17】

前記導電線での電圧の前記変化は、２００マイクロボルト（μＶ）と５０マイクロボルト（μＶ）との間である、請求項１４に記載の制御回路。

【請求項18】

前記検知ノードキャパシタンスと前記導電線の前記キャパシタンスとのうちの少なくとも一方はキャパシタによって規定される、請求項１４に記載の制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

＜優先権主張＞
この出願は、“VIRTUAL GROUND SENSING CIRCUITRY AND RELATED DEVICES, SYSTEMS, A
ND METHODS.”に対する、２０１５年５月２０日出願の米国特許出願第１４／７１７，４
７１号の出願日の利益を主張する。

【0002】

＜技術分野＞
本開示は、一般的に、メモリセルに蓄積された電荷を検出することに関する。より具体
的には、本開示は、強誘電性メモリセルに蓄積された電荷を検出すること、及び、関連す
る回路、デバイス、システム、及び方法に関する。

【背景技術】

【0003】

データストレージデバイスの製造者は、上昇された速度(例えば、より早い読み出し／
書き込み動作）、より低い電力消費、かつより高いメモリ容量のデータストレージデバイ
スの提供を継続的に追求している。現在までに、多くの異なる種類のデータストレージデ
バイスが考案されてきたが、異なるデジタルビット状態に対応する異なる電荷レベルを蓄
積する浮動ゲートトランジスタのアレイを典型的に含む、ＮＡＮＤフラッシュメモリは、
傑出したままである。

【0004】

より良好な速度、及び、より低い電力消費を提供する他の形態のデータストレージ（例
えば、強誘電性メモリ）にもかかわらず、ＮＡＮＤフラッシュメモリは傑出したままであ
る。この継続的なＮＡＮＤフラッシュの傑出性は、部分的には、他の形態のデータストレ
ージに比べ、製造コストが比較的低く、比較的高いストレージ密度（つまり、比較的小さ
なメモリセル）によるだろう。

【図面の簡単な説明】

【0005】

【図1】本開示の実施形態による、強誘電性メモリセルのアレイの一部の簡単化した図である。

【図2A】図１のアレイの強誘電性メモリセルに印加される異なるボルテージポテンシャル間の関係と、強誘電性メモリセル１０６の対応する分極状態を図示する。仮説的可変電源に動作可能に結合する図１のアレイの強誘電性メモリセルを図示する。

【図2B】図１のアレイの強誘電性メモリセルに印加される異なるボルテージポテンシャル間の関係と、強誘電性メモリセル１０６の対応する分極状態を図示する。強誘電性メモリセルの異なる分極状態に対する、強誘電性メモリセルへ印加される異なる電圧の関係を示す簡単化されたプロットである。

【図3】本開示の実施形態による、図１のアレイの一部の簡単化された模式的図である。

【図4】図１のアレイの強誘電性メモリセルの一つに動作可能に結合する制御回路の簡単化されたブロック図である。

【図5A】図４の制御回路の仮想接地検知回路の模式図である。

【図5B】単一レベル分極スキームにおける選択された強誘電性メモリセルの検知動作の間の、図５Ａの仮想接地検知回路からのボルテージポテンシャルのプロットを図示する。

【図5C】単一レベル分極スキームに於ける選択された強誘電性メモリセルの検出動作の間の、図５Ａの仮想接地検知回路からのボルテージポテンシャルの他のプロットを図示する。

【図6A】検知回路と、本開示の実施形態による、関連するボルテージポテンシャルのプロットとを図示する。複数レベル分極スキームにおける、検知回路の模式図である。

【図6B】検知回路と、本開示の実施形態による、関連するボルテージポテンシャルのプロットとを図示する。図６Ａの検知回路のボルテージポテンシャルのプロットを図示する。

【図7A】他の検知回路と、本開示の実施形態による、関連するボルテージポテンシャルのプロットとを図示する。複数レベル分極スキームにおける検知回路の模式図である。

【図7B】他の検知回路と、本開示の実施形態による、関連するボルテージポテンシャルのプロットとを図示する。図７Ａの検知回路のボルテージポテンシャルのプロットを図示する。

【図8】選択された強誘電性メモリセルの検知動作を実行する方法を図示する簡単化されたフローチャートである。

【図9】図４の制御回路を含むメモリデバイスを含むコンピューティングデバイスの簡単化されたブロック図である。

【発明を実施するための形態】

【0006】

以下の詳細な記述においては、本明細書の一部を形成し、例示の方法で、本開示が実施
されることができる特定の実施形態を示す、添付の図面を参照する。これらの実施形態は
、当業者が本開示を実施することができるように、十分詳細に記述される。しかし、詳細
な記述及び特定の例は、本開示の実施形態の例を示しているが、例示の方法によってのみ
であって、限定の方法でなく、与えられることは、理解されるべきである。この開示から
、本開示の範囲内の、様々な代替、改変、更なる再配置、又は、それらの組み合わせがな
され得、当業者には、明確になるだろう。

【0007】

一般的な実務に従って、図面に図示された様々な特徴は、同一スケールでは描かれてな
い場合がある。本明細書で提示する図示は、任意の特定の装置（例えば、デバイス、シス
テムなど）又は方法の実際の図であることは意味せず、本開示の様々な実施形態を記述す
るために用いられる理想的な表現であるに過ぎない。したがって、様々な特徴の寸法は、
明確にするために、任意に拡張されたり、縮小されたりすることができる。更に、図面の
幾つかは、明確にするために簡単化されることができる。したがって、図面は、与えられ
た装置のコンポーネントの全て、又は、特定の方法の全ての動作を図示するとは限らない
。

【0008】

本明細書で記述される情報及び信号は、任意の様々な異なる技術及びテクニックを用い
て表現されることができる。例えば、本記述に渡って参照されるだろうデータ、命令、コ
マンド、情報、信号、ビット、符号、及びチップは、電圧、電流、電磁波、磁場又は粒子
、光学場又は粒子、又は、それらの任意の組み合わせによって表現されることができる。
幾つかの図面は、提示と記述の明確化のために、単一の信号として複数の信号を図示する
ことがある。信号は、信号のバスを表し、バスは、様々なビット幅を有し、本開示は、単
一のデータ信号を含む、任意の数のデータ信号上に実装されることができることは当業者
によって理解されるべきである。

【0009】

本明細書で開示される実施形態に関連して記述される、様々な例示的論理ブロック、モ
ジュール、回路、及びアルゴリズム動作は、電子ハードウェア、コンピュータソフトウェ
ア、又は両者の組み合わせとして実装されることができる。ハードウェアとソフトウェア
のこの相互交換性を明確に図示するために、様々な例示的コンポーネント、ブロック、モ
ジュール、回路、及び動作は、一般に、それらの機能の観点で記述される。そのような機
能が、ハードウェアとして実装されるか、又は、ソフトウェアと実装されるかは、特定の
用途及び、全システムに課される設計拘束条件に依存する。当業者は、各特定の用途につ
いて、様々な方法で、記述された機能を実装することができるが、そのような実装におけ
る決定は、本明細書で記述される開示の実施形態の範囲からの乖離を引き起こすとしては
解釈されるべきではない。

【0010】

更に、実施形態は、フローチャート、フロー図、構造図、又はブロック図として図示さ
れるプロセスの観点で記述されることができることは注意を要する。フローチャートは、
シーケンシャルプロセスとして動作の動きが記述されることができるが、これらの動きの
多くは、他のシーケンス内で、並列して又は実質的に同時に実行されることができる。更
に、動きの順番は再配列されることができる。プロセスは、方法、機能、プロシージャ、
サブルーチン、サブプログラムなどに対応することができる。更に、本明細書で開示され
る方法は、ハードウェア、ソフトウェア、又は両者にて実装されることができる。ソフト
ウェアで実装された場合には、機能は、コンピュータ読み取り可能な媒体上の１以上のコ
ンピュータ読み取り可能な命令（例えば、ソフトウェアコード）として格納され、又は、
送信されることができる。コンピュータ読み取り可能な媒体は、ある場所から他の場所へ
のコンピュータプログラムの移動を促進する任意の媒体を含む、コンピュータストレージ
媒体及び通信媒体の両者を含むことができる。コンピュータ読み取り可能な媒体は、例え
ば、ハードドライブ、ディスクドライブ、磁気テープ、ＣＤ（コンパクトディスク）、Ｄ
ＶＤ(digital versatile discs or digital video discs)、固体ストレージデバイス（固
体ドライブ）、及び他の同様なストレージデバイスなどの、例えば、磁気ストレージデバ
イス及び光ストレージデバイスなどの、揮発性及び不揮発性メモリを含むことができる。

【0011】

「第１の」、「第２の」などの指示を用いた本明細書での要素に対するあらゆる参照は
、明示的に述べられない限り、それらの要素の量又は順番を限定するものではないことは
理解されるべきである。むしろ、これらの指示は、本明細書では、２以上の要素又は要素
のインスタンス間を区別する便利な方法として用いられることができる。したがって、第
１及び第２の要素への参照は、そこで、２つのみの要素が用いられることができる、又は
、ある意味で、第１の要素が第２の要素に先んじなくてはならない、ということは意味し
ない。また、別様に述べられない限り、要素の集合は、１以上の要素からなることができ
る。

【0012】

本明細書で記述される要素は、同一要素の複数のインスタンスを含むことができる。こ
れらの要素は、数字的指示（たとえば、１０６）によって一般的に指示され、及び、「ハ
イフン」が前に付く数字的指示が後に続く数字的指示（たとえば、１０６−１１）によっ
て特定して指示される、ことができる。以下の記述を容易にするために、殆どの部分で、
要素の数字的指示は、その要素が導入される、又は、最も十全に議論される図面の番号で
開始する。したがって、例えば、図１の要素指示子は、殆どの場合、数字的形式１ｘｘで
あり、図３の要素は、殆どの場合、数字的形式３ｘｘであろう。

【0013】

本明細書で開示される仮想接地検知回路は、選択されたメモリセルに動作可能に結合す
る導電線を、導電線の容量より小さな検知ノード容量を有する検知ノードに放電すること
により、検知動作を実行するように構成されることができる。本開示は、強誘電性メモリ
を参照して、主に議論されるが、本開示のシステム及び方法は、比較的小さい電荷及びボ
ルテージポテンシャルを検知することが有用であり、又は、望ましいことがありうる任意
の環境において実装されることができる。

【0014】

本明細書で用いられる場合、語句「強誘電性材料」は、材料に渡って印加されている異
なるボルテージポテンシャルに応答して、２以上の分極レベルで非線形な分極を示す材料
をさす。非限定的例によると、強誘電性材料は、ジルコン酸チタン酸鉛（ＰＺＴ）、スト
ロンチウムビスマスタンタル酸塩（ＳＢＴ）（strontium bismuth tantalite ）、ビスマ
スランタンチタネート（ＢＬＴ）（bismuth lanthanum titanate ）、チタン酸鉛（ＩＩ
）（lead titanate ）、チタン酸バリウム（barium titanate ）、及び、二酸化ハフニウ
ム（HfO₂）を含むことができる。本明細書で用いられる場合、語句「分極レベル」は、例
えば、それぞれ、印加される前方及び逆方向ボルテージポテンシャルに応答した、前方及
び逆方向の分極などの、分極の異なる大きさ及び配向（例えば、方向）をさす。幾つかの
実施形態においては、異なる分極レベルは、また、分極の同じ配向内で、異なるエネルギ
ーレベルの分極（つまり、マルチレベル電荷注入）にさらに分割されることができる（同
一の強誘電性メモリセルに複数のビットが格納されることを可能とする）。強誘電性材料
のマルチレベル電荷注入は、複数ビット強誘電性メモリセルを製造するために用いられる
ことができる。例えば、マルチビット強誘電性メモリセルは、Ｒｏｄｒｉｇｕｅｚらへの
米国特許第６，８５６，５３４号に開示されており、この全開示は、ここに、この参照に
よって組み込まれる。

【0015】

本明細書で用いられる場合、語句「強誘電性メモリセル」は、強誘電性材料を含むメモ
リセルをさす。誘電性材料の異なる分極レベルは、異なるデータビットに対応することが
できる（例えば、正の分極は、論理「１」に対応し、負の分極は、論理「０」に対応する
ことができ、又は、逆も可能である）。強誘電性材料の分極は、本明細書でより詳細に議
論するように、強誘電性材料に渡って特定のボルテージポテンシャルを印加することによ
り、制御され及び読み出しをすることができる。強誘電性電界効果型トランジスタ（ＦＥ
ＦＥＴ）を含む強誘電性メモリセルは、当該技術分野で既知であるが、本明細書で用いら
れる場合、語句「強誘電性メモリセル」は、特に、強誘電性キャパシタ（つまり、２つの
導電性電極の間の強誘電性材料）を含む強誘電性メモリセルをさす。

【0016】

本明細書で用いられる場合、語句「仮想接地」は、基準ボルテージポテンシャルに保持
されるが、その基準ボルテージポテンシャルに直接動作可能に結合されてはいない電子回
路のノードをさす。従って、仮想接地のボルテージポテンシャルは、一時的に揺らぐこと
があるが（つまり、一時的なものが仮想接地に印加されると）、しかし、定常においては
、基準ボルテージポテンシャルに戻ることができる。

【0017】

本明細書で用いられる場合、語句「電荷」は、一般に、クーロン（Ｃ）で測定される、
電気電荷の測度をさす。語句「電荷」は、本明細書では、電荷キャリア（例えば、電子、
正孔）を特にはささない。従って、本明細書で用いられる場合、フレーズ「電荷を放出す
る」及び「電荷を吸収する」に関連した語句は、クーロンで測定された時の正の電荷の変
化を参照して用いられ、特定の電荷キャリアの放出又は吸収を特には参照していない。

【0018】

図１は、本開示の実施形態による、強誘電性メモリセル１０６のアレイ１００の一部を
簡単化した図である。図１に図示された例においては、アレイ１００は、第１の数の導電
線１０４−１、１０４−２、・・・、１０４−Ｍ（例えば、本明細書ではワード線１０４
とも参照されることができる、アクセス線）と、第２の数の導電線１０２−１、１０２−
２、・・・、１０２−Ｎ（例えば、本明細書ではビット線１０２とも参照されることがで
きる、データセンス線）の交差点に配置される強誘電性メモリセル１０６を有する交点ア
レイである。各強誘電性メモリセル１０６は、２つの導電性電極（例えば、ワード線１０
４とビット線１０２）の間に結合される強誘電性材料を含む強誘電性キャパシタを含むこ
とができる。図１に図示されるように、ワード線１０４は、相互に実質的に平行であるこ
とができ、また実質的に相互に平行であることができるビット線１０２に実質的に直交す
ることができる；しかし、実施形態は、そのようには限定されない。図１に図示される実
施形態においては、強誘電性メモリセル１０６（例えば、１０６−１１、１０６−２１、
１０６−Ｎ１、及び１０６−ＮＭ）は、それぞれ、強誘電性メモリセル１０６に対し、上
部電極と下部電極として働く、特定のワード線１０４と特定のビット線１０２を有する２
端子アーキテクチャで機能することができる。図１においては、アレイが、ビット線１０
２が最も下で、強誘電性メモリセル１０６が中間で、ワード線１０４が最上部である配向
において図示されているが、他の配向も考えられる。例えば、ワード線１０４が最も下で
、強誘電性メモリセル１０６が中間で、ビット線１０２が最上部であるような配向も考え
られる。また、サイドウェイ配向も考えられる。更に、様々な配向の強誘電性メモリセル
１０６の３次元アレイも考えられる（例えば、３次元ＮＡＮＤメモリなどで用いられるよ
うなピラー構造を用いた、図１のアレイ１００と同様なアレイの複数のティア）。ビット
線１０２とワード線１０４の間の強誘電性メモリセル１０６を有する任意の配向が、本開
示の範囲内で考えられる。

【0019】

アレイ１００の構造は、比較的単純で、アレイ１００のスケーリングは、リソグラフィ
の限界に本質的に依存しうることに注意する。従って、比較的小さい強誘電性メモリセル
１０６を有するアレイ１００を製造することが可能となり得る。

【0020】

また、本開示の範囲内で、スイッチング素子（不図示）（例えば、追加の導電線によっ
てアクチベートされるアクセストランジスタ、強誘電性メモリセル１０６に直列な非オー
ミックデバイス（ＮＯＤ）など）は、強誘電性メモリセル１０６と、ビット線１０２とワ
ード線１０４の少なくとも一つとの間に配置されることができる、ことは、本開示の範囲
内でも考えられる。幾つかの実施形態においては、図３を参照して、アレイ１００の一部
３００の例についてより詳細に議論するように、これらのスイッチング素子は、含まれな
い。

【0021】

動作中、アレイ１００の強誘電性メモリセル１０６は、選択されたワード線１０４、ビ
ット線１０２、強誘電性メモリセル１０６に結合された他の適切な信号、及びそれらの組
み合わせを介して、強誘電性メモリセル１０６（例えば、セルの強誘電性材料）に印加さ
れるプログラミング信号（例えば、書き込みボルテージポテンシャル）を介してプログラ
ムされることができる。例えば、強誘電性メモリセル１０６に印加される、プログラミン
グパルスの振幅、形状、継続時間、及び／あるいは数は、強誘電性メモリセル１０６の強
誘電性材料を、特定のデータ状態に対応する幾つかの異なる分極レベルの一つにプログラ
ムするために、調整（例えば変更）されることができる。

【0022】

幾つかの実施形態においては、電子システムは、メモリセルのアレイを含み、メモリセ
ルのアレイの各メモリセルは、第１の電極と第２の電極を含む。メモリセルのアレイの各
メモリセルは、第１の電極と第２の電極に渡って臨界ボルテージポテンシャルが印加され
たとき、第１のデータ状態から第２のデータ状態へと遷移するよう構成されることができ
る。電子システムは、また、メモリセルのアレイに動作可能に結合される制御回路を含む
。制御回路は、第１のバイアスボルテージポテンシャルを、選択されたメモリセルの第１
の電極に、第２のバイアスボルテージポテンシャルを、選択されたメモリセルの第２の電
極に提供することによって、メモリセルのアレイの選択されたメモリセルに、臨界ボルテ
ージポテンシャルを印加するように構成されたバイアス回路を含む。制御回路は、また、
バイアス回路と第２の電極との間に動作可能に結合された仮想接地検知回路を含む。仮想
接地検知回路は、バイアス回路からの第２のバイアスボルテージポテンシャルを、第２の
電極にリレーし、第２の電極に動作可能に結合した仮想接地として働くように構成される
。仮想接地検知回路は、また、メモリセルが、第１のデータ状態から第２のデータ状態に
遷移する場合、第２の電極を検知ノードに放電するように構成される。仮想接地検知回路
は、更に、選択されたメモリセルがあったデータ状態を判定するために、検知ノードの検
知ノードボルテージポテンシャルを基準ボルテージポテンシャルと比較するように構成さ
れる。幾つかの実施形態においては、メモリセルのアレイのメモリセルの少なくとも一部
は、第１の電極と第２の電極の間の強誘電性材料を含む。幾つかの実施形態においては、
強誘電性材料は、ジルコン酸チタン酸鉛（ＰＺＴ）、ストロンチウムビスマスタンタル酸
塩（ＳＢＴ）（strontium bismuth tantalite ）、ビスマスランタンチタネート（ＢＬＴ
）（bismuth lanthanum titanate ）、チタン酸鉛（ＩＩ）（lead titanate ）、チタン
酸バリウム（barium titanate ）、及び、二酸化ハフニウム（HfO₂）からなるグループか
ら選択された少なくとも１つの材料を含む。

【0023】

図２Ａ及び２Ｂは、図１のアレイ１００の強誘電性メモリセル１０６に印加される異な
るボルテージポテンシャルと、強誘電性メモリセル１０６の対応する分極状態Ｐ１、Ｐ２
、Ｐ３、Ｐ４などとの間の関係を図示する。図２Ａは、仮説的可変電源２１０に動作可能
に結合される図１のアレイ１００の強誘電性メモリセル１０６を図示する。図２Ｂは、強
誘電性メモリセル１０６に印加される異なる電圧の、強誘電性メモリセル１０６の異なる
分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４などに対する関係を示す簡単化されたプロット２３０で
ある。本明細書で用いられる場合、語句「分極状態」及び「複数の分極状態」は、対応す
る分極レベルの強度（例えば、P_R1、P_R2）及び配向（例えば、＋、−）を明示することな
く、異なる分極レベルを同定する（例えば、様々な分極レベルへの参照を簡単化するため
に）。本明細書で明示される非限定的例については、分極状態Ｐ１、Ｐ２、Ｐ３、及びＰ
４は、それぞれ、分極レベルP_R1、-P_R1、P_R2、-P_R2に対応する。

【0024】

図２Ａ及び２Ｂを一緒に参照すると、強誘電性メモリセル１０６は、第１の側面２２２
と第１の側面２２２と対向する第２の側面２２４を有する強誘電性材料２２０を含むこと
ができる。強誘電性材料２２０は、第１及び第２の側面２２２、２２４に実質的に平行に
取られる領域Ａを有することができる。

【0025】

強誘電性材料２２０は、いくつかの異なる分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４などに構成
可能とすることができる。異なる分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４などに対応する分極レ
ベルは、配向（正＋及び負−と表現されることもある）及び強度（μC/cm²で表現される
こともある）の少なくとも一方によって相互に区別されることができる。非限定的例によ
ると、強誘電性材料２２０の分極状態Ｐ１は、第１の側面２２２から第２の側面２２４へ
向く配向（以下では、「正配向」又は「正分極」と呼ぶ）と、比較的小さい強度（例えば
、+P_R1、第１の電荷注入レベルに従った残留分極）を有する分極レベルに対応することが
できる。分極状態Ｐ２は、第２の電極２０４から第１の電極２０２ヘ向かう配向（以下で
は、「負配向」又は「負分極」と呼ぶ）及び、比較的小さな強度（例えば、-P_R1）を有す
る分極レベルに対応することができる。分極状態Ｐ３は、正分極と、比較的大きな強度（
例えば、+P_R2、第２の電荷注入レベルに従った残留分極）を有する分極レベルに対応する
ことができる。分極Ｐ４は、負分極、及び比較的大きな強度（例えば、-P_R2）を有する分
極レベルに対応することができる。幾つかの実施形態においては、より多くの分極状態が
ありうる。非限定的例によれば、正及び負配向と、分極レベルP_R2 よりさらに大きな強度
を有する分極レベルが考えられる。

【0026】

強誘電性メモリセル１０６は、また、強誘電性材料２２０の第１の側面２２２に動作可
能に結合した第１の電極２０２と、強誘電性材料２２０の第２の側面２２４に動作可能に
結合した第２の電極２０４を含むことができる。第１及び第２の電極２０２、２０４は、
導電材料を含むことができる。幾つかの実施形態においては、アレイ１００（図１）のビ
ット線１０２とワード線１０４は、それぞれ、第１及び第２の電極２０２、２０４を含む
ことができる。そのような実施形態においては、強誘電性メモリセル１０６は、ビット線
１０２とワード線１０４の間に強誘電性材料２２０を含むことができる。幾つかの実施形
態においては、第１の電極２０２と第２の電極２０４は、ビット線１０２及びワード線１
０４に加え、それぞれ、ビット線１０２及びワード線１０４に強誘電性材料２２０を動作
可能に結合するように構成されている導電性構造を含むことができる。

【0027】

図２Ａに図示されるように、バイアス電圧は、第１及び第２の電極２０２、２０４に印
加されることができる。非限定的例によれば、仮説的可変電源２１０は、強誘電性メモリ
セル１０６の第１及び第２の電極２０２、２０４に動作可能に結合されることができる。
図２Ｂのプロット２３０は、電荷注入の第１のレベルに従って、それぞれ、仮説的可変電
圧源２１０の電圧Ｖが、低から高へ、高から低へスイープされる時の、強誘電性材料２２
０の分極Ｐの上昇曲線２３４及び下降曲線２３２を図示する（つまり、電圧Ｖは、臨界電
圧-V_CR2 より大きい、臨界電圧-V_CR1 以下の低電圧から、臨界電圧V_CR1 以上、臨界電圧V
_CR2より小さい高電圧までスイープされる）。プロット２３０は、また、仮説的可変電圧
源２１０の電圧Ｖが、電荷注入の第２のレベルに従って、それぞれ、低から高へ、高から
低へスイープされる時の、強誘電性材料２２０の分極Ｐの上昇曲線２３８及び下降曲線２
３６を図示する（つまり、電圧Ｖは、臨界電圧-V_CR2 以下の低電圧からV_CR2以上の高電圧
までスイープされる）。

【0028】

臨界電圧V_CR1 は、強誘電性材料２２０を、分極状態Ｐ２及びＰ４から、分極状態Ｐ１
に切り替えるために必要とされるボルテージポテンシャルとすることができる。臨界電圧
-V_CR1 は、強誘電性材料２２０を、分極状態Ｐ１及びＰ３から分極状態Ｐ２に切り替える
ために必要とされるボルテージポテンシャルとすることができる。臨界電圧V_CR2 は、強
誘電性材料２２０を、分極状態Ｐ１、Ｐ２及びＰ４から分極状態Ｐ３に切り替えるために
必要とされるボルテージポテンシャルとすることができる。同様に、臨界電圧-V_CR2 は、
強誘電性材料２２０を、分極状態Ｐ１、Ｐ２、及びＰ３から分極状態Ｐ４に切り替えるた
めに必要とされるボルテージポテンシャルとすることができる。一般に、本明細書で用い
られる場合、語句「臨界電圧」は、強誘電性メモリセル１０６に印加されたとき、強誘電
性メモリセル１０６の強誘電性材料２２０を、ある分極状態から他の分極状態へ変化させ
るボルテージポテンシャルをさす。

【0029】

プロット２３０から明らかなように、強誘電性材料２２０に印加される以前のバイアス
ボルテージポテンシャルに依存して、強誘電性材料２２０からバイアス電圧を解放すると
き（つまり、強誘電性材料２２０にゼロボルトが印加される）、幾つかの異なる分極状態
Ｐ１、Ｐ２、Ｐ３、及びＰ４（例えば、分極レベル+P_R1、-P_R1、+P_R2、及び -P_R2に対応
する）のいずれにも、強誘電性材料２２０を分極することが可能である。例えば、臨界電
圧V_CR2 の、強誘電性材料２２０への印加に続いて、臨界電圧V_CR2が除去され、強誘電性
材料２２０にわたるボルテージポテンシャルがゼロに戻るとき、強誘電性材料２２０の分
極状態は、Ｐ３（分極レベル+P_R2に対応）とすることができる。この、強誘電性材料２２
０の過去のバイアスに対するこの従属性は、「ヒステリシス」として知られる。

【0030】

プロット２３０から明らかなように、強誘電性材料２２０は、それに印加されたボルテ
ージポテンシャルが除去される（つまり、ゼロに切り替えられる）後に残る、残留分極、
又は、非ゼロ分極レベルを示す。分極状態Ｐ１、Ｐ２、Ｐ３、及びＰ４は、強誘電性材料
２２０の残留分極+P_R1、-P_R1、+P_R2、及び -P_R2 に対応することができる。一般に、強誘
電性材料は、しばしば、関連した「残留分極」P_R として知られる定数を有する。強誘電
性材料２２０の残留分極P_Rは、幾つかの場合、Ｐ１（つまり、+P_R1）の強度とすることが
できる。残留分極P_R （及び、異なる分極状態Ｐ１、Ｐ２、Ｐ３、及びＰ４）は、異なる
強誘電性材料について異なることができる。非限定的な例によれば、PZT、SBT、及びBLT
の残留分極P_Rは、それぞれ、２５、１０、及び１５(μC/cm²)とすることができる。

【0031】

幾つかの実施形態においては、単一レベル強誘電性メモリセル１０６は、それぞれ、論
理１及び論理０に対応して２つの分極状態Ｐ１、Ｐ２（例えば、+P_R1、-P_R1）の一つにプ
ログラムされる（、又は、その逆にプログラムする）ことができる。非限定的な例による
と、強誘電性メモリセル１０６は、臨界電圧V_CR1 が除去される時、分極状態Ｐ１（及び
、対応するデータ状態）に、強誘電性メモリセル１０６を据える（place）だろう臨界電
圧V_CR1でプログラムされることができ、又は、強誘電性メモリセル１０６は、臨界電圧-V
_CR1 が除去される時、分極状態Ｐ２（及び、対応するデータ状態）に強誘電性メモリセル
１０６を据えるだろう臨界電圧-V_CR1でプログラムされることができる。

【0032】

幾つかの実施形態において、マルチレベル強誘電性メモリセル１０６は、４つ以上のデ
ータ状態（例えば、デジタルデータ状態００、０１、１０、１１、など）に対応する、４
つ以上の分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４などの一つにプログラムされることができる。
強誘電性メモリセル１０６は、対応する臨界電圧V_CR1、-V_CR1、V_CR2、-V_CR2、などが除去
される時、分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４など（及び、対応するデータ状態）の対応す
る一つに強誘電性メモリセル１０６を据えるだろう、幾つかの異なる臨界電圧V_CR1、-V_CR
1、V_CR2、-V_CR2、などのいずれにもプログラムされることができる。Ｐ３分極状態の強誘
電性メモリセル１０６に、臨界電圧V_CR1 を印加することは、強誘電性メモリセル１０６
をＰ１状態に切り替えない場合があり、Ｐ４分極状態の強誘電性メモリセル１０６に臨界
電圧-V_CR1 を印加することは、強誘電性メモリセル１０６をＰ２状態に切り替えない場合
があることは、注意されるべきである。

【0033】

異なる量の電荷は、強誘電性メモリセル１０６の分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４など
に少なくとも部分的に依存して、強誘電性メモリセル１０６によって保持されることがで
きる。従って、電荷は、強誘電性メモリセル１０６が、異なる分極状態Ｐ１、Ｐ２、Ｐ３
、Ｐ４、などに切り替わる時、第１及び第２の電極２０２、２０４の少なくとも一つを介
して、強誘電性メモリセル１０６から放出される、又は、これに吸収される。分極状態Ｐ
１及びＰ２が、それぞれ、+P_R1及び -P_R1に一致するように選択される場合、分極状態Ｐ
１と分極状態Ｐ２の強誘電性メモリセル１０６によって保持される電荷の差は：
ΔQ = 2(A)(P_R1).
である。

【0034】

従って、強誘電性メモリセル１０６が、分極状態Ｐ２から分極状態Ｐ１に切り替わる時
、強誘電性メモリセル１０６は、強度2(A)(P_R1)の正の電荷を吸収するということになる
。また、強誘電性メモリセル１０６が、分極状態Ｐ１から分極状態Ｐ２へ切り替わる時、
強誘電性メモリセル１０６は、強度2(A)(P_R1)の正の電荷を放出する。同様に、分極状態
Ｐ１、Ｐ２、Ｐ３、Ｐ４などの間の差に比例した電荷は、分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ
４、などの間で切り替えるとき、放出され、又は、吸収されることができる（例えば、電
荷は、Ｐ１からＰ３、Ｐ４からＰ１、Ｐ４からＰ３、及びＰ２からＰ３に切り替わる時吸
収され、電荷は、Ｐ２からＰ４、Ｐ３からＰ２、Ｐ３からＰ４、及びＰ１からＰ３に切り
替わるとき、放出される）。従って、既知の臨界電圧V_CR1、-V_CR1、V_CR2、-V_CR2、などが
強誘電性メモリセル１０６に印加され、強誘電性メモリセル１０６から放出される、又は
、これに吸収される電荷（又は、強誘電性メモリセル１０６から放出される、又は、これ
に吸収される電荷の欠損）が測定される場合、強誘電性メモリセル１０６の分極状態Ｐを
判定することが可能である。Ｐ４からＰ２、及びＰ３からＰ１に切り替えることは、夫々
の臨界電圧V_CR2 及び V_CR1を印加することによっては、容易に実行することができないの
で、マルチレベルスキームが用いられる場合、強誘電性メモリセル１０６がどの分極状態
Ｐ１、Ｐ２、Ｐ３、Ｐ４にあるかを判定するために、強誘電性メモリセル１０６に、V_CR2
又は -V_CR2 のいずれかを印加することは有用なことであろう、ことは注意されるべきで
ある。

【0035】

検出動作（例えば、読み取り動作）は、したがって、強誘電性メモリセル１０６の分極
状態Ｐ（及び、拡張として、対応するデータ状態）を判定するために用いられることがで
きる。検出動作は、強誘電性メモリセル１０６へ、臨界電圧V_CR1、-V_CR1、V_CR2、-V_CR2、
などを印加することを含むことができる（強誘電性メモリセル１０６に蓄積されたデータ
を破壊する）。検出動作は、また、強誘電性メモリセル１０６に、臨界電圧V_CR1、-V_CR1
、V_CR2、-V_CR2を印加する間、強誘電性メモリセル１０６へ検知電荷を放出し／これから
（例えば、ビット線１０２及びワード線１０４の一方へと）検知電荷を吸収することを含
むことができる。強誘電性メモリセル１０６に格納された情報が、検知動作を超えて維持
されることが望ましい場合、検知された分極状態に対応する臨界電圧は、検知された強誘
電性メモリセル１０６に再度印加されることができる（検知動作を実行するために用いら
れる臨界電圧が、検知分極状態に対応しない限り。この場合、検知された強誘電性メモリ
セル１０６は、既に、適切な分極状態に在るだろう）。

【0036】

強誘電性メモリセル１０６が、ある分極状態から他の分極状態に切り替わる時の、強誘
電性メモリセル１０６から放出される、又は、これに吸収される電荷量は、強誘電性メモ
リセル１０６の面積Ａに比例する。絶えることなくより高くなる密度のメモリセルアレイ
（及びそれに対応してより小さくなるメモリセル面積）への市場の需要は、他のすべてが
同じならば、強誘電性メモリセル１０６の面積Ａは、好ましくは、できるだけ小さく在る
べきことを示唆している。強誘電性メモリセル１０６から放出される、又は、これへと吸
収される電荷量は、面積Ａに比例し、好ましくは、比較的小さく選択されるので、放出又
は吸収される電荷量は、同様に、比較的小さくある事ができる。

【0037】

分極切り替えに応答した、ビット線１０２及びワード線１０４の一方における電圧の変
化は、強誘電性メモリセル１０６から放出される、又は、これへと吸収される電荷に比例
する（つまり、ΔV を電圧変化、ΔQ を電荷変化、Ｃを、電荷を受信／提供する導電線（
例えば、ビット線１０２又はワード線１０４）のキャパシタンスとしたとき、ΔV = ΔQ/
C）。導電線１０２、１０４のキャパシタンス（Ｃ）は、約ピコファラッド（ｐＦ）であ
り、残留分極P_R は、約２５μC/cm²であり、強誘電性メモリセル１０６の面積Ａは、約１
００nm²であると仮定すると、分極状態Ｐ１及びＰ２の間の切り替えは、導電線１０２、
１０４上で、たった、約５０マイクロボルト(μV)の電圧変化ΔV となるだろう。比較的
小さな電圧変化を検出することができるだろう仮想接地検知回路５００が、図４〜７Ｂを
参照して、以下に議論されるだろう。

【0038】

図３は、本開示の幾つかの実施形態による、図１のアレイ１００の一部３００の簡単化
された模式図である。これらの実施形態においては、単一レベル分極スキームが用いられ
ると仮定する（例えば、各メモリセル１０６は、分極状態Ｐ１（つまり、+P_R1）に割り当
てられる論理レベル１及び、分極状態Ｐ２（つまり、-P_R1）に割り当てられる論理レベル
０、又は、その逆を有する単一ビットを格納する）。アクセススイッチ（例えば、アクセ
ストランジスタ）は、マルチレベル分極スキームにおいて必要とされる場合がある。アレ
イ１００の一部３００は、ビット線１０２−１、１０２−２（個々に「ビット線」１０２
及び、まとめて「複数のビット線」１０２と一般的に参照されることもある）及びワード
線１０４−１、１０４−２（個々に「ワード線」１０４及びまとめて「複数のワード線」
１０４と一般的に参照されることもある）間に動作可能に結合される、強誘電性メモリセ
ル１０６−１１、１０６−２１、１０６−１２、１０６−２２（個々に「強誘電性メモリ
セル」１０６及び、まとめて「複数の強誘電性メモリセル」１０６と一般に参照されるこ
ともある）を含むことができる。バイアス電圧（例えば、臨界電圧）は、複数の強誘電性
メモリセル１０６にアクセスする（例えば、検知、設定、リセットする）ために、複数の
ビット線１０２及び複数のワード線１０４へ印加されることができる。１以上の強誘電性
メモリセル１０６の１以上は、同時にアクセスするために選択されることができる。

【0039】

非限定的例によると、強誘電性メモリセル１０６−２１が選択され分極状態Ｐ２にリセ
ットされることができる（図２Ａ及び２Ｂ）。仮想接地ボルテージポテンシャル（ＶＧ）
引く臨界電圧-V_CR1 の半分に等しい第１のバイアスボルテージポテンシャル(VG + V_CR1/2
)（図２Ａ及び２Ｂ）は、ビット線１０２−１に印加されることができる。仮想接地ボル
テージポテンシャル（ＶＧ）足す臨界電圧-V_CR1 の半分に等しい第２のバイアスボルテー
ジポテンシャル(VG - V_CR1/2)は、ワード線１０４−２に印加されることができる。結果
として、-V_CR1（臨界電圧-V_CR1 ）の全部が、強誘電性メモリセル１０６−２１に渡って
印加されることができる。仮想接地電圧ＶＧは、ビット線１０２−２及びワード線１０４
−１に印加されることができる。したがって、臨界電圧-V_CR1 の半分に等しい大きさを有
するボルテージポテンシャルが、選択されていないメモリセル１０６−１１及び１０６−
２２に印加されるが、臨界電圧-V_CR1 の半分は、選択されていないメモリセル１０６−１
１及び１０６−２２の分極状態を変化させるのには十分ではない。選択されていないメモ
リセル１０６−１２に渡って印加される電圧は、約ゼロボルトであり、これはまた、Ｐ１
又はＰ２分極状態のいずれかから外れさせるようにメモリセル１０６−１２を切り替える
には不十分でもある。したがって、アクセストランジスタは、この実施形態においては不
要でありうる。

【0040】

また、非限定的例によると、強誘電性メモリセル１０６−２１が選択され書き込み動作
又は検知動作において分極状態Ｐ１（図２Ａ及び２Ｂ）に設定されることができる。この
実施形態における検知動作は、メモリセル１０６−２１を分極状態Ｐ１にするので、検知
動作後、メモリセル１０６−２１は、メモリセル１０６−２１に蓄積されるデータを保持
するために、メモリセル１０６−２１が、分極状態Ｐ２にあったと検出される場合、分極
状態Ｐ２にリセットされる必要がありうる、ことは注意されるべきである。仮想接地電位
ＶＧ引く臨界電圧-V_CR1 の半分に等しい第１のバイアスボルテージポテンシャル(VG - V_C
R1/2)（図２Ａ及び２Ｂ）は、ビット線１０２−１に印加されることができる。仮想接地
電位（ＶＧ）足す臨界電圧 V_CR1の半分に等しい第２のバイアスボルテージポテンシャル(
VG + _VCR1/2)は、ワード線１０４−２に印加されることができる。結果として、 V_CR1（
臨界電圧V_CR1）の全部は、強誘電性メモリセル１０６−２１に渡って印加されることがで
きる。仮想接地電圧ＶＧは、ビット線１０２−２及びワード線１０４−１に印加されるこ
とができる。したがって、臨界電圧V_CR1の半分に等しい大きさを有するボルテージポテン
シャルが、選択されていないメモリセル１０６−１１及び１０６−２２に印加されるが、
臨界電圧V_CR1の半分は、選択されていないメモリセル１０６−１１及び１０６−２２の分
極状態を変化させるには十分ではない。また、選択されていないメモリセル１０６−１２
に渡って印加される電圧は、約ゼロボルトである場合があり、これは、また、Ｐ１又はＰ
２分極状態のいずれかから外れるように、メモリセル１０６−１２を切り替えるには十分
でもない。

【0041】

図３を参照して上記した例は、強誘電性メモリセル１０６−２１を選択し、これにアク
セスすることを参照したが、他の強誘電性メモリセル１０６−１１、１０６−１２、１０
６−２２が、同様に、選択され、アクセスされても良い。また、全ての強誘電性メモリセ
ル１０６は、同時に選択され、アクセスされても良い（例えば、全ての強誘電性メモリセ
ル１０６のリセット動作中）。例えば、仮想接地電圧ＶＧ引く臨界電圧V_CR1、 -V_CR1 の
一方の半分に等しい第１のバイアス電圧(VG - V_CR/2)が、両ビット線１０２−１、１０２
−２に印加されることができ、仮想接地電圧ＶＧ足す臨界電圧V_CR1、-V_CR1 の一方の半分
に等しい第２のバイアス電圧(VG + V_CR/2)が、両ワード線１０４−１、１０４−２に印加
されることができる。結果として、臨界電圧V_CR1、-V_CR1 の一方が、強誘電性メモリセル
１０６のそれぞれに印加されることができる。同様な技術を用いて、個々の強誘電性メモ
リセル１０６、強誘電性メモリセル１０６のサブグループ、及び、全アレイ１００の全強
誘電性メモリセルを、どのように、同様にして、選択し、アクセスするかは、当業者には
明らかであろう。

【0042】

図４は、図１のアレイ１００の複数の強誘電性メモリセル１０６の一つに動作可能に結
合される制御回路４００の簡単化されたブロック図である。制御回路４００は、強誘電性
メモリセル１０６にアクセスするように構成されることができる。制御回路４００は、バ
イアス回路４１０、仮想接地検知回路５００、及びビット線デコーダ４３０を含むことが
できる。幾つかの実施形態においては、制御回路４００は、ビット線デコーダ４３０の代
わり、又は、これに追加して、ワード線デコーダ（不図示）を含むことができる。

【0043】

バイアス回路４１０は、アレイ１００（図１）のビット線１０２及びワード線１０４に
バイアスを加えるために、バイアスボルテージポテンシャルを提供するように構成される
ことができる。例えば、バイアス回路４１０は、ワード線バイアスボルテージポテンシャ
ルＷ／Ｌ ＢＩＡＳとビット線バイアスボルテージポテンシャルＢ／Ｌ ＢＩＡＳを提供
するように構成されることができる。Ｗ／Ｌ ＢＩＡＳとＢ／Ｌ ＢＩＡＳは、制御回路
５００が、強誘電性メモリセル１０６にアクセスことを可能とする（例えば、前述したよ
うに、検知、設定、及びリセット動作を実行する）ように選択されることができる。非限
定的な例によると、Ｗ／Ｌ ＢＩＡＳ及びＢ／Ｌ ＢＩＡＳは、強誘電性メモリセル１０
６に様々な臨界電圧V_CR1、-V_CR1、V_CR2、-V_CR2を印加するように選択されることができる
。

【0044】

バイアス回路４１０は、また、仮想接地検知回路５００に、基準ボルテージポテンシャ
ルV_REFを提供するように構成されることができる。仮想接地検知回路５００は、強誘電性
メモリセル１０６に吸収される、又は、これから放出される電荷を検出するために、検知
動作において、基準ボルテージポテンシャルV_REFを用いることができる。非限定的例によ
ると、仮想接地検知回路５００は、検知動作中、基準ボルテージポテンシャルV_REFを、強
誘電性メモリセル１０６が電荷を吸収する及び／あるいは放出する時に発生するボルテー
ジポテンシャルの変化と比較することができる。仮想接地検知回路５００は、強誘電性メ
モリセル１０６の検知された分極状態に対応するデータ状態を示すデータ信号ＤＡＴＡを
出力することができる。

【0045】

仮想接地検知回路５００は、また、ビット線バイアスボルテージポテンシャルＢ／Ｌ
ＢＩＡＳに等しいボルテージポテンシャルＢ／Ｌ ＢＩＡＳ’に於ける仮想接地をビット
線１０２に（例えば、ビット線デコーダ４３０を介して）提供するように構成されること
ができる。換言すると、仮想接地検知回路５００は、ビット線バイアスボルテージポテン
シャルＢ／Ｌ ＢＩＡＳをビット線１０２にリレーするように構成されることができる。
仮想接地検知回路５００は、電荷が強誘電性メモリセル１０６に吸収される／これから放
出されるとき、ビット線１０２を検知ノードに放電するように構成されることができる。
検知ノードは、ビット線１０２のキャパシタンスより小さい検知ノードキャパシタンスを
有することができる。図４は、ビット線デコーダ４３０を介して、ビット線１０２に動作
可能に結合する仮想接地検知回路５００を図示するが、幾つかの実施形態においては、仮
想接地検知回路５００は、ビット線１０２の代わりに、又は、これに加えて、ワード線デ
コーダを介して、ワード線１０４に動作可能に結合されることができる（検知動作中、ワ
ード線１０４を介して、強誘電性メモリセル１０６から放出される、及び、これへ吸収さ
れる電荷を検知するために）。

【0046】

幾つかの実施形態においては、仮想接地検知回路は、基準ボルテージポテンシャルを、
検知回路の検知ノードの検知ノードボルテージポテンシャルと比較するように構成された
少なくとも１つの検知回路を含む。検知ノードは、検知ノードキャパシタンスを有する。
仮想接地検知回路は、また、少なくとも１つの検知回路に動作可能に結合される仮想接地
回路を含む。仮想接地回路は、第１のバイアス電位の仮想接地を、選択された強誘電性メ
モリセルに動作可能に結合された導電線に提供するように構成される。仮想接地回路は、
また、選択された強誘電性メモリセルが、第１の分極状態から第２の分極状態へと変わる
ことに応答して、検知回路の検知ノードへ、導電線を放電するように構成される。幾つか
の実施形態においては、少なくとも１つの検知回路は、検知ノードを電力ボルテージポテ
ンシャルに選択的に、動作可能に、結合するように構成されたトランジスタを含む。幾つ
かの実施形態においては、トランジスタは、選択された強誘電性メモリセルの検知動作中
、電力ボルテージポテンシャルから検知ノードを隔離するように構成される。幾つかの実
施形態においては、少なくとも１つの検知回路は、選択された強誘電性メモリセルが、第
１の分極状態から第２の分極状態へ変わるとき、選択された強誘電性メモリセルによって
放出される電荷を検出するように構成される。幾つかの実施形態においては、少なくとも
１つの検知回路は、選択された強誘電性メモリセルが、第１の分極状態から第２の分極状
態へ変わる場合、選択された強誘電性メモリセルへ吸収される電荷を検出するように構成
される。幾つかの実施形態においては、検知ノードキャパシタンスは、導電線のキャパシ
タンスより小さい。幾つかの実施形態においては、検知ノードキャパシタンスは、寄生キ
ャパシタンスを含む。

【0047】

幾つかの実施形態においては、第１の分極状態と第２の分極状態は、１ビット単一レベ
ル分極スキームに於けるデータ状態に対応する。幾つかの実施形態においては、第１の分
極状態は、デジタル論理「１」及びデジタル論理「０」の一方に対応し、第２の分極状態
は、デジタル論理「１」及びデジタル論理「０」の他方に対応する。幾つかの実施形態に
おいては、第１の分極状態と第２の分極状態は、マルチビットマルチレベル分極スキーム
におけるデータ状態に対応する。幾つかの実施形態においては、第１の分極状態と第２の
分極状態は、２ビットマルチレベル分極スキームに於けるデータ状態に対応する。

【0048】

ビット線デコーダ４３０は、仮想接地検知回路５００を、幾つかの異なるビット線１０
２の１以上に選択的に結合するように構成されることができる（図１及び３）。したがっ
て、ビット線デコーダ４３０は、制御回路４００が、個別に、一緒に、サブグループで、
などで、多くの異なる強誘電性メモリセル１０６にアクセスするのを可能にすることがで
きる。

【0049】

図５Ａは、仮想接地検知回路５００の模式的図である。仮想接地検知回路５００は、バ
イアス回路４１０（図４）からビット線バイアスボルテージポテンシャルＢ／Ｌ ＢＩＡ
Ｓを受信し、ビット線バイアスボルテージポテンシャルＢ／Ｌ ＢＩＡＳに等しいボルテ
ージポテンシャルＢ／Ｌ ＢＩＡＳ’に保持される仮想接地を、（例えば、図４のビット
線デコーダ４３０を介して）ビット線１０２に提供するように構成された仮想接地回路５
３０を含むことができる。仮想接地検知回路５００は、また、仮想接地回路５３０に動作
可能に結合された１以上の検知回路５４０、５５０（本明細書で、「検知回路」５４０、
５５０と呼ばれることもある）を含むことができる。検知回路５４０、５５０は、バイア
ス回路４１０から、それぞれ、基準電圧V_REF2、V_REF1を受信するように構成されることが
できる（図４）。検知回路５４０、５５０は、ビット線１０２に動作可能に結合された強
誘電性メモリセル１０６（図１、２Ａ、３、４）へそれぞれ吸収される電荷、及び、これ
から放出される電荷を検出するための基準として、それぞれ、基準電圧V_REF2、V_REF1を用
いるように構成されることができる。

【0050】

ビット線１０２は、関連したビット線キャパシタンスC_BL （ビット線キャパシタンスC_B
L は、ビット線１０２に動作可能に結合された実際のキャパシタではなく、ビット線１０
２自身のキャパシタンスに過ぎないことを示すために、点線で図５Ａに図示されている）
を有することができる。ビット線キャパシタンスC_BL は、ビット線１０２に動作可能に結
合された強誘電性メモリセル１０６の少なくとも数とサイズの関数であることができる。
高メモリ容量を有するメモリデバイスを提供するために、多くの強誘電性メモリセル１０
６に動作可能に動作可能に結合された比較的長いビット線１０２が望ましいだろう。した
がって、ビット線キャパシタンスC_BL は、ある場合には、比較的大きい（例えば、ｐＦの
オーダ）ことがありうる。

【0051】

仮想接地回路５３０は、フォロワ回路５３４に動作可能に結合されたオペアンプ５３２
を含むことができる。幾つかの実施形態においては、オペアンプ５３２は、オペレーショ
ナルトランスコンダクタンス増幅器（ＯＴＡ）を含むことができる。オペアンプ５３２の
正転入力は、ビット線バイアスボルテージポテンシャルＢ／Ｌ ＢＩＡＳを受信するため
に、バイアス回路４１０に動作可能に結合されることができる。オペアンプ５３２の出力
は、フォロワ回路５３４の入力に動作可能に結合されることができ、フォロワ回路５３４
の出力は、オペアンプ５３２の反転入力にフィードバックされることができる。

【0052】

フォロワ回路５３４は、ソースフォロワ構成におけるトランジスタＱ１、Ｑ２のペアを
含むことができる。トランジスタＱ１は、ｎ型金属酸化物半導体電界効果型トランジスタ
（ｎ−ＭＯＳトランジスタ）を含むことができ、トランジスタＱ２は、ｐ型ＭＯＳＦＥＴ
トランジスタ（ｐ−ＭＯＳトランジスタ）を含むことができる。フォロワ回路５３４の入
力は、相互に動作可能に結合されるトランジスタＱ１及びＱ２のゲートを含むことができ
る。フォロワ回路５３４の出力は、相互に動作可能に結合されるトランジスタＱ１及びＱ
２のソースを含むことができる。フォロワ回路５３４の出力は、（例えば、図４のビット
線デコーダ４３０を介して）ビット線１０２に動作可能に結合されることができる。ビッ
ト線１０２に結合され、オペアンプ５３２の正転入力にフィードバックされるフォロワ回
路５３４の出力については、ビット線１０２は、ビット線バイアスボルテージポテンシャ
ルＢ／Ｌ ＢＩＡＳに等しいボルテージポテンシャルＢ／Ｌ ＢＩＡＳ’にある仮想接地
として働くことができる。したがって、電荷が、ビット線１０２に動作可能に結合された
強誘電性メモリセル１０６に吸収され、又は、これから放出される場合、吸収又は放出さ
れた電荷は、ビット線１０２にから引き抜かれ、又は、これに放電されることができる。
ビット線１０２は、関連したビット線キャパシタンスC_BL を有することができる。

【0053】

検知回路５５０は、ビット線１０２に動作可能に結合された強誘電性メモリセル１０６
から放出された電荷を検知するように構成されることができる。電荷は、強誘電性メモリ
セル１０６が、高分極状態から低分極状態へ切り替わる場合（例えば、P1 (+P_R1) から P
2 (-P_R1)へ、P2 (-P_R1)から P4 (-P_R2)へ、P3 (+P_R2) から P2 (-P_R1)へ、P3 (+P_R2) か
ら P4 (-P_R2)へ、P1 (+P_R1) から P4 (-P_R2)へ、などと切り替わる）、強誘電性メモリセ
ル１０６から放出されることができる。検知回路５５０は、データ信号ＤＡＴＡ１を出力
するように構成された比較器５５２を含むことができる。比較器５５２の反転入力は、バ
イアス回路４１０に動作可能に結合され（図４）、基準電圧V_REF1を受信するように構成
されることができる。比較器５５２の正転入力は、検知ノードＳＮ１に動作可能に結合さ
れることができ、次に、これは、フォロワ回路５３４のトランジスタＱ２のドレインに動
作可能に結合されることができる。検知ノードＳＮ１は、関連する検知ノードキャパシタ
ンスC_SN1 を有することができる。幾つかの実施形態においては、検知ノードキャパシタ
ンスは、寄生キャパシタンスとすることができる（寄生キャパシタンスC_SN1 は、これが
、検知回路５５０に付け加えられた個別のキャパシタではなく、単なる寄生キャパシタン
スでありうることを示すために、点線で示されている）。幾つかの実施形態においては、
寄生キャパシタンスC_SN1 は、検知ノードＳＮ１に動作可能に結合された実際のキャパシ
タを含むことができる。検知ノードキャパシタンスC_SN1 は、ビット線キャパシタンスC_BL
に比較して相対的に小さくある事ができる。

【0054】

検知回路５５０は、また、検知ノードＳＮ１を、低ボルテージポテンシャル電源V_SSに
選択的に、動作可能に結合するように構成されたｎ−ＭＯＳトランジスタＱ３を含むこと
ができる。トランジスタＱ３のゲートは、メモリコントローラ（不図示）に動作可能に結
合され、制御信号ＣＴＲＬ１を受信するように構成されることができる。制御信号ＣＴＲ
Ｌ１は、強誘電性メモリセル１０６から放出される電荷を検出する検知動作の間を除いて
、検知ノードＳＮ１をV_SSに動作可能に結合するために、論理レベル１に保持されること
ができる。

【0055】

幾つかの実施形態においては、仮想接地検知回路は、正転入力、反転入力、及びアンプ
出力を含むオペアンプを含む。仮想接地検知回路は、また、ｎ−ＭＯＳトランジスタ及び
ｐ−ＭＯＳトランジスタを含む、フォロワ回路を含む。フォロワ回路の入力は、ｐ−ＭＯ
Ｓトランジスタのゲートに動作可能に結合されたｎ−ＭＯＳトランジスタのゲートを含む
。フォロワ回路の出力は、ｐ−ＭＯＳトランジスタのソースに動作可能に結合されたｎ−
ＭＯＳトランジスタのソースを含む。フォロワ回路の出力は、オペアンプの反転入力に動
作可能に結合される。仮想接地検知回路は、更に、ｎ−ＭＯＳトランジスタ及びｐ−ＭＯ
Ｓトランジスタの一つのドレインにおける検知ノード電圧を、基準ボルテージポテンシャ
ルと比較するように構成された比較器を含む。幾つかの実施形態においては、仮想接地検
知回路は、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタの他方のドレインにおける
他の検知ノード電圧を他の基準ボルテージポテンシャルと比較するように構成された他の
比較器を含む。幾つかの実施形態においては、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳトラ
ンジスタの他方のドレインは、電源ボルテージポテンシャルに動作可能に結合される。幾
つかの実施形態においては、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタの一方の
ドレインは、検知動作中、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタの一方のド
レインを、電源ボルテージポテンシャルから隔離するように構成されたトランジスタを介
して、電源ボルテージポテンシャルに動作可能に結合される。幾つかの実施形態において
は、フォロワ回路の出力は、フォロワ回路の出力を、メモリセルアレイの複数の導電線の
一つに選択的に、動作可能に結合するように構成された導電線デコーダに動作可能に結合
される。幾つかの実施形態においては、比較器は、ｐ−ＭＯＳトランジスタのドレインボ
ルテージポテンシャルを、基準ボルテージポテンシャルと比較するように構成される。幾
つかの実施形態においては、仮想接地検知回路は、比較器に、基準ボルテージポテンシャ
ルを提供するように構成されたデジタル−アナログ変換器（ＤＡＣ）を含む。低デジタル
値から高デジタル値へとスイープされるマルチビットデジタル信号は、検知動作中、ＤＡ
Ｃの入力に印加される。幾つかの実施形態においては、仮想接地検知回路は、導電線に動
作可能に結合される選択された強誘電性メモリセルのデータ状態に対応するマルチビット
デジタル信号のデジタル値を格納するように構成されたラッチネットワークを含む。幾つ
かの実施形態においては、ラッチネットワークは、比較器の出力によって、クロック供給
されるように構成される。

【0056】

幾つかの実施形態においては、仮想接地検知回路は、第２のバイアス信号を受信するよ
うに構成された正転入力を有するオペアンプと、ｎ−ＭＯＳトランジスタとｐ−ＭＯＳト
ランジスタを含むフォロワ回路とを含む。ｎ−ＭＯＳトランジスタのソースは、ｐ−ＭＯ
Ｓトランジスタのソース、オペアンプの反転入力、及びメモリセルの第２の電極のそれぞ
れに動作可能に結合される。ｎ−ＭＯＳトランジスタのドレインは、高ボルテージポテン
シャル電源に動作可能に結合される。ｐ−ＭＯＳトランジスタのドレインは、低ボルテー
ジポテンシャル電源に、容量的に結合される。ｎ−ＭＯＳトランジスタのゲートとｐ−Ｍ
ＯＳトランジスタのゲートは、両者とも、オペアンプの出力に動作可能に結合される。仮
想接地検知回路は、更に、ｐ−ＭＯＳトランジスタのドレインのドレインボルテージポテ
ンシャルを基準ボルテージポテンシャルと比較するように構成された比較器を含む。幾つ
かの実施形態においては、ｐ−ＭＯＳトランジスタのドレインは、寄生キャパシタンスを
介して、低ボルテージポテンシャル電源に容量的に結合される。幾つかの実施形態におい
て、制御回路は、また、ｎ−ＭＯＳトランジスタのソースを、メモリセルの第２の電極に
選択的に、動作可能に結合するように構成されたビット線デコーダを含む。

【0057】

図５Ｂは、単一レベル分極スキーム（つまり、分極レベルP1 (+P_R1) 及び P2 (-P_R1)の
みが用いられる）において、検知回路５５０を含む選択された強誘電性メモリセル１０６
の検知動作の間、時間ｔに対してプロットされた、それぞれ、仮想接地検知回路５００か
らの、異なるボルテージポテンシャルV_BL、CTRL1、V_WL、V_SN1、及び DATA1のプロット５
６０、５６２、５６４、５６６（５６６−１及び５６６−２）、及び５６８（５６８−１
及び５６８−２）を図示する。図５Ａ及び５Ｂを共に参照すると、ｔ＝０の時点において
、バイアス回路４１０（図４）は、オペアンプ５３２の正転入力を、バイアスボルテージ
ポテンシャルＢ／Ｌ ＢＩＡＳに駆動することができる。結果として、仮想接地回路５０
０は、図５Ｂのプロット５６０に示されるように、選択された強誘電性メモリセルに動作
可能に結合されたビット線１０２のノードＢＬをＢ／Ｌ ＢＩＡＳに等しいＢ／Ｌ ＢＩ
ＡＳ’に駆動することができる。また、ノードＢＬは、ボルテージポテンシャルＢ／Ｌ
ＢＩＡＳ’において仮想接地として働くことができる。

【0058】

時点ｔ１において、仮想接地検知回路５００に動作可能に結合されたメモリコントロー
ラ（不図示）は、図５Ｂのプロット５６２に示されるように、トランジスタＱ３のゲート
における制御信号ＣＴＲＬ１を、論理レベル１から論理レベル０に切り替えることができ
る。したがって、検知ノードＳＮ１は、検知ノードＳＮ１が、検知ノードキャパシタンス
C_SN1を介して、低ボルテージポテンシャル電源V_SSに容量的に結合することができる以外
、低ボルテージポテンシャル電源V_SS から隔離されることができる。

【0059】

時点ｔ２において、バイアス回路４１０（図４）は、図５Ｂのプロット５６４に示され
るように、選択された強誘電性メモリセル１０６に動作可能に結合するワード線１０４を
、バイアスボルテージポテンシャルＷ／Ｌ ＢＩＡＳに駆動することができる。バイアス
ボルテージポテンシャルＷ／Ｌ ＢＩＡＳ及びＢ／Ｌ ＢＩＡＳは、選択された強誘電性
メモリセル１０６に渡って、臨界電圧-V_CR1 を印加するように選択されることができる。
バイアスボルテージポテンシャルＷ／Ｌ ＢＩＡＳは、定常Ｂ／Ｌ ＢＩＡＳに散逸する
、ビット線１０２の遷移を可能とするための、Ｂ／Ｌ ＢＩＡＳのアサーション（assert
ion）に続いて、十分な時点ｔ２において印加されることができる。

【0060】

選択された強誘電性メモリセル１０６が、分極状態P1 (+P_R1)にある場合、選択された
強誘電性メモリセル１０６は、分極状態P1 (+P_R1)から分極状態P2 (-P_R1)に切り替わり、
選択された強誘電性メモリセル１０６からビット線１０６に、電荷ΔQ を放出することが
できる。放出された電荷ΔQ は、ノードＢＬのボルテージポテンシャルV_BL をわずかに上
昇する場合があり（つまり、ΔV_BL= ΔQ/C_BLに従って）、オペアンプ５３２は、フォロワ
回路５３４の入力を低に駆動し、ビット線ノードＢＬを検出ノードＳＮ１に動作可能に結
合することができる。選択された強誘電性メモリセル１０６からの電荷ΔQは、検知ノー
ドＳＮ１へ放電され得、検知ノードＳＮ１のボルテージポテンシャルV_SN1を、プロット５
６６−１に示されるように、上昇することができる（つまり、ΔV_SN1 = ΔQ/C_SN1に従っ
て）。

【0061】

前述したように、比較器５５２は、基準電圧V_REF1 を検知ノードＳＮ１の電圧V_SN1 と
比較するように構成されることができる。選択された強誘電性メモリセル１０６が、ビッ
ト線１０２に、電荷ΔQ を放出する場合、基準電圧V_REF1 は、低ボルテージポテンシャル
電源V_SS と、検知ノードＳＮ１に現れるだろうボルテージポテンシャルとの間となるよう
に選択されることができる(つまり、 V_SS < V_REF1< (V_SS + ΔQ/C_SN1))。従って、時点ｔ
３において、検知ノードV_SN1 のボルテージポテンシャルが、図５Ｂのプロット５６６−
１に示されるように、基準電圧V_REF1を超えるとき、比較器５５２は、図５Ｂのプロット
５６８−１に示されるように、時点ｔ３において、論理レベル０を出力することから論理
レベル１を出力するように切り替わることができる。

【0062】

しかし、選択された強誘電性メモリセル１０６が、既に、分極状態P2 (-P_R1)である場
合には、選択された強誘電性メモリセル１０６は、分極状態を切り替えない可能性がある
。従って、選択された強誘電性メモリセル１０６は、電荷ΔQ を放出しない可能性がある
。従って、電荷ΔQ は、トランジスタＱ２を通って検知ノードＳＮ１には導電しない可能
性があり、検知ノードＳＮ１のボルテージポテンシャルV_SN1 は、図５Ｂのプロット５６
６−２に示されるように、時点ｔ２とｔ３において変化しないままとなりうる。また、検
知ノードＳＮ１のボルテージポテンシャルV_SN1 は、基準電圧V_REF1を超えない可能性があ
る。従って、比較器５５２は、図５Ｂのプロット５６８−２に示されるように、時点ｔ３
において、論理レベル０を出力することから、論理レベル１へは切り替わらない可能性が
ある。

【0063】

従って、臨界電圧-V_CR1 を選択された強誘電性メモリセル１０６に印加し、比較器５５
２の出力ＤＡＴＡ１をモニタすることにより、選択された強誘電性メモリセルが、分極状
態P1 (+P_R1)にあったか、又は、分極状態P2 (-P_R1)にあったかを判定することができる。
ＤＡＴＡ１が時点ｔ３において、論理１に切り替わる場合、選択された強誘電性メモリセ
ル１０６は、分極状態Ｐ１にあった。強誘電性メモリセル１０６は、検知動作の後、分極
状態Ｐ１を維持することが望ましい場合、強誘電性メモリセル１０６は、そして、強誘電
性メモリセル１０６の分極を、分極状態Ｐ１に切り戻すために、臨界電圧V_CR1 にバイア
スされることができる（なぜなら、強誘電性メモリセル１０６が、分極を状態Ｐ２に切り
替えたことを検出するからである）。しかし、ＤＡＴＡ１が論理０に残る場合、選択され
た強誘電性メモリセル１０６は、分極状態Ｐ２にあった。それから、強誘電性メモリセル
１０６は、望ましいなら、分極状態Ｐ２に残されることができる。

【0064】

選択された強誘電性メモリセル１０６の分極状態は、検知回路５４０ではなく、検知回
路５５０のみを用いて、判定されることができる（又は、図５Ｃを参照して議論されるよ
うに、検知回路５５０ではなく、検知回路５４０のみを用いることによって、）。従って
、幾つかの実施形態においては、仮想接地検知回路５００は、仮想接地回路５３０と検知
回路５５０のみを含むことができる。そのような実施形態においては、フォロワ回路５３
４のトランジスタＱ１のドレインは、高ボルテージポテンシャル電源V_DD に動作可能に結
合されることができる（点線で示されている）。幾つかの実施形態においては、仮想接地
検知回路５００は、検知回路５４０と検知回路５５０の両方を含むことができる。

【0065】

前述したように、ビット線キャパシタンスC_BL は、比較的大きくある事ができる。検知
ノードキャパシタンスC_SN1 は、比較して、相対的に小さくある事ができる。従って、検
知ノードＳＮ１の電圧変化ΔV_SN1 は、電荷ΔQ が、選択された強誘電性メモリセル１０
６によって放出される場合、ビット線の電圧変化ΔV_BL (つまり、 ΔQ/C_BL)に比較して、
相対的に大きい(つまり、 ΔQ/C_SN1)ことができる。結果として、仮想接地検知回路５０
０は、典型的には、ビット線電圧V_BL を基準電圧と比較する従来の検知増幅器よりずっと
小さい放出電荷ΔQを検出することができるだろう。

【0066】

検知ノードＳＮ１の電圧変化ΔV_SN1 は、検知ノードキャパシタンスC_SN1に逆比例する
ので、仮想接地検知回路５００の感度は、検知ノードキャパシタンスC_SN1が減少するに従
い、増加しうる。従って、検知ノードに、ビット線キャパシタンスC_BLより実質的に小さ
いキャパシタンス_CSN1 を与えることは有利なことであろう。前述したように、幾つかの
実施形態においては、検知ノードキャパシタンスは、できるだけ小さい検知ノードキャパ
シタンスC_SN1を与え、従って、ΔV_SN1を増加するために、ノードＳＮ１の寄生キャパシタ
ンスを含むことができる。

【0067】

また、図２Ａ及び２Ｂを参照して前述したように、選択された強誘電性メモリセル１０
６から放出される電荷ΔQ は、選択された強誘電性メモリセル１０６の面積Ａに比例する
だろう(つまり、 ΔQ = 2(A)(P_R1))。従って、仮想接地検知回路５００は、ビット線（又
は、ワード線）電圧をモニタする従来の検知増幅器よりもはるかに小さい面積Ａを有する
強誘電性メモリセル１０６を検知する事ができるだろう。具体的には、ΔV_SN1 の ΔV_BL
に対する比は、C_BL/C_SN1となるだろう。したがって、仮想接地検知回路５００は、約C_BL/
C_SN1.のファクタだけ、従来の検知増幅器により検知された強誘電性メモリセルの面積よ
り小さい面積Ａを有する強誘電性メモリセル１０６を検知することができるだろうという
ことになる。小さな寄生キャパシタンスC_SN1 が達成された場合、既知のＮＡＮＤフラッ
シュメモリセルの面積と同等、又は、これよりも小さくもある面積Ａを有する強誘電性メ
モリセル１０６を検知することが可能でありうる。

【0068】

フォロワ回路５３４は、フォロワ回路の入力が、トランジスタＱ１又はトランジスタＱ
２の何れかにトリガをかけない「デッドゾーン」を有することができる（つまり、フォロ
ワ回路の入力が、トランジスタＱ１の閾値電圧V_TN より小さく、トランジスタの閾値電圧
V_TPより大きい）ことは、注意されるべきである。従って、フォロワ回路５３４が、選択
された強誘電性メモリセル１０６から放出された／これへ吸収された電荷を検知ノードＳ
Ｎ１に放電するために、オペアンプ５３２のオープンループゲインA_OLは、A_OL≧(V_TP+V_TN
)/V_BLに従って、選択されるべきである。非限定的な例によると、V_TP+V_TN=2ボルト（Ｖ）
及びオープンループゲインA_OL が１０，０００であると仮定すると、仮想接地検知回路５
００は、２００μＶのビット線電圧ΔV_BL の変化を検出することができるべきである。ま
た、ビット線電圧ΔV_BL におけるより小さな変化は、オープンループゲインA_OLが１０，
０００より大きく選択される場合、検出されることができる。ビット線キャパシタンスC_B
L及びビット線抵抗は、これらの設計方程式の計算に入れられないことが見られるだろう
。ビット線抵抗は、しかし、選択された強誘電性メモリセル１０６のアクセス時間の要因
として含められるが、強誘電性メモリセルのアクセス時間は、ミリ秒のオーダであること
ができ、これは、既知のＮＡＮＤフラッシュメモリセルの現在のアクセス時間の約十分の
一である。

【0069】

図５Ｃは、単一レベル分極スキーム（つまり、分極レベルP1 (+P_R1) 及び P2 (-P_R1)の
みが用いられる）における、検知回路５４０を含む、選択された強誘電性メモリセル１０
６の検知動作の間、時間ｔに対してプロットされた、それぞれ、仮想接地検知回路５００
からの異なるボルテージポテンシャルV_BL、CTRL2、V_WL、V_SN2、及び DATA2のプロット５
７０、５７２、５７４、５７６（５７６−１及び５７６−２）、及び５７８（５７８−１
及び５７８−２）を図示する。図５Ａ及び５Ｃを一緒に参照すると、検知回路５４０は、
ビット線１０２に動作可能に結合された強誘電性メモリセル１０６へ吸収される電荷を検
知するように構成されることができる。電荷は、強誘電性メモリセル１０６が、低分極状
態から高分極状態へ切り替わる場合（例えば、P2 (-P_R1) から P1(+P_R1)へ切り替わる）
、強誘電性メモリセル１０６へ吸収されることができる。検知回路５４０は、データ信号
ＤＡＴＡ２を出力するように構成された比較器５４２を含むことができる。比較器５４２
の正転入力は、バイアス回路４１０（図４）に動作可能に結合され、基準電圧V_REF2を受
信するように構成されることができる。比較器５４２の反転入力は、検知ノードＳＮ２に
動作可能に結合されることができ、これは、次に、フォロワ回路５３４のトランジスタＱ
１のドレインに動作可能に結合されることができる。検知ノードＳＮ２は、関連した検知
ノードキャパシタンスC_SN2 を有することができる。幾つかの実施形態においては、検知
ノードキャパシタンスは、寄生キャパシタンスであることができる（寄生キャパシタンス
C_SN2 は、検知回路５５０に追加された個別のキャパシタではなく、寄生キャパシタンス
に過ぎないことを示すために点線で示されている）。検知ノードキャパシタンスC_SN2 は
、ビット線キャパシタンスC_BLに比較して相対的に小さくあることができる。

【0070】

検知回路５４０は、また、検知ノードＳＮ２を、高ボルテージポテンシャル電源V_DDに
選択的に、動作可能に、結合するように構成されるｐ−ＭＯＳトランジスタＱ４を含むこ
とができる。トランジスタＱ３のゲートは、メモリコントローラ（不図示）に動作可能に
結合され、制御信号ＣＴＲＬ２を受信するように構成されることができる。制御信号ＣＴ
ＲＬ２は、強誘電性メモリセル１０６へ吸収される電荷を検出するための検知動作の間を
除いて、検知ノードＳＮ２をV_DDへ動作可能に結合するために、論理レベル０に保持され
ることができる。

【0071】

時点ｔ＝０において、検知回路５４０を含む検知動作中、バイアス回路４１０（図４）
は、オペアンプ５３２の正転入力をバイアスボルテージポテンシャルＢ／Ｌ ＢＩＡＳに
駆動することができる。結果として、仮想接地回路５００は、選択された強誘電性メモリ
セル１０６に動作可能に結合されたビット線１０２におけるノードＢＬを、図５Ｃのプロ
ット５７０に示されるように、Ｂ／Ｌ ＢＩＡＳに等しいＢ／Ｌ ＢＩＡＳ’に駆動する
ことができる。また、ノードＢＬは、ボルテージポテンシャルＢ／Ｌ ＢＩＡＳ’に於け
る仮想接地として働くことができる。

【0072】

時点ｔ１において、仮想接地検知回路５００に動作可能に結合されるメモリコントロー
ラは、図５Ｃのプロット５７２に示されるように、トランジスタＱ４のゲートに於ける制
御信号ＣＴＲＬ２を、論理レベル０から論理レベル１に切り替えることができる。従って
、検知ノードＳＮ２は、検知ノードＳＮ２が、検知ノードキャパシタンスC_SN2を介して、
高ボルテージポテンシャル電源V_DDに容量的に結合されることができることを除いて、高
ボルテージポテンシャル電源V_DD から隔離されることができる。

【0073】

時点ｔ２において、バイアス回路４１０（図４）は、図５Ｃのプロット５７４に示され
るように、選択された強誘電性メモリセル１０６に動作可能に結合されたワード線１０４
を、バイアスボルテージポテンシャルＷ／Ｌ ＢＩＡＳに駆動することができる。バイア
スボルテージポテンシャルＷ／Ｌ ＢＩＡＳ及びＢ／Ｌ ＢＩＡＳは、選択された強誘電
性メモリセル１０６に渡って臨界電圧V_CR1 を印加するように選択されることができる。
バイアスボルテージポテンシャルＷ／Ｌ ＢＩＡＳは、定常状態へ散逸するためのあらゆ
る遷移を可能とするために、ビット線が、Ｂ／Ｌ ＢＩＡＳにバイアスされる後、時点ｔ
２において、強誘電性メモリセル１０６に印加されることができる。

【0074】

選択された強誘電性メモリセル１０６が、分極状態P2 (-P_R1)にある場合、選択された
強誘電性メモリセル１０６は、分極状態P2 (-P_R1)から分極状態P1 (+P_R1)に切り替わるこ
とができ、電荷ΔQが、ビット線１０２から、選択された強誘電性メモリセル１０６に吸
収される。吸収された電荷ΔQ は、わずかに、ノードＢＬのボルテージポテンシャルV_BL
を減少させることができ（つまり、ΔV_BL = ΔQ/C_BLに従って）、オペアンプ５３２は、
フォロワ回路５３４の入力を高に駆動し、ビット線ノードＢＬを、検知ノードＳＮ２に動
作可能に結合することができる。選択された強誘電性メモリセル１０６に吸収された電荷
ΔQは、検知ノードＳＮ２から引き出されることができ、検知ノードＳＮ２のボルテージ
ポテンシャルV_SN2 は、プロット５７６−１に示されるように、減少することができる（
つまり、ΔV_SN2 = ΔQ/C_SN2に従って）。

【0075】

前述したように、比較器５４２は、基準電圧V_REF2 を検知ノードＳＮ２の電圧V_SN2 と
比較するように構成されることができる。基準電圧V_REF2は、選択された強誘電性メモリ
セル１０６が、ビット線１０２から電荷ΔQ を吸収する場合、高ボルテージポテンシャル
電源V_DD と、検知ノードＳＮ２上に現れるだろうボルテージポテンシャルとの間となるよ
うに、選択されることができる(つまり、 (V_DD - ΔQ/C_SN2) < V_REF2 < V_DD)。従って、
時点ｔ３において、検知ノードV_SN2 のボルテージポテンシャルが、図５Ｃのプロット５
７６−１に示されるように、基準電圧V_REF2未満に減少するとき、比較器５４２は、図５
Ｃのプロット５７８−１に示されるように、時点ｔ３において、論理レベル０を出力する
ことから論理レベル１に切り替わることができる。

【0076】

しかし、選択された強誘電性メモリセル１０６が既に、分極状態P1 (+P_R1)にあるなら
ば、選択された強誘電性メモリセル１０６は、分極状態を切り替えない可能性がある。従
って、選択された強誘電性メモリセル１０６は、電荷ΔQ を吸収しないだろう。従って、
電荷ΔQ は、検知ノードＳＮ２から、トランジスタＱ１を通って導電されない可能性があ
り、検知ノードＳＮ２のボルテージポテンシャルV_SN2 は、図５Ｃのプロット５７６−２
に示されるように、時点ｔ２及びｔ３において、変化しないままとなりうる。次に、比較
器５４２は、図５Ｃのプロット５７８−２に示されるように、時点ｔ３において、論理レ
ベル０を出力することから論理レベル１に切り替わらない可能性がある。

【0077】

従って、選択された強誘電性メモリセル１０６に臨界電圧V_CR1 を印加し、比較器５４
２の出力ＤＡＴＡ２をモニタすることにより、選択された強誘電性メモリセルが、分極状
態P1 (+P_R1)にあったか、又は、分極状態P2 (-P_R1)にあったかを判定することができる。
ＤＡＴＡ２が、時点ｔ３において、論理１に切り替わる場合、選択された強誘電性メモリ
セル１０６は、分極状態P2 (-P_R1)にあった。検知動作の後、強誘電性メモリセル１０６
が、検知動作の後、分極状態P2 (-P_R1)を維持することが望ましい場合、強誘電性メモリ
セル１０６は、そして、強誘電性メモリセル１０６の分極を、分極状態Ｐ２に切り戻すた
めに、臨界電圧V_CR2 へとバイアスされることができる（なぜなら、強誘電性メモリセル
１０６が、分極を状態Ｐ１に切り替えたことを検知するから）。しかし、ＤＡＴＡ２が論
理０に残る場合、選択された強誘電性メモリセル１０６は、分極状態Ｐ１にあった。強誘
電性メモリセル１０６は、そして、望ましいならば、分極状態P1 (+P_R1)に残されること
ができる。

【0078】

図５Ａ及び５Ｂを参照して上記した検知回路５５０と同様に、選択された強誘電性メモ
リセル１０６の分極状態は、検知回路５４０のみを用いて（検知回路５５０なしで）判定
されることができる。従って、幾つかの実施形態においては、仮想接地検知回路５００は
、仮想接地回路５３０と検知回路５４０のみを含むことができる。そのような実施形態に
おいては、フォロワ回路５３４のトランジスタＱ２のドレインは、低ボルテージポテンシ
ャル電源V_SS （点線で示されている）に動作可能に結合されることができる。前述したよ
うに、仮想接地検知回路５００は、検知回路５４０と検知回路５５０の両者を含むことが
できる。

【0079】

図６Ａ及び６Ｂは、本開示の実施形態による、検知回路５５０’と関連するボルテージ
ポテンシャルのプロットを図示する。図６Ａは、図５Ａの仮想接地検知回路５００の検知
回路５５０を置き換えることができる検知回路５５０’の模式図である。図６Ｂは、図６
Ａの検知回路５５０’の、それぞれ、ボルテージポテンシャルV_SN1、DATA 1のプロット６
３０、６４０を図示する。

【0080】

図５Ａ及び６Ａを一緒に参照すると、検知回路５５０’は、検知回路５５０’が、マル
チレベル分極スキーム（例えば、分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４などが用いられること
ができる）における分極変化から帰結する放出電荷ΔQ を検出するように構成されること
ができるほかは、検知回路５５０と同様とすることができる。本議論は、分極レベルＰ１
、Ｐ２、Ｐ３、Ｐ４（それぞれ、分極レベル+P_R1、-P_R1、+P_R2、及び -P_R2、に対応する
）を用いる２ビット検知スキームをさすが、本開示は、そのようには限定されない。例え
ば、分極レベルＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、及びＰ６を含む、３ビットスキームが用
いられることができ、４ビットスキームまでなどが、強誘電性メモリセル１０６が、印加
される異なる臨界電圧により、マルチレベル強誘電性状態を示す限り、用いられるがこと
ができる。

【0081】

検知回路５５０’は、比較器５５２’、デジタル−アナログ変換器（ＤＡＣ）６１０、
及びラッチネットワーク６２０を含むことができる。比較器５５２’の正転入力は、図５
の検知回路５５０の比較器５５２と同様に、検知回路ＳＮ１に動作可能に結合されること
ができる。従って、比較器５５２’の正転入力は、図５Ａのフォロワ回路５３４のトラン
ジスタＱ２のドレインに動作可能に結合されることができる。

【0082】

ＤＡＣ６１０の入力は、デジタル信号ＢＩＴＳ１（例えば、図４のバイアス回路４１０
から、メモリコントローラから、など）を受信するように構成されることができる。ＤＡ
Ｃ６１０の出力は、比較器５５２’反転入力に動作可能に結合されることができる。

【0083】

ラッチネットワーク６２０は、ラッチを含み得、ラッチのそれぞれは、デジタルビット
を格納するように構成される。デジタル信号ＢＩＴＳ１が、２ビットを含む場合、ラッチ
ネットワーク６２０は、少なくとも２つのラッチを含むことができる。デジタル信号ＢＩ
ＴＳ２が３ビットを含む場合、ラッチネットワーク６２０は、少なくとも３ビットなど、
含むことができる。ラッチネットワーク６２０の入力は、デジタル信号ＢＩＴＳ１を受信
するように構成されることができる。従って、ラッチネットワーク６２０の入力は、ＤＡ
Ｃ６１０の入力に動作可能に結合されることができる。ラッチネットワーク６２０は、ま
た、クロック入力

を含むことができる。

【0084】

クロック入力

は、比較器５５２’の出力に動作可能に結合されることができる。
従って、ラッチネットワーク６２０は、比較器５５２の出力が、高から低にトグル切り替
えする場合、ラッチネットワーク６２０の入力へ、ＢＩＴＳ１によって印加されたデジタ
ルビットを格納するように構成されることができる。

【0085】

デジタル信号ＢＩＴＳ１は、デジタルビット信号のバスを含むことができる（例えば、
２ビット信号、３ビット信号、４ビット信号など）。検知動作中、デジタル信号ＢＩＴＳ
１は、低から高デジタル値にスイープされることができる。従って、ＤＡＣ６１０の出力
は、低ボルテージポテンシャルレベルから高ボルテージポテンシャルレベルにステップア
ップするボルテージ信号V_REF1′ を提供することができる。

【0086】

図５Ａ、５Ｂ、６Ａ、及び６Ｂを一緒に参照すると、検知回路５５０’を含む仮想接地
検知回路５００は、検知動作を実行することができる。V_BL、CTRL1、及び V_WL に対応す
る図５Ｂのプロット５６０、５６２、及び５６４は、マルチレベル分極スキームと同様で
ある。しかし、Ｂ／Ｌ ＢＩＡＳ及びＷ／Ｌ ＢＩＡＳは、最も大きい強度及び負の配向
（例えば、-V_CR2）を有する分極レベルに対応する臨界ボルテージポテンシャルを、選択
された強誘電性メモリセル１０６に印加するように選択されることができる。非限定的な
例によると、２ビット分極スキームにおいては、P4 (-P_R2)分極レベルは、最も大きい強
度及び負の分極（P1 (+P_R1)、P2 -P_R1)、P3 (+P_R2)、及び P4 (-P_R2)を外れた）を有する
。従って、Ｂ／Ｌ ＢＩＡＳ及びＷ／Ｌ ＢＩＡＳは、選択された強誘電性メモリセル１
０６に、臨界ボルテージポテンシャル-V_CR2 を印加するように選択されることができる。

【0087】

臨界ボルテージポテンシャル-V_CR2 が、選択された強誘電性メモリセル１０６に印加さ
れる時、選択される強誘電性メモリセル１０６は、選択された強誘電性メモリセル１０６
が、既に分極状態Ｐ４にあったのでないならば、分極状態P4 (-P_R2)に切り替わることが
できる。従って、電荷ΔQ は、分極状態に変化がある場合、臨界ボルテージポテンシャル
-V_CR2 が、選択された強誘電性メモリセル１０６に印加される時、選択された強誘電性メ
モリセル１０６から放出されることができる。選択された強誘電性メモリセル１０６から
放出される電荷ΔQの大きさは、強誘電性メモリセル１０６が、分極状態Ｐ１からP4 (ΔQ
_P1)へ、分極状態Ｐ２からP4 (ΔQ_P2)へ、又は、分極状態Ｐ３からP4 (ΔQ_P3)へ、切り替
わるか否かに依存して、異なることができる。

【0088】

図５Ｂを参照して前述したように、検知回路５５０’の検知ノードＳＮ１における電圧
変化ΔV_SN1は、選択された強誘電性メモリセル１０６によって放出された任意の電荷ΔQ
の結果としてのビット線１０２の電圧変化ΔV_BL よりも、C_BL/C_SN1のファクタだけ大きい
事ができる。検知ノードＳＮ１の電圧変化ΔV_SN1 は、分極状態P1 (+P_R1)からP4 (-P_R2)
への切り替えについて、ΔQ_P1/C_SN1 、分極状態P2 (-P_R1)から P4 (-P_R2)への切り替えに
ついて、ΔQ_P2/C_SN1、分極状態P3 (+P_R2) から P4 (-P_R2)への切り替えについて、ΔQ_P3/
C_SN1、及び、分極状態がP4 (-P_R2)に留まる場合には、変化なし、であることができる。
図６Ｂのプロット６３０は、臨界電圧-V_CR2 が印加されたとき、選択されたメモリセル１
０６があった可能性のある異なる分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４の夫々について、時点
ｔ２において（臨界ボルテージポテンシャル-V_CR2 が選択された強誘電性メモリセル１０
６に印加されるとき）発生するV_SN1 の変化を図示する。プロット６３０に図示されるよ
うに、分極状態Ｐ３からＰ４への切り替えは、V_SN1 における最も大きな変化となる。Ｐ
１からＰ４への切り替えは、V_SN1 の、より少ない変化となる。Ｐ２からＰ４への切り替
えは、V_SN1の、更に少ない変化となる。もちろん、Ｐ４に留まることは、V_SN1 に変化を
生じない。

【0089】

臨界電圧-V_CR2 が選択された強誘電性メモリセル１０６に印加された後、デジタル信号
ＢＩＴＳ１は、低から高にスイープされることができる。結果として、V_REF1′ は、プロ
ット６３０に示されるように、ステップパターンを示すことができる。V_REF1′ のステッ
プパターンの各ステップは、ＤＡＣ６１０を駆動するＢＩＴＳ１の異なるデジタル値に関
連することができる。非限定的例によると、デジタル００は、第１のステップに関連する
ことができ、デジタル０１は、第２のステップに関連することができ、デジタル１０は、
第３のステップに関連することができ、デジタル１１は、第４のステップに関連すること
ができる。V_REF1′ のステップサイズが、V_SN1 の異なる可能な電圧レベル間の距離（選
択された強誘電性メモリセル１０６の分極状態の変化に応答して、異なる電荷が放出され
るときの、V_SN1 の異なる電圧差から帰結する）に略等しい限り、ＢＩＴＳ１の異なるデ
ジタル信号（例えば、００、０１、１０、１１）は、また、異なる分極状態Ｐ１、Ｐ２、
Ｐ３、Ｐ４に関連することができる（例えば、Ｐ４は、００に関連することができ、Ｐ２
は、０１に関連することができ、Ｐ１は、１０に関連することができ、及びＰ３は、１１
に関連することができる）。

【0090】

プロット６３０に図示されるように、V_REF1′ は、選択された強誘電性メモリセル１０
６が、分極状態Ｐ４にあった場合、時点t_P4において、V_SN1 に交差することができる。ま
た、V_REF1′ は、選択された強誘電性メモリセル１０６が、分極状態Ｐ２にあった場合、
時点t_P2 において、V_SN1 に交差することができる。更に、V_REF1′ は、選択された強誘
電性メモリセル１０６が、分極状態Ｐ１にあった場合、時点t_P1 において、V_SN1 と交差
することができる。更に、V_REF1′ は、選択された強誘電性メモリセル１０６が、分極状
態Ｐ３にあった場合、時点t_P3 において、V_SN1 に交差することができる。結果として、V
_REF1′を V_SN1と比較するように構成される、比較器５５２’の出力ＤＡＴＡ１が、プロ
ット６４０に図示されるように、選択された強誘電性メモリセル１０６の分極状態に依存
して、異なる時点で、論理１から論理０にトグル切り替えする。

【0091】

比較器５５２’の出力ＤＡＴＡ１が、論理０へトグル切り替えするとき、ラッチネット
ワーク６２０は、ＤＡＣ６１０を駆動するデジタル信号ＢＩＴＳ１（及び、拡張により、
V_REF1′）と同一である、ラッチネットワーク６２０の入力においてアサートされるデジ
タル信号ＢＩＴＳ１を格納することができる。従って、図６Ｂの例においては、選択され
た強誘電性メモリセル１０６の分極状態がＰ４であった場合、ラッチネットワーク６２０
は、００を格納するだろう。また、分極状態がＰ２の場合、ラッチネットワーク６２０は
、０１を格納するだろう。分極状態がＰ１であった場合には、ラッチネットワーク６２０
は、１０を格納するだろう。分極状態がＰ３であった場合には、ラッチネットワーク６２
０は、１１を格納するだろう。従って、臨界電圧-V_CR2を印加し、デジタル信号ＢＩＴＳ
１をスイープし、ラッチネットワーク６２０によって格納されているデータを読み込むこ
とにより、どのデータ状態に、選択された強誘電性メモリセル１０６があったかが判定さ
れることができる。

【0092】

もちろん、この検知動作は、選択された強誘電性メモリセル１０６が以前にあった分極
状態に関わらず、選択された強誘電性メモリセル１０６を分極状態Ｐ４に切り替える。従
って、選択された強誘電性メモリセル１０６に格納されていたデータを保持することが望
ましい場合、デジタル信号００、０１、１０、１１に関連した分極状態は、対応する臨界
電圧V_CR1、-V_CR1、V_CR2、-V_CR2を印加することにより、選択された強誘電性メモリセル１
０６に再印加されることができる。

【0093】

幾つかの実施形態においては、デジタル信号ＢＩＴＳ１を低から高にスイープするので
はなく、デジタル信号ＢＩＴＳ１は、むしろ、高から低にスイープされることができる。

【0094】

幾つかの実施形態においては、選択された強誘電性メモリセル１０６の異なる分極状態
に依存して、V_SN1の差に略等しい基準電圧V_REF1 のステップを用いるのではなく、ステッ
プは、V_SN1の差よりも小さくあることができる。そのような実施形態においては、デジタ
ル信号ＢＩＴＳ１は、強誘電性メモリセル１０６に格納されるよりも多くのビットを含む
ことができ、ＢＩＴＳ１のビットの可能な組み合わせの幾つかのみが、強誘電性メモリセ
ル１０６の異なる分極状態に対応することができる。

【0095】

幾つかの実施形態においては、比較器５５２’は、むしろ、低から高又は高から低と線
形にスイープするアナログ基準電圧を、V_SN1と比較することができ、アナログ基準電圧は
、アナログ−デジタル変換器に印加され、それから、アナログ電圧に対応するデジタル信
号をラッチネットワーク６２０に提供することができる。比較器５５２’の出力は、比較
器をトグル切り替えしたアナログ電圧の値に対応するデジタル値を格納するために、ラッ
チネットワーク６２０にクロックを与えることができる。この構成においては、デジタル
値は、図６Ａ及び６Ｂについて議論した例と同様に、異なる分極状態に割り当てられるこ
とができる。

【0096】

幾つかの実施形態においては、V_SN1 を検知するために、「平行」検知スキームが用い
られることができる。例えば、複数の比較器は、それぞれ、V_SN1 を複数の異なる基準電
圧の異なる一つと比較するように構成されることができ、それぞれは、異なるデータ状態
００、０１、１０、１１に対応するように選択されることができる。比較器の出力を解析
する（例えば、どの比較器がトグル切り替えするか観察する）ことにより、分極状態（及
び、従って、対応するデータ状態）が判定されることができる。他の検知回路構成は、ま
た、本開示の範囲内で考えられる。

【0097】

図７Ａ及び７Ｂは、本開示の実施形態による、検知回路５４０’の実施形態を図示する
。図７Ａは、図５Ａの仮想接地検知回路５００の検知回路５４０を置き換えることができ
る検知回路５４０’の模式図である。図７Ｂは、図７Ａの検知回路５４０’のボルテージ
ポテンシャルのプロット７７０、７８０を図示する。

【0098】

図５Ａ及び７Ａを一緒に参照すると、検知回路５４０’は、図６Ａを参照して上記した
検知回路５５０’と相補的であることができる（つまり、検知回路５５０’の場合のよう
に、選択された強誘電性メモリセル１０６から放出された電荷ではなく、選択された強誘
電性メモリセルに吸収される電荷を検出するように構成されることができる）。検知回路
５４０’は、検知回路５４０’が、マルチレベル分極スキーム（例えば、分極状態Ｐ１、
Ｐ２、Ｐ３、Ｐ４、などが用いられることができる）において、分極変化から帰結する吸
収された電荷ΔQ を検出するように構成されることができること以外は、検知回路５４０
と同様とすることができる。本議論は、分極状態Ｐ１、Ｐ２、Ｐ３、及びＰ４を用いた（
それぞれ、分極レベル+P_R1、-P_R1、+P_R2、及び -P_R2、に対応する）２ビット検知スキー
ムをさすが、本開示は、そのようには限定されない。例えば、分極レベルＰ１、Ｐ２、Ｐ
３、Ｐ４、Ｐ５、及びＰ６を含む３ビットスキームが用いられることができ、強誘電性メ
モリセル１０６は、４ビットスキームまでなどが、強誘電性メモリセル１０６が、印加さ
れる異なる臨界電圧により、マルチレベル強誘電性状態を示す限り、用いられるがことが
できる。

【0099】

検知回路５４０’は、比較器５４２’、デジタル−アナログ変換器（ＤＡＣ）７５０、
及びラッチネットワーク７６０を含むことができる。比較器５４２’の反転入力は、図５
Ａの検知回路５４０の比較器５４２と同様に、検知ノードＳＮ２に動作可能に結合される
ことができる。従って、比較器５４２’の反転入力は、図５Ａのフォロワ回路５３４のト
ランジスタＱ１のドレインに動作可能に結合されることができる。

【0100】

ＤＡＣ７５０の入力は、デジタル信号ＢＩＴＳ２（例えば、図４のバイアス回路４１０
から、メモリコントローラから、など）を受信するように構成されることができる。ＤＡ
Ｃ７５０の出力は、比較器５４２’の反転入力に動作可能に結合されることができる。

【0101】

ラッチネットワーク７６０は、複数のラッチを含むことができ、ラッチのそれぞれは、
デジタルビットを格納するように構成される。デジタル信号ＢＩＴＳ２が、２ビットを含
む場合、ラッチネットワーク７６０は、少なくとも２つのラッチを含むことができる。デ
ジタル信号ＢＩＴＳ２が、３ビットを含む場合、ラッチネットワーク７６０は、少なくと
も３ビットを含むことができる、などである。ラッチネットワーク７６０の入力は、デジ
タル信号ＢＩＴＳ２を受信するように構成されることができる。従って、ラッチネットワ
ーク６２０の入力は、ＤＡＣ７５０の入力に動作可能に結合されることができる。ラッチ
ネットワーク７６０は、また、クロック入力

を含むことができる。

【0102】

クロック入力

は、比較器５４２’の出力に動作可能に結合されることができる。

【0103】

従って、ラッチネットワーク７６０は、比較器５４２’の出力が高から低にトグル切り
替えされる場合、ラッチネットワーク７６０の入力に、ＢＩＴＳ２によって印加されるデ
ジタルビットを格納するように構成されることができる。

【0104】

デジタル信号ＢＩＴＳ２は、デジタルビット信号のバスを含むことができる（例えば、
２ビット信号、３ビット信号、４ビット信号など）。検知動作中、デジタル信号ＢＩＴＳ
２は、高から低デジタル値へスイープされることができる。従って、ＤＡＣ７５０の出力
は、高ボルテージポテンシャルレベルから低ボルテージポテンシャルレベルへステップダ
ウンする電圧信号V_REF2′ を提供することができる。

【0105】

図５Ａ、５Ｃ、７Ａ、及び７Ｃを一緒に参照すると、検知回路５４０’を含む仮想接地
検知回路５００は、検知動作を実行することができる。V_BL、CTRL2、及び V_WL に対応す
る図５Ｃのプロット５７０、５７２、及び５７４は、マルチレベル分極スキームについて
同様である。しかし、Ｂ／Ｌ ＢＩＡＳ及びＷ／Ｌ ＢＩＡＳは、最も大きい強度と正の
配向（例えば、V_CR2）を有する分極レベルに対応する臨界ボルテージポテンシャルを、選
択された強誘電性メモリセル１０６に印加するように選択されることができる。非限定的
な例によると、２ビット分極スキームにおいては、P3 (+P_R2)分極レベルは、最も大きい
強度及び正の分極（P1(+P_R1), P2 -P_R1), P3 (+P_R2), 及び P4 (-P_R2)から外れて）を有
する。従って、Ｂ／Ｌ ＢＩＡＳ及びＷ／Ｌ Ｂｉａｓは、臨界ボルテージポテンシャル
V_CR2 （図２Ａ及び２Ｂ）を、選択された強誘電性メモリセル１０６に印加するように選
択されることができる。

【0106】

臨界ボルテージポテンシャルV_CR2 が選択された強誘電性メモリセル１０６に印加され
るとき、選択された強誘電性メモリセル１０６が既に、分極状態P3にあったのではないな
らば、選択された強誘電性メモリセル１０６は、分極状態P3 (+P_R2)に切り替わることが
できる。従って、分極状態に変化が在る場合には、臨界ボルテージポテンシャルV_CR2 が
選択された強誘電性メモリセル１０６に印加されるとき、電荷ΔQ は、選択された強誘電
性メモリセル１０６に吸収されることができる。選択された強誘電性メモリセル１０６に
吸収される電荷ΔQの大きさは、強誘電性メモリセル１０６が、分極状態P1 から P3 (ΔQ
_P1)へ切り替わるか、分極状態P2 から P3 (ΔQ_P2)へ切り替わるか、又は、分極状態P4 か
ら P3 (ΔQ_P4)へ切り替わるかに依存して、異なることができる。

【0107】

図５Ｃを参照して前述したように、検知回路５４０’の検知ノードＳＮ２における電圧
変化ΔV_SN2は、選択された強誘電性メモリセル１０６に吸収される任意の電荷ΔQ となる
、ビット線１０２の電圧変化ΔV_BL と比較して、C_BL/C_SN2のファクタだけ変化することが
できる。検知ノードＳＮ２における電圧の変化ΔV_SN2 は、分極状態P1 (+P_R1) から P3 (
+P_R2)への切り替えについて、ΔQ_P1/C_SN2 、分極状態P2 (-P_R1) から P3 (+P_R2)への切り
替えについて、ΔQ_P2/C_SN2 、分極状態P4 (-P_R2) から P3 (+P_R2)への切り替えについて
、ΔQ_P4/C_SN2とすることができ、分極状態がP3 (+P_R2)に留まるならば、変化なしとする
ことができる。図７Ｂのプロット７７０は、臨界電圧V_CR2 が印加されたときに、選択さ
れたメモリセル１０６があった異なる分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４のそれぞれについ
て、時点ｔ２において発生する（臨界ボルテージポテンシャルV_CR2 が、選択された強誘
電性メモリセル１０６に印加されるとき）、V_SN2 の変化を図示する。プロット７７０に
図示されるように、分極状態P4 (-P_R2) からP3(+P_R2)への切り替えは、V_SN2の最も大きい
変化となる。P2 (-P_R1) から P3 (+P_R2)への切り替えは、V_SN2のより小さな変化となる。
P1(+P_R1) から P3 (+P_R2)への切り替えは、V_SN2.の更に小さな変化となる。もちろん、P3
(+P_R2)に留まることは、V_SN2に変化をもたらさない。

【0108】

臨界電圧V_CR2 が、選択された強誘電性メモリセル１０６に印加された後、デジタル信
号ＢＩＴＳ２は、高から低にスイープされることができる。結果として、V_REF2′ は、プ
ロット７７０に示されるように、ステップパターンを示すことができる。V_REF2′ のステ
ップパターンにおける各ステップは、ＤＡＣ６１０を駆動するＢＩＴＳ２の異なるデジタ
ル値に関連付けられることができる。非限定的例によれば、デジタル１１は、第１のステ
ップに関連付けられることができ、デジタル１０は、第２のステップに関連付けられるこ
とができ、デジタル０１は、第３のステップに関連付けられることができ、デジタル００
は、第4のステップに関連付けられることができる。V_REF2′ のステップサイズが、V_SN2
の異なる可能な電圧レベル（選択された強誘電性メモリセル１０６の分極状態の変化に応
答して、異なる電荷が吸収される時、V_SN2 の異なる電圧変化から帰結する）の間の距離
に略等しい限り、ＢＩＴＳ２の異なるデジタル信号（例えば、００、０１、１０、１１）
は、また、異なる分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４に関連付けられることができる（例え
ば、Ｐ３は、１１に関連付けられることができ、Ｐ１は、１０に関連付けられることがで
き、Ｐ２は、０１に関連付けられることができ、及びＰ３は、００に関連付けられること
ができる）。

【0109】

プロット７７０に図示されるように、V_REF2′ は、選択された強誘電性メモリセル１０
６が、分極状態P3 (+P_R2)にあった場合、時点t_P3 においてV_SN2 と交差することができる
。また、V_REF2′は、選択された強誘電性メモリセル１０６が、分極状態P1 (+P_R1)にあっ
た場合、時点t_P1 においてV_SN2 に交差することができる。更に、V_REF2′ は、選択され
た強誘電性メモリセル１０６が、分極状態P2 (-P_R1)にあった場合、時点t_P2 においてV_SN
2 と交差することができる。更に、V_REF2′は、選択された強誘電性メモリセル１０６が
、分極状態P4 (+P_R1)にあった場合、時点t_P4 においてV_SN2 と交差することができる。結
果として、V_REF2′ を V_SN2と比較するように構成される、比較器５４２’の出力ＤＡＴ
Ａ２は、プロット７８０に図示されるように、選択された強誘電性メモリセル１０６の分
極状態に依存して、異なる時点で、論理１から論理０にトグル切り替えする。

【0110】

比較器５４２’の出力ＤＡＴＡ２が、論理０にトグル切り替えするとき、ラッチネット
ワーク７６０は、ラッチネットワーク７６０の入力にアサートされるデジタル信号ＢＩＴ
Ｓ２を格納することができ、これは、ＤＡＣ７５０（及び、拡張により、V_REF2′）を駆
動するデジタル信号ＢＩＴＳ２と同様である。従って、図７Ｂの例においては、選択され
た強誘電性メモリセル１０６の分極状態が、P3 (+P_R2)であった場合、ラッチネットワー
ク７６０は、デジタル１１を格納するだろう。また、分極状態が、P1 (+P_R1)の場合、ラ
ッチネットワーク７６０は、デジタル１０を格納するだろう。分極状態が、P2 (-P_R1)で
あった場合、ラッチネットワーク７６０は、デジタル０１を格納するだろう。分極状態が
、P4 (-P_R2)であった場合、ラッチネットワーク７６０は、デジタル００を格納するだろ
う。従って、臨界電圧V_CR2を印加し、デジタル信号ＢＩＴＳ２をスイープし、及び、ラッ
チネットワーク７６０によって格納されたデータを読み込むことにより、選択された強誘
電性メモリセル１０６があった分極状態Ｐ１、Ｐ２、Ｐ３、Ｐ４が何であったかを判定す
ることができる。

【0111】

もちろん、この検知動作は、選択された強誘電性メモリセル１０６が以前にあった分極
状態に関わらず、選択された強誘電性メモリセル１０６を分極状態P3 (+P_R2)に切り替え
る。従って、選択された強誘電性メモリセル１０６に格納されていたデータを維持するこ
とが望ましい場合、デジタル信号００、０１、１０、１１に関連する検知された分極状態
は、対応する臨界電圧V_CR1、-V_CR1、V_CR2、-V_CR2を印加することにより、選択された強誘
電性メモリセル１０６に再印加されることができる。

【0112】

図８は、選択された強誘電性メモリセル１０６の検知動作を実行する方法の簡単化され
たフローチャート８００である。図４、５Ａ、６Ａ、７Ａ、及び８を一緒に参照すると、
動作８１０において、この方法は、分極状態において（例えば、分極レベル+P_R1、-P_R1、
+P_R2、-P_R2、などにそれぞれ対応するＰ１、Ｐ２、Ｐ３、Ｐ４、などの一つ）、選択され
た強誘電性メモリセル１０６に動作可能に結合された導電線（例えば、ビット線１０２、
ワード線１０４）へ、第１のバイアスボルテージポテンシャル（例えば、Ｂ／Ｌ ＢＩＡ
Ｓ’）にある仮想接地を提供することを含むことができる。

【0113】

動作８２０において、この方法は、選択された強誘電性メモリセル１０６に動作可能に
結合された他の導電線（例えば、ビット線１０２及びワード線１０４の他方）に、第2の
バイアスボルテージポテンシャル（たとえば、Ｗ／Ｌ ＢＩＡＳ）を印加することを含む
ことができる。第１のバイアスボルテージポテンシャルと第２のバイアスボルテージポテ
ンシャルは、選択された強誘電性メモリセル１０６に、臨界ボルテージポテンシャルV_CR1
、-V_CR1、V_CR2、-V_CR2、などを印加するように選択されることができる。

【0114】

動作８３０において、この方法は、選択された強誘電性メモリセル１０６が、他の分極
状態Ｐ１、Ｐ２、Ｐ３、Ｐ４（それぞれ、分極レベル+P_R1、-P_R1、+P_R2、-P_R2に対応する
）へ切り替わる場合、検知ノードキャパシタンスC_SN1、C_SN2を有する検知回路５４０、５
４０’、５５０、５５０’の検知ノードＳＮ１、ＳＮ２に導電線（例えば、１０２、１０
４）を動作可能に結合することを含むことができる。

【0115】

動作８４０において、この方法は、選択された強誘電性メモリセル１０６の分極状態を
判定するために、検知ノードＳＮ１、ＳＮ２におけるボルテージポテンシャルV_SN1、V_SN2
を基準ボルテージポテンシャルV_REF1、V_REF1′、V_REF2、V_REF2′ と比較することを含む
ことができる。

【0116】

動作８５０において、この方法は、選択された強誘電性メモリセル１０６が、他の分極
状態に切り替わる場合、選択された強誘電性メモリセル１０６を分極状態へと再プログラ
ミングすることを含むことができる。

【0117】

幾つかの実施形態においては、方法は、第１の分極状態における選択された強誘電性メ
モリセルに動作可能に結合される導電線に、第1のバイアスボルテージポテンシャルにお
ける仮想接地を提供することを含む。この方法は、また、選択された強誘電性メモリセル
に動作可能に結合された、他の導電線へ、バイアスボルテージポテンシャルを印加するこ
とを含む。第１のバイアスボルテージポテンシャルと第2のバイアスボルテージポテンシ
ャルは、選択された強誘電性メモリセルに、臨界電圧を印加することを選択される。この
方法は、また、強誘電性メモリセルが、第２の分極状態に切り替る場合、検知ノードキャ
パシタンスを有する検知回路の検知ノードに、導電線を動作可能に結合することを含む。
この方法は、更に、第１の分極状態を判定するために、基準ボルテージポテンシャルと、
検知ノードの検知ノードボルテージポテンシャルを比較することを含む。幾つかの実施形
態においては、この方法は、ラッチの判定された第１の分極状態に対応するデータを格納
し、検知動作が実行された後、第1の分極状態に選択された強誘電性メモリセルをリセッ
トすることを含む。幾つかの実施形態においては、この方法は、検知動作中、低ボルテー
ジポテンシャルから高ボルテージポテンシャルに、基準ボルテージポテンシャルをスイー
プすることを含む。幾つかの実施形態においては、基準ボルテージポテンシャルを、低ボ
ルテージポテンシャルから高ボルテージポテンシャルへとスイープすることは、低ボルテ
ージポテンシャルから高ボルテージポテンシャルへ、ステップパターンで、基準ボルテー
ジポテンシャルをスイープすることを含む。幾つかの実施形態においては、基準ボルテー
ジポテンシャルを、低ボルテージポテンシャルから高ボルテージポテンシャルへスイープ
することは、基準ボルテージポテンシャルを、低ボルテージポテンシャルから高ボルテー
ジポテンシャルへ線形的にスイープすることを含む。

【0118】

幾つかの実施形態においては、電子システムを動作する方法は、バイアス回路で、選択
された強誘電性メモリセルに動作可能に結合された導電線のペアを介して、強誘電性メモ
リセルのアレイの選択された強誘電性メモリセルに臨界ボルテージポテンシャルを、印加
することを含む。臨界ボルテージポテンシャルは、選択された強誘電性メモリセルに、第
1の分極状態から第２の分極状態へ切り替させることを選択される。この方法は、また、
選択された強誘電性メモリセルが、第１の分極状態から第２の分極状態へ切り替る場合、
導電線のペアの一つに動作可能に結合された仮想接地検知回路によって、選択された強誘
電性メモリセルに吸収される、及び、これから放出されるうちの少なくとも一方である電
荷を、検知ノードに放電することを含む。検知ノードは、導電線のペアの一つのキャパシ
タンスより小さい検知ノードキャパシタンスを有する。幾つかの実施形態においては、こ
の方法は、更に、検知ノードに放電される電荷を検出することに応答して、選択された強
誘電性メモリセルが、第１の分極状態にあったことを判定することを含むことができる。
幾つかの実施形態においては、この方法は、更に、検知ノードに於ける電荷が変化しない
ことを検出することに応答して、選択された強誘電性メモリセルが、第２の分極状態にあ
ったことを判定することを含むことができる。幾つかの実施形態においては、この方法は
、更に、検知ノードから放電される異なる電荷を検出することに応答して、選択された強
誘電性メモリセルが、第１の分極状態及び第２の分極状態とは異なる第３の分極状態にあ
ったことを判定することを含むことができる。

【0119】

図９は、図４の制御回路４００を含むメモリデバイス９１０を含むコンピューティング
デバイス９００の簡単化されたブロック図である。コンピューティングデバイス９００は
、メモリデバイス９１０に動作可能に結合された処理回路９２０、1以上の入力デバイス
９４０及び1以上の出力デバイス９５０を含むことができる。メモリデバイス９１０は、
制御回路４００に動作可能に結合されたメモリセル（例えば、図１の強誘電性メモリセル
１０６）のアレイ１００を含むことができる。制御回路４００は、本明細書で前述したよ
うに、仮想接地検知回路（ＶＧＳＣ）５００を含むことができる。処理回路９２０は、ア
レイ１００に格納されるコンピュータ読み取り可能な命令を実行するように構成されるこ
とができる。

【0120】

入力デバイス９４０は、キーボード、マウス、トラックパッド、マイク、タッチスクリ
ーン、他の入力デバイス、及び、それらの組み合わせを含むことができる。出力デバイス
９５０は、電子ディスプレイ（例えば、タッチスクリーン）、音響トランスデューサ、発
光ダイオード、他の出力デバイス、及びそれらの組み合わせを含むことができる。入力デ
バイス９４０と出力デバイスは、コンピューティングデバイス９００のユーザが、コンピ
ューティングデバイスと相互作用できるように構成されることができる。

【0121】

幾つかの実施形態においては、コンピューティングデバイスは、メモリデバイスを含む
。メモリデバイスは、強誘電性メモリセルのアレイと、仮想接地検知回路を含む制御回路
とを含む。仮想接地検知回路は、強誘電性メモリセルのアレイの強誘電性メモリセルに動
作可能に結合するように構成される。仮想接地検知回路は、選択された強誘電性メモリセ
ルに動作可能に結合された導電線に、仮想接地を提供し、選択された強誘電性メモリセル
が、第１の分極状態から第２の分極状態へ切り替ることに応答して、検知回路の検知ノー
ドに導電線を選択的に放電するように構成される。検知ノードは、導電線のキャパシタン
スより小さい検知ノードキャパシタンスを有する。コンピューティングデバイスは、また
、メモリデバイスと動作可能に結合される処理回路を含む。処理回路は、メモリデバイス
のアレイに格納されるコンピュータ読み取り可能な命令を実行するように構成される。幾
つかの実施形態においては、コンピューティングデバイスは、処理回路と動作可能に結合
される少なくとも１つの入力デバイスと少なくとも１つの出力デバイスを含む。少なくと
も１つの入力デバイスと少なくとも１つの出力デバイスは、コンピューティングデバイス
のユーザが、コンピューティングデバイスと相互作用可能とするように構成される。

【0122】

ある例示的実施形態が、図面と関係して記述されたが、当業者は、本開示によって包含
される実施形態は、明示的に示され、本明細書で記述されたそれらの実施形態に限定され
ないことを認識し、理解するだろう。むしろ、本明細書で記述された実施形態への多くの
追加、削除、及び改変が、法的均等物を含む、以下に請求されるもののような、本開示に
よって包含される実施形態の範囲から離れることなく、なされ得る。更に、ある開示され
た実施形態からの特徴は、開示された他の実施形態の特徴と組み合わされることができ、
これは、依然、本開示に包含される。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図7A】

【図7B】

【図8】

【図9】