【図1】本開示の実施形態による、強誘電性メモリセルのアレイの一部の簡単化した図である。

【図2A】図１のアレイの強誘電性メモリセルに印加される異なるボルテージポテンシャル間の関係と、強誘電性メモリセル１０６の対応する分極状態を図示する。仮説的可変電源に動作可能に結合する図１のアレイの強誘電性メモリセルを図示する。

【図2B】図１のアレイの強誘電性メモリセルに印加される異なるボルテージポテンシャル間の関係と、強誘電性メモリセル１０６の対応する分極状態を図示する。強誘電性メモリセルの異なる分極状態に対する、強誘電性メモリセルへ印加される異なる電圧の関係を示す簡単化されたプロットである。

【図3】本開示の実施形態による、図１のアレイの一部の簡単化された模式的図である。

【図4】図１のアレイの強誘電性メモリセルの一つに動作可能に結合する制御回路の簡単化されたブロック図である。

【図5A】図４の制御回路の仮想接地検知回路の模式図である。

【図5B】単一レベル分極スキームにおける選択された強誘電性メモリセルの検知動作の間の、図５Ａの仮想接地検知回路からのボルテージポテンシャルのプロットを図示する。

【図5C】単一レベル分極スキームに於ける選択された強誘電性メモリセルの検出動作の間の、図５Ａの仮想接地検知回路からのボルテージポテンシャルの他のプロットを図示する。

【図6A】検知回路と、本開示の実施形態による、関連するボルテージポテンシャルのプロットとを図示する。複数レベル分極スキームにおける、検知回路の模式図である。

【図6B】検知回路と、本開示の実施形態による、関連するボルテージポテンシャルのプロットとを図示する。図６Ａの検知回路のボルテージポテンシャルのプロットを図示する。

【図7A】他の検知回路と、本開示の実施形態による、関連するボルテージポテンシャルのプロットとを図示する。複数レベル分極スキームにおける検知回路の模式図である。

【図7B】他の検知回路と、本開示の実施形態による、関連するボルテージポテンシャルのプロットとを図示する。図７Ａの検知回路のボルテージポテンシャルのプロットを図示する。

【図8】選択された強誘電性メモリセルの検知動作を実行する方法を図示する簡単化されたフローチャートである。

【図9】図４の制御回路を含むメモリデバイスを含むコンピューティングデバイスの簡単化されたブロック図である。