特許 6783703 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6783703

(24)【登録日】2020年10月26日

(45)【発行日】2020年11月11日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20201102BHJP

   H01L 27/092 20060101ALI20201102BHJP

   H01L 21/336 20060101ALI20201102BHJP

   H01L 29/786 20060101ALI20201102BHJP

   H01L 29/78 20060101ALI20201102BHJP

   H01L 21/265 20060101ALI20201102BHJP

【ＦＩ】

   H01L27/092 E

   H01L29/78 626C

   H01L29/78 616A

   H01L29/78 616J

   H01L29/78 301C

   H01L29/78 301S

   H01L27/092 C

   H01L27/092 D

   H01L21/265 602A

【請求項の数】15

【全頁数】25

(21)【出願番号】特願2017-105973(P2017-105973)

(22)【出願日】2017年5月29日

(65)【公開番号】特開2018-200992(P2018-200992A)

(43)【公開日】2018年12月20日

【審査請求日】2019年11月14日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】特許業務法人筒井国際特許事務所

(72)【発明者】

【氏名】山本 芳樹

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２０１３−２１９１８１（ＪＰ，Ａ）

【文献】 特開２０１６−００４８４５（ＪＰ，Ａ）

【文献】 特開２０１６−２０７８５３（ＪＰ，Ａ）

【文献】 特開平０９−３０６８６２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

（ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された第１半導体層とを準備する工程、
（ｂ）前記半導体基板のうち第１ＭＩＳＦＥＴが形成される第１領域において、前記絶縁層および前記第１半導体層を残すと共に、前記第１領域とは別の領域であり、且つ、第２ＭＩＳＦＥＴが形成される第２領域において、前記絶縁層および前記第１半導体層を除去する工程、
（ｃ）前記（ｂ）工程後に、前記第１領域の前記第１半導体層上に、第１ゲート絶縁膜を介して前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２領域の前記第半導体基板上に、第２ゲート絶縁膜を介して前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後に、前記第２領域において、イオン注入法によって、前記半導体基板内にｎ型の導電性を有する第１半導体領域を形成する工程、
（ｅ）前記（ｃ）工程後に、前記第１領域において、イオン注入法によって、前記第１半導体層内にｎ型の導電性を有する第１エクステンション領域を形成する工程、
（ｆ）前記（ｄ）および（ｅ）工程後に、前記半導体基板に対して第１熱処理を施す工程、
（ｇ）前記（ｆ）工程後に、前記第２領域において、イオン注入法によって、前記半導体基板内に、前記第１半導体領域よりも高濃度であり、且つ、ｎ型の導電性を有する第２拡散層を形成する工程、
（ｈ）前記（ｆ）工程後に、前記第１領域において、イオン注入法によって、前記第１半導体層内に、前記第１エクステンション領域よりも高濃度であり、且つ、ｎ型の導電性を有する第１拡散層を形成する工程、
（ｉ）前記（ｇ）および（ｈ）工程後に、前記半導体基板に対して第２熱処理を施す工程、
を有し、
前記第１熱処理が施される時間は、前記第２熱処理が施される時間よりも長い、半導体装置の製造方法。

【請求項2】

請求項１に記載の半導体装置の製造方法において、
前記（ｃ）工程後であって（ｅ）工程前に、前記第１領域の前記第１半導体層上には第２半導体層が形成されており、
前記（ｅ）工程におけるイオン注入法は、前記半導体基板に対して垂直な角度、または、前記半導体基板に対する垂線から１０度以下の範囲で傾けた角度によって行われる、半導体装置の製造方法。

【請求項3】

請求項２に記載の半導体装置の製造方法において、
前記（ｃ）工程後であって（ｄ）工程前に、前記第２領域の前記半導体基板上には前記第２半導体層が形成されておらず、
前記（ｄ）工程におけるイオン注入法は、前記（ｅ）工程で用いられる角度よりも大きい角度によって行われる、半導体装置の製造方法。

【請求項4】

請求項２に記載の半導体装置の製造方法において、
前記第２半導体層が前記第１半導体層上に形成される前には、前記第１半導体層内には、イオン注入法による不純物の導入が行われていない、半導体装置の製造方法。

【請求項5】

請求項１に記載の半導体装置の製造方法において、
前記第１エクステンション領域はヒ素を含む不純物で構成されており、
前記第１熱処理によって、前記ヒ素が前記第１半導体層内で２ｎｍ以上であり１０ｎｍ以下の範囲で拡散する、半導体装置の製造方法。

【請求項6】

請求項１に記載の半導体装置の製造方法において、
前記第１熱処理は、９００℃以上、且つ、１００秒以上で行われ、
前記第２熱処理は、９００℃以上、且つ、１秒以下で行われる、半導体装置の製造方法。

【請求項7】

請求項１に記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴのゲート長は、９０ｎｍ以下であり、
前記第２ＭＩＳＦＥＴのゲート長は、前記第１ＭＩＳＦＥＴのゲート長よりも大きい、半導体装置の製造方法。

【請求項8】

請求項１に記載の半導体装置の製造方法において、
前記（ｇ）工程と前記（ｈ）工程は、同時に行われる、半導体装置の製造方法。

【請求項9】

請求項１に記載の半導体装置の製造方法において、
前記（ｇ）工程と前記（ｈ）工程は、それぞれ別の工程として行われる、半導体装置の製造方法。

【請求項10】

請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１領域とは別の領域であり、且つ、第３ＭＩＳＦＥＴが形成される第３領域において、前記絶縁層および前記第１半導体層を残すと共に、前記第２領域とは別の領域であり、且つ、第４ＭＩＳＦＥＴが形成される第４領域において、前記絶縁層および前記第１半導体層を除去し、
前記（ｃ）工程では、前記第３領域の前記第１半導体層上に、第３ゲート絶縁膜を介して前記第３ＭＩＳＦＥＴの第３ゲート電極を形成し、前記第４領域の前記第半導体基板上に、第４ゲート絶縁膜を介して前記第４ＭＩＳＦＥＴの第４ゲート電極を形成し、
前記（ｆ）工程後であって前記（ｉ）工程前に、更に、
（ｊ）前記第４領域において、イオン注入法によって、前記半導体基板内にｐ型の導電性を有する第２半導体領域を形成する工程、
（ｋ）前記第３領域において、イオン注入法によって、前記第１半導体層内にｐ型の導電性を有する第２エクステンション領域を形成する工程、
（ｌ）前記第４領域において、イオン注入法によって、前記半導体基板内に、前記第２半導体領域よりも高濃度であり、且つ、ｐ型の導電性を有する第４拡散層を形成する工程、
（ｍ）前記第３領域において、イオン注入法によって、前記第１半導体層内に、前記第２エクステンション領域よりも高濃度であり、且つ、ｐ型の導電性を有する第３拡散層を形成する工程、
を有する、半導体装置の製造方法。

【請求項11】

請求項１０に記載の半導体装置の製造方法において、
前記（ｃ）工程後であって（ｅ）工程前に、前記第３領域の前記第１半導体層上には第２半導体層が形成されており、
前記（ｋ）工程におけるイオン注入法は、前記半導体基板に対して垂直な角度、または、前記半導体基板に対する垂線から１０度以下の範囲で傾けた角度によって行われる、半導体装置の製造方法。

【請求項12】

請求項１１に記載の半導体装置の製造方法において、
前記（ｃ）工程後であって（ｄ）工程前に、前記第４領域の前記半導体基板上には前記第２半導体層が形成されておらず、
前記（ｊ）工程におけるイオン注入法は、前記（ｋ）工程で用いられる角度よりも大きい角度によって行われる、半導体装置の製造方法。

【請求項13】

請求項１１に記載の半導体装置の製造方法において、
前記第２半導体層が前記第１半導体層上に形成される前には、前記第１半導体層内には、イオン注入法による不純物の導入が行われていない、半導体装置の製造方法。

【請求項14】

請求項１０に記載の半導体装置の製造方法において、
前記第１熱処理は、９００℃以上、且つ、１００秒以上で行われ、
前記第２熱処理は、９００℃以上、且つ、１秒以下で行われる、半導体装置の製造方法。

【請求項15】

請求項１０に記載の半導体装置の製造方法において、
前記第１および第３ＭＩＳＦＥＴのゲート長は、それぞれ９０ｎｍ以下であり、
前記第２および第４ＭＩＳＦＥＴのゲート長は、それぞれ前記第１および第３ＭＩＳＦＥＴのゲート長よりも大きい、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置の製造技術に適用して有効な技術に関する。

【背景技術】

【0002】

半導体基板に形成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に求められる特性の一つとして、リーク電流の低減があげられる。特に、ゲート長が９０ｎｍ以下のＭＩＳＦＥＴでは、リーク電流の項目の一つであるＧＩＤＬ（Gate Induced Drain Leakage）を抑制することが重要である。例えば、特許文献１には、このようなＧＩＤＬによるリーク電流の対策として、エクステンション領域を、高濃度で深い位置に形成する領域と、低濃度で浅い位置に形成する領域とに、分けて形成する技術が開示されている。

【0003】

一方で、低消費電力向けの半導体装置として、ＳＯＩ（Silicon On Insulator）基板にＭＩＳＦＥＴを形成する技術がある。例えば、特許文献２には、ＳＯＩ基板に形成されたＭＩＳＦＥＴと、半導体基板に形成されたＭＩＳＦＥＴとを、同一の半導体チップ内で作り分ける技術が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１０−２５１６３９号公報

【特許文献2】特開２０１３−２１９１８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＳＯＩ基板にＭＩＳＦＥＴを形成する半導体装置においても、ＧＩＤＬによるリーク電流の対策が望まれている。また、ＭＩＳＦＥＴのオン電流を低下させることなく、ＧＩＤＬによるリーク電流を抑制することが望まれている。すなわち、ＳＯＩ基板にＭＩＳＦＥＴを形成する半導体装置の信頼性および性能を両立することが望まれている。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された第１半導体層とを準備する工程、を有する。半導体装置の製造方法は、更に、（ｂ）前記半導体基板のうち第１ＭＩＳＦＥＴが形成される第１領域において、前記絶縁層および前記第１半導体層を残すと共に、前記第１領域とは別の領域であり、且つ、第２ＭＩＳＦＥＴが形成される第２領域において、前記絶縁層および前記第１半導体層を除去する工程、を有する。半導体装置の製造方法は、更に、（ｃ）前記（ｂ）工程後に、前記第２領域において、イオン注入法によって、前記半導体基板内にｎ型の導電性を有する第１半導体領域を形成する工程、を有する。半導体装置の製造方法は、更に、（ｄ）前記（ｂ）工程後に、前記第１領域において、イオン注入法によって、前記第１半導体層内にｎ型の導電性を有する第１エクステンション領域を形成する工程、を有する。半導体装置の製造方法は、更に、（ｅ）前記（ｃ）および（ｄ）工程後に、前記半導体基板に対して第１熱処理を施す工程、を有する。半導体装置の製造方法は、更に、（ｆ）前記（ｅ）工程後に、前記第２領域において、イオン注入法によって、前記半導体基板内に、前記第１半導体領域よりも高濃度であり、且つ、ｎ型の導電性を有する第２拡散層を形成する工程、を有する。半導体装置の製造方法は、更に、（ｇ）前記（ｅ）工程後に、前記第１領域において、イオン注入法によって、前記第１半導体層内に、前記第１エクステンション領域よりも高濃度であり、且つ、ｎ型の導電性を有する第１拡散層を形成する工程、を有する。半導体装置の製造方法は、更に、（ｈ）前記（ｆ）および（ｇ）工程後に、前記半導体基板に対して第２熱処理を施す工程、を有する。そして、前記第１熱処理が施される時間は、前記第２熱処理が施される時間よりも長い。

【発明の効果】

【0008】

一実施の形態によれば、半導体装置の信頼性および性能を両立させることができる。

【図面の簡単な説明】

【0009】

【図1】一実施の形態の半導体装置の製造工程を示す要部断面図である。

【図2】図１に続く半導体装置の製造工程を示す要部断面図である。

【図3】図２に続く半導体装置の製造工程を示す要部断面図である。

【図4】図３に続く半導体装置の製造工程を示す要部断面図である。

【図5】図４に続く半導体装置の製造工程を示す要部断面図である。

【図6】図５に続く半導体装置の製造工程を示す要部断面図である。

【図7】図６に続く半導体装置の製造工程を示す要部断面図である。

【図8】図７に続く半導体装置の製造工程を示す要部断面図である。

【図9】図８に続く半導体装置の製造工程を示す要部断面図である。

【図10】図９に続く半導体装置の製造工程を示す要部断面図である。

【図11】図１０に続く半導体装置の製造工程を示す要部断面図である。

【図12】図１１に続く半導体装置の製造工程を示す要部断面図である。

【図13】図１２に続く半導体装置の製造工程を示す要部断面図である。

【図14】図１３に続く半導体装置の製造工程を示す要部断面図である。

【図15】図１４に続く半導体装置の製造工程を示す要部断面図である。

【図16】一実施の形態の半導体装置の製造工程のうち、主要部を簡易的に示したプロセスフローである。

【図17】比較検討例１の半導体装置の製造工程のうち、主要部を簡易的に示したプロセスフローである。

【図18】比較検討例２の半導体装置の製造工程のうち、主要部を簡易的に示したプロセスフローである。

【図19】比較検討例３の半導体装置の製造工程のうち、主要部を簡易的に示したプロセスフローである。

【図20】一実施の形態の半導体装置と比較検討例３とについて、本願発明者によってなされた実験結果を示す図である。

【発明を実施するための形態】

【0010】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0011】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0012】

また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。

【0013】

（実施の形態）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図１〜図１５を用いて説明する。

【0014】

本実施の形態では、同一の半導体基板ＳＢ上に、ｎ型の低耐圧ＭＩＳＦＥＴＱ１、ｐ型の低耐圧ＭＩＳＦＥＴＱ３、ｎ型の高耐圧ＭＩＳＦＥＴＱ２およびｐ型の高耐圧ＭＩＳＦＥＴＱ４が形成される例を示す。

【0015】

ここで、ＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ３は、ＭＩＳＦＥＴＱ２およびＭＩＳＦＥＴＱ４よりも高速動作が可能なトランジスタであり、ロジック回路またはＳＲＡＭ（Static Random Access Memory）等に使用される。ＭＩＳＦＥＴＱ２およびＭＩＳＦＥＴＱ４は、ＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ３よりも高い耐圧を有するトランジスタであり、入出力保護回路等に使用される。なお、ＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ３のゲート長およびゲート絶縁膜の厚さは、それぞれＭＩＳＦＥＴＱ２およびＭＩＳＦＥＴＱ４のゲート長およびゲート絶縁膜の厚さよりも小さい。また、ＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ３のゲート長は、９０ｎｍ以下である。

【0016】

図１〜図１５において示される領域１ＡはＭＩＳＦＥＴＱ１が形成される領域であり、領域２ＡはＭＩＳＦＥＴＱ２が形成される領域であり、領域３ＡはＭＩＳＦＥＴＱ３が形成される領域であり、領域４ＡはＭＩＳＦＥＴＱ４が形成される領域である。

【0017】

図１に示される構造に至るまでの過程を、簡単に説明する。まず、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＭと、を有する、所謂ＳＯＩ基板を準備する。

【0018】

半導体基板ＳＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０〜２０ｎｍ程度である。半導体層ＳＭは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＭの厚さは、例えば１０〜２０ｎｍ程度である。なお、半導体層ＳＭには、イオン注入などによって不純物が導入されていない。

【0019】

ＳＯＩ基板の製造方法に制限はないが、例えば、ＳＩＭＯＸ（Separation by IMplanted OXygen）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板に高いエネルギーで酸素（Ｏ_２）をイオン注入し、その後の熱処理でシリコンと酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる絶縁層ＢＸを形成する。この場合、絶縁層ＢＸ上に残存するシリコンの薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の半導体基板が半導体基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板を形成してもよい。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、ＳＯＩ基板を製造することもできる。

【0020】

続いて、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢを貫くように溝を形成し、溝内に絶縁膜を埋め込むことで素子分離部（図示は省略する）を形成する。各領域１Ａ〜４Ａは、素子分離部によって、互いに分離されている。

【0021】

続いて、領域１Ａの半導体基板ＳＢに、フォトリソグラフィ法およびイオン注入法によって、ｎ型のウェルＤＮＷ１を形成し、ウェルＤＮＷ１内にｐ型のウェルＰＷ１を形成する。ウェルＰＷ１は、後述のゲート電極Ｇ１と共に、ＭＩＳＦＥＴＱ１のゲートとして機能する領域であり、ウェルＰＷ１にゲート電極Ｇ１とは独立した電圧が印加されることによって、ＭＩＳＦＥＴＱ１の閾値を制御するための領域である。なお、ウェルＰＷ１に電圧を印加するために、領域１Ａの半導体層ＳＭおよび絶縁層ＢＸの一部を除去し、ウェルＰＷ１を露出して給電領域としているが、ここでは給電領域の説明は省略する。また、絶縁層ＢＸに接するウェルＰＷ１の表面に、ウェルＰＷ１よりも高濃度のｐ型不純物領域を形成してもよい。

【0022】

続いて、領域３Ａの半導体基板ＳＢに、フォトリソグラフィ法およびイオン注入法によって、ｎ型のウェルＮＷ１を形成する。ウェルＮＷ１は、後述のゲート電極Ｇ３と共に、ＭＩＳＦＥＴＱ３のゲートとして機能する領域であり、ウェルＮＷ１にゲート電極Ｇ３とは独立した電圧が印加されることによって、ＭＩＳＦＥＴＱ３の閾値を制御するための領域である。なお、ウェルＮＷ１に電圧を印加するために、領域３Ａの半導体層ＳＭおよび絶縁層ＢＸの一部を除去し、ウェルＮＷ１を露出して給電領域としているが、ここでは給電領域の説明は省略する。また、絶縁層ＢＸに接するウェルＮＷ１の表面に、ウェルＮＷ１よりも高濃度のｎ型不純物領域を形成してもよい。

【0023】

なお、領域１Ａおよび領域３Ａの半導体層ＳＭには、閾値調整などを目的とするイオン注入を行わず、不純物が導入されていない。

【0024】

続いて、領域２Ａの半導体基板ＳＢに、フォトリソグラフィ法およびイオン注入法によって、ｎ型のウェルＤＮＷ２を形成し、ウェルＤＮＷ２内にｐ型のウェルＰＷ２を形成する。次に、領域４Ａの半導体基板ＳＢに、フォトリソグラフィ法およびイオン注入法によって、ｎ型のウェルＮＷ２を形成する。

【0025】

なお、領域２Ａおよび領域４Ａの半導体基板ＳＢには、閾値調整などを目的とするイオン注入を行ってもよい。

【0026】

続いて、領域１Ａおよび領域３Ａの半導体層ＳＭと絶縁層ＢＸとを残すように、領域２Ａおよび領域４Ａの半導体層ＳＭと絶縁層ＢＸとを選択的に順次除去することで、領域２Ａおよび領域４Ａの半導体基板ＳＢを露出させる。

【0027】

以上の工程により、図１に示される構造に至る。

【0028】

続いて、図２に示されるように、熱酸化法などを用いて、領域１Ａの半導体層ＳＭ上にゲート絶縁膜ＧＩ１を、領域３Ａの半導体層ＳＭ上にゲート絶縁膜ＧＩ３を、領域２Ａの半導体基板ＳＢ上にゲート絶縁膜ＧＩ２を、領域４Ａの半導体基板ＳＢ上にゲート絶縁膜ＧＩ４を、各々形成する。ここで、ゲート絶縁膜ＧＩ２およびゲート絶縁膜ＧＩ４の膜厚は、それぞれゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ３の膜厚よりも大きい。

【0029】

このように各ゲート絶縁膜ＧＩ１〜ＧＩ４の膜厚を変える手法の一つを以下に説明する。まず、熱酸化法を用いて、領域１Ａおよび領域３Ａの半導体層ＳＭ上と、領域２Ａと領域４Ａの半導体基板ＳＢ上とに、膜厚の厚い酸化シリコン膜を形成する。次に、フォトリソグラフィ法およびドライエッチング法を用いて、領域１Ａおよび領域３Ａの膜厚の厚い酸化シリコン膜を選択的に除去する。次に、再び熱酸化法を用いることで、領域１Ａおよび領域３Ａの半導体層ＳＭ上に、膜厚の薄い酸化シリコン膜を形成する。

【0030】

また、各ゲート絶縁膜ＧＩ１〜ＧＩ４の上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化ハフニウムまたは酸化タンタルからなり、酸化シリコンよりも高い誘電率を有する膜を形成し、各ゲート絶縁膜ＧＩ１〜ＧＩ４の一部として使用してもよい。

【0031】

続いて、各ゲート絶縁膜ＧＩ１〜ＧＩ４の上に、例えばＣＶＤ法によって、導電性膜として、例えば多結晶シリコン膜を形成する。次に、フォトリソグラフィ法およびイオン注入法によって、多結晶シリコン膜に選択的に不純物を導入することで、領域１Ａおよび領域２Ａの多結晶シリコン膜をｎ型とし、領域３Ａおよび領域４Ａの多結晶シリコン膜をｐ型とする。次に、多結晶シリコン膜上に、例えばＣＶＤ法によって、絶縁膜として、例えば窒化シリコン膜を形成する。次に、窒化シリコン膜と多結晶シリコン膜との積層膜をパターニングする。これにより、ゲート絶縁膜ＧＩ１上にゲート電極Ｇ１およびキャップ膜ＣＰ１が形成され、ゲート絶縁膜ＧＩ２上にゲート電極Ｇ２およびキャップ膜ＣＰ２が形成され、ゲート絶縁膜ＧＩ３上にゲート電極Ｇ３およびキャップ膜ＣＰ３が形成され、ゲート絶縁膜ＧＩ４上にゲート電極Ｇ４およびキャップ膜ＣＰ４が形成される。また、各ゲート電極Ｇ１〜Ｇ４下以外の各ゲート絶縁膜ＧＩ１〜ＧＩ４は、除去してもよい。なお、各ゲート電極Ｇ１〜Ｇ４の厚さは、６０ｎｍ〜１２０ｎｍ程度であり、各キャップ膜ＣＰ１〜ＣＰ４の厚さは、１０ｎｍ〜３０ｎｍ程度である。

【0032】

なお、各ゲート電極Ｇ１〜Ｇ４を構成する導電性膜は、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜であってもよい。また、各キャップ膜ＣＰ１〜ＣＰ４を構成する絶縁膜は、窒化シリコンに限定されず、他の材料でもよいが、後に説明するサイドウォールスペーサＳＷ１およびサイドウォールスペーサＳＷ２と同じ材料で形成されていることがより好ましい。

【0033】

続いて、図３に示されるように、各ゲート電極Ｇ１〜Ｇ４および各キャップ膜ＣＰ１〜ＣＰ４を覆うように、領域１Ａおよび領域３Ａの半導体層ＳＭ上と、領域２Ａおよび領域４Ａの半導体基板ＳＢ上とに、ＣＶＤ法などによって、例えば酸化シリコンからなる絶縁膜ＯＳを形成する。なお、絶縁膜ＯＳの膜厚は、２ｎｍ〜５ｎｍ程度である。

【0034】

また、絶縁膜ＯＳの形成前に、各ゲート電極Ｇ１〜Ｇ４の上面および側面に、ＣＶＤ法などによって、例えば窒化シリコンからなる絶縁膜を形成し、その後、異方性エッチングを行うことで、各ゲート電極Ｇ１〜Ｇ４の側面に、オフセットスペーサを形成しても良い。

【0035】

続いて、図４に示されるように、各領域１Ａ〜４Ａの絶縁膜ＯＳ上に、ＣＶＤ法などによって、例えば窒化シリコンからなる絶縁膜ＳＮを形成する。次に、フォトリソグラフィ法を用いて、領域２Ａおよび領域４Ａの絶縁膜ＳＮを覆い、領域１Ａおよび領域３Ａの絶縁膜ＳＮを開口するレジストパターンを形成する。次に、このレジストパターンをマスクとして、領域１Ａおよび領域３Ａの絶縁膜ＳＮに異方性エッチングを行うことで、領域１Ａおよび領域３Ａに、それぞれサイドウォールスペーサＳＷ１を形成する。なお、ＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ３のゲート長方向におけるサイドウォールスペーサＳＷ１の幅は、１５ｎｍ〜４０ｎｍ程度である。次に、ドライエッチングまたはウェットエッチング処理を行うことで、サイドウォールスペーサＳＷ１から露出している半導体層ＳＭ上、キャップ膜ＣＰ１上およびキャップ膜ＣＰ３上に形成されていた絶縁膜ＯＳを除去する。

【0036】

続いて、図５に示されるように、エピタキシャル成長により、領域１Ａおよび領域３Ａの半導体層ＳＭ上に、例えば単結晶シリコンからなるエピタキシャル層ＥＰ（半導体層ＥＰ）を形成する。半導体層ＥＰの膜厚は、２０ｎｍ〜４０ｎｍ程度である。この時、領域１Ａおよび領域３Ａのゲート電極Ｇ１およびゲート電極Ｇ３は、それぞれキャップ膜ＣＰ１およびキャップ膜ＣＰ３で覆われているので、ゲート電極Ｇ１上およびゲート電極Ｇ３上にエピタキシャル層ＥＰは形成されない。また、領域２Ａおよび領域４Ａは、絶縁膜ＳＮで覆われているため、エピタキシャル層ＥＰは形成されない。

【0037】

また、このエピタキシャル成長は、半導体層ＳＭにイオン注入などによる不純物の導入が行われていない状態で行うことが望ましく、例えば、後述のエクステンション領域ＥＸ１およびエクステンション領域ＥＸ２を形成する前に行うことが望ましい。

【0038】

この理由としては、イオン注入工程によりダメージを受けた半導体層ＳＭ上にエピタキシャル層ＥＰを形成する場合、前記ダメージに起因して半導体層ＳＭを構成するシリコンの結晶性にばらつきが生じ、エピタキシャル層ＥＰが良好に成長しないためである。この結果、エピタキシャル層ＥＰが、所望の膜厚および形状で形成されない恐れがある。すなわち、半導体基板ＳＢの面内には複数のＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ３が存在するが、それぞれのＭＩＳＦＥＴのエピタキシャル層ＥＰの膜厚および形状が、ばらついてしまう恐れがある。従って、本実施の形態の半導体装置では、エピタキシャル層ＥＰの形成を、エクステンション領域ＥＸ１およびエクステンション領域ＥＸ２を形成する前に行っている。

【0039】

なお、エピタキシャル層ＥＰは半導体層ＳＭと同じ材料であるため一体化するが、本実施の形態では、発明の理解を容易にするため、エピタキシャル層ＥＰと半導体層ＳＭとの境界を破線で示している。また、後の工程によって、エピタキシャル層ＥＰ内および半導体層ＳＭ内に、拡散層ＳＤ１および拡散層ＳＤ２を形成する際に、エピタキシャル層ＥＰの図示が非常に判り辛くなるため、図面中では矢印によってエピタキシャル層ＥＰを示している。

【0040】

続いて、図６に示されるように、領域１Ａおよび領域３Ａを覆い、領域２Ａおよび領域４Ａを開口するようなレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして、異方性エッチングを行うことで、領域２Ａおよび領域４Ａの絶縁膜ＳＮを加工し、ゲート電極Ｇ２の側面およびゲート電極Ｇ４の側面に、それぞれ絶縁膜ＯＳを介してサイドウォールスペーサＳＷ２を形成する。次に、ドライエッチングまたはウェットエッチング処理を行うことで、サイドウォールスペーサＳＷ２から露出している半導体基板ＳＢ上、キャップ膜ＣＰ２上およびキャップ膜ＣＰ４上に形成されていた絶縁膜ＯＳを除去する。その後、レジストパターンＲＰ１を、アッシング処理によって除去する。

【0041】

続いて、図７に示されるように、絶縁膜ＯＳに対して高い選択性を有するエッチングによって、領域１Ａおよび領域３Ａにおいて、サイドウォールスペーサＳＷ１、キャップ膜ＣＰ１およびキャップ膜ＣＰ３を除去し、領域２Ａおよび領域４Ａにおいて、サイドウォールスペーサＳＷ２、キャップ膜ＣＰ２およびキャップ膜ＣＰ４を除去する。このため、各ゲート電極Ｇ１〜Ｇ４の側面に形成されていた絶縁膜ＯＳは、ほとんどエッチングされずに残存する。また、サイドウォールスペーサＳＷ１およびサイドウォールスペーサＳＷ２は、各キャップ絶縁膜ＣＰ１〜ＣＰ４と同じ材料により形成されていたので、これらを同時に除去することができる。従って、マスクの追加を行う必要がないので、製造工程を簡略化することができる。

【0042】

続いて、図８に示されるように、領域１Ａ、領域３Ａおよび領域４Ａを覆い、領域２Ａを開口するようなレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして、イオン注入法によって、領域２Ａの半導体基板ＳＢに不純物を導入することで、ｎ型の導電性を有する半導体領域ＬＤＤ１を形成する。半導体領域ＬＤＤ１は、ＭＩＳＦＥＴＱ２のソース領域またはドレイン領域の一部となる。半導体領域ＬＤＤ１を形成するための不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、イオン注入の条件はエネルギーを２０〜４０ｋｅＶとし、ドーズ量を１×１０^１３〜２×１０^１４／ｃｍ^２程度とする。また、半導体領域ＬＤＤ１を形成するためのイオン注入は、半導体領域ＬＤＤ１がゲート電極Ｇ２の直下に達するように、斜めイオン注入を用いて行われ、例えば、半導体基板ＳＢに対する垂線から、１５度以上であって４５度以下に傾けた角度で行われる。また、この斜めイオン注入は、半導体基板ＳＢに対する垂線から傾ける角度が、後述の垂直イオン注入よりも大きい。その後、レジストパターンＲＰ２を、アッシング処理によって除去する。

【0043】

続いて、図９に示されるように、領域２Ａ、領域３Ａおよび領域４Ａを覆い、領域１Ａを開口するようなレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとして、イオン注入法によって、領域１Ａの半導体層ＳＭおよびエピタキシャル層ＥＰに不純物を導入することで、ｎ型の導電性を有するエクステンション領域ＥＸ１（半導体領域ＥＸ１）を形成する。エクステンション領域ＥＸ１は、ＭＩＳＦＥＴＱ１のソース領域またはドレイン領域の一部となる。エクステンション領域ＥＸ１を形成するための不純物は、例えばヒ素（Ａｓ）であり、イオン注入の条件はエネルギーを２〜５ｋｅＶとし、ドーズ量を１×１０^１４〜６×１０^１４／ｃｍ^２程度とする。

【0044】

なお、エクステンション領域ＥＸ１を形成するためのイオン注入は、垂直イオン注入で行われ、例えば、半導体基板ＳＢに対してほぼ垂直な角度で行われる。ここで記載するほぼ垂直な角度とは、イオンがエピタキシャル層ＥＰに遮られることなく絶縁膜ＯＳ下の半導体層ＳＭに到達できる角度を意味し、例えば、半導体基板ＳＢに対して垂直な角度、または、半導体基板ＳＢに対する垂線から１０度以下の範囲で傾けた角度を意味する。また、この垂直イオン注入の角度は、前述の斜めイオン注入の角度よりも小さい。

【0045】

このような垂直イオン注入を用いる理由は、エピタキシャル層ＥＰの上面の高さが半導体層ＳＭの上面に対して高いため、上記のほぼ垂直な角度よりも大きい角度でのイオン注入は、エピタキシャル層ＥＰに遮られてしまうからである。従って、エクステンション領域ＥＸ１を、ゲート電極Ｇ１の両側の半導体層ＳＭ（絶縁膜ＯＳ下の半導体層ＳＭ）に、イオン注入によって形成するためには、上記のほぼ垂直な角度で行う必要がある。

【0046】

しかしながら、垂直イオン注入を行うと、イオンの一部は、ゲート電極Ｇ１の側面に形成された絶縁膜ＯＳの膜厚により遮られる場合もあり、エクステンション領域ＥＸ１は、ゲート電極Ｇ１の直下には達しない位置、または、ゲート電極Ｇ１の直下に僅かに達する位置に形成されやすくなる。すなわち、エクステンション領域ＥＸ１の端部は、ゲート電極Ｇ１と重ならない位置、または、ゲート電極Ｇ１と僅かに重なる位置に形成される。このため、仮にエピタキシャル層ＥＰがなく、且つ、斜めイオン注入を用いることが可能であった場合と比較すると、ＭＩＳＦＥＴＱ１の実行的なチャネル長が増加するため、ＭＩＳＦＥＴＱ１のオン電流が低下してしまう問題がある。

【0047】

そこで、本発明者は、熱処理工程の工夫によって、エクステンション領域ＥＸ１をゲート電極Ｇ１の直下に十分に達するように形成し、その結果、半導体装置の信頼性および性能を両立させることを検討した。この検討の詳細については、後で詳しく説明する。

【0048】

また、エクステンション領域ＥＸ１形成用のイオン注入は、半導体層ＳＭ上に絶縁膜ＯＳが残されている状態で行われているので、半導体層ＳＭ中にイオン注入によるダメージが入ることを緩和できる。このようなダメージの緩和は、ＭＩＳＦＥＴＱ１のオン電流の増加に寄与する。

【0049】

エクステンション領域ＥＸ１を形成した後、図９で示したレジストパターンＲＰ３を、アッシング処理によって除去する。その後、半導体基板ＳＢに、９００℃以上、且つ、１００秒以上の条件として、例えば９５０℃、且つ、１２０秒で第１熱処理を施すことで、半導体領域ＬＤＤ１とエクステンション領域ＥＸ１とに含まれる不純物を活性化させる。これによって、エクステンション領域ＥＸ１はゲート電極Ｇ１の直下まで拡散する。具体的には、エクステンション領域ＥＸ１を構成している不純物であるヒ素（Ａｓ）が、２ｎｍ以上であり１０ｎｍ以下の範囲で拡散する。なお、この第１熱処理を施す時間は、後述の第２熱処理を施す時間よりも長くなるようにしている。

【0050】

また、領域２Ａに形成したｎ型の半導体領域ＬＤＤ１と、領域１Ａに形成したｎ型のエクステンション領域ＥＸ１とに、同時に第１熱処理を施すことで、製造工程の簡略化を図ることができる。

【0051】

続いて、図１０に示されるように、領域１Ａ、領域２Ａおよび領域３Ａを覆い、領域４Ａを開口するようなレジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとして、イオン注入法によって、領域４Ａの半導体基板ＳＢに不純物を導入することで、ｐ型の導電性を有する半導体領域ＬＤＤ２を形成する。半導体領域ＬＤＤ２は、ＭＩＳＦＥＴＱ４のソース領域またはドレイン領域の一部となる。半導体領域ＬＤＤ２を形成するための不純物は、例えば二フッ化ボロン（ＢＦ_２）であり、イオン注入の条件はエネルギーを２０〜４０ｋｅＶとし、ドーズ量を１×１０^１３〜２×１０^１４／ｃｍ^２程度とする。また、半導体領域ＬＤＤ２を形成するためのイオン注入は、半導体領域ＬＤＤ１の形成工程と同様の斜めイオン注入で行われる。その後、レジストパターンＲＰ４を、アッシング処理によって除去する。

【0052】

続いて、図１１に示されるように、領域１Ａ、領域２Ａおよび領域４Ａを覆い、領域３Ａを開口するようなレジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５をマスクとして、イオン注入法によって、領域３Ａの半導体層ＳＭおよびエピタキシャル層ＥＰに不純物を導入することで、ｐ型の導電性を有するエクステンション領域ＥＸ２（半導体領域ＥＸ２）を形成する。エクステンション領域ＥＸ２は、ＭＩＳＦＥＴＱ３のソース領域またはドレイン領域の一部となる。エクステンション領域ＥＸ２を形成するための不純物は、例えば二フッ化ボロン（ＢＦ_２）であり、イオン注入の条件はエネルギーを２〜５ｋｅＶとし、ドーズ量を１×１０^１４〜６×１０^１４／ｃｍ^２程度とする。また、エクステンション領域ＥＸ２を形成するためのイオン注入は、エクステンション領域ＥＸ１の形成工程と同様の垂直イオン注入で行われる。その後、レジストパターンＲＰ５を、アッシング処理によって除去する。

【0053】

続いて、図１２に示されるように、各ゲート電極Ｇ１〜Ｇ４の側面上に、それぞれサイドウォールスペーサＳＷ３を形成する。サイドウォールスペーサＳＷ３形成工程は、次のようにして行うことができる。まず、各領域１Ａ〜４Ａにおいて、各ゲート電極Ｇ１〜Ｇ４および絶縁膜ＯＳを覆うように、例えば窒化シリコン膜からなる絶縁膜を形成する。次に、この絶縁膜を異方性エッチングすることで、各ゲート電極Ｇ１〜Ｇ４の側面上に絶縁膜ＯＳを介して、それぞれサイドウォールスペーサＳＷ３が形成される。

【0054】

なお、領域１Ａおよび領域３Ａにおいて、サイドウォールスペーサＳＷ３の端部はエピタキシャル層ＥＰの上面に位置している。これは、後述のシリサイド膜ＳＬを形成する工程で、シリサイド膜ＳＬの元となる金属がエピタキシャル層ＥＰと過剰に反応し、シリサイド膜ＳＬが絶縁膜ＯＳ下の半導体層ＳＭに達してしまうことを防ぐためである。

【0055】

続いて、図１３に示されるように、領域３Ａおよび領域４Ａを覆い、領域１Ａおよび領域２Ａを開口するようなレジストパターンＲＰ６を形成する。次に、レジストパターンＲＰ６をマスクとして、イオン注入法によって、領域１Ａのエピタキシャル層ＥＰおよび半導体層ＳＭと、領域２Ａの半導体基板ＳＢとに不純物を導入することで、領域１Ａにｎ型の導電性を有する拡散層ＳＤ１（半導体領域ＳＤ１）を形成し、領域２Ａにｎ型の導電性を有する拡散層ＳＤ２（半導体領域ＳＤ２）を形成する。拡散層ＳＤ１は、ＭＩＳＦＥＴＱ１のソース領域またはドレイン領域の一部となる。また、拡散層ＳＤ２は、ＭＩＳＦＥＴＱ２のソース領域またはドレイン領域の一部となる。なお、拡散層ＳＤ１の不純物濃度はエクステンションＥＸ１の不純物濃度よりも高く、拡散層ＳＤ２の不純物濃度は半導体領域ＬＤＤ１の不純物濃度よりも高い。また、拡散層ＳＤ１および拡散層ＳＤ２を形成するための不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）であり、イオン注入の条件はエネルギーを５〜３０ｋｅＶとし、ドーズ量を１×１０^１５〜１×１０^１６／ｃｍ^２程度とする。その後、レジストパターンＲＰ６を、アッシング処理によって除去する。

【0056】

なお、本実施の形態では、拡散層ＳＤ１および拡散層ＳＤ２を形成するためのイオン注入を同時に行っているが、これらのイオン注入は個別のレジストパターンを用いて、それぞれ独自に行うことも可能である。

【0057】

続いて、図１４に示されるように、領域１Ａおよび領域２Ａを覆い、領域３Ａおよび領域４Ａを開口するようなレジストパターンＲＰ７を形成する。次に、レジストパターンＲＰ７をマスクとして、イオン注入法によって、領域３Ａのエピタキシャル層ＥＰおよび半導体層ＳＭと、領域４Ａの半導体基板ＳＢとに不純物を導入することで、領域３Ａにｐ型の導電性を有する拡散層ＳＤ３（半導体領域ＳＤ３）を形成し、領域４Ａにｐ型の導電性を有する拡散層ＳＤ４（半導体領域ＳＤ４）を形成する。拡散層ＳＤ３は、ＭＩＳＦＥＴＱ３のソース領域またはドレイン領域の一部となる。また、拡散層ＳＤ４は、ＭＩＳＦＥＴＱ４のソース領域またはドレイン領域の一部となる。なお、拡散層ＳＤ３の不純物濃度はエクステンションＥＸ２の不純物濃度よりも高く、拡散層ＳＤ４の不純物濃度は半導体領域ＬＤＤ２の不純物濃度よりも高い。また、拡散層ＳＤ３および拡散層ＳＤ４を形成するための不純物は、例えばボロン（Ｂ）であり、イオン注入の条件はエネルギーを１〜５ｋｅＶとし、ドーズ量を１×１０^１５〜１×１０^１６／ｃｍ^２程度とする。その後、レジストパターンＲＰ７を、アッシング処理によって除去する。

【0058】

なお、本実施の形態では、拡散層ＳＤ３および拡散層ＳＤ４を形成するためのイオン注入を同時に行っているが、これらのイオン注入は個別のレジストパターンを用いて、それぞれ独自に行うことも可能である。

【0059】

その後、半導体基板ＳＢに、９００℃以上、且つ、１秒以下の条件として、例えば１０５０℃、０．１秒で第２熱処理を施すことで、半導体領域ＬＤＤ２、エクステンション領域ＥＸ２および拡散層ＳＤ１〜ＳＤ４に含まれる不純物を活性化させる。ここで、先に第１熱処理が施されたｎ型の半導体領域ＬＤＤ１およびｎ型のエクステンション領域ＥＸ１にも、第２熱処理が施されることになるが、第２熱処理の時間は第１熱処理の時間と比較して非常に短いため、半導体領域ＬＤＤ１およびｎ型のエクステンション領域ＥＸ１の拡散長はほとんど変化しない。なお、第２熱処理のような短時間の熱処理は、一般的にＴＥＤ（Transient Enhanced Diffusion）抑制アニールまたはスパイクアニールと呼称されている。

【0060】

続いて、図１５に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、各拡散層ＳＤ１〜ＳＤ４上および各ゲート電極Ｇ１〜Ｇ４上に、それぞれ低抵抗のシリサイド膜ＳＬを形成する。

【0061】

シリサイド膜ＳＬは、具体的には次のようにして形成することができる。各領域１Ａ〜領域４Ａにおいて、各ゲート電極Ｇ１〜Ｇ４を覆うように、シリサイド膜ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに熱処理を施すことによって、各拡散層ＳＤ１〜ＳＤ４および各ゲート電極Ｇ１〜Ｇ４を、金属膜と反応させる。これにより、各拡散層ＳＤ１〜ＳＤ４上および各ゲート電極Ｇ１〜Ｇ４上に、それぞれシリサイド膜ＳＬが形成される。その後、未反応の金属膜を除去する。シリサイド膜ＳＬを形成したことで、各拡散層ＳＤ１〜ＳＤ４および各ゲート電極Ｇ１〜Ｇ４における、拡散抵抗とコンタクト抵抗とを低くすることができる。

【0062】

以上より、各ＭＩＳＦＥＴＱ１〜Ｑ４が形成される。

【0063】

続いて、各領域１Ａ〜領域４Ａにおいて、各ＭＩＳＦＥＴＱ１〜Ｑ４を覆うように、層間絶縁膜ＩＬ０を形成する。層間絶縁膜ＩＬ０としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ０の形成後、必要に応じて、層間絶縁膜ＩＬ０の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することもできる。

【0064】

次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ０内にコンタクトホールを形成し、コンタクトホール内にタングステン（Ｗ）などからなる導電性膜を埋め込むことで、層間絶縁膜ＩＬ０内にプラグＰＧを形成する。

【0065】

次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ０上に層間絶縁膜ＩＬ１を形成する。その後、層間絶縁膜ＩＬ１に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内にプラグＰＧと接続する第１配線Ｍ１を形成する。この第１配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。

【0066】

その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、第１配線Ｍ１および第１配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。

【0067】

以上のようにして、本実施の形態の半導体装置が製造される。

【0068】

＜半導体装置の製造方法の主な特徴について＞
本実施の形態における半導体装置の製造方法の主な特徴は、図９で説明した第１熱処理であり、領域１Ａに形成したｎ型のエクステンション領域ＥＸ１に、長時間の熱処理を施している点である。

【0069】

この点について、第１熱処理と、図１４で説明した第２熱処理などとの関係を含めて、以下に説明する。

【0070】

図１６は、本実施の形態で説明した製造工程のうち、本実施の形態の主な特徴に関連するイオン注入工程および熱処理工程を簡潔に纏めたものである。

【0071】

各ゲート電極Ｇ１〜Ｇ４を形成後、ｎ型の半導体領域ＬＤＤ１とｎ型のエクステンション領域ＥＸ１とを形成する。

【0072】

その後、半導体基板ＳＢに、９００℃以上、且つ、１００秒以上の条件として、例えば９５０℃、且つ、１２０秒で第１熱処理を施す。この第１熱処理は、エクステンション領域ＥＸ１がゲート電極Ｇ１の直下まで確実に拡散するような熱処理である。具体的には、エクステンション領域ＥＸ１を構成している不純物であるヒ素（Ａｓ）が、２ｎｍ以上であり１０ｎｍ以下の範囲で拡散する。

【0073】

続いて、イオン注入法によって、ｐ型の半導体領域ＬＤＤ２、ｐ型のエクステンション領域ＥＸ２、ｎ型の拡散層ＳＤ１、ｎ型の拡散層ＳＤ３、ｐ型の拡散層ＳＤ２およびｐ型の拡散層ＳＤ４を順次形成する。

【0074】

その後、半導体基板ＳＢに、９００℃以上、且つ、１秒以下の条件として、例えば１０５０℃、０．１秒で第２熱処理を施すことで、上記の各不純物領域の活性化を行っている。すなわち、第２熱処理は第１熱処理よりも短い時間で行われている。

【0075】

元々、ｎ型の不純物を構成するリン（Ｐ）またはヒ素（Ａｓ）は、ｐ型の不純物を構成するボロン（Ｂ）または二フッ化ボロン（ＢＦ_２）よりも拡散係数が低いため、拡散し難い。更に、図９で説明したように、エクステンション領域ＥＸ１は、半導体領域ＬＤＤ１のように斜めイオン注入で形成すると、エピタキシャル層ＥＰに遮られことがあるため、垂直イオン注入で形成していた。従って、垂直イオン注入の終了時点では、エクステンション領域ＥＸ１の端部は、ゲート電極Ｇ１と重ならない位置、または、ゲート電極Ｇ１と僅かに重なる位置に形成される。よって、ｎ型の不純物で構成されるエクステンション領域ＥＸ１をゲート電極Ｇ１の直下まで確実に拡散させるためには、半導体領域ＬＤＤ１とエクステンション領域ＥＸ１とを形成した後に行う第１熱処理の時間を長くする必要がある。

【0076】

例えば、エクステンション領域ＥＸ１を短時間で行われる第２熱処理で拡散させようとすると、ｎ型の不純物で構成されるエクステンション領域ＥＸ１をゲート電極Ｇ１の直下まで確実に拡散させることが難しい。そこで、第２熱処理の時間を第１熱処理と同じ程度まで長くすると、ｐ型の不純物は拡散係数が高いため、ｐ型の不純物で構成されるエクステンション領域ＥＸ２が拡散しすぎてしまい、ＭＩＳＦＥＴＱ３の短チャネル特性が劣化してしまう。また、ボロン等のｐ型の不純物は、熱処理の時間が長すぎるとゲート絶縁膜ＧＩ３に引きつけられる。このため、ゲート絶縁膜ＧＩ３と半導体層ＳＭとの界面に局所的に高濃度領域が形成されることで、ゲート絶縁膜ＧＩ３の一部に電界が集中するという、所謂パイルアップと呼ばれる問題の原因となる。なお、このパイルアップの問題は、ＭＩＳＦＥＴＱ４の半導体領域ＬＤＤ２においても同様に発生する。従って、第２熱処理は短時間で行うことが望ましい。

【0077】

また、拡散層ＳＤ１〜ＳＤ４については、拡散長を長くさせる必要は無く、むしろｐ型不純物である拡散層ＳＤ３および拡散層ＳＤ４では上記のパイルアップの問題が引き起こされる恐れもあるので、第２熱処理は短時間で行うことが望ましい。

【0078】

以上により、ｎ型のエクステンション領域ＥＸ１は、ｐ型のエクステンション領域ＥＸ２およびｐ型の半導体領域ＬＤＤ２よりも先に形成しておく必要があり、長時間で行われる第１熱処理で拡散させる必要がある。言い換えれば、ｐ型のエクステンション領域ＥＸ２およびｐ型の半導体領域ＬＤＤ２は、長時間で行われる第１熱処理によって拡散されすぎてしまわないように、第１熱処理を行った後に形成する必要がある。これによって、ｐ型の半導体領域ＬＤＤ２とｐ型のエクステンション領域ＥＸ２に悪影響を与えることなく、領域１Ａに形成されるｎ型のエクステンション領域ＥＸ１を、ゲート電極Ｇ１の直下まで確実に拡散させることができる。

【0079】

また、後述の図２０にて詳細に説明するが、エクステンション領域ＥＸ１に長時間の第１熱処理を施すことにより、エクステンション領域ＥＸ１の拡散長を長くすることができたので、ＭＩＳＦＥＴＱ１のオン電流を増加することができる。また、イオン注入によるダメージが、長時間の熱処理によって回復することによっても、オン電流を増加することができる。そして、エクステンション領域ＥＸ１の拡散長が大きくなると共に、エクステンション領域ＥＸ１の端部での濃度プロファイルが、より緩やかとなるため、ＧＩＤＬによるリーク電流を低減することができる。従って、半導体装置の信頼性および性能を両立させることができる。

【0080】

以下では、本願の発明者が、本実施の形態の半導体装置の製造方法を考案するに至るまでの経緯を、比較検討例１〜３として示す。

【0081】

＜比較検討例１について＞
比較検討例１では、ＳＯＩ基板を用いず、半導体基板ＳＢに高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴとが形成される半導体装置であって、ゲート長が１５０ｎｍ以上の世代の半導体装置を対象としている。

【0082】

図１７は、比較検討例１の半導体装置の製造方法のうち、本実施の形態の主な特徴に関連するイオン注入工程および熱処理工程を簡潔に纏めたものである。

【0083】

図１７に示すように、まず各ゲート電極Ｇ１〜Ｇ４を形成する。その後、イオン注入法によって、ｎ型の半導体領域ＬＤＤ１、ｐ型の半導体領域ＬＤＤ２、ｎ型のエクステンション領域ＥＸ１、ｐ型のエクステンション領域ＥＸ２、ｎ型の拡散層ＳＤ１、ｎ型の拡散層ＳＤ２、ｐ型の拡散層ＳＤ３およびｐ型の拡散層ＳＤ４を順次形成する。

【0084】

続いて、半導体基板ＳＢに、例えば９５０℃、１２０秒で熱処理を施すことで、各不純物領域の活性化と拡散を行っている。この熱処理の条件は、本実施の形態で示した第１熱処理の条件と対応している。

【0085】

比較検討例１の半導体装置では、ゲート長も長く、ゲート絶縁膜の膜厚も厚いため、後述の比較検討例２の説明で示すような、短チャネル特性の劣化およびパイルアップの問題などは顕著ではない。そのため、比較検討例１の半導体装置は、各不純物領域を形成した後に長時間の熱処理を施して製造している。従って、比較検討例１の熱処理の方法を、微細化の進んだ本実施の形態の半導体装置にそのまま採用することはできない。

【0086】

＜比較検討例２について＞
比較検討例２では、ＳＯＩ基板を用いず、半導体基板ＳＢに高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴとが形成される半導体装置であって、ゲート長が例えば９０ｎｍ〜６５ｎｍの世代の半導体装置を対象としている。

【0087】

比較検討例２では比較検討例１と比較して、ゲート長が短くなったことで、低耐圧ＭＩＳＦＥＴの短チャネル特性の劣化が顕著となった。よって、比較検討例１の熱処理を用いると不純物の拡散が大きすぎるため、比較検討例１の製造方法では微細化に対応できなくなった。また、短チャネル特性を改善するために、ゲート電極Ｇ１下のチャネル領域に、ｐ型の不純物で構成されるハロー領域が形成される構造が適用された。このため、パイルアップの問題も顕著となった。従って、不純物の拡散を抑えるため、短時間で熱処理が可能なＴＥＤ抑制アニールが適用されている。

【0088】

更に、これらの状況に加えて、低耐圧ＭＩＳＦＥＴの微細化のため、ｎ型のエクステンション領域ＥＸ１およびｐ型のエクステンション領域ＥＸ２をより浅く形成し、且つ、高濃度とする必要があった。これにより、ＧＩＤＬによるリークも問題となり始めた。

【0089】

図１８は、比較検討例２の半導体装置の製造方法のうち、本実施の形態の主な特徴に関連するイオン注入工程および熱処理工程を簡潔に纏めたものである。

【0090】

図１８に示すように、まず各ゲート電極Ｇ１〜Ｇ４を形成する。その後、イオン注入法によって、ｎ型の半導体領域ＬＤＤ１を形成する。その後、半導体基板ＳＢに、例えば９５０℃、１２０秒で熱処理を施すことで、ｎ型の半導体領域ＬＤＤ１を拡散および活性化させる。この熱処理の条件は、本実施の形態で示した第１熱処理の条件と対応している。

【0091】

続いて、ｐ型の半導体領域ＬＤＤ２、ｎ型のエクステンション領域ＥＸ１およびｐ型ハロー領域を形成する。なお、ｎ型のエクステンション領域ＥＸ１およびｐ型のハロー領域は、ゲート電極Ｇ１下に位置するように、斜めイオン注入によって形成する。その後、半導体基板ＳＢに、例えば９２０℃、０．１秒でＴＥＤ抑制アニールを施す。このＴＥＤ抑制アニールは主にハロー領域を活性化させるために行われる。ハロー領域のｐ型不純物は一度活性化することで、後の熱処理によって形成位置が変動しづらくなる。

【0092】

続いて、ｐ型のエクステンション領域ＥＸ２、ｎ型のハロー領域、ｎ型の拡散層ＳＤ１、ｎ型の拡散層ＳＤ２、ｐ型の拡散層ＳＤ３およびｐ型の拡散層ＳＤ４を順次形成する。その後、半導体基板ＳＢに、例えば１０５０℃、０．１秒でＴＥＤ抑制アニールを施すことで、上記の各不純物領域の活性化を行っている。このＴＥＤ抑制アニールの条件は、本実施の形態で示した第２熱処理の条件とほぼ対応している。

【0093】

また、比較検討例２では、ＳＯＩ基板でなく半導体基板ＳＢに低耐圧ＭＩＳＦＥＴを形成しているため、ｎ型のエクステンション領域ＥＸ１を浅く形成することが重要であった。言い換えれば、ｎ型のエクステンション領域ＥＸ１の端部がゲート電極の直下に位置させると共に、ｎ型のエクステンション領域ＥＸ１の深さ方向の拡散は抑える必要があった。従って、比較検討例２では、斜めイオン注入によって、ｎ型のエクステンション領域ＥＸ１のゲート長方向の位置を比較的自由に設定し、短時間の熱処理によって深さ方向の拡散を抑えている。

【0094】

よって、比較検討例２のｎ型のエクステンション領域ＥＸ１の形成には、斜めイオン注入と短時間の熱処理との組み合わせが適用された。

【0095】

これに対して、本実施の形態ではｎ型のエクステンション領域ＥＸ１の形成に垂直イオン注入を行っているので、比較検討例２の熱処理方法を採用すると、ｎ型のエクステンション領域ＥＸ１の拡散長が足りなくなる。このため、本実施の形態の半導体装置に、比較検討例２の熱処理方法をそのまま採用することはできない。

【0096】

＜比較検討例３について＞
比較検討例３では、ＳＯＩ基板上に低耐圧ＭＩＳＦＥＴが形成され、半導体基板ＳＢに高耐圧ＭＩＳＦＥＴが形成される半導体装置であって、ゲート長が例えば９０ｎｍ〜６５ｎｍの世代の半導体装置を対象としている。

【0097】

ＳＯＩ基板は、本実施の形態と同様に、半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸ、および、絶縁層ＢＸ上に形成された半導体層ＳＭを有する。絶縁層ＢＸの膜厚は１０〜２０ｎｍ程度であり、半導体層ＳＭの膜厚は１０〜２０ｎｍ程度である。また、半導体層ＳＭには、閾値調整用などの目的によるイオン注入が行われていない。従って、比較検討例２と比較して、短チャネル特性に対して強い構造となっているため、半導体層ＳＭにハロー注入を形成していない。従って、比較検討例２で行っていたハロー領域の変動を抑える熱処理工程が不要となった。

【0098】

図１９は、比較検討例３の半導体装置の製造方法のうち、本実施の形態の主な特徴に関連するイオン注入工程および熱処理工程を簡潔に纏めたものである。

【0099】

図１９に示すように、まず各ゲート電極Ｇ１〜Ｇ４を形成する。その後、イオン注入法によって、ｎ型の半導体領域ＬＤＤ１を形成する。その後、半導体基板ＳＢに、例えば９５０℃、１２０秒で熱処理を施すことで、ｎ型の半導体領域ＬＤＤ１を拡散および活性化させる。この熱処理の条件は、本実施の形態で示した第１熱処理の条件と対応している。

【0100】

続いて、イオン注入法によって、ｐ型の半導体領域ＬＤＤ２、ｎ型のエクステンション領域ＥＸ１、ｐ型のエクステンション領域ＥＸ２、ｎ型の拡散層ＳＤ１、ｎ型の拡散層ＳＤ２、ｐ型の拡散層ＳＤ３およびｐ型の拡散層ＳＤ４を順次形成する。その後、半導体基板ＳＢに、例えば１０５０℃、０．１秒でＴＥＤ抑制アニールを施すことで、上記の各不純物領域の活性化を行っている。このＴＥＤ抑制アニールの条件は、本実施の形態で示した第２熱処理の条件とほぼ対応している。このＴＥＤ抑制アニールによって、ｐ型のエクステンション領域ＥＸ２が拡散しすぎる問題と、パイルアップの問題とを解決することができる。

【0101】

また、ＳＯＩ基板を用いた場合には、半導体層ＳＭの厚さが薄いことから、ｎ型のエクステンション領域ＥＸ１の下面およびｎ型の拡散層ＳＤ１の下面は、絶縁層ＢＸに接するように形成される。従って、比較検討例１および比較検討例２のような半導体基板ＳＢにＭＩＳＦＥＴＱ１を形成した際に問題となる、エクステンション領域ＥＸ１と半導体基板ＳＢとの接合リークがない。このため、主に問題となるのは、ＧＩＤＬによるリーク電流である。

【0102】

なお、比較検討例３は、比較検討例２の技術背景を踏襲する形で開発された経緯があるため、ｎ型のエクステンション領域ＥＸ１の濃度は高く設定されており、熱処理は短時間のＴＥＤ抑制アニールを用いていた。しかし、これらの技術を踏襲するだけでは、ＧＩＤＬの対策が不十分であることが判った。

【0103】

＜比較検討例３と本実施の形態の詳細検討＞
図２０は、本願の発明者によってなされた実験結果であり、比較検討例３と本実施の形態の各々の低耐圧のｎ型ＭＩＳＦＥＴＱ１について、ＧＩＤＬによるリーク電流とオン電流との比較が示されている。縦軸は、ＧＩＤＬによるリーク電流の大きさを示しており、横軸は、オン電流の大きさを示している。なお、縦軸および横軸の数値は、実測値ではなく、比率を表している。

【0104】

図中のＡ点〜Ｃ点は、ｎ型のエクステンション領域ＥＸ１のイオン注入条件および熱処理の条件を、それぞれ変えた結果である。

【0105】

Ａ点は、比較検討例３の条件であり、ドーズ量を２×１０^１６／ｃｍ^２とし、熱処理を１０５０℃、０．１秒とした条件である。ここで、ＧＩＤＬによるリーク電流が高い値となっていることが判る。これは上述のように、エピタキシャル層ＥＰの存在により、エクステンション領域ＥＸ１の形成に、比較検討例２のような斜めイオン注入を用いることができず、垂直イオン注入を用いていることに起因する。すなわち、エクステンション領域ＥＸ１の形成は、垂直イオン注入と短時間の熱処理との組み合わせで行われているため、エクステンション領域ＥＸ１の端部がゲート電極Ｇ１の直下まで十分に拡散できていない。

【0106】

Ｂ点は、比較検討例３の変更条件であり、ドーズ量を２×１０^１４／ｃｍ^２とし、熱処理を１０５０℃、０．１秒とした条件である。すなわち、Ｂ点は、Ａ点と比較して、ドーズ量を１桁程度少なくした条件である。このように、エクステンション領域ＥＸ１の濃度を低くすれば、エクステンション領域ＥＸ１の端部での濃度プロファイルが緩やかとなるので、ＧＩＤＬによるリーク電流は低減するが、オン電流も低減するため、ＭＩＳＦＥＴＱ１の性能が低下する。

【0107】

Ｃ点は、本実施の形態の条件であり、ドーズ量を２×１０^１４／ｃｍ^２とし、熱処理を９５０℃、１２０秒とした条件である。すなわち、Ｃ点は、Ｂ点と比較して、熱処理の時間を大幅に長くしており、ＧＩＤＬによるリーク電流が更に低減すると共に、オン電流が増加している。

【0108】

この理由としては、熱処理の時間を長くしたことで、エクステンション領域ＥＸ１の拡散長を大きくすることができたので、ＭＩＳＦＥＴＱ１の実効チャネル長が減ったことによって、オン電流が増加したと考えられる。また、イオン注入によるダメージが、長時間の熱処理によって回復したことによっても、オン電流が増加したと考えられる。

【0109】

そして、エクステンション領域ＥＸ１の拡散長が長くなると共に、エクステンション領域ＥＸ１の端部での濃度プロファイルが、Ｂ点と比較してより緩やかとなったため、ＧＩＤＬによるリーク電流が低減したと考えられる。

【0110】

また、本実施の形態の半導体装置では、半導体層ＳＭの厚さが薄いことから、ｎ型のエクステンション領域ＥＸ１の下面は、絶縁層ＢＸに接するように形成される。このため、エクステンション領域ＥＸ１に長時間の熱処理を施しても、比較検討例１および比較検討例２のようなＳＯＩ基板を用いない半導体装置で問題となる、エクステンション領域ＥＸ１と半導体基板ＳＢとの接合リークを考慮する必要がない。

【0111】

更に、本実施の形態では、エクステンション領域ＥＸ１の熱処理を、半導体領域ＬＤＤ１の熱処理と同時に行うことができるので、比較検討例３と比較して、製造工程の追加を行う必要がない。

【0112】

以上のように、本実施の形態の半導体装置の製造方法は、比較検討例３と比較して、製造工程の追加を行うこともなく、半導体装置の信頼性および性能の両立を図ることができることが判った。

【0113】

そして、本実施の形態の半導体装置の製造方法は、各比較検討例１〜３の製造方法とは異なっており、その思想も異なっていることが判る。すなわち、本実施の形態の半導体装置の製造方法は、ＳＯＩ基板上にＭＩＳＦＥＴＱ１などの半導体素子を製造する場合であって、且つ、例えばゲート長が９０ｎｍ以下の微細な半導体素子を検討した場合に、初めて気付くことのできる問題を解決するものである。

【0114】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【符号の説明】

【0115】

１Ａ、２Ａ、３Ａ、４Ａ 領域
ＢＸ 絶縁層
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４ キャップ膜
ＤＮＷ１、ＤＮＷ２ ｎ型ウェル
ＥＰ エピタキシャル層（半導体層）
ＥＸ１、ＥＸ２ エクステンション領域（半導体領域）
Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート電極
ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４ ゲート絶縁膜
ＩＬ０，ＩＬ１ 層間絶縁膜
ＬＤＤ１、ＬＤＤ２ 半導体領域
Ｍ１ 配線
ＮＷ１、ＮＷ２ ｎ型ウェル
ＯＳ 絶縁膜
ＰＧ プラグ
ＰＷ１、ＰＷ２ ｐ型ウェル
Ｑ１、Ｑ２、Ｑ３、Ｑ４ ＭＩＳＦＥＴ
ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４、ＲＰ５、ＲＰ６、ＲＰ７ レジストパターン
ＳＢ 半導体基板
ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４ 拡散層（半導体領域）
ＳＬ シリサイド膜
ＳＭ 半導体層
ＳＮ 絶縁膜
ＳＷ１、ＳＷ２、ＳＷ３ サイドウォールスペーサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】